KR20010058497A - 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법 - Google Patents

수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 페시베이션 공정에서 발생된 수소가 캐패시터 내부로 확산되는 것을 효과적으로 방지할 수 있는, 산화막 및 Ti막의 이중층을 구비하는 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 반도체 메모리 소자의 캐패시터와 트랜지스터 사이의 연결을 위한 금속배선을 형성한 후 종래와 같은 페시베이션층을 형성하기 전에 TEOS계 SiO2막과 Ti의 이중막으로 이루어지며 캐패시터 영역을 충분히 덮는 패턴을 형성함으로써, 후속 페시베이션층 형성 공정에서 발생하는 수소가 캐패시터 내부로 침입함에 따른 반도체 메모리 소자의 전기적 특성 열화를 방지하는데 특징이 있다.

Description

수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을 구비하는 반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device having oxide and Ti double layer capable of preventing hydrogen diffusion and method for forming the same}
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 수소 확산을 방지할 수 있는 산화막 및 Ti막 이중층을 구비하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 강유전체 메모리 소자(Ferroelectric Random Access Memory, 이하 FRAM이라 함)는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 메모리 소자로서 각광받고 있다. SrBi2Ta2O9와 같은 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 즉, 강유전체 박막을 비휘발성 메모리 소자로 사용하는 경우 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하게 되는 원리를 이용하는 것이다.
이러한 FRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(ZrxTi1-x)O3박막이 주로 사용되는데, 이러한 강유전체막의 우수한 유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.
한편, FRAM 소자에서 캐패시터와 트랜지스터 사이의 연결을 위한 금속배선 형성 후 페시베이션(passivation)을 목적으로 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition)으로 산화막을 형성하고 이어 실리콘질화막(Si3N4)을 형성한다. 이러한 과정에서 발생한 수소가 강유전체 캐패시터 내부로 확산하여 FRAM 소자의 특성 저하가 발생한다. 수소가 캐패시터 내부로 침입함에 따라 소자 특성이 열화된다고 하는 사실은 알려져 있으나, 페시베이션층 형성 공정 중에 발생하는 수소가 캐패시터 내부로 침입하는 것을 효과적으로 방지하는 기술은 알려져 있지 않다. 이와 같이 FRAM 소자의 특성 저하를 방지하기 위해서는 수소가 캐패시터 내부로 확산하는 것을 방지하는 것이 중요하다. 따라서, 수소나 수분을 발생시키지 않는 페시베이션 공정 개발을 고려할 수도 있으나 이는 기술적인 어려움과 경제적인 문제점이 따른다.
상기와 같은 문제점을 해결하기 위한 본 발명은 페시베이션 공정에서 발생된 수소가 캐패시터 내부로 확산되는 것을 효과적으로 방지할 수 있는, 산화막 및 Ti막의 이중층을 구비하는 반도체 메모리 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 본 발명의 실시예에 따른 FRAM 소자 제조 공정 단면도,
도2a 및 도2b는 금속배선 형성 이후 진행되는 페시베이션 실시 전후의 P-V 곡선을 비교하여 그래프,
도2c 내지 도2e는 다양한 물질층 형성 및 페시베이션 실시 후에 측정한 P-V 곡선을 보이는 그래프.
*도면의 주요부분에 대한 도면 부호의 설명*
17: 하부전극 18: 강유전체막
19: 상부전극 21: TiN 확산방지막 패턴
22: 금속막 23: SiO2막
24: Ti막 25: 페시베이션층
상기와 같은 목적을 달성하기 위한 본 발명은 트랜지스터 형성이 완료된 반도체 기판 상부에 형성된 하부전극, 유전막 및 상부전극으로 이루어지는 캐패시터; 상기 캐패시터와 상기 트랜지스터를 연결하는 금속배선; 상기 금속배선 상에 형성된 절연막; 및 상기 절연막 상에 형성되어 상기 캐패시터를 덮는 Ti막을 포함하는 반도체 메모리 소자를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 게이트 절연막 및 게이트 전극 그리고 상기 게이트 전극 양단의 상기 반도체 기판 내에 형성된 접합영역으로 이루어지는 트랜지스터를 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조를 덮는 제1 층간절연막을 형성하는 제2 단계; 상기 제1 층간절연막 상에 적층된 하부전극, 유전막 및 상부전극으로 이루어지는 캐패시터를 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조를 덮는 제2 층간절연막을 형성하는 제4 단계; 상기 제2 층간절연막을 선택적으로 식각하여 상기 캐패시터의 상부전극을 노출시키는 제1 콘택홀을 형성하고, 상기 제1 층간절연막 및 상기 제2 층간절연막을 선택적으로 식각하여 게이트 전극 일단의 상기 접합영역을 노출시키는 제2 콘택홀을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 Ti막을 증착하고 패터닝하여 상기 제1 콘택홀 및 제2 콘택홀을 통하여 상기 캐패시터의 상부전극과 상기 트랜지스터를 연결하는 금속배선을 형성하는 제6 단계; 상기 제6 단계가 완료된 전체 구조 상에 절연막 및 Ti막을 차례로 형성하고, 상기 Ti막 및 상기 절연막을 선택적으로 식각하여 상기 캐패시터를 덮는 패턴을 형성하는 제7 단계; 및 상기 제7 단계가 완료된 전체 구조 상에 페시베이션층 형성 공정을 실시하는 제8 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
본 발명은 반도체 메모리 소자의 캐패시터와 트랜지스터 사이의 연결을 위한 금속배선을 형성한 후, 종래와 같은 페시베이션층을 형성하기 전에 TEOS(tetraethyl orthosilicate)계 SiO2막과 Ti의 이중막으로 이루어지며 캐패시터 영역을 충분히 덮는 패턴을 형성함으로써, 후속 페시베이션층 형성 공정에서 발생하는 수소가 캐패시터 내부로 침입함에 따른 반도체 메모리 소자의 전기적 특성 열화를 방지하는데 특징이 있다.
이하, 첨부된 도면 도1a 내지 도1d를 참조하여 본 발명의 실시예에 따른 FRAM 소자 제조 방법을 설명한다.
먼저 도1a에 도시한 바와 같이, 소자분리막(11) 및 트랜지스터 형성이 완료된 반도체 기판(10) 상에 제1 층간절연막(15)을 형성한다. 제1 층간절연막(15)은 차례로 적층된 BPSG(borophospho silicate glass)막 및 MTO(medium temperature oxide)막으로 이루어진다. 도면에서 미설명 도면부호 '12'는 게이트 산화막, '13'은 게이트 전극, '14A'는 비트라인과 연결되는 제1 접합영역, '14B'는 캐패시터와 접속되는 제2 접합영역을 나타낸다.
다음으로 도1b에 도시한 바와 같이, 제1 층간절연막(15) 상부에 하부전극(17), 강유전체막(18) 및 상부전극(19)으로 이루어지는 강유전체 캐패시터를 형성한다. 도면부호 '16'은 제1 층간절연막(15)과 하부전극(17) 사이의 접착력 향상을 위한 Ti 접착층(16)으로서 본 발명의 실시예에서는 상기 Ti 접착층(16)을 에 50 ㎚ 내지 250 ㎚ 두께로 형성한다. 그리고, 강유전체막(18)은 50 ㎚ 내지 250 ㎚ 두께로 형성하고, 상기 하부전극(17) 및 상부전극(19) 각각은 20 ㎚ 내지 200 ㎚ 두께의 Pt막으로 형성한다.
이어서 도1c에 도시한 바와 같이, 강유전체 캐패시터 형성이 완료된 반도체 기판(10) 상부에 제2 층간절연막(20)을 형성하고, 제2 층간절연막(20)을 선택적으로 식각하여 강유전체 캐패시터의 상부전극(19)을 노출시키는 제1 콘택홀(C1)을 형성하고, 제2 층간절연막(20) 및 제1 층간절연막(15)을 선택적으로 식각하여 상기 트랜지스터 게이트 전극 양단의 제1 접합영역(14A) 및 제2 접합영역(14B)을 각각 노출시키는 제2 콘택홀(C2) 및 제3 콘택홀(C3)을 형성한다. 이어서, 상기 제1 콘택홀(C1)을 통하여 강유전체 캐패시터의 상부전극(19)과 접하는 TiN 확산방지막 패턴(21)을 형성한다. TiN 확산방지막 패턴(21)은 이후 형성될 금속배선과 캐패시터의 상부전극(19)을 연결하기 위한 것으로서 그 형성을 생략할 수도 있다.
다음으로 도1d에 도시한 바와 같이, 전체 구조 상에 금속막(22)을 형성하고 패터닝하여 캐패시터의 상부전극(19)과 제2 접합영역(14B)을 연결하고 비트라인(도시하지 않음)과 제1 접합영역(14A)을 연결하는 금속배선을 형성한다. 상기 금속배선은 상기 반도체 기판 상에 TiN막, Al막 및 Ti막을 차례로 적층하여 형성한다.
이어서, TEOS계의 화학기상증착(chemical vapor deposition) 소스(source)를 이용하거나 또는 물리기상증착(physical vapor deposition)법으로 50 ㎚ 두께 이상의 SiO2막(23)을 형성하고 SiO2막(23) 상에 20 ㎚ 두께 이상의 Ti막(24)을 형성한 다음, Ti막(24)과 SiO2막(23)을 선택적으로 식각하여 캐패시터 영역을 덮는 패턴을 형성한다.
계속하여, 전체 구조 상에 페시베이션층(25)을 형성한다. 페시베이션층(25)은 플라즈마 화학기상증착법으로 형성된 USG(undoped silicate glass) 및 Si3N4의 이중층으로 형성한다.
첨부된 도면 도2a 내지 도2e는 인가전압(V)에 따른 분극(P) 특성을 보이는 그래프이다.
도2a는 금속배선 형성 후 페시베이션 공정 전에 측정한 P-V 곡선을 보이고, 도2b는 종래 기술에 따른 FRAM 소자 제조 과정 중 페시베이션층 형성 공정이 완료된 후 측정한 P-V 곡선을 보이는 것이다. 도2a로부터 페시베이션층 형성 전에 수소에 의한 캐패시터 특성의 열화는 발생하지 않음을 알 수 있고, 도2b의 결과로부터 페시베이션층 형성 공정 중에 발생하는 수소가 강유전체 캐패시터 내부로 침입하여 강유전 특성의 열화가 발생함을 알 수 있다.
도2c는 수소 확산방지를 목적으로 약 100 ㎚ 두께의 TiN막을, 도2d는 400 ㎚ 두께 Al막을 각각 캐패시터를 충분히 덮는 형태로 형성하고 페시베이션 공정을 실시한 후 측정한 P-V 곡선을 보이는 그래프이다. 도2c의 결과는 비교적 수소흡수효과가 크다고 알려진 TiN 수소 확산방지막을 형성한 경우의 P-V 특성이 도2b와 같이 수소확산 방지막을 형성하지 않은 경우와 큰 차이가 없음을 보이고 있다. 그리고, 도2c와 도2d의 비교로부터 수소흡수효과가 거의 없다고 알려진 Al막을 형성한 경우에 TiN 수소 확산방지막을 형성한 경우보다 열화정도가 더 적음을 알 수 있다. 이러한 결과로부터 수소흡수효과가 크다고 해서 페시베이션층 형성 공정에 따른 캐패시터의 열화를 효과적으로 억제할 수 있는 것은 아님을 알 수 있다.
도2e는 전술한 본 발명의 실시예에 따라 약 50 ㎚ 두께의 Ti막으로 캐패시터를 충분히 덮는 패턴을 형성하고 페시베이션층 형성 공정을 실시한 후 측정한 P-V 특성을 보이는 그래프로서, 본 발명과 같이 Ti막으로 강유전체 캐패시터의 상부를 충분히 덮을 경우 강유전체 캐패시터 특성의 열화가 일어나지 않음을 보이고 있다. 즉, Ti막 내에서의 수소 확산속도가 다른 물질에 비해 상대적으로 작기 때문에, 플라즈마와 수소의 혼합가스를 이용하여 320 ℃ 내지 400 ℃ 온도에서 페시베이션층 형성 공정을 실시할 경우 Ti막은 다른 물질과 달리 수소의 확산 속도를 크게 감소시킬 수 있어 강유전체 캐패시터 내부로 수소가 확산되는 것을 효과적으로 억제할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 트랜지스터와 캐패시터를 연결하는 금속배선을 형성한 다음, TEOS계 산화막과 Ti막의 이중막으로 캐패시터 상부를 덮는 패턴을 형성함으로써 캐패시터 내부로 수소가 확산되는 것을 효과적으로 억제하여 반도체 메모리 소자의 제조 수율 향상 및 소자 특성 향상 효과를 기대할 수 있으며, 소자 제조 공정 개발을 용이하게 할 수 있다. 특히 FRAM 소자의 경우 금속배선 형성 이후의 공정은 DRAM 제조 공정을 그대로 적용할 수 있게 되어 FRAM 제조를 위한 별도의 후속 공정 개발이 불필요하여 경제적인 이점을 얻을 수 있다.

Claims (6)

  1. 반도체 메모리 소자에 있어서,
    트랜지스터 형성이 완료된 반도체 기판 상부에 형성된 하부전극, 유전막 및 상부전극으로 이루어지는 캐패시터;
    상기 캐패시터와 상기 트랜지스터를 연결하는 금속배선;
    상기 금속배선 상에 형성된 절연막; 및
    상기 절연막 상에 형성되어 상기 캐패시터를 덮는 Ti막
    을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 유전막은 강유전체막인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 금속배선은 상기 반도체 기판 상에 차례로 형성된 TiN막, Al막 및 Ti막의 적층 구조로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  4. 반도체 메모리 소자 제조 방법에 있어서,
    반도체 기판 상에 형성된 게이트 절연막 및 게이트 전극 그리고 상기 게이트 전극 양단의 상기 반도체 기판 내에 형성된 접합영역으로 이루어지는 트랜지스터를 형성하는 제1 단계;
    상기 제1 단계가 완료된 전체 구조를 덮는 제1 층간절연막을 형성하는 제2 단계;
    상기 제1 층간절연막 상에 적층된 하부전극, 유전막 및 상부전극으로 이루어지는 캐패시터를 형성하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조를 덮는 제2 층간절연막을 형성하는 제4 단계;
    상기 제2 층간절연막을 선택적으로 식각하여 상기 캐패시터의 상부전극을 노출시키는 제1 콘택홀을 형성하고, 상기 제1 층간절연막 및 상기 제2 층간절연막을 선택적으로 식각하여 게이트 전극 일단의 상기 접합영역을 노출시키는 제2 콘택홀을 형성하는 제5 단계;
    상기 제5 단계가 완료된 전체 구조 상에 Ti막을 증착하고 패터닝하여 상기 제1 콘택홀 및 제2 콘택홀을 통하여 상기 캐패시터의 상부전극과 상기 트랜지스터를 연결하는 금속배선을 형성하는 제6 단계;
    상기 제6 단계가 완료된 전체 구조 상에 절연막 및 Ti막을 차례로 형성하고, 상기 Ti막 및 상기 절연막을 선택적으로 식각하여 상기 캐패시터를 덮는 패턴을 형성하는 제7 단계; 및
    상기 제7 단계가 완료된 전체 구조 상에 페시베이션층 형성 공정을 실시하는 제8 단계
    를 포함하는 반도체 메모리 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 제7 단계에서,
    TEOS계의 화학기상증착 소스 또는 물리기상증착법으로 상기 절연막을 이루는 산화막을 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 유전막을 강유전체막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
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