KR20010061370A - 금속배선 상에 스핀 온 글래스막을 구비하는 강유전체메모리 소자 및 그 제조 방법 - Google Patents

금속배선 상에 스핀 온 글래스막을 구비하는 강유전체메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20010061370A
KR20010061370A KR1019990063864A KR19990063864A KR20010061370A KR 20010061370 A KR20010061370 A KR 20010061370A KR 1019990063864 A KR1019990063864 A KR 1019990063864A KR 19990063864 A KR19990063864 A KR 19990063864A KR 20010061370 A KR20010061370 A KR 20010061370A
Authority
KR
South Korea
Prior art keywords
film
ferroelectric
insulating film
forming
transistor
Prior art date
Application number
KR1019990063864A
Other languages
English (en)
Inventor
윤양한
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990063864A priority Critical patent/KR20010061370A/ko
Publication of KR20010061370A publication Critical patent/KR20010061370A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 FeRAM 소자의 평탄도를 향상시킬 수 있으며 수소에 의한 강유전체 특성 저하를 방지하고 하부의 트랜지스터로 수분이 확산되는 것을 효과적으로 억제할 수 있는 FeRAM 소자 및 그 제조 방법에 관한 것으로, 강유전체 캐패시터를 덮는 절연막 형성이 완료된 전체 구조 상에 SiON막을 형성하고, 캐패시터와 트랜지스터를 연결하는 금속배선을 형성한 다음, 수소 발생이 거의 없는 USG막을 PECVD법으로 형성하여 금속배선간 절연막의 첫번째 막을 이루도록 하고, SOG를 형성하여 평탄화를 이루는데 특징이 있다.

Description

금속배선 상에 스핀 온 글래스막을 구비하는 강유전체 메모리 소자 및 그 제조 방법{FeRAM having SOG layer above metal wire and method for forming the same}
본 발명은 강유전체 메모리 소자 제조 분야에 관한 것으로, 특히 금속배선 상에 SOG막을 구비하는 강유전체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.
강유전체 기억 소자(ferroelectric random access memory, 이하 FeRAM이라 함)는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다.
SrBi2Ta2O9와 같은 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 즉, 강유전체 박막을 비휘발성 메모리 소자로 사용하는 경우 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하게 되는 원리를 이용하는 것이다.
FeRAM의 소자의 축전물질로는 SrBi2Ta2O9와 Pb(ZrxTi1-x)O3박막이 주로 사용된다. 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.
또한, 강유전체막 내부로 수소가 확산될 경우 강유전 특성이 저하되므로, 소자 제조 공정에서 다량으로 발생하는 수소가 강유전체막 내부로 확산되는 것을 효과적으로 방지할 수 있어야 한다.
FeRAM 소자에서 금속간 절연막으로 수소가 없는 막질, 즉 플라즈마 화학기상증착법(plasma chemical vapor deposition)으로 형성된 TEOS(tetraethyl orthosilicate) 또는 USG(undoped silicate glass)를 사용하거나, 수소확산을 방지할 수 있는 Al2O3, TiO2를 형성하기도 한다. 그러나 이러한 절연막은 평탄화 특성이 양호하지 않을 뿐만 아니라 공정이 복잡하여 대량 생산 공정에 적용하기에는 무리가 따른다.
캐패시터와 트랜지스터를 연결하는 금속배선을 형성한 후, 평탄도를 향상시키기 위하여 금속배선간 절연막으로 SOG(spin on glass)를 형성할 수 있으나 SOG를 직접 금속배선 상에 형성할 경우에는 금속배선의 부식이 우려되기 때문에 금속배선과 SOG가 접하도록 형성할 수 없다. 또한, SOG막 내의 수분이 큐어링(curing) 과정에서 확산되어 강유전체 캐패시터 및 트랜지스터 특성을 저하시키는 문제를 해결할 수 있어야 한다.
상기와 같은 문제점을 해결하기 위한 본 발명은 FeRAM 소자의 평탄도를 향상시킬 수 있으며 수소에 의한 강유전체 특성 저하를 방지하고 하부의 트랜지스터로 수분이 확산되는 것을 효과적으로 억제할 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1f는 본 발명의 실시예에 따른 FeRAM 소자 제조 공정 단면도,
도2는 USG막 형성 후의 FT-IR 분석 결과를 보이는 그래프.
*도면의 주요부분의 설명*
11: 하부전극 12: 강유전체막
13: 상부전극 16: SiON막
20: USG막 21: SOG막
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 트랜지스터; 상기 트랜지스터를 덮는 층간절연막; 상기 층간절연막 상에 형성된 하부전극, 강유전체막 및 상부전극으로 이루어지는 강유전체 캐패시터; 상기 강유전체 캐패시터를 덮는 절연막; 상기 절연막 상에 형성된 SiON막; 상기 강유전체 캐패시터와 상기 트랜지스터를 연결하는 금속배선; 상기 금속배선 및 상기 SiON막을 덮는 USG막; 및 상기 USG막 상에 형성된 SOG막을 포함하는 강유전체 메모리 소자를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 트랜지스터 형성이 완료된 반도체 기판 상부를 덮는 층간절연막 상에 하부전극, 강유전체막 및 상부전극으로 이루어지는 강유전체 캐패시터를 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 절연막을 형성하는 제2 단계; 상기 절연막 상에 SiON막을 형성하는 제3 단계; 상기 절연막 및 상기 SiON막을 선택적으로 식각하여 상기 강유전체 캐패시터의 상부전극을 노출시키는 콘택홀을 형성하는 제4 단계; 상기 강유전체막의 특성을 회복시키기 위하여 산소분위기에서 열처리를 실시하는 제5 단계; 상기 강유전체 캐패시터와 상기 트랜지스터를 연결하는 금속배선을 형성하는 제6 단계; 상기 제6 단계가 완료된 전체 구조 상에 USG막을 형성하는 제7 단계; 및 상기 USG막 상에 SOG막을 형성하는 제8 단계를 포함하는 강유전체 메모리 소자 제조 방법을 제공한다.
본 발명은 강유전체 캐패시터를 덮는 절연막 형성이 완료된 전체 구조 상에 SiON막(실리콘질화막)을 형성하고, 산소분위기에서 열처리를 실시하여 SiON막 형성과정에서 손상된 강유전체막의 특성을 회복시키고, 캐패시터와 트랜지스터를 연결하는 금속배선을 형성한 다음, 수소 발생이 거의 없는 USG막을 PECVD법으로 형성하여 금속배선간 절연막의 첫번째 막을 이루도록 하고, SOG를 형성하여 평탄화를 이루는데 특징이 있다.
이와 같이 층간절연막으로 SiON막을 형성함으로써 금속간 절연막으로 사용되는 SOG에 의해 발생되는 수분의 확산을 막을 수 있고, 금속배선간 절연막을 수소가 함유되지 않은 USG막 및 SOG막의 적층구조로 형성함으로써 캐패시터의 열화를 방지함과 동시에 평탄도를 향상시킬 수 있다.
이하, 첨부된 도면 도1a 내지 도1f 및 도2를 참조하여 본 발명의 실시예에 따른 FeRAM 소자 제조 방법을 설명한다.
먼저 도1a에 도시한 바와 같이, 트랜지스터 및 비트라인(도시하지 않음) 등의 형성이 완료된 반도체 기판(10) 상부에 하부전극(11), 강유전체막(12) 및 상부전극(13)으로 이루어지는 강유전체 캐패시터를 형성하고, 약 650 ℃에서 500 Å 두께의 TEOS막(14)을 증착하고, 평탄화를 위하여 약 400 ℃ 온도에서 4000 Å 내지 5000 Å 두께의 BPSG(borophospho silicate glass)막(15)을 TEOS막(14) 상에 증착한 다음, 약 800 ℃ 온도에서 플로우(flow) 공정을 실시한다.
다음으로 도1b에 도시한 바와 같이, 플라즈마 증착 장치에서 SiH4가스와 N2O 가스를 이용하여 BPSG막(15) 상에 500 Å 내지 1000 Å 두께의 SiON막(16)을 형성한다.
이어서 도1c에 도시한 바와 같이, SiON막(16), BPSG막(15) 및 TEOS막(14)을 선택적으로 식각하여 캐패시터의 상부전극(13)을 노출시키는 콘택홀을 형성하고, 수소에 의해 열화된 강유전체 특성을 보상하기 위하여 650 ℃ 내지 700 ℃ 온도의 산소분위기에서 30분간 열처리를 실시한다. SiON막(16) 형성에 의해 열화되었던 강유전체 특성은 이와 같은 산소분위기의 열처리에 의해서 회복될 수 있다. 즉, 산소분위기의 열처리 과정에서 SiON막(16) 및 강유전체막(12) 내에 존재하였던 수소가 완전히 확산되어 외부로 빠져 나가버리기 때문에 SiON에 의한 열화는 더 이상 존재하지 않는다.
다음으로 도1d에 도시한 바와 같이, TiN막(17), Ti/TiN 적층막(18) 및 Al막(19)을 차례로 증착하고 선택적으로 식각하여 강유전체 캐패시터와 트랜지스터(도시하지 않음)를 연결하는 금속배선을 형성한다.
이어서 도1e에 도시한 바와 같이, 강유전체 캐패시터와 트랜지스터를 연결하는 금속배선 형성이 완료된 전체 구조 상에 플라즈마 증착 장치를 이용하여 300 Å 내지 1000 Å 두께의 USG(undoped silicate glass)막(20)을 형성한다. USG막(20)은 수소를 거의 함유하지 않기 때문에, 이후 SOG막을 형성한 후 실시하는 큐어링 과정에서 캐패시터를 열화시키지 않는다. 이러한 사실은 USG막(20) 형성 후 측정한 FT-IR(Fourier Transform Infrared Spectroscopy) 결과를 보이는 도2를 통하여 알 수 있다. 즉, 도2는 Si-H 결합 피크(peak)는 2200 ㎝-1에 존재하는데 USG막은 이러한 피크가 수소가 막 내에 함유되어 있지 않다는 것을 보이고 있다. 한편, SOG막 큐어링 과정에서 USG막(20)을 통과한 수분은 하부의 SiON막(16)에서 차단되어 하부 트랜지스터로 확산되지 못한다.
다음으로 도1f에 도시한 바와 같이, USG막(20) 상에 평탄화를 위해 4000 Å 두께의 SOG막(21)을 형성하고, 막질의 고밀도화를 위하여 420 ℃ 온도에서 1 시간 동안 열처리를 실시한다. 이러한 열처리 과정에서 SOG막(21) 내에 존재하던 수분의 확산이 일어나는데, SiON막(16)이 수분의 확산을 효과적으로 억제하여 수분에 의해 트랜지스터 특성이 열화되는 것을 방지할 수 있다. 이에 따라 소자의 오동작을 방지할 수 있다.
이후, 공급전원(Vcc)과 연결되는 금속배선 형성 공정 등을 실시한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 FeRAM 소자의 금속배선간 절연막을 보다 평탄하게 할 수 있기 때문에 이후 금속막 증착 후 식각과정에서 발생하는 금속간의 단락을 방지할 수 있고, 캐패시터 및 트랜지스터의 특성을 열화시키지 않기 때문에 소자의 신뢰성 및 효율성을 향상시킬 수 있다.

Claims (6)

  1. 강유전체 메모리 소자에 있어서,
    반도체 기판 상에 형성된 트랜지스터;
    상기 트랜지스터를 덮는 층간절연막;
    상기 층간절연막 상에 형성된 하부전극, 강유전체막 및 상부전극으로 이루어지는 강유전체 캐패시터;
    상기 강유전체 캐패시터를 덮는 절연막;
    상기 절연막 상에 형성된 SiON막;
    상기 강유전체 캐패시터와 상기 트랜지스터를 연결하는 금속배선;
    상기 금속배선 및 상기 SiON막을 덮는 USG막; 및
    상기 USG막 상에 형성된 SOG막
    을 포함하는 강유전체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 절연막은,
    상기 반도체 기판 상에 적층된 TEOS막 및 BPSG막으로 이루어지는 것을 특징으로 하는 강유전체 메모리 소자.
  3. 강유전체 메모리 소자 제조 방법에 있어서,
    트랜지스터 형성이 완료된 반도체 기판 상부를 덮는 층간절연막 상에 하부전극, 강유전체막 및 상부전극으로 이루어지는 강유전체 캐패시터를 형성하는 제1 단계;
    상기 제1 단계가 완료된 전체 구조 상에 절연막을 형성하는 제2 단계;
    상기 절연막 상에 SiON막을 형성하는 제3 단계;
    상기 절연막 및 상기 SiON막을 선택적으로 식각하여 상기 강유전체 캐패시터의 상부전극을 노출시키는 콘택홀을 형성하는 제4 단계;
    상기 강유전체막의 특성을 회복시키기 위하여 산소분위기에서 열처리를 실시하는 제5 단계;
    상기 강유전체 캐패시터와 상기 트랜지스터를 연결하는 금속배선을 형성하는 제6 단계;
    상기 제6 단계가 완료된 전체 구조 상에 USG막을 형성하는 제7 단계; 및
    상기 USG막 상에 SOG막을 형성하는 제8 단계
    를 포함하는 강유전체 메모리 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 제2 단계는,
    상기 제1 단계가 완료된 전체 구조 상에 TEOS막 및 BPSG막을 적층하여 상기 절연막을 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 SiON막 및 상기 USG막 각각을 플라즈마 증착 장치에서 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 제8 단계 후,
    상기 SOG막을 열처리하는 제9 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
KR1019990063864A 1999-12-28 1999-12-28 금속배선 상에 스핀 온 글래스막을 구비하는 강유전체메모리 소자 및 그 제조 방법 KR20010061370A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990063864A KR20010061370A (ko) 1999-12-28 1999-12-28 금속배선 상에 스핀 온 글래스막을 구비하는 강유전체메모리 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990063864A KR20010061370A (ko) 1999-12-28 1999-12-28 금속배선 상에 스핀 온 글래스막을 구비하는 강유전체메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20010061370A true KR20010061370A (ko) 2001-07-07

Family

ID=19631183

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990063864A KR20010061370A (ko) 1999-12-28 1999-12-28 금속배선 상에 스핀 온 글래스막을 구비하는 강유전체메모리 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20010061370A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732132B1 (ko) * 2003-12-11 2007-06-27 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR100826639B1 (ko) * 2006-01-09 2008-05-02 주식회사 하이닉스반도체 반도체 소자의 상부전하저장전극 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100732132B1 (ko) * 2003-12-11 2007-06-27 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
US7288799B2 (en) 2003-12-11 2007-10-30 Fujitsu Limited Semiconductor device and fabrication method thereof
KR100826639B1 (ko) * 2006-01-09 2008-05-02 주식회사 하이닉스반도체 반도체 소자의 상부전하저장전극 형성방법

Similar Documents

Publication Publication Date Title
KR100329781B1 (ko) 수소확산을 방지할 수 있는 강유전체 메모리 소자 제조 방법
KR100395468B1 (ko) 수소 배리어 층을 갖는 반도체 장치
KR100624566B1 (ko) 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법
KR20020004539A (ko) 수소확산을 방지할 수 있는 강유전체 메모리 소자 제조 방법
KR19990055164A (ko) 강유전체 캐패시터 형성 방법
KR100362189B1 (ko) 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법
KR100362179B1 (ko) 수소 확산을 방지할 수 있는 산화막 및 티타늄막 이중층을구비하는 반도체 메모리 소자 및 그 제조 방법
JP4968063B2 (ja) 半導体装置及びその製造方法
KR20010061370A (ko) 금속배선 상에 스핀 온 글래스막을 구비하는 강유전체메모리 소자 및 그 제조 방법
KR100326255B1 (ko) 이리듐 및 산화이리듐의 적층구조로 이루어지는 캐패시터콘택 확산방지막을 구비하는 강유전체 메모리 소자 및 그제조 방법
KR100604663B1 (ko) 이중 캐패시터 보호막 구비하는 강유전체 메모리 소자 및그 제조 방법
KR100349684B1 (ko) 산소 플라즈마를 이용하여 수소확산을 방지하는 강유전체 메모리 소자 제조 방법
KR100358137B1 (ko) 기저 층간절연막으로서 수소확산 방지를 위한 티타늄산화막을 구비하는 강유전체 메모리 소자의 제조 방법
KR100329783B1 (ko) 금속배선간 절연막을 평탄화시킬 수 있는 강유전체 메모리 소자 제조 방법
KR100475018B1 (ko) 반도체메모리소자의제조방법
KR100358136B1 (ko) 산화이리듐 확산방지막을 구비하는 강유전체 메모리 소자및 그 제조 방법
KR100399892B1 (ko) 강유전체 캐패시터 형성 방법
KR100599432B1 (ko) 강유전체 메모리 소자의 금속배선 형성 방법
KR20020006086A (ko) 알루미나 스퍼터링 증착을 이용한 반도체 메모리 소자제조 방법
KR20010046427A (ko) 수소 확산을 방지할 수 있는 티타늄 금속배선을 구비하는반도체 메모리 소자 및 그 제조 방법
KR100944193B1 (ko) 반도체 장치의 제조 방법
KR20010005124A (ko) 수소 확산을 방지할 수 있는 강유전체 메모리 소자 제조 방법
KR20000042398A (ko) 캐패시터 하부전극의 특성 저하를 방지할 수 있는 반도체 소자제조 방법
KR20010004374A (ko) 강유전체 메모리 소자 제조 방법
KR20030001080A (ko) 강유전체 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid