KR20000042398A - 캐패시터 하부전극의 특성 저하를 방지할 수 있는 반도체 소자제조 방법 - Google Patents

Abstract

본 발명은 다결정실리콘 플러그 상에 형성되는 확산방지막에 의해 후속 고온 열공정시 높은 비저항을 갖는 물질층이 형성되는 것을 억제하여 캐패시터 하부전극의 특성 저하를 방지할 수 있는 반도체 소자 제조 방법에 관한 것으로, 본 발명에서는 다결정 실리콘 플러그 상에 TiN_X(0.1 < X < 0.9)막을 증착하여 후속 산소분위기 열공정에서 확산방지 특성이 우수한 TiNO/TiSiNO층이 형성되도록 하는데 그 특징이 있다. 초기에 증착된 TiN_X막은 Ti 원자분율이 N보다 많은 형태로서 산소분위기에서 실시되는 후속 열공정을 거치는 동안 여분의 Ti가 산소기 및 하부의 실리콘과 반응하여 TiSi₂과 TiNO/TiSiNO층을 생성한다. TiNO/TiSiNO층은 TiSi₂생성시 발생하는 인장응력을 완화시키는 역할을 하며, 확산방지력이 매우 우수하여 하부전극과 다결정 실리콘의 반응을 효과적으로 억제하므로 캐패시터의 특성을 향상시킬 수 있다.

Description

캐패시터 하부전극의 특성 저하를 방지할 수 있는 반도체 소자 제조 방법

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 캐패시터 하부전극의 특성저하를 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.

현재 반도체 메모리소자는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히 리드/라이트 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어진다. DRAM의 단위 셀(unit cell)은 1개의 트랜지스터(transistor)와 1개의 캐패시터로 구성되어 집적도에서 가장 앞서고 있는 소자이다.

한편, 고집적화의 진전으로 3년마다 메모리의 용량이 4배씩 증가되어 현재에는 256Mb(mega bit) DRAM 및 1Gb(giga bit)에 대한 연구에 많은 진전을 보이고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 점점 감소하고 있다. 예를 들어, 256Mb의 경우 셀의 면적은 0.5 μm² 이며, 이 경우 셀의 기본 구성요소중의 하나인 캐패시터의 면적은 0.3 μm² 이하로 작아져야 한다.

반도체 메모리 소자의 고집적화에 따라 작은 면적에 높은 캐패시턴스를 확보하기 위해서, 높은 유전상수를 갖는 유전막으로 캐패시터를 형성하거나 유전막을 얇게 형성하거나 또는 캐패시터의 단면적을 증가시키는 방법이 제시되고 있다.

캐패시터의 단면적(전하저장전극의 표면적)을 증가시키기 위해서, 스택형 캐패시터 또는 트렌치형 캐패시터를 형성하는 기술 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된바 있으나, 이러한 기술들은 캐패시터의 구조를 복잡하게 만들며 공정이 너무 복잡하여 제조단가의 상승과 수율을 저하시키는 등의 문제점이 있다.

캐패시터의 유전막으로는 보통 SiO₂/Si₃N₄계 유전물질을 사용하는데, SiO₂/Si₃N₄계 유전막의 두께를 감소시켜 캐패시턴스를 증가시키는 방법은 기술상 한계가 있다. 따라서, SiO₂/Si₃N₄계 보다 유전율이 높은 Ta₂O₅, (Ba,Sr)TiO₃(이하, BST) 등의 고유전 물질을 이용한 캐패시터 제조 방법이 제시되고 있다.

소자의 고집적화에 따라서 고유전체 물질인 SrBi₂Ta₂O₉(이하 SBT), Pb(Zr_xTi_1-x)O₃(이하, PZT), BST 등에 대한 연구가 진행되면서 이들의 전극재료로서, 전극재료의 산화에 의한 특성저하를 방지하기 위해서 내산화성이 우수한 Pt 또는 RuO₂/Ru, IrO₂/Ir등의 복합구조를 갖는 전극에 대한 연구가 끊임없이 수행되고 있다.

한편, 전술한 바와 같은 하부전극을 적용하기 위해서는 하부전극과 다결정실리콘 플러그(plug) 사이에 확산방지막을 필수적으로 형성하여야 한다. 이러한, 확산방지막으로는 주로 TiN/Ti이 사용되는데, 후속 열공정시 TiN/Ti막이 다결정실리콘 플러그와 고상반응하여 Ti-실리사이드를 형성한다. 이와 같이 형성된 실리사이드의 응집에 의하여 발생하는 인장응력으로 확산방지막인 TiN층이 파괴되어 PtSi, RuSi, IrSi와 같은 매우 높은 비저항을 갖는 물질층이 형성되고 이에 따라 캐패시터의 특성이 저하되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 다결정실리콘 플러그 상에 형성되는 확산방지막에 의해 후속 고온 열공정시 높은 비저항을 갖는 물질층이 형성되는 것을 억제하여 캐패시터 하부전극의 특성 저하를 방지할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

도1 내지 도6은 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도.

* 도면의 주요 부분에 대한 도면 부호의 설명

3: 다결정실리콘 플러그 4: TiN_x막

5: TiSi₂층 6: TiSiNO층

7: TiNO층 8: 하부전극

9: 고유전막 10: 상부전극

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 절연막을 선택적으로 식각하여 캐패시터와 연결될 부분의 상기 반도체 기판을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 다결정실리콘 플러그(plug)를 형성하는 제1 단계; 상기 다결정실리콘 플러그 상에 Ti의 함량이 N의 함량 보다 많은 TiN_X막을 형성하는 제2 단계; 상기 TiN_X막을 산소분위기에서 열처리하여, TiSi₂층, TiSiNO층 및 TiNO층의 순으로 상기 다결정실리콘 플러그에 가까운 다층구조를 형성하는 제3 단계; 및 상기 TiNO층 상에 캐패시터의 하부전극, 유전막 및 상부전극을 형성하는 제4 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

본 발명에서는 다결정 실리콘 플러그 상에 TiN_X(0.1 < X < 0.9)막을 증착하여 후속 산소분위기 열공정에서 확산방지 특성이 우수한 TiNO/TiSiNO층이 형성되도록 하는데 그 특징이 있다.

초기에 증착된 TiN_X막은 Ti 원자분율이 N보다 많은 형태로서 산소분위기에서 실시되는 후속 열공정을 거치는 동안 여분의 Ti가 산소기 및 하부의 실리콘과 반응하여 TiSi₂과 TiNO/TiSiNO층을 생성한다. TiNO/TiSiNO층은 TiSi₂생성시 발생하는 인장응력을 완화시키는 역할을 하며, 확산방지력이 매우 우수하여 하부전극과 다결정 실리콘의 반응을 효과적으로 억제하므로 캐패시터의 특성을 향상시킬 수 있다.

이하, 첨부된 도면 도1 내지 도6을 참조하여 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 상세히 설명한다.

먼저, 도1에 도시한 바와 같이 실리콘 기판(1) 상에 형성된 절연막(2)을 선택적으로 식각하여 캐패시터와 연결될 부분의 실리콘 기판(1)을 노출시키는 콘택홀을 형성하고, 콘택홀 내에 다결정 실리콘을 완전히 매립하고 전면식각(Etch-Back)하여 절연막(2) 상부 표면으로부터 일정깊이 아래에 다결정실리콘 플러그(3)를 형성한다.

다음으로, 도2에 도시한 바와 같이 다결정실리콘 플러그(3) 형성 공정이 완료된 전체 구조상에 100 Å 내지 1000 Å 두께의 TiN_X(0.1 < X < 0.9)막(4)을 증착한 다음, 화학적 기계적 연마(chemical mechanical polishing, CMP) 방법을 이용하여 다결정실리콘 플러그가 채워지지 않은 콘택홀 상부를 TiN_X막(4)으로 채워 평탄화 시킨다. 이때, TiN_X막(4)은 반응성 스퍼터링방법으로 증착하며 TiN_X막(4) 질소기의 원자 분율은 0.1 < X < 0.9의 범위로 한다.

다음으로, 도3에 도시한 바와 같이 산소 플라즈마를 이용하여 TiN_X층을 열처리한다. 이때 열처리는 500 ℃ 내지 900 ℃의 온도, 0.5 torr 내지 20 torr의 압력에서 5 sccm 내지 500 sccm의 산소(O₂)를 주입하고, 300 W 내지 1000 W의 RF 전력을 인가하여 실시한다.

이와 같은 열처리에 의해 도4에 도시한 바와 같이 TiSi₂층(5), TiSiNO층(6) 및 TiNO층(7)의 순으로 다결정실리콘 플러그(3)에 가까운 다층구조가 형성된다. TiN_x층의 여분의 Ti와 하부의 다결정실리콘 플러그의 Si가 고상반응하여 TiSi₂층(5)이 형성되고, 다결정실리콘 플러그(3)로부터 TiN_X층(4)에 입계확산하여 고용된 실리콘과 플라즈마 처리시 침입한 일부 산소기들이 반응하여 TiSi₂층(5) 상에 TiSiNO층(6)이 형성되고, TiSiNO층(6) 상에 하부 폴리실리콘 플러그(3)에서 확산되어 온 실리콘 원자의 결핍에 의하여 TiNO(7)층이 형성된다.

이와 같이 형성된 TiNO층(7)/TiSiNO(6)층 TiSi₂층(5) 생성으로 인한 인장응력을 완화시키는 역할을 하며 확산방지 특성이 우수하여, 하부전극 구성원소인 Pt, Ru, Ir 등과 실리콘의 고상반응에 의한 Pt-실리사이드, Ru-실리사이드, Ir-실리사이드 등과 같이 높은 비저항을 갖는 물질층의 생성을 억제하므로 소자의 축전기의 특성을 향상시킨다.

다음으로, 도5에 도시한 바와 같이 TiNO(7)층 상에 캐패시터의 하부전극(8)을 형성하고, 도6에 도시한 바와 같이 하부전극(8) 상에 고유전막(9) 및 상부전극(10)을 형성한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 폴리실리콘 플러그 상에 TiN_X를 증착하고 산소분위기에서 플라즈마 처리하여 TiNO층/TiSiNO층으로 이루어지는 특성이 우수한 확산방지막을 형성함으로써, 후속 고온 열공정시 하부전극과 다결정실리콘 플러그의 고상반응에 의한 높은 저항을 갖는 실리사이드층의 형성을 억제하여 캐패시터의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

Claims (5)

1. 반도체 소자 제조 방법에 있어서,

   반도체 기판 상에 형성된 절연막을 선택적으로 식각하여 캐패시터와 연결될 부분의 상기 반도체 기판을 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 다결정실리콘 플러그(plug)를 형성하는 제1 단계;

   상기 다결정실리콘 플러그 상에 Ti의 함량이 N의 함량 보다 많은 TiN_X막을 형성하는 제2 단계;

   상기 TiN_X막을 산소분위기에서 열처리하여, TiSi₂층, TiSiNO층 및 TiNO층의 순으로 상기 다결정실리콘 플러그에 가까운 다층구조를 형성하는 제3 단계; 및

   상기 TiNO층 상에 캐패시터의 하부전극, 유전막 및 상부전극을 형성하는 제4 단계를 포함하는 반도체 소자 제조 방법.
2. 제 1 항에 있어서,

   TiN_X막에서 x는,

   0.1 < x < 0.9 조건을 만족하는 것을 특징으로 하는 반도체 소자 제조 방법.
3. 제 2 항에 있어서,

   상기 제2 단계는,

   상기 제1 단계가 완료된 전체 구조상에 반응성 스퍼터링법으로 TiN_X막을 형성하는 단계; 및

   상기 TiN_X막을 화학적 기계적 연마(chemical mechanical polishing)하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 제3 단계는,

   플라즈마를 이용하여 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
5. 제 4 항에 있어서,

   상기 제3 단계는,

   500 ℃ 내지 900 ℃의 온도, 0.5 torr 내지 20 torr의 압력에서 5 sccm 내지 500 sccm의 산소(O₂)를 주입하고, 300 W 내지 1000 W의 RF 전력을 인가하여 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.