KR100875663B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents

반도체 장치의 캐패시터 제조방법 Download PDF

Info

Publication number
KR100875663B1
KR100875663B1 KR1020020037233A KR20020037233A KR100875663B1 KR 100875663 B1 KR100875663 B1 KR 100875663B1 KR 1020020037233 A KR1020020037233 A KR 1020020037233A KR 20020037233 A KR20020037233 A KR 20020037233A KR 100875663 B1 KR100875663 B1 KR 100875663B1
Authority
KR
South Korea
Prior art keywords
thin film
dielectric thin
lower electrode
semiconductor device
capacitor
Prior art date
Application number
KR1020020037233A
Other languages
English (en)
Other versions
KR20040001899A (ko
Inventor
김남경
최은석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020037233A priority Critical patent/KR100875663B1/ko
Publication of KR20040001899A publication Critical patent/KR20040001899A/ko
Application granted granted Critical
Publication of KR100875663B1 publication Critical patent/KR100875663B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer

Abstract

본 발명은 고집적 반도체 장치의 동작상의 신뢰성이 향상된 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 하부전극용 전도막을 형성하는 단계; 상기 하부전극용 전도막상에 유전체 박막을 형성하는 단계; 상기 유전체 박막의 결정화를 위한 열공정을 실시하는 단계; 상기 하부전극용 전도막 및 상기 유전체 박막을 동시에 패터닝하여 하부전극 및 패터닝된 유전체 박막을 형성하는 단계; 및 패턴닝된 상기 유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법이 제공된다.
반도체, 캐패시터, 강유전체, 고유전체, 결정성.

Description

반도체 장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}
도1a 내지 도1d는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.
도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 활성영역
22 : 층간절연막
23 : 콘택플러그
24 : 하부전극용 전도막
25 : 유전체 박막
26 : 하부전극
27 : 캐패시터 절연막
28 : 상부전극
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 장치의 캐패시터 제조 방법에 관한 것이다.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
C=ε·As/d
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 콘케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta2O5, (Ba,Sr)TiO3(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), SrBi2(Ta1-x,Nbx)2O9(이하 SBTN이라 함), Bi4-xLaxTi3O12(이하 BLT라 함), Bi4 Ti3O12(이하, BIT라 함)등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또 는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.
일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO2, IrO2 등을 사용하고 있다.
도1a 내지 도1d는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타낸 공정단면도이다.
먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다.
이어서 콘택플러그(13)과 연결되는 Pt등의 금속막으로 하부전극(14)을 형성한다.
이어서 도1b에 도시된 바와 같이, 하부전극(14)을 덮을 수 있도록 캐패시터절연막(15)를 형성한다.
이어서 도1c에 도시된 바와 같이, 하부전극(14)이 노출되도록 캐패시터절연막을 화학적기계적 연마 공정등을 이용하여 제거한다. 이어서 그 상부에 유전체 박막(17)을 형성하고 그 상부에 상부전극용 전도막(18)을 형성한다. 상기와 같이 캐패시터를 형성하게 되면 상부전극을 형성하기 전에 따로 평탄화 작업을 하지 않아도 되어 캐채시터의 구조로 인한 단차 때문에 생기는 여러가지 문제가 해결된다.
이어서 도1d에 도시된 바와 같이, 상부전극용 전도막(18)을 패터닝하여 상부전극(19)을 형성한다.
여기서 유전체 박막으로는 SBT,SBTN, BIL, PZT등의 강유전체 물질을 사용하거나 STO, BST 등의 고유전체 물질을 사용하게 됨에 따라 유전체 박막을 형성하고 난 후 유전율 향상을 위한 열처리 공정이 필수적으로 필요하게 되었다. 그러데 전술한 바와 같이 유전체 박막을 형성하고 나서 열처리를 하게 되면 하부전극 주위의 캐패시터 절연막이 형성되어 있는 구조이기 때문에, 열처리 공정시에 캐패시터 절연막으로 부터 P,B, Si등이 유전체박막으로 확산 침투되어 유전체 박막의 결정성이 큰 차이를 가지기 된다.
이로 인하여 유전체박막의 특성이 메모리 소자의 단위 셀에 따라 균일성이 극도로 나빠져 메모리 소자의 동작상의 신뢰성이 저하되는 문제점이 있다.
본 발명은 고집적 반도체 장치의 동작상의 신뢰성이 향상된 캐패시터 제조방법을 제공함을 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은 기판상에 하부전극용 전도막을 형성하는 단계; 상기 하부전극용 전도막상에 유전체 박막을 형성하는 단계; 상기 유전체 박막의 결정화를 위한 열공정을 실시하는 단계; 상기 하부전극용 전도막 및 상 기 유전체 박막을 동시에 패터닝하여 하부전극 및 패터닝된 유전체 박막을 형성하는 단계; 및 패턴닝된 상기 유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2e는 본 발명에 의한 바람직한 실시예에 따른 반도체장치의 캐패시터 제조방법을 나타내는 도면이다.
먼저 도2a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성 물질로 매립하여 콘택플러그(23)를 형성한다. 여기서 콘택홀 내부에 Ti를 증착하고 열공정을 실시하여 활성영역(21)과의 계면에 오믹 콘택을 위한 티타늄실리사이드를 형성할 수 있으며, 텅스텐을 이용하여 콘택플러그(23)을 형성한다. 또한 콘택플러그(23) 상단은 후속 공정에서 하부전극으로 사용될 물질(예컨대 이리듐)과 콘택플러그에 사용된 텅스텐과의 상호 물질 확산 방지를 위한 베리어 메탈로 TiN을 형성할 수 있다.
이어서 하부전극용 전도막(24)를 기판전면에 형성한다.
이어서 도2b에 도시된 바와 같이, 하부전극용 전도막(24) 상부에 유전체 박막(25)을 형성한다. 여기서 유전체 박막(25)의 핵생성은 RTA(rpaid thermal anneal)방식으로 400~800℃ 범위로 공정을 진행하고, 결정화를 위한 열공정은 로(furnace)에서 500~800℃ 범위에서 O2,N2O,N2+O2,H2 O,H2O2 등의 산화가스를 사용하여 공정을 진행한다.
이 때 유전체 박막(25)의 하부에는 하부전극용 전도막(24)가 형성되어 있으므로 종래의 P,B,Si 등의 물질이 유전체 박막(25)으로 침투하지 않는다. 유전체 박막(25)으로는 SBT, SBTN,BIT,BLT 또는 PZT 중에서 선택된 하나를 이용하여 50 ~ 3000Å 범위의 두께로 형성한다.
이어서 도2c에 도시된 바와 같이, 하부전극용 전도막(24) 및 유전체 박막(25)을 동시에 패터닝하여 하부전극(24)과 패터닝된 유전체 박막(25)을 형성한다. 하부전극용 전도막(24) 및 유전체 박막(25)을 동시에 패터닝시에 플라즈마 활성화 에너지를 사용하여 식각가스로는 Cl,Ar, N2 를 사용하여 플라즈마 파워는 500 ~ 3000watt 범위에서, 압력은 0.5mtorr ~ 30torr 범위에서 공정을 진행한다.
여기서 하부전극은 전극물질로 사용된 백금, 열공정시 산소침투 방지를 위한 이리듐과 백금과 이리듐의 상호 확산 방지를 위한 이리듐 옥사이드를 적층한 Pt/IrO2/Ir으로 형성할 수 있으며,백금은 500 ~ 3000Å 범위로 형성하고, IrO2는 50 ~ 1000Å 범위, Ir은 50 ~ 3000Å 범위로 형성한다.
이어서 도2d에 도시된 바와 같이, 하부전극(24)와 유전체 박막(25)를 덮을 수 있도록 캐패시터 절연막(27)을 형성하고, 유전체 박막(25)가 노출되도록 화학적 기계적 연마 공정등을 이용하여 캐패시터 절연막(27)을 제거한다.
여기서 캐패시터 절연막(27)는 2000~ 10000Å 범위의 두께로 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막등을 사용하거나 열적산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.
이어서 도2e에 도시된 바와 같이, 패터닝된 유전체 박막(25) 상부에 500~3000Å범위의 두께로 상부전극(28)을 형성한다. 상부전극(28)으로는 Pt, Ir, Ru, IrOx, W, TiN, 폴리실리콘막등을 사용할 수 있다.
전술한 바와 같이 하부전극 증착, 유전체박막의 핵생성 및 결정화 공정을 순차적으로 진행한 후, 하부전극과 유전체 박막을 동시에 패터닝하여 캐패시터를 제조하게 되면, 반도체 소자의 단위셀 마다 유전체 박막의 결정성의 차이를 제거하여 안정적이고 신뢰성 높은 캐패시터를 제조할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 유전체 박막의 결정성에서 균일하여 신뢰성 높은 고집적 반도체 장치의 캐패시터를 제조할 수 있다.

Claims (7)

  1. 기판상에 하부전극용 전도막을 형성하는 단계;
    상기 하부전극용 전도막상에 유전체 박막을 형성하는 단계;
    상기 유전체 박막의 결정화를 위한 열공정을 실시하는 단계;
    상기 하부전극용 전도막 및 상기 유전체 박막을 동시에 패터닝하여 하부전극 및 패터닝된 유전체 박막을 형성하는 단계;
    상기 하부전극 및 패터닝된 유전체 박막이 형성된 결과물의 전체 구조 상에 절연막을 형성하는 단계;
    상기 절연막이 형성된 결과물에 대해 상기 패터닝된 유전체 박막의 표면이 노출될때까지 평탄화 공정을 수행하는 단계; 및
    상기 노출된 유전체 박막 상에 상부전극을 형성하는 단계
    를 포함하는 반도체 장치의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 하부전극용 전도막상에 유전체 박막은 400 ~ 800℃ 범위의 온도에서 급속열처리 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 유전체 박막의 결정화를 위한 열공정은 로(furnace)에서 500~800℃ 범위에서 O2,N2O,N2+O2,H2O 또는 H2O2 중에서 선택된 하나의 산화가스를 사용하여 공정 을 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 유전체 박막은,
    SBT로 이루어지는
    반도체 장치의 캐패시터 제조방법.
  5. 제 4 항에 있어서.
    상기 유전체 박막은 50 ~ 3000Å 범위의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 하부전극용 전도막 및 상기 유전체 박막을 동시에 하는 패터닝은 플라즈마 활성화 에너지를 사용하여 식각가스로는 Cl,Ar 또는 N2를 사용하여 건식식각공정으로 패터닝하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
  7. 제 6 항에 있어서,
    상기 건식식각공정은 플라즈마 파워는 500 ~ 3000watt 범위에서, 압력은 0.5mtorr ~ 30torr 범위에서 공정을 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
KR1020020037233A 2002-06-29 2002-06-29 반도체 장치의 캐패시터 제조방법 KR100875663B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020037233A KR100875663B1 (ko) 2002-06-29 2002-06-29 반도체 장치의 캐패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020037233A KR100875663B1 (ko) 2002-06-29 2002-06-29 반도체 장치의 캐패시터 제조방법

Publications (2)

Publication Number Publication Date
KR20040001899A KR20040001899A (ko) 2004-01-07
KR100875663B1 true KR100875663B1 (ko) 2008-12-24

Family

ID=37313631

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020037233A KR100875663B1 (ko) 2002-06-29 2002-06-29 반도체 장치의 캐패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100875663B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101060763B1 (ko) * 2004-07-30 2011-08-31 주식회사 하이닉스반도체 반도체 장치의 강유전체 캐패시터 제조방법
KR101037767B1 (ko) * 2011-04-21 2011-05-27 대동전자(주) 활선상태에서 차단기 접점의 접촉저항의 변화를 이용한 결상 예측장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000047408A (ko) * 1998-12-10 2000-07-25 아끼구사 나오유끼 반도체 장치 및 그 제조 방법
KR20010065182A (ko) * 1999-12-29 2001-07-11 박종섭 반도체 소자의 캐패시터 제조방법
KR20010078553A (ko) * 2000-02-09 2001-08-21 박종섭 반도체 소자의 캐패시터 제조 방법
KR20020001379A (ko) * 2000-06-28 2002-01-09 박종섭 반도체 소자의 캐패시터 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000047408A (ko) * 1998-12-10 2000-07-25 아끼구사 나오유끼 반도체 장치 및 그 제조 방법
KR20010065182A (ko) * 1999-12-29 2001-07-11 박종섭 반도체 소자의 캐패시터 제조방법
KR20010078553A (ko) * 2000-02-09 2001-08-21 박종섭 반도체 소자의 캐패시터 제조 방법
KR20020001379A (ko) * 2000-06-28 2002-01-09 박종섭 반도체 소자의 캐패시터 제조 방법

Also Published As

Publication number Publication date
KR20040001899A (ko) 2004-01-07

Similar Documents

Publication Publication Date Title
US6211005B1 (en) Methods of fabricating integrated circuit ferroelectric memory devices including a material layer on the upper electrodes of the ferroelectric capacitors thereof
JP4930371B2 (ja) 半導体装置及びその製造方法
KR20030025497A (ko) 강유전성 메모리 장치 및 그 제조방법
US20020061604A1 (en) Method for fabricating a ferroelectric or paraelectric metal oxide-containing layer and a memory component therefrom
JP2001237402A (ja) 構造化された金属酸化物含有層および半導体構造素子の製造方法
KR100875663B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100633330B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100476373B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100744038B1 (ko) 반도체 장치의 캐패시터 제조방법
JP4289843B2 (ja) 半導体素子のキャパシタ製造方法
KR100582352B1 (ko) 반도체 장치의 캐패시터 제조방법
KR20040001891A (ko) 반도체 장치의 캐패시터 제조방법
KR100448233B1 (ko) 텅스텐 플러그를 구비한 강유전체 캐패시터 제조방법
KR100886626B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100476380B1 (ko) 반도체 장치의 실린더형 캐패시터 제조방법
KR101060763B1 (ko) 반도체 장치의 강유전체 캐패시터 제조방법
KR100858880B1 (ko) 반도체장치의 캐패시터 제조방법
KR100362182B1 (ko) 강유전체 메모리 소자의 제조 방법
KR19980040654A (ko) 반도체 장치의 커패시터 제조방법
KR20040003967A (ko) 반도체장치의 캐패시터 제조방법
KR100585002B1 (ko) 반도체 장치의 캐패시터 제조방법
KR100253593B1 (ko) 반도체소자의 캐패시터 형성방법
KR100846368B1 (ko) 메모리 소자 및 그 제조 방법
KR20040059848A (ko) 반도체 장치의 캐패시터 제조방법
KR20040059779A (ko) 반도체 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee