KR20000047408A

KR20000047408A - 반도체 장치 및 그 제조 방법

Info

Publication number: KR20000047408A
Application number: KR1019990020285A
Authority: KR
Inventors: 사시다나오야; 다까이가즈아끼; 나까무라미쓰히로; 야마자끼다쓰야
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-12-10
Filing date: 1999-06-02
Publication date: 2000-07-25
Also published as: JP2000174213A; US20010012659A1

Abstract

본 발명은 커패시터를 구비한 반도체 장치에 관한 것으로, 커패시터를 덮는 절연막 형성시에 커패시터의 산화물 유전체막의 열화를 방지하고, 그 절연막 상에 형성되는 배선의 산화를 방지함과 동시에 고집적화를 가능하게 한다.

반도체 기판(1)에 형성된 불순물 확산층(3d)과, 불순물 확산층(3d)을 덮는 절연막(4)과, 절연막(4) 상에 형성되어 하부 전극(5)과 산화 유전체막(6)과 상부 전극(7, 17)으로 된 커패시터(Q)와, 커패시터(Q)를 덮는 층간 절연막(8)과, 층간 절연막(8)에 형성되고 또한 불순물 확산층(3d)과 상부 전극(7,17)을 노출하는 2개의 개구부(8a, 8c) 안과 층간 절연막(8) 위에 형성되고, 또한 적어도 상부 전극(7,17)과 산화물 유전체막(6)이 접촉하고 있는 영역을 포함하는 범위 내에 형성된 국소 배선(9a)과, 국소 배선(9a)을 덮는 다른 층간 절연막(10, 11)을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 자세하게는 커패시터를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.

반도체 기억 장치의 하나인 DRAM(dynamic random access memory)은 트랜지스터와 커패시터를 접속한 메모리 셀을 구비한 구조를 가지며, 그 커패시터의 유전체막은 일반적으로 이산화실리콘이나 질화실리콘의 실리콘 화합물로 구성되어 있다. 이에 대비해서 커패시터를 구성하는 유전체막을 강유전체 재료로 구성한 FeRAM(ferroelectrics random access memory)가 있고, DRAM과 동등의 판독 속도, 기입 속도가 얻어지고, 또한 불휘발성이란 뛰어난 특징을 가지므로, 장래 반도체 기억 장치로서 중요한 위치를 차지하리라 예상된다.

강유전체 재료로서는 PZT라고 불리는 Pb(Zr, Ti)O₃이나 PLZT라고 불리는 (Pb, La)(Zr, Ti)O₃등의 산화물이 있다.

그러나 산화물의 강유전체막은 환원 분위기에 노출되면 산소가 빠져 막질이 열화하고, 나아가서는 커패시터의 전기적 특성이 열화하거나, 혹은 강유전체막 상에 형성되는 상부 전극이 강유전체막으로부터 박리되기 쉬워지는 것이 알려져 있다. 이 때문에 반도체 기억 장치의 제조 공정에서는 강유전체막을 형성한 후에, 환원 작용을 갖는 실란(SiH₄)을 반응 가스로서 사용하는 것은 바람직하지 않다. 이것은 실란이 분해하면 환원성의 수소가 발생되기 때문이다.

따라서 강유전체막을 갖는 커패시터를 층간 절연막으로 덮는 경우에는 실란을 이용하는 것이 아니라, 테트라에톡시실란(TEOS), 스핀온글래스(SOG)의 유기실리콘 화합물 원료를 이용하는 성막 방법이 일반적으로 채용되고 있다.

그러나 실란만큼은 아니지만, 유기실리콘 화합물 원료도 자체적으로 수소를 포함하고 있기 때문에, 강유전체막을 구비한 커패시터의 특성을 열화시키는 것에는 변화가 없다.

그래서 커패시터를 층간 절연막으로 덮은 후에, 층간 절연막에 커패시터의 상부 전극을 노출하는 개구를 설치하고, 그 개구를 통해서 커패시터 유전체막을 산소 어닐링함으로써, 커패시터 유전체막의 막질을 개선하는 것이 이루어지고 있다. 이 경우의 상부 전극의 재료로서 산화하기 어렵고, 산화되어도 그 도전성을 잃지 않는 백금(Pt), 이리듐(Ir), 루테늄(Ru) 등의 금속이 사용된다. 그러나 이와 같은 산소 어닐링은 커패시터상의 1층째의 층간 절연막의 형성 후에는 유효하지만, 2층째의 층간 절연막을 형성한 후에는 적용할 수 없다. 왜냐하면, 2층째의 층간 절연막의 형성 후에 산소 어닐링을 하면, 1층째의 층간 절연막 상에 형성되는 배선이 산화되어 고저항화할 우려가 있기 때문이다.

이와 같은 문제를 해결하기 위해서 일본 특개평7-235639호 공보에 기재되어 있는 바와 같이, 1층째의 층간 절연막 상에 형성되는 배선을 알루미늄막과 티탄텅스텐막의 2층 구조로 하여, 그 배선층을 커패시터의 상부 전극을 덮는 범위 내에 형성하는 것이 유효하다. 왜냐하면, 2층째의 층간 절연막의 형성시에 발생하는 수소의 커패시터에로의 확산은 그 배선층에 의해 저지되기 때문에, 그 후의 산소 어닐링이 불요하기 때문이다.

그러나 알루미늄막과 티탄텅스텐막으로 되는 배선층은 2층 구조로서 막두께가 두꺼워서 미세 가공에는 적합하지 않다. 이 때문에, 반도체 기억 장치에서 복수 형성되는 강유전체 커패시터를 고집적화하려고 하면, 커패시터 상호 간격이 예를 들면 1μm이하로 좁게 되므로 커패시터를 배선층으로 덮는 구조는 실현할 수 없게 된다.

본 발명의 목적은 커패시터의 상부 전극에 접속되는 배선을 절연막으로 덮을 때의 배선의 산화를 방지하고, 또한 그 절연막을 형성할 때의 커패시터의 산화물 유전체막의 열화를 방지함과 동시에, 커패시터의 고집적화를 가능하게 하는 반도체 기억 장치 및 그 제조 방법을 제공하는 것에 있다.

도1a 및 도 1b는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(그 1).

도2a 내지 도 2c는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(그 2).

도3a 및 도 3b는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(그 3).

도4a 및 도 4b는 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정의 일부를 나타내는 평면도.

도5는 본 발명의 제1 실시예에 관한 반도체 장치 내의 커패시터의 전압 분극 특성도.

도6a는 비교를 위해서 형성한 커패시터의 평면도이고, 도6b는 그 커패시터의 전압 분극 특성도.

도7a 및 도 7b는 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(그 1).

도8a 및 도 8b는 본 발명의 제2 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(그 2).

도9a 내지 도 9c는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(그 1).

도10a 및 도 10b는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도(그 2).

(부호의 설명)

1…실리콘 기판(반도체 기판)

2…필드 산화막

3…MOS 트랜지스터

4…제1 층간 절연막

5…하부 전극

6…산화물 유전체막

7…상부 전극

8…제2 층간 절연막

9a…국소 배선

10…제3 층간 절연막

11…SOG막

12, 13…배선

15…중간 절연막

16…창

17…상부 전극

상기한 과제는 도1~ 도3, 도7~ 도8에 예시하는 바와 같이, 반도체 기판(1)에 불순물 확산층(3d)을 형성하는 공정과, 상기 불순물 확산층(3d)을 덮는 제1절연막(4)을 형성하는 공정과, 상기 제1절연막(4) 상에 커패시터(Q)의 하부 전극(5)을 형성하는 공정과, 상기 하부 전극(5) 상에 상기 커패시터(Q)의 산화물 유전체막(6)을 형성하는 공정과, 상기 산화물 유전체막(6) 상에 상기 커패시터(Q)의 상부 전극(7, 17)을 형성하는 공정과, 상기 커패시터(Q)를 덮는 제2절연막(8)을 형성하는 공정과, 상기 제2절연막(8)과 상기 제1절연막(4)의 일부를 에칭함으로써, 상기 불순물 확산층(3d) 상에 제1 개구부(8a)를, 상기 상부 전극(7, 17) 상에 제2개구부(8c)를 각각 형성하는 공정과, 상기 제1개구부(8a)를 통해서 상기 불순물 확산층(3d)에 전기적으로 접속하고, 또한 상기 제2개구부(8c)를 통해서 상기 상부 전극에 접속하는 산화 방지용 금속막(9)을 상기 제2절연막(8) 상에 형성하는 공정과, 상기 산화 방지용 금속막(9)을 패터닝함으로써, 상기 제1개구부(8a)와 상기 제2개구부(8c)를 통과함과 동시에, 적어도 상기 상부 전극(7, 17)과 상기 산화물 유전체막(6)이 접촉하고 있는 영역을 포함하는 범위 내에서 국소 배선(9a)을 형성하는 공정과, 상기 국소 배선(9a)을 덮는 제3절연막(10, 11)을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법으로 해결한다.

상기한 반도체 장치의 제조 방법에 있어서, 상기 국소 배선(9a)을 구성하는 상기 금속막(9)은 질화금속인 것을 특징으로 한다. 이 경우, 상기 질화금속은 질화티탄, 질화텅스텐, 질화티탄텅스텐중 어느 하나인 것 특징으로 한다.

상기한 반도체 장치의 제조 방법에 있어서, 상기 커패시터(Q)를 형성하는 공정은 상기 상부 전극(7, 17)을 패터닝하여 커패시터 영역을 획정하는 크기로 하는 공정과, 상기 산화물 유전체막(6)을 패터닝하여 적어도 상기 상부 전극(7, 17)의 밑에 남기는 공정과, 상기 하부 전극(5)을 패터닝하여 상기 산화물 유전체막(6)을 초과하는 크기로 하는 공정을 갖는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에 있어서, 도7~ 도8에 예시하는 바와 같이, 상기 커패시터(Q)를 형성하는 공정은 상기 산화물 유전체막(6)과 상기 하부 전극(5)을 패터닝하는 공정과, 상기 산화물 유전체막(6)과 상기 하부 전극(5)을 덮는 중간 절연막(15)을 형성하는 공정과, 상기 중간 절연막(15)을 패터닝하여 상기 중간 절연막(15)에 커패시터 영역을 획정하기 위한 창(16)을 형성하는 공정과, 적어도 상기 창 내에 상기 상부 전극(7, 17)을 형성하는 공정을 갖는 것을 특징으로 한다.

이 경우, 상기 커패시터(Q)를 덮는 상기 제2절연막(10)은 실란을 이용해 형성된 실리콘 산화막이어도 좋다. 또 상기 커패시터(Q)의 상부 전극(7, 17)의 형성 전후에서 상기 산화물 유전체막(6)을 산소 어닐링해도 좋다.

상기한 반도체 장치의 제조 방법에 있어서, 상기 제2절연막(10)은 유기실리콘원료로 형성되는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에 있어서, 상기 제2개구부(8c)를 형성한 후에, 상기 제2개구부(8c)와 상기 상부 전극(7, 17)을 통해서 상기 산화물 유전체막(6)을 산소 어닐링하는 공정을 포함하는 것을 특징으로 한다.

상기한 반도체 장치의 제조 방법에 있어서, 상기 상부 전극(7, 17)은 산소 어닐링에 의해 산화하지 않는 귀금속 또는 도전성 세라믹으로 형성되는 것을 특징으로 한다. 이 경우, 상기 귀금속은 예를 들면 백금, 이리듐, 루테늄으로부터 선택해도 좋다.

상기한 반도체 장치의 제조 방법에 있어서, 상기 산화물 유전체막(6)은 Pb(Zr, Ti)O₃, (Pb, La)(Zr, Ti)O₃, SrBi₂Ta₂O₉중 어느 하나로 되는 것을 특징으로 한다.

상기한 과제는 도3b 또는 도8b에 예시하는 바와 같이, 반도체 기판(1)에 형성된 불순물 확산층(3d)과, 상기 불순물 확산층(3d)을 덮는 제1절연막(4)과, 상기 제1절연막(4) 상에 형성되어 하부 전극(5)과 산화물 유전체막(6)과 상부 전극(7, 17)으로 되는 커패시터(Q)와, 상기 커패시터(Q)를 덮는 제2절연막(8)과, 상기 불순물 확산층(3d)과 상기 상부 전극(7, 17) 상에서 상기 제2절연막(8) 상에 형성된 제1 및 제2 개구부(8a, 8c)와,

상기 제1 및 제2 개구부(8a, 8c)를 통해서 상기 불순물 확산층(3d)과 상기 상부 전극(7, 17)에 각각 전기적으로 접속되고, 또한 상기 제2절연막(8) 상에 형성되고, 또한 적어도 상기 상부 전극(7, 17)과 상기 산화물 유전체막(6)이 접촉하고 있는 영역을 포함하는 범위 내에 형성된 국소 배선(9a)과, 상기 국소 배선(9a)을 덮는 제3절연막(10, 11)을 갖는 것을 특징으로 하는 반도체 장치에 의해 해결한다. 이 경우, 상기 국소 배선을 질화금속으로 구성해도 좋다.

또한 상기한 도번, 부호는 발명의 이해를 용이하게 하기 위해서 인용한 것으로서 본 발명은 이에 한정되는 것은 아니다.

다음에 본 발명의 작용에 대해서 설명한다.

본 발명에 의하면, 미세 가공이 되는 국소 배선에 의해 커패시터를 덮는 것과 동시에, 커패시터의 상부 전극과 불순물 확산층을 국소 배선에 의해 접속하도록 했으므로, 산화물 유전체막을 사용한 커패시터를 고집적화하는 경우에도, 복수의 커패시터를 각각 별도로 국소 배선으로 덮게 된다.

따라서 국소 배선 상에 절연막을 형성할 때에 수소가 발생되어도, 커패시터에로의 수소 확산이 국소 배선에 의해 블록되기 때문에, 그 절연막의 형성 후에 산화물 유전체막의 막질을 개선하기 위한 산소 어닐링이 불요해져 버린다. 이 결과, 국소 배선이 산화될 우려가 없어지고, 또한 양호한 특성을 가진 고집적의 강유전체 커패시터가 실현된다.

또 산화물 유전체막 상에 성막한 절연막에 창을 내고, 이 창을 통해서 산화물 유전체막과 상부 전극을 하부 전극 상에 접속하도록 했으므로, 커패시터의 사이즈는 절연막의 창의 크기에 의해 제한된다. 절연막의 패터닝 정밀도는 금속이나 도전성 세라믹의 패터닝 정밀도보다도 높기 때문에, 그 커패시터를 사용한 반도체 장치의 고집적화에 대응할 수 있다.

(실시예)

이하에 본 발명의 실시예를 도면에 의거해 설명한다.

(제1 실시예)

도1~ 도3은 본 발명의 제1 실시예에 관한 반도체 장치의 제조 공정을 나타내는 단면도이고, 도4a는 도2b의 평면도, 도4b는 도3a의 평면도다.

먼저 도1a에 나타내는 상태가 될 때까지의 공정을 설명한다. 도1a에서, p형의 실리콘 기판(반도체 기판)(1)의 표면 중 트랜지스터 형성 영역의 주위에는 필드 산화막(2)이 형성되어 있다. 그 필드 산화막(2)은 예를 들면, 질화실리콘으로 되는 패턴을 산화 방지 마스크로서 사용하는 선택 산화법으로 형성한다.

그리고 실리콘 기판(1)의 트랜지스터 형성 영역에는 MOS 트랜지스터(3)가 형성되어 있다. 그 MOS 트랜지스터(3)는 다음의 공정을 따라 형성한다.

실리콘 기판(1)의 표면에 게이트 절연막(3a)이 되는 이산화실리콘(SiO₂)막을 열산화법으로 형성한 후에, 게이트 절연막(3a) 상에 게이트 전극(3g)을 형성한다. 또한 게이트 전극(3g)을 마스크로 사용하여, 게이트 전극(3g)의 양측방의 실리콘 기판(1)에 인, 비소 같은 n형 불순물을 이온 주입한다. 이에 이어서 게이트 전극(3g)의 양측면에 절연성의 사이드월(3w)을 형성하고, 또한 사이드월(3w)과 게이트 전극(3g)을 마스크로 사용해 실리콘 기판(1)에 n형 불순물을 이온 주입한다. 이들 2회의 불순물 이온 주입에 의해 게이트 전극(3g)의 양측의 경사 하방에는 LDD구조의 제1 및 제2 불순물 확산층(3d, 3s)이 형성한다.

이로써 MOS 트랜지스터(3)의 형성 공정이 종료한다.

계속해서 필드 산화막(2)과 MOS 트랜지스터(3) 상에 이산화실리콘으로 되는 제1 층간 절연막(4)을 500nm의 두께로 형성한다. 제1 층간 절연막(4)은 실란(SiH₄)을 반응 가스로 사용하는 기상 성장법으로 형성한다.

다음에 필드 산화막(2)이 형성된 영역의 제1 층간 절연막(4) 상에 커패시터용의 복수의 막을 형성하는 공정으로 이동한다.

최초로 도1b에 나타내는 바와 같이 스퍼터법으로 두께20nm의 티탄(Ti)막(5a)과 두께175nm의 백금(Pt)막(5b)을 제1 층간 절연막(4) 상에 차례로 형성한다. 이들 Ti막(5a)과 Pt막(5b)은 커패시터(Q)의 하부 전극(5)으로서 사용된다.

계속해서 커패시터(Q)의 산화물 유전체막(6)을 하부 전극(4) 상에 형성한다. 산화물 유전체막(6)으로서는 예를 들면 스퍼터법으로 두께300nm로 형성한 PLZT막 또는 PZT막을 적용한다. PLZT는 PZT에 란탄을 가한 것으로서, 그 커패시터 특성을 향상시키기 위해서 도핑되어 있다. PLZT막을 구성하는 원소의 조성비로서, 예를 들면 납(Pb)을 1.07, 란탄(La)을 0.03, 지르코늄(Zr)을 0.30, 티탄(Ti)를 0.70로 한 것이 있다.

이와 같은 산화물 유전체막(6)을 형성한 후에, 산화물 유전체막(6)의 결정성을 향상하기 위해서, 산소 함유 분위기에서 850℃의 고속 열처리(RTA(rapid thermal annealing))를 약10초간 한다.

계속해서 백금막을 175nm의 두께로 산화물 유전체막(6) 상에 형성하고, 이것을 커패시터(Q)의 상부 전극(7)으로서 사용한다.

다음에 플라즈마 에칭과 레지스트를 이용하는 포토리소그래피법으로 백금막을 도4a의 평면도에 나타내는 바와 같이 패터닝하여, 예를 들면 2×2μm²의 크기의 직사각형상의 패턴을 1μm 간격으로 복수로 분할하여 상부 전극(7)을 형성한다. 이들 직사각형상의 상부 전극(7)에 의해 복수의 커패시터(Q)의 위치가 확정된다. 또한 Pt막의 에칭제로서 염소를 포함하는 가스를 사용한다.

그 후, 이 에칭시에 상부 전극(7)과 산화물 유전체막(6)의 계면에 데미지가 발생하므로, 산소 어닐링에 의해 그 데미지를 제거한다. 산소 어닐링은 기판 온도를 650℃로 해서 상부 전극(7) 및 산화물 유전체막(6)을 산소 분위기에서 60분간 노출하여 행한다. 이 산소는 상부 전극(7)을 투과해 산화물 유전체막(6)에 공급된다.

계속해서 포토리소그래피법으로 산화물 유전체막(6)을 도4a에 나타내는 바와 같이 패터닝하여 적어도 직사각형상의 상부 전극(7)의 밑에 남기고, 또한 유전체막(6)을 포토리소그래피법으로 패터닝하여 하부 전극(5)의 일부를 산화물 유전체막(6)으로부터 노출시킬 크기로 한다. 이들 포토리소그래피법을 행할 때에 산화물 유전체막(6)이 데미지를 받으므로, 산화물 유전체막(6)의 막질을 회복시키기 위해서 기판 온도를 550℃로 해서60분간의 산소 어닐링을 한다.

이상의 패터닝을 끝낸 상부 전극(7), 산화물 유전체막(6) 및 하부 전극(5)은 도2a에 나타내는 단면 형상이 된다.

다음에 도2b에 나타내는 바와 같이, 커패시터(Q)와 제1 층간 절연막(4) 상에 이산화실리콘으로 되는 제2 층간 절연막(8)을 200nm의 두께로 형성한다. 제2 층간 절연막(8)은 환원성이 낮은 유기실리콘 화합물인 TEOS(tetra ethoxy silane)을 기화하여 캐리어 가스와 함께 반응 분위기에 도입하여 390℃의 기판 온도 하에서 성장시킨다. 그 캐리어 가스로서 아르곤, 질소 등의 비환원성의 불활성 가스를 사용하는 것이 바람직하다.

계속해서 제1 및 제2 층간 절연막(4, 8)을 포토리소그래피법으로 패터닝함으로써, 도2c에 나타내는 바와 같이, MOS 트랜지스터(3)의 제1 불순물 확산층(3d)을 노출시키는 제1 개구(8a)와, 하부 전극(5)의 일부를 노출하는 제2 개구(8b)와, 상부 전극(7)의 일부를 노출하는 제3 개구(8c)를 형성한다. SiO₂로 되는 제1 및 제2 층간 절연막(4, 8)의 패터닝은 레지스트를 사용함과 동시에, 불소를 포함하는 가스를 이용하는 플라즈마 에칭에 의해 행하여진다.

제2 층간 절연막(8)의 형성과 패터닝을 행할 때에는 제3 개구(8c)와 상부 전극(7)을 통해서 산화물 유전체막(6)이 데미지를 받으므로, 그 데미지를 정상 상태로 회복시키기 위해서, 기판 온도를 550℃로 하여 산화물 유전체막(6)을 산소 분위기 중에서 어닐링한다.

다음에 도3a에 나타내는 바와 같이, 반응성 스퍼터법으로서 질화티탄(TiN)막(9)을 제2 층간 절연막(8) 상과 제1~ 제3 개구(8a~ 8c) 내에 100nm의 두께로 형성한다. 그리고 그 TiN막(9)을 포토리소그래피법으로 패터닝함으로써, 상부 전극(7)과 한쪽의 불순물 확산층(3d)을 제1 및 제3 개구(8a, 8c)를 통해서 접속하기 위한 국소 배선(9a)을 형성함과 동시에, 하측 전극(5)을 외부에 꺼내기 위한 하부 전극 인출 배선(9b)을 형성한다.

그 국소 배선(9a)은 도4b에 나타내는 바와 같이 직사각형상의 상부 전극(7)을 위에서 덮도록 패터닝한다. 이 경우, 국소 배선(9a)이 되는 TiN막(9)은 포토리소그래피에 의한 미세화가 가능하므로, 복수의 상부 전극(7)을 별도로 덮는 복수의 국소 배선(9a)끼리의 간격은 각각 1μm~ 0.4μm이 되도록 패터닝한다.

그 후 도3b에 나타내는 바와 같이, TEOS를 이용하는 제2 층간 절연막(8)의 성장과 동일한 조건에서 제3 층간 절연막(10)을 형성하고, 제3 층간 절연막(10)에서 국소 배선(9a)과 하부 전극 인출 배선(9b)을 덮는다. 또한 실리콘 화합물을 유기 용제에 용해한 용액을 제3 층간 절연막(10) 상에 도포하고, 이것을 소성하여 SOG막(11)을 형성한다.

제3 층간 절연막(10)과 SOG막(11)의 성장시에 사용되는 원료에는 수소가 포함되어 있지만, 상부 전극(7)의 밑의 산화물 강유전체막(6)은 수소를 투과하지 않는 TiN으로 되는 국소 배선(9a)에 의해 덮여져 있으므로, 산화물 강유전체막(6)에는 환원 작용에 의한 데미지가 거의 발생하지 않는다. 따라서 제3 층간 절연막(10)과 SOG막(11)을 형성한 후에는 산화물 강유전체막(6)을 산소 어닐링할 필요가 없어지고, 이로써 국소 배선(9a)과 하부 전극 인출 배선(9b)이 산화될 우려가 없어진다.

그 후 제3 층간 절연막(10)과 SOG막(11)을 포토리소그래피법으로 패터닝하여, 하부 전극 인출 배선(9b) 상에 제4 개구(11a)를 형성함과 동시에, MOS 트랜지스터(3)의 제2 불순물 확산층(3s) 상에 제5 개구(11b)를 형성한다. 그리고 제4 개구(11a)를 통해서 하부 전극 인출 배선(9b)에 접속되는 제1 배선(12)을 SOG막(11) 상에 형성함과 동시에, 제5 개구(11b)를 통해서 불순물 확산층(3s)에 접속되는 제2 배선(13)을 SOG막(11) 상에 형성한다. 제1 및 제2 배선(12, 13)은 각각 티탄, 질화티탄, 알루미늄, 질화티탄의 4층 구조막으로 구성되어 있다.

상기한 공정으로 형성된 반도체 장치 내의 커패시터(Q)의 전기적 특성을 다음과 같이 평가했다.

커패시터(Q)의 분극과 인가 전압의 히스테리시스 곡선을 조사하였던 바, 도5에 나타내는 결과가 얻어졌다. 도5에서 Y축의 히스테리시스 곡선의 2 개의 절편은 자발 분극(Pr)이라고 불리고, 강유전성을 표시하는 지표가 되고 있다. |+Pr| + |-Pr|을 계산하면, 35.0 μC/cm²가 되었다.

이에 대해서 도6a에 나타내는 바와 같이, 커패시터(Q)의 상부 전극(7)보다도 폭이 좁은 국소 배선(30a)을 형성한 반도체 장치에서는 커패시터(Q)의 히스테리시스 곡선은 도6b와 같이 되고, 그 |+Pr| + |-Pr|을 계산하면 24.2μC/cm²가 되었다. 이와 같이 자발 분극이 작아진 것은 국소 배선(30a) 상에 층간 절연막(10), SOG막(11)을 형성할 때에 발생하는 수소에 의한 환원 작용에 의해 산화물 강유전체막(6)의 산소가 결핍되어 유전율이 저하한 것이 원인이라고 생각된다.

따라서 도4b와 같이 같이 직사각형상의 상부 전극(7) 상에 겹치는 범위 내에 질화금속으로 되는 국소 배선(9a)을 형성하는 것은 국소 배선(9a) 상에 절연막을 형성할 때에 발생하는 환원 가스에 의한 산화물 강유전체막(6)의 데미지를 방지하는 것에 유효한 것을 알았다.

또한 상기한 예에서는 국소 배선(9a)을 질화티탄으로 구성했지만, 질화 질화티탄텅스텐 등의 질화합금 같이 수소 투과성이 없고 또한 미세 가공이 용이한 금속으로 구성해도 좋다.

또 상기한 예에서는 산화물 유전체막(6)으로서PLZT, PZT를 이용했지만, (Ba, Sr)TiO₃, Pb(Zr, Ti)O₃, (Pb, La)(Zr, Ti)O₃, SrBi₂Ta₂O₉, Ta₂O₃등의 강유전체를 이용해도 좋고, 이 경우에서도 상기한 국소 배선(9a)을 채용함으로써 양호한 특성을 갖는 커패시터를 제작할 수 있다.

또한 상부 전극(7)을 구성하는 재료로서는 백금 외에, 이리듐(Ir), 루테늄(Ru), 혹은 도전성 세라믹을 선택해도 좋다.

또한 도6a중 부호30b는 하부 전극 인출 배선을 나타내고 있다.

(제2 실시예)

제1 실시예에서는 상기한 바와 같이 커패시터(Q)의 실질적인 크기는 직사각형상의 상부 전극(7)의 크기로 결정되기 때문에, 커패시터의 미세화는 상부 전극(7)의 가공 정밀도에 제한되어 버린다.

그래서 본 실시예에서는 상부 전극(7)의 패턴 정밀도에 제한이 없는 커패시터의 형성에 대해서 설명한다.

먼저 도1a에 나타내는 상태에서, 제1 실시예와 마찬가지로, 제1 층간 절연막(4) 상에 하부 전극(5)과 산화물 강유전체막(6)을 형성한다.

그 후에 포토리소그래피법으로 하부 전극(5)과 산화물 강유전체막(6)을 제1실시예와 동일한 형상으로 패터닝한다. 그 단면은 도7a에 나타난 바와 같이 된다.

다음에 제1 층간 절연막(4)을 덮는 중간 절연막(15)을 상기한 TEOS를 이용하는 제2 층간 절연막(8)과 동일한 조건으로 형성한다. 그 후 도7b에 나타내는 바와 같이 중간 절연막(15)을 패터닝하여 커패시터(Q)의 영역을 확정하기 위한 창(16)을 형성하여 이 창(16)으로부터 산화물 유전체막(6)의 일부를 노출시킨다. 그 창(16)의 평면 형상과 위치는 도4a에 나타낸 상부 전극(7)과 동일하게 된다.

계속해서 중간 절연막(15) 상과 창(16) 내에 백금막을 175nm의 두께로 형성한 후에, 이를 도8a에 나타내는 바와 같이 창(16) 안과 그 주변에 남도록 패터닝하여 상부 전극(17)으로서 사용한다.

그 후 상부 전극(17)의 형성시와 중간 절연막(15)의 형성시에 발생한 산화물 유전체막(6)의 데미지를 없애기 위해서 산소 어닐링을 실시한다.

다음에 제1 실시예와 마찬가지로 제2 층간 절연막(8)을 형성하고, 이에 제1~ 제3 개구(8a~ 8c)를 형성한 후에, 적어도 커패시터(Q)의 위치를 확정하기 위한 창(16)을 덮는 국소 배선(9a)을 형성한다.

이 국소 배선(9a)을 형성한 후의 공정은 제1 실시예와 마찬가지가 되고, 최종적으로는 도8b의 단면 형상이 된다.

이상과 같이 커패시터(Q)의 위치와 크기를 창(16)에 의해 획정하도록 했으므로, 커패시터(Q)의 크기와 위치는 중간 절연막(15)의 패턴 정밀도에 제한된다. 그 중간 절연막(15), 즉 이산화실리콘막의 패터닝 정밀도는 질화티탄 등의 금속막보다도 높게 되고, 보다 미세한 커패시터 형상을 재현성 좋게 실현할 수 있다.

또 본 실시예의 구조를 채용하는 경우에도, 제1 실시예와 마찬가지로 상부 전극(14)에 접속되는 국소 배선(9a)이 커패시터(Q)를 덮도록 배치하고 있으므로, 환원 가스(수소)에 의한 커패시터(Q)의 열화를 억제할 수 있다.

또한 이 구조를 채용하는 경우에, 상부 전극(17)을 형성하기 전의 중간 절연막(15)의 형성에 실란 가스를 이용해도 좋다. 이것은 산화물 유전체막(6) 상에 상부 전극이 형성되어 있지 않은 상태가 되어 있으므로, 이 단계에서는 산화물 유전체막(6)의 막질 열화에 의한 상부 전극의 막박리를 고려할 필요가 없기 때문이다. 실란 가스를 이용하는 경우에 다량의 수소가 발생하고, 산화물 유전체막의 막질이 열화하지만, 그 후에 산소 어닐링을 함으로써 막질은 회복된다. 유기실리콘을 원료로 한 실리콘 산화막에 비해 실란을 원료로 이용한 실리콘 산화막 쪽이 막이 치밀하여 흡습하기 어렵기 때문에, 실란 가스를 원료로 이용하는 편이 내습성이 뛰어난 강유전체 메모리를 얻을 수 있게 된다.

( 제3 실시예)

제1 및 제2 실시예에서는 도3a 및 도8b에 나타내는 바와 같이, 국소 배선(9a)을 직접 불순물 확산층(3d)에 접속하고 있지만, 불순물 확산층 상에 형성되는 제1 개구(8a)에 플러그를 충전하고, 그 플러그를 통해서 국소 배선(9a)을 불순물 확산층(3d)에 접속해도 좋다.

여기서 플러그 형성 공정과, 플러그와 국소 배선(9a)의 접속 공정을 이하에 설명한다. 또한 이하의 커패시터 구조는 제1실시예의 구조를 채용하고 있지만, 제2실시예의 구조를 채용해도 좋다.

먼저 도9a에 나타내는 제1 층간 절연막(4)을 200nm의 두께로 형성한 후에, 제1 층간 절연층(4) 상에 제4 층간 절연막(20)을 1000nm의 두께로 형성한다. 여기서 제1 층간 절연막(4)을 구성하는 재료로서 질화산화실리콘을 이용하고, 또 제4 층간 절연막(20)을 구성하는 재료로서 산화실리콘을 이용한다.

다음에 도9b에 나타내는 바와 같이, 제4 층간 절연막(20)을 화학 기계 연마(CMP(chemical mechanical polishing))법으로 평탄화한다. 제4 층간 절연막(20)의 연마는 필드 산화막(2) 상에 워드선으로서 연재하는 게이트 전극(3g)을 덮는 제1 층간 절연막(4)이 노출된 위치에서 정지한다.

계속해서 도9c에 나타내는 바와 같이, 포토리소그래피법으로 제1 및 제4 층간 절연막(4, 20)을 패터닝하여, 제1 및 제2 불순물 확산층(3d, 3s) 상에 각각 제1 개구(20d)와 제4 개구(20s)를 형성한다.

또한 도10a에 나타내는 바와 같이, 제4 층간 절연막(20)의 위와 제1 개구(20d) 안과 제4 개구(20s) 안에 텅스텐막(21)을 형성한다. 계속해서 텅스텐막을 CMP법으로 연마해 제1 및 제4 개구(20d, 20s) 안에만 남긴다. 여기서 제1 개구(20d) 안에 남은 텅스텐막(21)을 제1 플러그(21d)로 하고, 제2 개구(20s) 안에 남은 텅스텐막(21)을 제2 플러그(21s)로 한다.

다음에 도10b에 나타내는 바와 같이, 제1 및 제4 개구(20d, 20s) 내의 각각의 플러그(21d, 21s)의 표면의 산화를 방지하기 위해서, 제4 층간 절연막(20) 상과 플러그(21s, 21d) 상에 산화 방지 절연막(22)을 형성한다. 산화 방지 절연막(22)의 구성 재료로서 질화실리콘 또는 질화산화실리콘을 이용하는 것이 바람직하다.

계속해서 도10c에 나타내는 바와 같이, 제1실시예에서 설명한 공정을 거쳐서 하부 전극(5), 유전체막(6) 및 상부 전극(7)으로 되는 커패시터를 형성한다. 이 경우, 유전체막(6)은 하부 전극(5)과 동일한 평면 형상으로 하고 있다.

그 후 하부 전극(5)을 덮는 제5 층간 절연막(23)을 형성한 후에, 제1실시예와 마찬가지로 제2 층간 절연막(8)을 형성한다. 그리고 제2 층간 절연막(8)과 제5 층간 절연막(23)과 유전체막(6)을 패터닝하여, 하부 전극(5)을 노출하는 제2 개구(8b)와, 상부 전극(7)의 일부를 노출하는 제3 개구(8c)와, 제1 플러그(21d)를 노출하는 제5 개구(8d)를 형성한다.

그리고 제1실시예와 마찬가지로, 제2 층간 절연막(8) 상에서 상부 전극(7)에 겹치는 크기를 갖고 또한 제3 개구(8c)로부터 제5 개구(8d)에 연재하는 국소 배선(9c)을 형성한다. 동시에 제2 개구(8b)로부터 제2 층간 절연막(8) 상에 걸쳐서 하부 전극 인출 배선(9d)을 형성한다.

그 후 제1실시예와 마찬가지인 공정을 거쳐서 제3 층간 절연막(10)과 SOG막(11)을 형성하고, 또한 제 1의 배선(12)과 제2 배선(13)을 형성한다.

이상 설명한 바와 같이 본 발명에 의하면, 미세 가공이 된 국소 배선을 사용하여 커패시터 상을 덮는 것과 동시에, 커패시터의 상부 전극과 불순물 확산층을 국소 배선에 의해 접속하도록 했으므로, 산화물 유전체막을 사용한 커패시터를 고집적화하여 제작하는 경우에도, 개개의 커패시터를 국소 배선에 의해 확실하게 덮을 수 있게 되고, 국소 배선 상에 절연막을 형성할 때에 수소가 발생되어도, 그 국소 배선에 의해 커패시터에로의 수소 확산을 방지할 수 있게 되고, 그 후의 산화물 유전체막을 산소 어닐링할 필요가 없이 국소 배선의 산화가 방지된다.

또 산화물 유전체막 상에 성막한 절연막에 창을 내고, 이 창을 통해서 산화물 유전체막과 상부 전극을 접속하도록 했으므로, 패터닝의 고정밀도화가 가능한 절연막의 창의 크기에 의해 커패시터의 고집적화가 가능해진다.

Claims

반도체 기판에 불순물 확산층을 형성하는 공정과,

상기 불순물 확산층을 덮는 제1절연막을 형성하는 공정과,

상기 제1절연막 상에 커패시터의 하부 전극을 형성하는 공정과,

상기 하부 전극 상에 상기 커패시터의 산화물 유전체막을 형성하는 공정과 ,

상기 산화물 유전체막 상에 상기 커패시터의 상부 전극을 형성하는 공정과,

상기 커패시터를 덮는 제2절연막을 형성하는 공정과,

상기 제2절연막과 상기 제1절연막의 일부를 에칭함으로써 상기 불순물 확산층 상에 제1개구부를, 상기 상부 전극 상에 제2개구부를 각각 형성하는 공정과,

상기 제1개구부를 통해서 상기 불순물 확산층에 전기적으로 접속하고, 또한 상기 제2개구부를 통해서 상기 상부 전극에 접속하는 산화 방지용 금속막을 상기 제2절연막 상에 형성하는 공정과,

상기 산화 방지용 금속막을 패터닝함으로써 상기 제1개구부와 상기 제2개구부를 통과함과 동시에, 적어도 상기 상부 전극과 상기 산화물 유전체막이 접촉하고 있는 영역을 포함하는 범위 내에서 국소 배선을 형성하는 공정과,

상기 국소 배선을 덮는 제3절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1항에 있어서,

상기 국소 배선을 구성하는 상기 산화 방지용 금속막은 질화금속인 것을 특징으로 하는 반도체 장치의 제조 방법.
제 2항에 있어서,

상기 질화금속은 질화티탄, 질화텅스텐, 질화티탄·텅스텐 중의 1개인 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1항에 있어서,

상기 커패시터를 형성하는 공정은 상기 상부 전극을 패터닝하여 커패시터 영역을 획정하는 크기로 하는 공정과,

상기 산화물 유전체막을 패터닝하여 적어도 상기 상부 전극의 밑에 남기는 공정과,

상기 하부 전극을 패터닝하여 상기 산화물 유전체막으로부터 삐져나오는 크기로 하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1항에 있어서,

상기 커패시터를 형성하는 공정은 상기 산화물 유전체막과 상기 하부 전극을 패터닝하는 공정과,

상기 산화물 유전체막과 상기 하부 전극을 덮는 중간 절연막을 형성하는 공정과,

상기 중간 절연막을 패터닝하여 상기 중간 절연막에 커패시터 영역을 획정하기 위한 창을 형성하는 공정과,

적어도 상기 창 내에 상기 상부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1항에 있어서,

상기 커패시터를 덮는 상기 제2 또는 제3절연막은 실란을 이용해 형성된 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1항에 있어서,

상기 제2절연막은 유기실리콘 화합물 소스를 이용해 형성된 산화실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
제 7항에 있어서,

상기 유기실리콘 화합물 소스는 테트라에톡시실란인 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1항에 있어서,

상기 커패시터의 상부 전극의 형성 전후에, 상기 산화물 유전체막을 산소 어닐링하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1항에 있어서,

상기 제2개구부를 형성한 후에, 상기 제2개구부와 상기 상부 전극을 통해서 상기 산화물 유전체막을 산소 어닐링하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1항에 있어서,

상기 상부 전극은 산소 어닐링에 의해 산화하지 않는 귀금속 또는 도전성 세라믹으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 11항에 있어서,

상기 귀금속은 백금, 이리듐, 루테늄 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1항에 있어서,

상기 산화물 유전체막은 PLZT, PZT, (Ba, Sr)TiO₃, Pb(Zr, Ti)O₃, (Pb, La)(Zr, Ti)O₃, SrBi₂Ta₂O₉, Ta₂O₃중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1항에 있어서,

상기 제1개구부 중에서, 상기 불순물 확산층과 상기 산화 방지용 금속막 간에는 도전성 플러그가 형성되는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
제 14항에 있어서,

상기 도전성 플러그는 텅스텐인 것을 특징으로 하는 반도체 장치의 제조 방법.
제 1항에 있어서,

상기 불순물 확산층은 MOS 트랜지스터를 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
반도체 기판에 형성된 불순물 확산층과,

상기 불순물 확산층을 덮는 제1절연막과,

상기 제1절연막 상에 형성되어 하부 전극과 산화물 유전체막과 상부 전극으로 되는 커패시터와,

상기 커패시터를 덮는 제2절연막과,

상기 불순물 확산층과 상기 상부 전극 상에서 상기 제2절연막에 형성된 제1 및 제2 개구부와,

상기 제1 및 제2 개구부를 통해서 상기 불순물 확산층과 상기 상부 전극에 각각 전기적으로 접속되고, 또 상기 제2절연막 상에 형성되고, 또한 적어도 상기 상부 전극과 상기 산화물 유전체막이 접촉하고 있는 영역을 포함하는 범위 내에 형성된 국소 배선과,

상기 국소 배선을 덮는 제3절연막을 갖는 것을 특징으로 하는 반도체 장치.
제 17항에 있어서,

상기 제1 개구부 내에서, 상기 불순물 확산층과 상기 상부 전극 간에는 도전성 플러그가 형성되어 있는 것을 특징으로 하는 반도체 장치.
제 17항에 있어서,

상기 국소 배선은 질화금속으로 구성되는 것을 특징으로 하는 반도체 장치.
제 19항에 있어서,

상기 질화금속은 질화티탄, 질화텅스텐, 또는 질화티탄·텅스텐중 어느 하나인 것을 특징으로 하는 반도체 장치.