JP7021369B2 - 湿気保護封止を有するパッケージ化された電子回路とその形成方法 - Google Patents

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Description

本明細書で述べられる本発明の概念は電子回路に関し、より詳細には、保護封止を有するパッケージ化された電子回路に関する。
多種多様なパッケージ化された電子回路が、当技術分野で知られている。これらの回路は、１つ又は複数の半導体集積回路チップ、及び／又は共通の保護パッケージ内に含められた、その上に形成されたキャパシタ、インダクタ、及び／又は抵抗器などの個別電子構成要素を有する他の電子回路基板を含み得る。実例として、内部的に整合された電界効果トランジスタ（「ＦＥＴ」：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）電力増幅器は、当技術分野で知られている１つのタイプのパッケージ化された電子回路である。内部的に整合されたＦＥＴ電力増幅器は、複数の並列増幅経路をもたらすように並行して配置された複数の単位セルトランジスタを有する、１つ又は複数の集積回路チップを含み得る。例えば単位セルトランジスタは、例えば炭化珪素及び／又は窒化ガリウム・ベースの半導体材料などの、広バンドギャップ半導体材料を用いて形成され得る高電子移動度トランジスタを備え得る。集積回路チップは、例えば、インピーダンス整合ネットワーク、伝送ライン、電力分割及び結合構造などを含む、プリント回路基板又はセラミック回路基板などの他の電子回路基板と一緒に保護パッケージ内にパッケージ化され得る。保護パッケージは、１つ又は複数の入力及び出力リード又はパッドを含み得る。集積回路チップ及び電子回路基板を互いに及び／又は保護パッケージの入力／出力リードに接続するために、ボンド・ワイヤが用いられ得る。
モノリシック・マイクロ波集積回路（「ＭＭＩＣ」：ｍｏｎｏｌｉｔｈｉｃ ｍｉｃｒｏｗａｖｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）は、当技術分野で知られている他のパッケージ化された電子回路である。ＭＭＩＣチップは、無線又はマイクロ波周波数で動作するように設計され、回路要素のすべては、適切な入力及び出力（例えば、リード）を有する保護パッケージ内に封入された、単一の「モノリシック」集積回路チップ上に形成される。集積回路チップ上の回路要素を保護パッケージの入力／出力リードに電気的に接続するために、ボンド・ワイヤが用いられ得る。ＭＭＩＣ増幅器は現在広く用いられており、高電力ＭＭＩＣ増幅器（通常、通信回路の送信側で用いられる）、及び低ノイズＭＭＩＣ増幅器（通常、通信回路の受信側で用いられる）を含む。ＭＭＩＣ増幅器は通常、トランジスタ増幅器の１つ又は複数の段を含み、単一の集積回路チップ上にすべて実装される、インピーダンス整合ネットワーク及びフィード・ネットワークなどの他の要素をさらに含み得る。ＭＭＩＣ増幅器は通常、デバイスの各増幅段が、複数の並列増幅経路をもたらすように並行して配置された複数の「単位セル」トランジスタとして実装される、単位セルトランジスタ設計を有する。単位セルトランジスタは、例えば、広バンドギャップ半導体材料を用いて形成される高電子移動度トランジスタを備え得る。他の一般的なＭＭＩＣデバイスは、ＲＦミキサ及び高周波スイッチング回路を含む。
信頼性は、多くのパッケージ化された電子回路に対する重要な性能特性となり得る。例えば、ＭＭＩＣ増幅器は、しばしばセルラ基地局のアンテナ内又はそれに隣接して配備され、したがって地上から数十フィート又は数百フィートに備え付けられ得る。ネットワーク停止は最小に保たれなければならず、故障した「タワー・トップ」構成部品の交換は、費用のかかる、訓練された技能者による塔を登ることを必要とするので、セルラ基地局運用者はしばしば、構成部品製造業者に対して非常に高レベルの信頼性を要求する。
米国特許出願公開第２０１７／０２７１４９７号明細書
本発明の実施例に従って、電子回路を製作する方法がもたらされる。これらの方法に従って、第１の金属層は基板上に形成される。第１のポリマー層は、第１の金属層の一部分上に、第１の温度で形成される。第２の金属層は、第１の金属層と反対側の第１のポリマー層上に形成される。誘電体層は、第２の金属層上及び第１のポリマー層上に、第２の温度で形成され、第２の温度は第１の温度未満である。第２のポリマー層は、誘電体層上に、第３の温度で形成され、第３の温度は第２の温度未満である。電子回路は、パッケージ化された電子回路とすることができる。
いくつかの実施例において、誘電体層は第２の誘電体層とすることができ、方法は、第２の金属層を形成する前に、第１の金属層上に第１の誘電体層を形成するステップをさらに含み得る。いくつかのこのような実施例において、第１の金属層、第１の誘電体層、及び第２の金属層は、キャパシタを形成し得る。
いくつかの実施例において、第１のポリマー層は、第１の金属層と、第２の金属層の周辺部との間に形成され、第１のポリマー層は、基板の上部表面に垂直な方向に、第１の誘電体層の厚さより大きな厚さを有する。
いくつかの実施例において、第２の金属層の周辺部は、第２の金属層の中心より、第１の金属層の上に離れて間隔が空けられ得る。
いくつかの実施例において、第１の金属層は、トランジスタのゲートに結合され得る。
いくつかの実施例において、第１のポリマー層は、第２の金属層の中心と第１の金属層との間に配置されなくてよい。
いくつかの実施例において、第１の誘電体層は、第１の金属層の上面上に形成されてよく、第１のポリマー層は、第１の金属層及び第１の誘電体層の少なくとも１つの上面上に形成されてよく、第２の金属層は、第１の誘電体層の上面上に形成されてよく、第２の誘電体層は、第１のポリマー層の上面上に形成されてよく、第２のポリマー層は、第２の誘電体層の上面上に形成され得る。
いくつかの実施例において、誘電体層は、シリコンと、酸素及び窒素の少なくとも１つとを含むことができ、第１及び第２のポリマー層はそれぞれ炭素ベースの層とすることができる。
いくつかの実施例において、誘電体層及び第２のポリマー層は、ウェハ上に形成されてよく、方法は、誘電体層及び第２のポリマー層の形成後に、ウェハを個々のチップにダイシングするステップをさらに含み得る。
いくつかの実施例において、第２の金属層は、トランジスタのゲート電極とゲート・フィンガとの間に結合されたゲート・ジャンパとすることができる。
いくつかの実施例において、第１の金属層は、実質的に同じ瞬時電流方向を有する自己結合区間を含んだ金属トレースとすることができる。
いくつかの実施例において、パッケージ化された電子回路は、モノリシック・マイクロ波集積回路とすることができる。
いくつかの実施例において、方法は、基板上に複数のトランジスタを形成するステップをさらに含み得る。このような実施例において、誘電体層は、トランジスタの上部表面上に形成されてよく、第２のポリマー層は、トランジスタの上部表面上に形成されなくてよい。
いくつかの実施例において、第１のポリマー層及び第２のポリマー層は、基板の上部表面に垂直な方向に、第１の誘電体層より厚くてよい。
本発明の他の実施例に従って、電子回路を製作する追加の方法がもたらされる。これらの方法に従って、第１の金属層は、基板の上部表面上に形成される。第１の誘電体層は、第１の金属層の上部表面上に形成される。第１のポリマー層は、第１の金属層の上部表面上に形成され、第１のポリマー層は、基板の上部表面に垂直な方向に、第１の誘電体層の厚さより大きな厚さを有する。第２の金属層は、第１の金属層と反対側の第１の誘電体層上に形成され、第２の金属層は第１のポリマー層上に延びる。第２の誘電体層は、第２の金属層上及び第１のポリマー層上に形成される。第２のポリマー層は第２の誘電体層上に形成される。第１のポリマー層は、第１の金属層と、第２の金属層の周辺部との間に形成され、第１の金属層、第１の誘電体層、及び第２の金属層は、キャパシタを形成する。
いくつかの実施例において、第１のポリマー層は、第１の温度で形成され、第２の誘電体層は、第１の温度より低い第２の温度で形成される。
いくつかの実施例において、第２のポリマー層は、第２の温度より低い第３の温度で形成される。
いくつかの実施例において、方法は、基板上に複数のトランジスタを形成するステップをさらに含み、誘電体層は、トランジスタの上部表面上に形成され、第２のポリマー層は、トランジスタの上部表面上に形成されない。
いくつかの実施例において、第２の誘電体層及び第２のポリマー層は、ウェハ上に形成され、方法は、第２の誘電体層及び第２のポリマー層の形成後に、ウェハを個々のチップにダイシングするステップをさらに含む。
本発明の追加の実施例に従って、電子回路を製作する方法がもたらされ、第１の金属トレースは基板上に形成される。第１の金属トレースは、実質的に同じ瞬時電流方向を有する並行自己結合区間を含む。第１のポリマー層は、第１の金属層上に形成される。第２の金属層は、第１の金属層と反対側の第１のポリマー層上に形成される。誘電体層は、第２の金属層上、及び第１のポリマー層上に形成される。第２のポリマー層は、誘電体層上に形成される。
本発明の他の追加の実施例に従って、電子回路がもたらされ、これは、上部表面を有する基板と、基板の上部表面上の第１の金属層と、基板と反対側の第１の金属層上の第１のポリマー層と、第１の金属層と反対側の第１のポリマー層上の第２の金属層と、第１のポリマー層及び第２の金属層の少なくとも一部分上の、誘電体層と、誘電体層上の第２のポリマー層とを含む。
いくつかの実施例において、第２の金属層は、キャパシタ電極、螺旋状インダクタの一部分、及びゲート・バイパス・ジャンパの１つを備える。
いくつかの実施例において、誘電体層は、第２の誘電体層を備え、パッケージ化された電子回路は、第１の誘電体層を、第１の金属層と、第１の誘電体層と、第２の金属層とがキャパシタを形成するように、第１の金属層と第２の金属層との間にさらに備える。
いくつかの実施例において、第１のポリマー層は、第１の金属層と、第２の金属層の周辺部との間に形成され、第１のポリマー層は、基板の上部表面に垂直な方向に、第１の誘電体層の厚さより大きな厚さを有する。
いくつかの実施例において、第２の金属層の周辺部は、第２の金属層の中心より、第１の金属層の上に離れて間隔が空けられる。
いくつかの実施例において、第１のポリマー層は、第２の金属層の中心と第１の金属層との間にない。
いくつかの実施例において、第１の金属層は、トランジスタのゲートに結合される。
いくつかの実施例において、第２の金属層は、トランジスタのゲート電極とゲート・フィンガとの間に結合されたゲート・ジャンパを備える。
いくつかの実施例において、第１の金属層は、実質的に同じ瞬時電流方向を有する自己結合区間を含んだ金属トレースを備える。
いくつかの実施例において、パッケージ化された電子回路は、モノリシック・マイクロ波集積回路であり、複数のトランジスタが基板上に設けられ、誘電体層は、トランジスタの上部表面上に形成され、第２のポリマー層は、トランジスタの上部表面上に形成されない。
内部的に整合されたＦＥＴ電力増幅器の概略平面図である。 整合回路を含むＭＭＩＣ電力増幅器の概略平面図である。 図２のＭＭＩＣ電力増幅器に含められ得るキャパシタを例示する、図２の線３－３に沿ってとられた概略断面図である。 湿気封止を含む本発明のいくつかの実施例によるキャパシタの概略断面図である。 湿気封止を含む図２のＭＭＩＣ電力増幅器に含められたインダクタの１つを例示する、図２の線５－５’に沿ってとられた概略断面図である。 本発明のいくつかの実施例に従った電力増幅器集積回路チップの一部分の金属レイアウトの概略平面図である。 図６Ａの線６Ｂ－６Ｂ’に沿ってとられた断面図である。 図６Ａの線６Ｃ－６Ｃ’に沿ってとられた断面図である。 本発明のいくつかの実施例によるパッケージ化された電子回路を形成する方法のフロー・チャートである。 図３のキャパシタの変更されたバージョンを例示する概略断面図である。
内部的に整合されたＦＥＴ電力増幅器、ＭＭＩＣチップ、及び様々な他のパッケージ化された電子回路は、例えば、所望の機能性を実装するように配置されたトランジスタ、キャパシタ、インダクタ、抵抗器、回路トレース、及び／又は誘電体クロスオーバの組合せを含み得る。多くの事例において、パッケージ化された電子回路は、保護パッケージを除いて、封止を含まないようになる。他のパッケージ化された電子回路は、チップがダイシング作業によって、より大きな構造（例えば、半導体ウェハ）から個片化された後に、ポッティング材料又は誘電体層がチップの上部側上に堆積される、いわゆる「ダイ」レベルパッシベーションを有する、集積回路チップ又は他の電子回路基板（本明細書ではまとめて「チップ」と呼ばれる）を含む。
パッケージ化された電子回路は、しばしば高温で動作され（動作の間にパッケージ化された電子回路内に熱が増大するため）、また少なくとも一部の時間において、高湿度環境で動作され得る。パッケージ化された電子回路が湿潤環境において高温で動作されるとき、周囲空気内の水蒸気は、パッケージ化された電子回路内の望ましくない化学反応に繋がり得る水素又は他のイオン（例えば、塩素、ナトリウム）をもたらし得る。チップ・レベル・パッシベーションがもたらされるときでも、パッシベーション層内の小さな割れ目又は欠陥は、湿気がパッシベーションを通過してデバイスの内部に至ることを可能にし得る。イオンは、特に、高い電界のもとにあるパッケージ化された電子回路の一部近くに位置するとき、水酸化物形成又は他の化学反応に対する触媒として作用し得る。これらの化学反応は、経時的に回路要素の幾つかのものの性能を劣化させ、結果としてデバイス故障を生じ得る。最も典型的には、集積回路チップ又は他の回路基板の湿度で誘発される故障は、付勢された（すなわち、それに電圧が印加された）、及び不動態化されていない又は不動態化が不十分な、デバイスの一部分において起こるようになる。このような故障は、本明細書では「バイアス状態での湿度故障」と呼ばれ得る。
本発明の実施例に従って、保護パッケージ内に、１つ又は複数の封止された集積回路チップ又は他の電子回路基板を含む、パッケージ化された電子回路がもたらされる。封止は、チップ上の電子回路要素への湿気の侵入を阻止し得る。いくつかの実施例において、湿気封止は、「ウェハ」レベルで行われ得る（すなわち、湿気封止層は、ウェハが複数の集積回路チップにダイシングされる前に、ウェハ処理の間に適用される）。封止は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンパッシベーション層などの保護誘電体層、及び保護誘電体層の上に重なる保護ポリマー層（例えば、ポリイミド層）を含み得る。保護誘電体層及び保護ポリマー層の組合せは、チップ上の回路要素を封止することができ、したがって湿気からのイオンを回路要素から遠ざけ得る湿気バリアをもたらすことができる。
様々な集積回路チップ及び他の電子回路基板設計において、２つ以上の金属層は垂直に積層され得る。本明細書で「金属層」という用語は、連続した金属層及びパターン化された金属層の両方を包含し、２つの金属層（又は他の回路要素）は、チップの主表面に垂直な軸が、層／要素のそれぞれを通って延びるとき、「垂直に積層される」。このような垂直に積層された金属層の実例は、回路基板上に形成された平板キャパシタの２つの電極、又は螺旋の上を横断して螺旋の内側部分を螺旋の外側の回路要素に接続する螺旋状インダクタのトレースを含む。いくつかの設計において、いわゆる誘電体クロスオーバは、短絡を防止するために２つの垂直に積層された導電性要素の間に置かれ得る。いくつかの場合、誘電体クロスオーバはポリマー・ベースの材料から形成され得る。このような場合において、誘電体層がポリマー・ベースの誘電体クロスオーバ上に形成される場合、特にポリマー・ベースの誘電体クロスオーバがくぼみ又はボイドを含むとき、ピンホール及び／又は小さな割れ目が誘電体層内に生じ得る。誘電体層内のこれらのピンホール／割れ目は、誘電体層を通る湿気の侵入のための経路として作用し得る。誘電体層の上部の上に保護ポリマー層を設けることは、これらのピンホール／割れ目を覆うことができ、したがって誘電体層及び保護ポリマー層は一緒に、湿気保護の目的でデバイスを封止することができる。
いくつかの実施例において、ポリマー・ベースの誘電体クロスオーバは、第１の温度で回路基板上に形成（例えば、堆積）され得る。次いで保護誘電体層は、第１の温度未満の第２の温度で、ポリマー・ベースの誘電体クロスオーバ上に形成され得る。保護誘電体層を、より低い温度で形成することによって、保護誘電体層の形成の間の、ポリマー・ベースの誘電体クロスオーバ内の材料の脱ガスが低減又は防止され得る。このような材料の脱ガスは、それが生じた場合、薄膜内のピンホール、薄膜の層間剥離、又は薄膜付着問題を引き起こし得る。次いで保護ポリマー層は、第２の温度未満の第３の温度で、保護誘電体層上に形成され得る。保護ポリマー層を、保護誘電体層（及びポリマー・ベースの誘電体クロスオーバ）より低い温度で形成することによって、保護ポリマー層の形成の間の、ポリマー・ベースの誘電体クロスオーバ及び／又は保護誘電体層内の、材料の脱ガスが低減又は防止され得る。本明細書で、層が特定の温度未満の温度で形成されることへの言及は、層が特定の温度未満の温度で成長され、噴霧され、被覆され、又は他のやり方で堆積されること、及びアニーリング・ステップなどの層の適切な形成に関連した堆積後のステップが特定の温度未満で行われることを意味する。
いくつかの実施例において、ポリマー・ベースの誘電体クロスオーバは、平板キャパシタの上側電極の周辺部の下に設けられ得る。このような実施例において、キャパシタは、キャパシタの下側電極として作用する第１の金属層と、キャパシタの上側電極として作用する第２の金属層と、第１及び第２の金属層の間に置かれたキャパシタ誘電体層とを備えることができ、下側電極、キャパシタ誘電体層、及び上側電極は、垂直に積層される。ポリマー・ベースの誘電体クロスオーバは、第１の金属層と、第２の金属層の周辺部との間に形成されることができ、第２の金属層の中央部分の下には形成されなくてよい。ポリマー・ベースの誘電体クロスオーバは、キャパシタ誘電体層の厚さより大きな厚さを有し得る。例示の実施例において、ポリマー・ベースの誘電体クロスオーバは、１～３ミクロンの間の厚さ、３～１０ミクロンの間の厚さ、又は１０～１００ミクロンの間の厚さを有し得る。ポリマー・ベースの誘電体クロスオーバは、キャパシタ誘電体層と比べて増加された厚さを有し得るので、第２の金属層の周辺部は、第２の金属層の中央部分より、第１の金属層の上に遠く間隔が空けられ得る。
他の実施例において、第１の金属層内に形成された螺旋状誘導性トレースを、第２の金属層の一部である接続トレースから隔離するために、ポリマー・ベースの誘電体クロスオーバが用いられ得る。接続トレースは、螺旋の内部にある螺旋状誘導性トレースの端部を、螺旋の外側にある回路要素に接続する。螺旋状誘導性トレースは、同じ又は実質的に同じ瞬時電流方向を有する並行区間を含み得る。
他の実施例において、パッケージ化された電子回路は、ゲート・ジャンパとセグメント化されたゲート・フィンガとを有する、電力増幅器集積回路チップを備え得る。ゲート・ジャンパは、ゲート・フィンガと比べて、チップ上の異なる垂直レベル（下にある基板の上）に形成されることができ、ポリマー・ベースの誘電体クロスオーバは、ゲート・ジャンパと、下にある導電層との間に設けられる。
本発明の他の実施例に従って、パッケージ化された電子回路がもたらされ、デバイス内に含まれたキャパシタの負にバイアスされた電極は、より高い電圧（例えば、接地、正電圧、又はより小さな負電圧）に結合された電極より、基板により近くにすべて位置する。この構成は、高い負電圧を受けるキャパシタの電極を、デバイスの上部表面からより遠くに、したがって例えば、湿度加速ストレス試験の間でのデバイス故障に繋がり得るイオンの潜在的な発生源からより遠くに、移動する。
次に、添付の図を参照して本発明の実施例がより詳しく述べられる。本発明の実施例による封止技法を述べる前に、本発明の実施例による封止技法を含み得る２つの例示のパッケージ化された電子回路が、図１及び２を参照して述べられる。
図１は、パッケージ１１０内に含められた複数の電子回路基板を含む、パッケージ化された内部的に整合されたＦＥＴ電力増幅器１００の概略平面図（すなわち、上からデバイスを見下ろした図）である。電子回路基板は、１つ又は複数の集積回路チップを含むことができ、及びまた例えばプリント回路基板又はセラミック回路基板などの他の電子回路基板を含み得る。本明細書では集積回路チップ、及びプリント回路基板又はセラミック回路基板などの他の電子回路基板は、まとめて「チップ」と呼ばれ得る。図１において、パッケージ１１０は、パッケージ１１０内の様々な要素を例示するためにシャドウ・ビューにて示される。パッケージ１１０は、入力パッド１１４に電気的に接続された入力リード１１２と、出力パッド１１６に電気的に接続された出力リード１１８とを含む。
図１に示されるように、回路基板は、入力／出力回路基板１３０－１、１３０－２と、インピーダンス整合回路基板１４０－１、１４０－２、１４０－３、１４０－４と、電界効果トランジスタ増幅器集積回路チップ１５０－１、１５０－２とを含み得る。回路基板１３０、１４０、１５０を相互接続し、回路基板１３０をパッケージ１１０に接続する、ボンド・ワイヤ１２０がもたらされる。本明細書では、特定の要素の２つ以上の事例がデバイスに含まれるとき、要素は個々にそれらの完全な参照番号（例えば、トランジスタ増幅器集積回路チップ１５０－２）によって、及び参照番号の最初の部分（例えば、トランジスタ増幅器集積回路チップ１５０）によってまとめて呼ばれ得る。
各入力／出力回路基板１３０は、例えば、導電性接地面をその一方の側上に、並びにＲＦ伝送ライン１３４及び入力／出力ボンド・パッド１３２などのパッドを形成する導電性トレースをその反対側上に有する、セラミック回路基板（例えば、アルミナ基板）を備え得る。ＲＦ伝送ライン１３４は、入力／出力ボンド・パッド１３２を、トランジスタ増幅器集積回路チップ１５０に含まれる単位セルトランジスタのゲート・フィンガに接続する、並列給電ネットワーク１３６を形成する。
入力信号を増幅する単位セルトランジスタは、第１及び第２のトランジスタ増幅器集積回路チップ１５０－１、１５０－２上に実装される。適切な集積回路チップの実例は、例えば、米国特許出願公開第２０１７／０２７１４９７号明細書で開示されており、その内容全体は本明細書に完全に記載されているかの如く、参照により本明細書に組み込まれる。
各トランジスタ増幅器集積回路チップ１５０のインピーダンスは通常、入力リード１１２又は出力リード１１８において見られるインピーダンス（これはそれぞれ、例えば、５０オームであり得る）に十分に整合されないようになる。それに従って、内部的に整合されたＦＥＴ電力増幅器１００は、トランジスタ増幅器集積回路チップ１５０及び入力リード１１２及び出力リード１１８の間のインピーダンス整合を、内部的に整合されたＦＥＴ電力増幅器１００の動作周波数帯域にわたって改善する、インピーダンス整合回路基板１４０をさらに含む。各入力インピーダンス整合回路基板１４０は、伝送ラインと、キャパシタ及び／又は誘導性要素などのリアクティブ構成要素とを含み得る。
インピーダンス整合回路基板１４０はそれぞれ、例えば、その上に形成されたキャパシタ、インダクタ、及び／又は抵抗器を有する、セラミック基板（例えば、アルミナ基板）又はプリント回路基板などの基板を備え得る。いくつかの場合、回路基板１３０、１４０、１５０の間に延びるボンド・ワイヤ１２０は、インダクタとして作用することができ、回路基板１４０上にキャパシタが形成されることができ、その結果、例えば、インダクタ－キャパシタ－インダクタ（ＬＣＬ）リアクティブ回路が、各トランジスタ増幅器集積回路チップ１５０の入力及び出力において形成される。
図２は、整合回路を含む２段ＭＭＩＣ電力増幅器２００の概略平面図である。図２に示されるように、ＭＭＩＣ増幅器２００は、ＦＥＴドライバ段２１０と、ＦＥＴ出力段２２０とを含み、これらは２段ＭＭＩＣ増幅器２００の２つの増幅段を表す。ＭＭＩＣ増幅器２００は、入力インピーダンス整合回路２３０－１と、段間インピーダンス整合回路２３０－２と、出力インピーダンス整合回路２３０－３とをさらに含む。入力パッド２４０及び出力パッド２４２もまた、ＭＭＩＣ増幅器２００のための電源及び接地接続をもたらす他のパッド２４４と共に設けられる。
入力信号（例えば、７００ＭＨｚ ＲＦ信号）は、入力パッド２４０においてＭＭＩＣ増幅器２００に入力され得る。入力信号は、ＦＥＴドライバ段２１０の入力と、入力パッド２４０との間のインピーダンス整合を改善し得る入力段インピーダンス整合回路２３０－１を通過される。ＦＥＴドライバ段２１０は、それへのＲＦ信号入力を増幅して、より高い電力のＲＦ信号をもたらす。ＦＥＴドライバ段２１０によって出力される、より高い電力のＲＦ信号は、（段間インピーダンス整合回路２３０－２による適切なインピーダンス整合の後に）ＦＥＴ出力段２２０に入力信号としてもたらされ得る。ＦＥＴ出力段２２０は、ＲＦ信号をさらに増幅する。ＦＥＴ出力段２２０によって出力される高電力のＲＦ信号は、出力段インピーダンス整合回路２３０－３を通過し、出力パッド２４２において出力される。ＦＥＴドライバ段２１０及びＦＥＴ出力段２２０はそれぞれ、例えば、互いに並列に電気的に接続された複数の単位セルＦＥＴトランジスタ（例えば、ＨＥＭＴトランジスタ）として実装され得る。
インピーダンス整合回路２３０のそれぞれは、例えば、インピーダンス整合回路２３０への入力におけるＲＦ信号入力のインピーダンスから、インピーダンス整合回路２３０の出力における回路要素のインピーダンスまでの整合を改善するように配置された、１つ又は複数のキャパシタ、インダクタ、抵抗器、及び／又は他の回路要素を備え得る。インピーダンス整合回路２３０は図２に概略的に例示されるが、平板キャパシタ３００及び螺旋状インダクタ４００は、出力インピーダンス整合回路２３０－３内に、これらの構成要素の典型的な実装形態を例示するために例示される。
上述のように、内部的に整合されたＦＥＴ１００及びＭＭＩＣ増幅器２００は共に、キャパシタ及び／又はインダクタなどのリアクティブ構成要素を含む。図３は、キャパシタ３００’が湿気封止を含まないことを除いて、図２に示されるキャパシタ３００と同様の設計を有するキャパシタ３００’の概略断面図である。文脈のために、図３の断面は、図２の線３－３’に沿ってとられている（補足説明として、図３のキャパシタ３００’は湿気封止を含まない）。
図３に示されるように、キャパシタ３００’は基板３１０上に形成され得る。キャパシタ３００’が、図２のＭＭＩＣ増幅器２００などのＭＭＩＣデバイスに含まれるとき、基板３１０は通常、例えば、サファイア基板など、半導体層がその上に成長され得る、炭化珪素基板などの半導体基板又は任意の他の基板となり得る。しかし、キャパシタ３００’が、図１の内部的に整合されたＦＥＴ１００のインピーダンス整合回路基板１４０の１つにおいて用いられた場合などの他の場合には、基板３１０は、例えば、プリント回路基板又はセラミック基板などの何らかの他のタイプの基板を備え得ることが認識されるであろう。また、本明細書で「基板」という用語は、例えば、裸基板、又はその上に形成されたエピタキシャル層、誘電体層、金属層などを有する半導体又は非半導体基板など、その上に成長された又は形成された他の層を有する基板を、広く包含するように用いられることが認識されるであろう。
第１の金属層は、基板３１０上に形成されることができ、キャパシタ３００’の下側電極３２０として作用する。キャパシタ誘電体層３３０は、下側電極３２０の上部表面上に形成される。例えば、酸化シリコン、窒化シリコン、高誘電率誘電体層などを含む、任意の適切なキャパシタ誘電体層が用いられ得る。第２の金属層は、キャパシタ誘電体層３３０上に形成され、キャパシタ３００の上側電極３４０として作用する。誘電体クロスオーバ３５０は、キャパシタ３００’の周辺部の周りの下側電極３２０と上側電極３４０との間に置かれる。誘電体クロスオーバ３５０は、いくつかの実施例では、キャパシタ誘電体層３３０より大幅に厚い（基板に垂直な方向に）、誘電体材料（空気を含む）を備え得る。誘電体クロスオーバ３５０は、例えば、ポリイミド又はｂｃｂシクロテン、ＰＢＯ（Ｐ－フェニレン－２、６－ベンゾビスオキサゾール）、ポリアミド、スピン・オン・ガラスなどの、炭素ベースのポリマー材料を備え得る。キャパシタ３００’の周辺部の周りに誘電体クロスオーバ３５０を含めることは、キャパシタ３００’の信頼性を改善し得る。誘電体クロスオーバ３５０は、下側及び上側電極３２０、３４０の中央部分の間に置かれない。示される実施例において、キャパシタ誘電体層３３０は、下側電極３２０と誘電体クロスオーバ３５０との間に設けられるが、図８に示されるように、他の実施例では、キャパシタ誘電体層３３０は、キャパシタのこの領域において完全に又は部分的に省かれ得ることが認識されるであろう。
図３のキャパシタ３００’が湿潤環境で動作される場合、周囲空気内の水蒸気は、パッケージ化された電子回路内での望ましくない化学反応に繋がり得る水素イオン（又は他のハロゲン・イオン）の発生源として作用し得る。このようなイオンが、電界のもとにあるパッケージ化された電子回路の一部近くに位置するとき、イオンは、水酸化物形成又は他の化学反応に対する触媒として作用し得る。これらの化学反応は、回路要素の幾つかのものの性能を劣化させ得る。これはキャパシタ３００’を短絡させる場合があり、結果として、キャパシタ３００’を含むパッケージ化された電子回路（例えば、図２のＭＭＩＣ増幅器２００、又は図１の内部的に整合されたＦＥＴ１００）の故障を生じ得る。例えば、パッケージ化された電子回路は、パッケージ化された電子回路が、湿度で誘発される故障メカニズムにより早期に故障しないことを確実にするために、湿度加速ストレス試験を受けさせることができる。高電力のパッケージ化された電子回路は、このようなデバイスに関連する高電界及びより高い動作温度が、結果として、増加されたイオン移動及び加速された化学反応を生じ得るので、特に故障を起こしやすくなり得る。湿度加速ストレス試験は、デバイスがその定格最大電力能力において又はその近くで動作されながら、パッケージ化された電子回路を数時間又は数日間、高い湿気含有量、高圧の環境に置くことを伴い得る。これらのストレス試験は、デバイス内に含められるチップのパッケージングの前に行われ得る。チップが、チップの内部へ繋がり得る湿気経路を有する場合、回路は典型的には、デバイスを永久的に損傷する短絡によって、ストレス試験の間に故障する可能性が高くなり得る。したがって、ストレス試験は湿気で誘発される故障を受けやすいデバイスを識別し得るが、ストレス試験はまた製造歩留まりを低下させる。
図４は、湿気封止を含む、本発明の実施例によるキャパシタ３００の概略断面図である。
図４を参照すると、キャパシタ３００は、このような湿気の侵入に対して保護するためにキャパシタを封止する１つ又は複数の保護層を含み得る。例えば、キャパシタ３００の上部表面を封止する、保護誘電体層３６０が形成され得る。この保護誘電体層３６０は、例えば、窒化シリコン層、酸化シリコン層、酸窒化シリコン層などを備え得る。保護誘電体層３６０は、化学気相成長法及び／又は原子層堆積を含む任意の適切な手段によって形成され得る。いくつかの実施例において、保護誘電体層３６０は、キャパシタ３００を含むチップの上面の上に全体的に堆積され得る。いくつかの実施例において、保護誘電体層３６０は、ウェハ処理の間に（すなわち、複数のチップをもたらすようにウェハがダイシングされる前に）形成され得る。このような実施例において、保護誘電体層３６０は、ウェハにわたって全体的に堆積されてよく、又はウェハが後にそれに沿ってダイシングされるスクライブラインに沿った部分を除いて全体的に堆積され得る。いくつかの実施例において、保護誘電体層３６０は、基板の厚さを低減させるための任意の研削作業、ウェハ内のビア・ホールの穿孔、及び／又は裏面メタライゼーションなどの、ウェハの「裏面処理」の前になされ得る。
保護誘電体層３６０は、下にある層の側壁上に形成されるとき、特に保護誘電体層３６０が化学気相成長を用いて形成されるときは、良好な被覆率をもたらさない場合がある。加えて、誘電体クロスオーバ３５０は、特に誘電体クロスオーバ３５０が化学気相成長によって形成されるとき、例えば、図３で３５２とラベル付けされた領域内に、ボイドを含み得る。保護誘電体層３６０がこのボイド３５２上に形成されたとき、保護誘電体層３６０内に、保護誘電体層３６０を通る湿気の侵入のための経路として働き得る微小クラックが形成され得る。それに従って、図４に示されるように、それらの経路を阻止するために、保護ポリマー層３７０が保護誘電体層３６０上に形成され得る。保護ポリマー層３７０はまた、ウェハの裏面処理の前に形成され得る。保護ポリマー層３７０は、例えば、ｂｃｂシクロテン、ＰＢＯ（Ｐ－フェニレン－２、６－ベンゾビスオキサゾール）、ポリアミド、スピン・オン・ガラス、ＳＵ－８ ２０００－ＭｉｃｒｏＣｈｅｍなどの永久レジスト、エポキシ成形コンパウンド、エポキシ樹脂などを備え得る。
キャパシタ３００は、例えば、従来の堆積、マスキング、及びエッチング処理を用いて、下側電極３２０、キャパシタ誘電体層３３０、及び上側電極３４０を順次に形成することによって形成され得る。誘電体クロスオーバ３５０は、上側電極３４０の前又は後に形成され得る。誘電体クロスオーバ３５０は、図８に示されるように上側電極３４０の外周と、下側電極３２０との間の空間、又は代替として、図３に示されるように上側電極３４０の外周と、キャパシタ誘電体層３３０との間の空間を実質的に満たし得る。誘電体クロスオーバ３５０は、キャパシタの中間部分には形成されなくてよい（すなわち、それは外側縁部に沿ってのみ形成される）。いくつかの実施例において、誘電体クロスオーバ３５０は、上側電極３４０の形成の後に形成され得る。上記で論じられたように、誘電体クロスオーバ３５０は、例えば、炭素ベースのポリマー層を備え得る。誘電体クロスオーバ３５０は、第１の温度で形成され得る。いくつかの実施例において、第１の温度は２００℃より高くすることができる。いくつかの実施例において、第１の温度は２００～４５０℃の間とすることができる。他の実施例において、第１の温度は２２０℃又は２４０℃より高くすることができる。いくつかの追加の例示の実施例において、第１の温度は、２２０～４５０℃の間、２２０～４００℃の間、２４０～４５０℃の間、又は２４０～４００℃の間とすることができる。
保護誘電体層３６０は、誘電体クロスオーバ３５０及び上側電極３４０上に形成され得る。いくつかの実施例において、保護誘電体層３６０は、チップ全体、又は複数のチップを含むウェハ全体を覆うように全体的に堆積され得る。保護誘電体層３６０は、第２の温度で形成され得る。第２の温度は、第１の温度未満とすることができる。これは、誘電体クロスオーバからの材料のガス放出を低減又は防止し得る。いくつかの実施例において、第２の温度は、第１の温度未満としながら、少なくとも１６０℃又は少なくとも１８０℃とすることができる。いくつかの例示の実施例において第２の温度は、また第１の温度未満としながら、１６０～４００℃の間、１８～４００℃の間、１６０～３４０℃の間、又は１８０～３４０℃の間とすることができる。
保護ポリマー層３７０は、保護誘電体層３６０上に形成され得る。いくつかの実施例において、保護ポリマー層３７０は、チップ又はウェハ全体を覆うように全体的に堆積され得る。他の実施例において、保護ポリマー層３７０は、全体的に堆積され、次いで選択的に除去されてよく（例えば、エッチング又はフォトリソグラフィによって）、又は代替として、保護ポリマー層３７０が、チップの一部（誘電体クロスオーバ３５０を有する部分を含む）のみを覆うように、選択的に堆積され得る。例えば、いくつかの実施例において、保護ポリマー層３７０は、チップ上に含まれるトランジスタのいくつか又はすべてを覆わなくてよい。保護ポリマー層３７０をトランジスタの上部から省く（又は除去する）ことは、特に高周波（例えば、ＲＦ）用途においてトランジスタの性能を改善し得る。トランジスタの上の保護ポリマー層３７０を省くことはまた、デバイス動作の間にＦＥＴトランジスタ内で発生される熱がチップから放散することを可能にすることを容易にする。図２で２５０とラベル付けされた破線のボックスは、保護ポリマー層３７０が省かれ得るＭＭＩＣチップ２００の領域を例示する。保護誘電体層３６０は、ＭＭＩＣ増幅器２００の上部表面全体の上に全体的に堆積されてよく、保護ポリマー層３７０は、破線のボックス２５０内を除いて、上面全体にわたって設けられ得る。
保護ポリマー層３７０は、第３の温度で形成され得る。第３の温度は、第２の温度未満とすることができる。これは、誘電体クロスオーバ３５０及び／又は保護誘電体層３６０からの材料のガス放出を低減又は防止し得る。いくつかの実施例において、第３の温度は、第２の温度未満としながら、少なくとも１３０℃又は少なくとも１５０℃とすることができる。いくつかの例示の実施例において第３の温度は、また第１の温度及び第２の温度の両方未満としながら、１３０～２４０℃の間、１３０～２００℃の間、１５０～２４０℃の間、又は１５０～２００℃の間とすることができる。保護ポリマー３７０は、ポリマーが少なくとも部分的に架橋するように硬化され得る。
例えば保護ポリマー層３７０は、例えばポリイミドなどの炭素含有材料を備え得る。いくつかの実施例において、保護ポリマー層３７０は、チップ上にスピン・コートされ得る。
典型的な設計において、キャパシタ３００のための下側電極３２０を形成する第１の金属層は、例えば、約１～５ミクロンの厚さを有し得る。キャパシタ誘電体層３３０は、例えば、０．１～０．７ミクロンの厚さを有することができ、厚さは、キャパシタ誘電体層３３０を形成するために用いられる材料（又はその誘電率）と、キャパシタ３００の静電容量の所望のレベルとに基づいて変えられ得る。上側電極３４０を形成する第２の金属層は、例えば、約１～５ミクロンの厚さを有し得る。ポリマー・ベースの誘電体クロスオーバ３５０は、例えば、約１～３ミクロンの厚さを有し得る。保護誘電体層３６０は、いくつかの実施例において、例えば、約０．２～１ミクロンの厚さを有する、より薄い層とすることができる。他の実施例において、厚さは０．４から０．８ミクロンの間、又は０．４から０．６ミクロンの間とすることができる。保護ポリマー層３７０は、いくつかの実施例において約１．５～５ミクロンの厚さを有し得る。他の実施例において、厚さは２．０から４．０ミクロンの間、又は２．５から３．５ミクロンの間とすることができる。
他の実施例において、保護ポリマー層３７０は、誘電体クロスオーバ３５０上に形成されてよく、次いで保護誘電体層３６０が、保護ポリマー層３７０上に形成され得る。保護ポリマー層３７０及び誘電体クロスオーバ３５０は、異なる材料とすることができる。このような実施例において、保護誘電体層３６０は、少なくとも部分的に、原子層堆積によって堆積され得る。
いくつかの実施例において、追加の層が誘電体クロスオーバ３５０上に形成され得る。例えば、保護誘電体層３６０と保護ポリマー層３７０との間に、接着層が設けられ得る。さらに、示される実施例において、キャパシタ誘電体層３３０は、下側電極３２０と誘電体クロスオーバ３５０との間に設けられるが、他の実施例では、キャパシタ誘電体層３３０は、キャパシタのこの領域において完全に又は部分的に省かれ得ることが認識されるであろう。
いくつかの実施例において、保護誘電体層３６０及び保護ポリマー層３７０は、半導体ウェハのダイシングの前に形成され得る。例えば、保護誘電体層３６０及び保護ポリマー層３７０は、ウェハの上部（デバイス）側の処理が完了した後であるが、その厚さを低減させるためのウェハの研削、ウェハを通したビア・ホールの形成、及び／又は裏面メタライゼーションなどのウェハの裏面処理の前に形成され得る。また例えば、接着層などの他の層が、保護誘電体層３６０の直下に、及び／又は保護誘電体層３６０と保護ポリマー層３７０との間に形成され得ることが認識されるであろう。
上記のように、誘電体クロスオーバが回路基板上に含まれるとき、その上部表面内、特に誘電体クロスオーバの上側縁部において、小さなボイドが生じ得る。パッシベーション層がこれらのボイド上に形成されるとき、パッシベーション層内に微小クラックが生じる場合があり、これはデバイスの内部への湿気経路として働き得る。図３及び４を参照して上記で論じられたように、誘電体クロスオーバがキャパシタ内で用いられ得るが、誘電体クロスオーバは、インダクタ及びゲート・ジャンパなど、他の回路要素の形成において用いられ得ることが認識されるであろう。
例えば、図５は、ＭＭＩＣ増幅器２００のインダクタ４００の１つの、設計を詳しく例示する、図２の線５－５’に沿ってとられた断面図である。インダクタ４００はまた、本発明の実施例による封止を含む。インダクタ４００はまた、図１の内部的に整合されたＦＥＴ増幅器１００のインピーダンス整合回路基板１４０の１つに含められ得ることが認識されるであろう。
図５に示されるように、インダクタ４００は基板４１０上に形成され得る。インダクタ４００がＭＭＩＣデバイスの一部である、図５の実施例において、基板４１０は通常、炭化珪素基板などの半導体基板、又は例えば、シリコン又はサファイア基板など、半導体層がその上に成長され得る基板などとなり得る。基板４１０は、エピタキシャル成長された半導体層を含み得る。しかし、インダクタ４００が、図１の内部的に整合されたＦＥＴ１００のインピーダンス整合回路基板１４０の１つの一部であるときなど、他の場合では、基板４１０は、例えば、プリント回路基板又はセラミック基板などの何らかの他のタイプの基板を備え得ることが認識されるであろう。
第１の金属トレース４２０は、基板４１０上に形成され得る。金属トレース４２０は、螺旋形状を有し得る（図２を参照）。結果として、第１の金属トレース４２０は、区間が実質的に同じ瞬時電流方向を有する、近接して配置された並行区間を有する。第２の金属トレース４４０は、第１の金属トレース４２０上に形成される。誘電体クロスオーバ４５０は、第１及び第２の金属トレース４２０、４４０の間の短絡を防止するために、第１の金属トレース４２０と、第２の金属トレース４４０との間に置かれる。誘電体クロスオーバ４５０は、例えば、ポリイミドなどの炭素ベースのポリマー材料、又は誘電体クロスオーバ３５０を形成するために用いられ得る上記で論じられた材料のいずれかを備え得る。
インダクタ４００は、第２の金属トレース４４０及び誘電体クロスオーバ４５０上に順次に形成される、保護誘電体層４６０と保護ポリマー層４７０とをさらに含む。保護誘電体層４６０は、インダクタ４００の上部表面を封止し得る。この保護誘電体層４６０は、例えば、窒化シリコン層、酸化シリコン層、酸窒化シリコン層などを備え得る。保護誘電体層４６０は、化学気相成長法及び／又は原子層堆積を含む任意の適切な手段によって形成され得る。いくつかの実施例において、保護誘電体層４６０は、チップの上面の上に全体的に堆積され得る。いくつかの実施例において、保護誘電体層４６０は、ウェハ処理の間に（すなわち、複数のチップをもたらすようにウェハがダイシングされる前に）形成され得る。このような実施例において、保護誘電体層４６０は、ウェハにわたって全体的に堆積されてよく、又はウェハが後にそれに沿ってダイシングされるスクライブラインに沿った部分を除いて全体的に堆積され得る。保護ポリマー層４７０は、保護誘電体層４６０上に形成され得る。保護誘電体層４６０及び保護ポリマー層４７０は、図４を参照して上記で論じられた保護誘電体層３６０及び保護ポリマー層３７０と同一でよく、したがってそのさらなる説明は省かれる。
インダクタ４００を製作するとき、誘電体クロスオーバ４５０は第１の温度で形成され得る（例えば、２００～４５０℃の間の温度）。保護誘電体層４６０は、誘電体クロスオーバ４５０及び第２の金属トレース４４０上に形成され得る。保護誘電体層４６０は、誘電体クロスオーバ４５０、又は他の、デバイスの下にある層からの材料のガス放出を防止するために、第１の温度未満の第２の温度で形成され得る。いくつかの実施例において、第２の温度は、また第１の温度未満としながら、１８０～４００℃の間とすることができる。保護ポリマー層４７０は、保護誘電体層４６０上に、下にある層からのガス放出を防止するために、第２の温度未満である第３の温度で形成され得る。いくつかの実施例において、第３の温度は、また第１の温度及び第２の温度の両方未満としながら、１５０～２４０℃の間とすることができる。保護ポリマー層４７０は、いくつかの実施例において、ポリマーが架橋するように硬化されてよく、又は部分的に硬化され得る。保護ポリマー層４７０は、例えば、炭素含有材料を備え得る。いくつかの実施例において、保護ポリマー層４７０はチップ上にスピン・コートされ得る。図３の実施例を参照して上記で論じられた第１、第２、及び第３の温度に対する追加の範囲が、本実施例に等しく当てはまることが認識されるであろう。
いくつかの実施例において、保護ポリマー層４７０は、チップ全体を覆うように全体的に堆積され得る。他の実施例において、保護ポリマー層４７０は、全体的に堆積され、次いで選択的に除去されてよく（例えば、エッチング又はフォトリソグラフィによって）、又は代替として、保護ポリマー層４７０が、チップの一部（誘電体クロスオーバ４５０を有する部分を含む）のみを覆うように、選択的に堆積され得る。例えば、いくつかの実施例において、保護ポリマー層４７０は、チップ上に含まれるトランジスタのいくつか又はすべてを覆わなくてよい。保護ポリマー層４７０をトランジスタの上部から省く（又は除去する）ことは、特に高周波（例えば、ＲＦ）用途においてトランジスタの性能を改善し得る。トランジスタの上の保護ポリマー層４７０を省くことはまた、デバイス動作の間にトランジスタ内で発生される熱がチップから放散することを可能にすることを容易にする。
本発明の他の実施例に従って、湿気封止を有する電力増幅器集積回路チップがもたらされる。これらの集積回路チップは、複数の単位セルトランジスタを含み得る。いくつかの実施例において、トランジスタは、ゲート電極又はゲート・パッドと、複数のセグメント化されたゲート・フィンガのそれぞれの部分との間の低抵抗接続をもたらす、ゲート・ジャンパを含み得る。誘電体クロスオーバは、ゲート・ジャンパと、トランジスタのためのソース領域などの、デバイスの下にある導電性部分との間に設けられ得る。これらの誘電体クロスオーバを封止するために、本発明の実施例による湿気封止技法が用いられることができ、それによってそれぞれの誘電体クロスオーバの近傍における湿気の侵入を低減又は防止する。
図６Ａ～６Ｃは、本発明の実施例による湿気封止を含む電力増幅器集積回路チップ５００の一部分の概略平面図、及び１対の概略断面図である。図６Ａでは、デバイス構造をより良く例示するために、デバイスの金属部分のみが示される。
図６Ａ～６Ｃに示されるように、電力増幅器５００は、例えば、基板５０１、チャネル層５０２、及びバリア層５０４を含む、１つ又は複数の層を含んだ半導体構造５２０を備える。他の層（図示せず）が、半導体構造５２０に含められ得る。図６Ａの平面図は、理解しやすいように簡略化されており、ゲート・バス５１４に接続されたゲート・パッド５１２と、ドレイン・バス５３４に接続されたドレイン・パッド５３２とを含む。ソース・パッド及びソース・バスは、図面を簡単にするために図６Ａから省かれているが、図６Ａに示されるソース・コンタクトのそれぞれを電気的に接続する、ソース・パッド及びソース・バスの一方又は両方が設けられ得ることが理解されるであろう。
図６Ａ～６Ｃに示されるように、複数のゲート・フィンガ５１６はゲート・バス５１４に接続され、ｙ方向に延びる。示された実施例において、各ゲート・フィンガ５１６は、ギャップによって互いに分離された３つのゲート・フィンガ・セグメント５１６ａ、５１６ｂ、及び５１６ｃに、ｙ方向に分割される。他の実施例において、ゲート・フィンガ５１６はこの形にセグメント化されなくてもよく、代わりに各ゲート・フィンガ５１６は、単一の一体化したゲート・フィンガを備え得ることが認識されるであろう。複数のドレイン・コンタクト５３６は、ドレイン・バス５３４に接続され、ゲート・フィンガ５１６のそれぞれのものと並行に及びそれらに隣接して延びる。またソース・コンタクト５６２が設けられ、ゲート・フィンガ５１６の隣接するものと並行にｙ方向に延びる。ソース・コンタクト５６２はまた、ギャップによって互いに分離されたそれぞれのソース・コンタクト・セグメント５６２ａ、５６２ｂ、及び５６２ｃに、ｙ方向に分割される。ソース・コンタクト・セグメント５６２ａ、５６２ｂ、５６２ｃは、例えば、各ソース・コンタクト・セグメント５６２ａ、５６２ｂ、５６２ｃを、ソース・バスとして作用する共通の導電層に電気的に接続するソース・コンタクト・プラグ（図示せず）によって、互いに電気的に接続され得る。
ゲート・フィンガ５１６は、ソース・コンタクト５６２と並行に延びる。ゲート・フィンガ５１６及びソース・コンタクト５６２はセグメント化されているので、複数の単位セルは、各ゲート・フィンガ５１６に沿って画定される。電力増幅器５００は、ゲート・フィンガ５１６と並行にｙ方向に沿って延びる複数のゲート・ジャンパ５７２をさらに含む。ゲート・ジャンパ５７２は、ソース・コンタクト・セグメント５６２、ゲート・フィンガ５１６、及びゲート・バス５１４のレベルとは異なるレベルに形成され得る。ゲート・ジャンパ５７２は、ソース・コンタクト５６２の上に形成されることができ、例えば、誘電体クロスオーバ５５０によってソース・コンタクト５６２から絶縁され得る。ゲート・ジャンパ５７２は、ゲート・バス５１４に電気的に接続される。ゲート・ジャンパ５７２は、ゲート・フィンガ・セグメント５１６ａ～５１６ｃのいくつか又はすべてを、ゲート・バス５１４に電気的に接続し得る。
図６Ｂは、図６Ａの線６Ｂ－６Ｂ’に沿ってとられた断面である。図６Ｃは、図６Ａの線６Ｃ－６Ｃ’に沿ってとられた断面である。図６Ｂ及び６Ｃにおいて分かるように、各ゲート・ジャンパ５７２は、各ゲート・フィンガ・セグメント５１６ｂ～５１６ｃをゲート・バス５１４に電気的に接続するために、ゲート信号分配バー５７４及び垂直コンタクト・プラグ５７６を通じてゲート・フィンガ・セグメント５１６ｂ、５１６ｃに電気的に接続され得る。ゲート信号分配バー５７４は、デバイス内でゲート・フィンガ５１６より高い金属層において形成され得る。垂直コンタクト・プラグ５７６は、ゲート信号分配バー５７４を、ゲート・フィンガ・セグメント５１６ｂ、５１６ｃに接続し得る。
ゲート・ジャンパ５７２は、ゲート・フィンガ・セグメント５１６ａ～５１６ｃより幅が広く及び／又は厚い。ゲート・バス５１４に印加された信号は、ゲート・ジャンパ５７４を通じてゲート・フィンガ・セグメント５１６ｂ、５１６ｃに運ばれる。ゲート・ジャンパ５７２のより大きな断面積は、エレクトロマイグレーション、及び高周波利得性能の低下などの、増加されたゲート幅に通常関連する問題なしに、ゲート・フィンガ５１６と比べて高い電流密度をより良好に扱うことを可能にし得る。
誘電体クロスオーバ５５０は、ソース・コンタクト・セグメント５６２ａ～５６２ｃを、各それぞれのゲート・ジャンパ５７２から電気的に隔離するために用いられ得る。図６Ｂ及び６Ｃから分かるように、保護誘電体層５６０及び保護ポリマー層５７０は、ゲート・ジャンパ５７２及び誘電体クロスオーバ５５０上に形成される。誘電体層５６０は、上述の誘電体層３６０、４６０と同じでよく、保護ポリマー層５７０は、上述の保護ポリマー層３７０、４７０と同じでよい。
本発明の他の実施例に従って、湿潤環境で動作するときに改善された信頼性を示し得る、ＭＭＩＣ電力増幅器がもたらされる。これらのＭＭＩＣ電力増幅器は、誘電体クロスオーバによって分離された１対の金属層の上に形成され得る、保護誘電体層と保護ポリマー層とを含んだ上述の湿度保護封止を含み得る。加えて、これらのＭＭＩＣ電力増幅器に含まれるキャパシタの電極への接続は、バイアス状態での湿度故障の可能性を低減させるやり方で方向付けされ得る。
具体的には、キャパシタの極性は、ＭＭＩＣ電力増幅器のバイアス状態での湿度故障に対する主要なメカニズムとなり得ることが発見されている。上記で論じられたように、キャパシタは通常、インピーダンス整合、及びしたがってデバイスの反射減衰量性能を改善するために用いられるインピーダンス整合回路の一部として、ＭＭＩＣ電力増幅器上に含まれる。これらのキャパシタはしばしば、トランジスタのゲート電極と接地との間に電気的に接続される（ソース電極又はドレイン電極のいずれかも接地に結合される）。キャパシタは通常、図２及び３を参照して上記で示されたように、キャパシタ誘電体層によって分離された２つの金属層を用いて形成された平板キャパシタとして実装される。
イオン侵入は、いずれかのパッシベーション層又は湿度保護封止を通って、誘電体クロスオーバ内へ生じ得る。上記のように、キャパシタの１つの電極は接地に結合されてよく、他の電極はゲート電極に結合されてよく、したがってそれに印加される大幅な負バイアス電圧を有し得る。キャパシタの上側電極がゲート電極に結合された場合、封止を通って誘電体クロスオーバ内に侵入するイオンは、高い電界を受け得る。これが生じた場合、イオンは可動性となることができ、水酸化物形成、及びキャパシタ近くのその後のイオン性反応に対する触媒として作用し得る。これらの反応は結果として短絡の発達を生じる場合があり、これは通常、結果としてデバイス故障を生じる。
本発明の実施例に従って、トランジスタのゲート・フィンガに結合されたＭＭＩＣ電力増幅器内の各キャパシタの電極は、下側電極とすることができ、なぜなら下側電極は、湿度保護封止から遠く離れているからである。この設計は、キャパシタの負にバイアスされた電極を、イオンの潜在的な発生源から遠くに移動させ、これはＭＭＩＣ電力増幅器に対するバイアス状態での湿度故障率を著しく低減し得る。
図７は、本発明のいくつかの実施例による、パッケージ化された電子回路を製作する方法のフロー・チャートである。図７に示されるように、作業は、第１の金属層を基板上に形成することから始まり得る（ブロック６００）。次いで第１のポリマー層は、第１の金属層の少なくとも一部分の上面上に、第１の温度で形成され得る（ブロック６１０）。次いで第２の金属層は、第１の金属層と反対側の第１のポリマー層の上面上に形成される（ブロック６２０）。次いで誘電体層は、第２の金属層の上面上及び第１のポリマー層の上面上に、第２の温度で形成される（ブロック６３０）。第２の温度は、第１の温度未満とすることができる。最後に、第２のポリマー層は、誘電体層の上面上に、第３の温度で形成される（ブロック６４０）。第３の温度は、第２の温度未満とすることができる。
本明細書では、第１、第２などの用語は様々な要素を述べるために用いられ得るが、これらの要素はこれらの用語によって限定されるべきではないことが理解されるであろう。これらの用語は１つの要素を他と区別するためのみに用いられる。例えば、本発明の範囲から逸脱せずに、第１の要素は第２の要素と呼ばれることもでき、同様に、第２の要素は第１の要素と呼ばれることもできる。本明細書で用いられる「及び／又は」という用語は、関連付けられた列挙される品目の１つ又は複数の、いずれか及びすべての組合せを含む。
本明細書で用いられる専門用語は、特定の実施例を述べるためのみであり、本発明を限定するものではない。本明細書で用いられる単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、異なる解釈を文脈が明らかに示す場合を除き、複数形も含むものとする。さらに、本明細書で用いられるとき、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」及び／又は「含む（ｉｎｃｌｕｄｉｎｇ）」は、記載された特徴、整数値、ステップ、作業、要素、及び／又は構成要素の存在を明記するものであるが、１つ又は複数の他の特徴、整数値、ステップ、作業、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除するものではないことが理解されるであろう。
別段の定義がない限り、本明細書で用いられるすべての用語（技術的及び科学的用語を含む）は、本発明が属する技術分野における当業者によって一般に理解されるものと同じ意味を有する。さらに、本明細書で用いられる用語は、本明細書の文脈におけるそれらの意味と一致する意味を有するものと解釈されるべきであり、本明細書において明示的にそのように定義されない限り、理想化された、又は過度に正式な意味で解釈されないことが理解されるであろう。
層、領域、又は基板などの要素が、他の要素「上に（ｏｎ）」ある、又は「上に（ｏｎｔｏ）」延びると呼ばれるときは、それは直接他の要素上にある、又は直接それ上に延びることができ、又は介在要素が存在してもよいことが理解されるであろう。これと対照的に、要素が他の要素「上に直接」ある、又はそれ「上に直接」延びると呼ばれるときは、介在要素はない。また、要素が他の要素に「接続される」又は「結合される」と呼ばれるときは、それは他の要素に直接、接続される又は結合されることができ、又は介在要素が存在してよいことが理解されるであろう。これと対照的に、要素が他の要素に「直接接続される」又は「直接結合される」と呼ばれるときは、介在要素はない。
「の下」又は「の上」又は「上側」又は「下側」又は「水平」又は「横」又は「垂直」などの相対的用語は、本明細書では、図に例示されるような、１つの要素、層、又は領域の、別の要素、層、又は領域の関係を述べるために用いられ得る。これらの用語は、図に示された方向付けに加えて、デバイスの異なる方向付けを包含するものであることが理解されるであろう。
本発明の実施例は、本明細書で、本発明の理想化された実施例（及び中間構造）の概略説明図である、断面説明図を参照して述べられる。図面内の層及び領域の厚さは、明瞭にするために誇張され得る。加えて、例えば、製造技法及び／又は許容差の結果として、説明図の形状からの変化が予想されるべきである。したがって、本発明の実施例は、本明細書で例示される領域の特定の形状に限定されるものと解釈されるべきではなく、例えば、製造から結果として生じる形状における変動を含むものである。
図面及び明細書において、本発明の典型的な実施例が開示され、特定の用語が使用されたが、それらは一般的及び記述的な意味のみにおいて用いられ、限定する目的ではなく、本発明の範囲は添付の特許請求の範囲において明記される。

Claims (10)

  1. 電子回路を製作する方法であって、
    第１の温度で、第１の金属層の一部分上に第１のポリマー層を形成するステップと、
    前記第１の金属層と反対側の前記第１のポリマー層上に第２の金属層を形成するステップと、
    第２の温度で、前記第２の金属層上及び前記第１のポリマー層上に誘電体層を形成するステップであって、前記第２の温度は前記第１の温度未満である、ステップと、
    第３の温度で、前記誘電体層上に第２のポリマー層を形成するステップであって、前記第３の温度は前記第２の温度未満である、ステップと
    を含み、
    前記誘電体層は第２の誘電体層を備え、前記方法は、前記第２の金属層を形成する前に、前記第１の金属層上に第１の誘電体層を形成するステップをさらに含み、前記第１の金属層、前記第１の誘電体層、及び前記第２の金属層は、キャパシタを形成する、方法。
  2. 前記第１の金属層は基板上に形成され、前記第１のポリマー層は、前記第１の金属層と、前記第２の金属層の周辺部との間に形成され、前記第１のポリマー層は、前記基板の上部表面に垂直な方向に、前記第１の誘電体層の厚さより大きな厚さを有する、請求項１に記載の方法。
  3. 前記第２の金属層の前記周辺部は、前記第２の金属層の中心より、前記第１の金属層の上に離れて間隔が空けられる、請求項２に記載の方法。
  4. 前記第１のポリマー層は、前記第２の金属層の第1の端部と前記第１の金属層との間にある、請求項２に記載の方法。
  5. 前記第２の誘電体層は、シリコンと、酸素又は窒素の少なくとも１つとを含み、前記第１及び第２のポリマー層はそれぞれ炭素ベースの層である、請求項１から４までのいずれか一項に記載の方法。
  6. 前記第２の誘電体層及び前記第２のポリマー層は、ウェハ上に形成され、前記方法は、前記第２の誘電体層及び前記第２のポリマー層の形成後に、前記ウェハを個々のチップにダイシングするステップをさらに含む、請求項１から５までのいずれか一項に記載の方法。
  7. 前記第２の金属層は、トランジスタのゲート電極とゲート・フィンガとの間に結合されたゲート・ジャンパを備える、請求項１に記載の方法。
  8. 前記第１の金属層は、実質的に同じ瞬時電流方向を有する自己結合区間を含んだ金属トレースを備える、請求項１から７までのいずれか一項に記載の方法。
  9. 前記第１の金属層は、基板上に形成され、前記方法は、前記基板上に複数のトランジスタを形成するステップをさらに含み、前記誘電体層は、前記トランジスタの上部表面上に形成され、前記第２のポリマー層は、前記トランジスタの前記上部表面上に形成されない、請求項１から８までのいずれか一項に記載の方法。
  10. 前記第１の温度は２００～４５０℃の間であり、前記第２の温度は１８０～４００℃の間であり、前記第３の温度は１５０～２４０℃の間である、請求項１に記載の方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210175138A1 (en) * 2019-12-05 2021-06-10 Cree, Inc. Semiconductors Having Die Pads with Environmental Protection and Process of Making Semiconductors Having Die Pads with Environmental Protection

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174213A (ja) 1998-12-10 2000-06-23 Fujitsu Ltd 半導体装置及びその製造方法
JP2000216294A (ja) 1999-01-25 2000-08-04 Sanyo Electric Co Ltd 半導体装置
US20020020894A1 (en) 2000-08-15 2002-02-21 Masaaki Nishijima RF passive circuit and RF amplifier with via-holes
JP2002222925A (ja) 2001-01-26 2002-08-09 Fujitsu Ltd キャパシタ及び半導体装置
JP2003197878A (ja) 2001-10-15 2003-07-11 Hitachi Ltd メモリ半導体装置およびその製造方法
US20170207147A1 (en) 2009-11-10 2017-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package having integrated capacitor
US20170271258A1 (en) 2016-03-17 2017-09-21 Cree, Inc. High power mmic devices having bypassed gate transistors

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3297254B2 (ja) * 1995-07-05 2002-07-02 株式会社東芝 半導体パッケージおよびその製造方法
US6322903B1 (en) * 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US20040099283A1 (en) 2002-11-26 2004-05-27 Axcelis Technologies, Inc. Drying process for low-k dielectric films
JP2008091631A (ja) 2006-10-02 2008-04-17 Fujikura Ltd 半導体装置
JP2009043835A (ja) 2007-08-07 2009-02-26 Fujikura Ltd 電気回路素子およびその製造方法
JP2010192500A (ja) 2009-02-16 2010-09-02 Seiko Epson Corp 半導体装置
JP5387677B2 (ja) 2009-07-09 2014-01-15 株式会社村田製作所 アンチヒューズ素子
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
KR101101686B1 (ko) * 2010-01-07 2011-12-30 삼성전기주식회사 고주파 반도체 소자 및 그 제조방법
KR102132427B1 (ko) 2012-09-07 2020-07-09 어플라이드 머티어리얼스, 인코포레이티드 멀티-챔버 진공 시스템 확인 내에서의 다공성 유전체, 폴리머-코팅된 기판들 및 에폭시의 통합 프로세싱
US9991399B2 (en) 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
US9812338B2 (en) 2013-03-14 2017-11-07 Cree, Inc. Encapsulation of advanced devices using novel PECVD and ALD schemes
US8890223B1 (en) * 2013-08-06 2014-11-18 Texas Instruments Incorporated High voltage hybrid polymeric-ceramic dielectric capacitor
KR101597952B1 (ko) 2014-04-01 2016-02-25 양수정 손가락 빨기 교정기
US9761439B2 (en) 2014-12-12 2017-09-12 Cree, Inc. PECVD protective layers for semiconductor devices
CN207149541U (zh) 2015-02-27 2018-03-27 株式会社村田制作所 电容器以及电子设备
US9893048B2 (en) 2015-09-14 2018-02-13 Qualcomm Incorporated Passive-on-glass (POG) device and method
US10204886B2 (en) 2016-01-29 2019-02-12 Mitsubishi Electric Corporation Semiconductor device
US10128365B2 (en) 2016-03-17 2018-11-13 Cree, Inc. Bypassed gate transistors having improved stability
US9786660B1 (en) 2016-03-17 2017-10-10 Cree, Inc. Transistor with bypassed gate structure field
US10595380B2 (en) 2016-09-27 2020-03-17 Ideal Industries Lighting Llc Lighting wall control with virtual assistant
US9998109B1 (en) 2017-05-15 2018-06-12 Cree, Inc. Power module with improved reliability

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000174213A (ja) 1998-12-10 2000-06-23 Fujitsu Ltd 半導体装置及びその製造方法
KR20000047408A (ko) 1998-12-10 2000-07-25 아끼구사 나오유끼 반도체 장치 및 그 제조 방법
JP2000216294A (ja) 1999-01-25 2000-08-04 Sanyo Electric Co Ltd 半導体装置
US20020020894A1 (en) 2000-08-15 2002-02-21 Masaaki Nishijima RF passive circuit and RF amplifier with via-holes
JP2002064345A (ja) 2000-08-15 2002-02-28 Matsushita Electric Ind Co Ltd バイアホールを備えた高周波受動回路および高周波増幅器
JP2002222925A (ja) 2001-01-26 2002-08-09 Fujitsu Ltd キャパシタ及び半導体装置
JP2003197878A (ja) 2001-10-15 2003-07-11 Hitachi Ltd メモリ半導体装置およびその製造方法
US20170207147A1 (en) 2009-11-10 2017-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package having integrated capacitor
US20170271258A1 (en) 2016-03-17 2017-09-21 Cree, Inc. High power mmic devices having bypassed gate transistors

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