JP2002064345A - バイアホールを備えた高周波受動回路および高周波増幅器 - Google Patents

バイアホールを備えた高周波受動回路および高周波増幅器

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Abstract

(57)【要約】 （修正有） 【課題】 バイアホールを備えた高周波受動回路および
高周波増幅器の小型化を実現する。 【解決手段】入力整合回路部125の構成素子である入力
整合用並列インダクタ114はスパイラルインダクタ、入
力整合用並列キャパシタ115はMIMキャパシタを用い、Ga
As基板124の主面から表面バイアホールを適用して形成
される入力整合回路用バイアホール121内部に入力整合
用並列キャパシタ115を形成している。ドレイン電圧給
電回路107の構成素子であるチョークインダクタ119はス
パイラルインダクタ、バイパスキャパシタ120はMIMキャ
パシタを、GaAs基板124の主面から表面バイアホールを
適用して形成されるドレイン電圧給電回路用バイアホー
ル123内部にバイパスキャパシタ120を形成している。引
出し配線135によりドレイン電圧端子136がスパイラルイ
ンダクタとドレイン電圧給電回路用バイアホール123の
間から引き出されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はバイアホールを備え
た高周波受動回路および高周波増幅器の小型化を実現す
る技術に関する。
【０００２】
【従来の技術】近年、世界各国で携帯電話や携帯情報端
末のように、様々な移動体通信横器が実用化されてい
る。例えば日本では携帯電話として９００ＭＨｚ、１．
５ＧＨｚ帯のセルラと１．９ＧＨｚ帯のパーソナルハン
ディホンシステム（ＰＨＳ）、世界的にはＧＳＭそして
アメリカのＰＣＳの中でもＣＤＭＡが挙げられる。今
後、アナログ方式、ディジタル方式に次ぐ、第三世代の
方式として、ＩＭＴ２０００が実用化される予定であ
る。
【０００３】移動体通信端末、特に携帯端末において
は、端末の小型、軽量化が必須の流れであり、これに用
いられる部品の小型化が重要となってくる。部品の小型
化の流れとして、携帯端末の高周波部品をＭＭＩＣ（Mo
nolithic MicrowaveＩＣ）化することが強く望まれてい
る。能動素子およびその整合回路、バイアス回路を同一
基板上に集積化することで、整合回路、バイアス給電回
路などを外付けのチップ部品で構成するハイブリッドＩ
Ｃに比べて小型化に有利である。
【０００４】ＭＭＩＣ化した場合においても、回路素子
を接地させることが必要であり、従来、接地を図るため
に用いられる方法として、半導体基板上からワイヤボン
ディングを行う方法と、バイアホールを用いる方法の２
通りがある。ワイヤボンディングを用いる方法に比べて
バイアホールを用いる方法は、高性能化、組立ての実装
コスト低減の面で有効であり、そのため、ＭＭＩＣにお
いては、バイアホールを用いる方法がよく用いられる。
【０００５】以下、図８（１）、（２）では、バイアホ
ールを備えた高周波受動回路および高周波増幅器の従来
例を説明する。図８（１）、（２）はそれぞれ従来のバ
イアホールを備えた高周波受動回路を含んだ高周波増幅
器の回路図、バイアホールを備えた高周波受動回路のパ
ターン図を示している。
【０００６】図８（１）に示すように電界効果型トラン
ジスタ（以下、ＦＥＴと略す。）８０１において、ゲー
ト端子８０２には、ゲートバイアス抵抗８０５、入力整
合回路８０６が接続され、ドレイン端子８０３には、ド
レイン電圧給電回路８０７、出力整合回路８０８が接続
され、ソース端子８０４は、接地端子８０９に接続され
ていて、ソース接地型の高周波増幅器を構成している。
入力端子８１０と出力端子８１１は５０Ωインピーダン
ス系となっており、入力整合回路８０６、出力整合回路
８０８は５０Ωに対して整合されている。また、入力
側、出力側にはそれぞれ入力側ＤＣカット用キャパシタ
８１２、出力側ＤＣカット用キャパシタ８１３が挿入さ
れている。
【０００７】入力整合回路８０６は入力整合用並列イン
ダクタ８１４、入力整合用並列キャパシタ８１５、入力
整合用直列インダクタ８１６から構成され、入力整合用
並列キャパシタ８１５は入力整合回路用バイアホール８
２１により接地されている。出力整合回路８０８は出力
整合用直列インダクタ８１７、出力整合用並列キャパシ
タ８１８から構成され、出力整合用並列キャパシタ８１
８は出力整合回路用バイアホール８２２により接地され
ている。ドレイン電圧給電回路８０７はチョークインダ
クタ８１９、バイパスキャパシタ８２０から構成され、
バイパスキャパシタ８２０はドレイン電圧給電回路用バ
イアホール８２３により接地されている。
【０００８】図８（２Ａ）、（２Ｂ）はバイアホールを
備えた高周波受動回路のパターン図であり、それぞれ入
力整合回路８０６とドレイン電圧給電回路８０７を示し
ており、図８（３）はその断面図（Ａ−Ａ’）を示して
いる。以下では、入力整合回路８０６とドレイン電圧給
電回路８０７の共通部分について、入力整合回路８０６
を取り上げて説明する。
【０００９】図８（２Ａ）において、上記で述べた入力
整合回路８０６の構成素子は、半導体基板としてＧａＡ
ｓ基板８２４上に形成される。入力整合用並列インダク
タ８１４と入力整合用直列インダクタ８１６はスパイラ
ル形状をした電極パターン、入力整合用並列キャパシタ
８１５はＭＩＭ（Metal-Insulator-Metal）キャパシタ
パターンを用いる。
【００１０】スパイラル状電極パターンは、図８（３）
に示すようにＧａＡｓ基板８２４上にシリコンオキサイ
ド（ＳｉＯ）などの絶縁膜８３４を介して形成される。
即ち、スパイラル状電極パターンは、金／チタン蒸着な
どの下層配線金属層８３１と金メッキなどの上層配線金
属層８３０がシリコンナイトライド（ＳｉＮ）などの層
間絶縁膜８３２を介してコンタクトホール８３３により
接続された構造である。
【００１１】一方、ＭＩＭキャパシタは、前記下層配線
金属層８３１から引き出された電極の先端上に、高誘電
体層８２８として誘電率１００以上であるチタン酸スト
ロンチウム（SrTiO3：ＳＴＯ）を介して、上層配線金属
８２９を金／チタン蒸着などにより形成した構造であ
る。上層配線金属８２９から引き出された電極は図８−
２に示すように、バイヤーホール上の接地金属層８２６
と接続されている。
【００１２】入力整合回路用バイアホール８２１は、Ｇ
ａＡｓ基板８２４の主面（回路素子が形成されている
面）からエッチング形成する方法（以下、表面バイアホ
ールと略する。）、あるいはＧａＡｓ基板８２４の反対
主面からエッチング形成する方法（以下、裏面バイアホ
ールと略する。）を適用して形成される。バイアホール
８２１の内壁は、裏面接地金属８２９と導通した導電膜
が形成され、接地金属層８２６を介してＭＩＭキャパシ
タ用上層配線金属８２９と電気的に接続されている。
【００１３】次に、図８（２Ｂ）において、ドレイン電
圧給電回路８０７の構成素子は、半導体基板としてＧａ
Ａｓ基板８２４上に形成される。チョークインダクタ８
１９はスパイラル状電極パターン、バイパスキャパシタ
８２０はＭＩＭ（Metal-Insulator-Metal）キャパシタ
パターンを用いる。ドレイン電圧給電回路用バイアホー
ル８２３は表面バイアホール、あるいは裏面バイアホー
ルを適用して形成される。
【００１４】なお、ドレイン電圧給電回路８０７の給電
端子８２５は、スパイラル状電極パターンの下層配線金
属層８３１から引出し配線８３５によりドレイン電圧端
子８３６を引出すことで構成できる。以上の構成におい
て、高周波受動回路を構成する素子であるスパイラルイ
ンダクタ、ＭＩＭキャパシタ、バイアホールはＧａＡｓ
基板上にそれぞれ個別に形成されるとともに、図８（２
Ａ）、図８（２Ｂ）から看守できるように、２次元平面
上異なった位置に配置されている。そして、それぞれの
素子が配線で接続されおり、上記で述べた入力整合回路
８０８とドレイン電圧給電回路８０７を用いて高周波増
幅器を構成している。
【００１５】
【発明が解決しようとする課題】上記の如く、従来の高
周波増幅器乃至は高周波受動回路は、入力整合回路806
とドレイン電圧給電回路807を構成する素子であるスパ
イラルインダクタ、MIMキャパシタ、バイアホールがGaA
s基板に対してそれぞれ個別に、2次元的に配置されてい
るために、占有面積が大きくなり、高周波受動回路、お
よび高周波増幅器の小型化を妨げるという問題がある。
【００１６】本発明は上記問題点に鑑み、バイアホール
を備えた高周波受動回路および高周波増幅器の小型化を
実現可能にすることを目的とするものである。
【００１７】
【課題を解決するための手段】上記問題点の解決手段と
してバイアホールを備えた高周波受動回路および高周波
増幅器の小型化を実現可能にするために、本発明のバイ
アホールを備えた高周波受動回路は、半導体基板の主面
上に形成されたスパイラルインダクタと、半導体基板の
主面から半導体基板を貫通しているバイアホールとを備
え、上記バイアホールは、上記スパイラルインダクタに
隣接して配されるとともに、当該バイアホールの内部の
接地金属層上に高誘電体層、配線金属層がその順に積層
形成されて、接地金属層と配線金属層との間で容量素子
を確保しており、上記スパイラルインダクタの一端がス
パイラルインダクタの外部領域に引き出されて上記配線
金属層と電気的に接続されていることを特徴としてい
る。
【００１８】また、本発明の高周波増幅器は、上記バイ
アホールを備えた高周波受動回路を、整合回路として、
またはバイアス給電回路の高周波チョークとして構成す
ることを特徴としている。また、本発明のバイアホール
を備えた高周波受動回路は、半導体基板の主面上に形成
されたスパイラルインダクタと、半導体基板の主面から
半導体基板を貫通しているバイアホールとを備え、上記
バイアホールは、上記スパイラルインダクタに隣接して
配されていると共に、当該バイアホールの内部の接地金
属層上に第一の高誘電体層、第一の配線金属層、第二の
高誘電体層、第二の配線金属層がこの順に形成され、上
記接地金属層と第一の配線金属層との間で第一の容量素
子を、上記第一の配線金属層と第二の配線金属層との間
で第二の容量素子をそれぞれ構成し、上記接地金属層と
上記第二の配線金属層が電気的に接続されて、接地金属
層と第一の配線金属層との間で、第一の容量素子と第二
の容量素子の和の静電容量を確保しており、更に、上記
スパイラルインダクタの一端がスパイラルインダクタの
外部領域に引き出されて上記第一の配線金属層と電気的
に接続されていることを特徴としている。
【００１９】また、本発明の高周波増幅器は、上記バイ
アホールを備えた高周波受動回路を、整合回路として、
またはバイアス給電回路の高周波チョークとして構成す
ることを特徴としている。また、本発明のバイアホール
を備えた高周波受動回路は、半導体基板を貫通して形成
されたバイアホールの、半導体基板の一方の主面側にあ
る金属層が当該主面に沿って延長され、当該延長部分の
上に高誘電体層を介してスパイラル状をした金属層から
なるインダクタが形成されていることを特徴としてい
る。ここで、上記金属層の延長部分は、その上方のスパ
イラル状インダクタと並行したスパイラル状に形成する
ことができる。
【００２０】また、本発明の高周波増幅器は、上記バイ
アホールを備えた高周波受動回路を、整合回路として、
またはバイアス給電回路の高周波チョークとして構成す
ることを特徴としている。また、本発明のバイアホール
を備えた高周波受動回路は、半導体基板を貫通してバイ
アホールが形成され、当該バイアホールの、半導体基板
の一方の主面上にある金属層を覆って高誘電体層が形成
され、上記誘電体層上にスパイラル状金属層からなるイ
ンダクタが、上記金属層と一部が対向する状態で形成さ
れ、対向部分においてバイアホールとインダクタとの間
に容量素子を確保していることを特徴としている。
【００２１】また、本発明の高周波増幅器は、上記バイ
アホールを備えた高周波受動回路を整合回路として、ま
たはバイアス給電回路の高周波チョークとして構成した
ことを特徴としている。また、本発明のバイアホールを
備えた高周波受動回路は、半導体基板の反対側主面から
半導体基板を貫通しているバイアホールを備え、上記バ
イアホールの半導体基板の主面側の第一の金属層上に高
誘電体層を有し、上記高誘電体層上に第二の金属層が形
成され、第一の金属層と第二の金属層との間で容量素子
を確保していることを特徴としている。
【００２２】また、本発明の高周波増幅器は、上記高周
波受動回路の第二の金属層が、電界効果型トランジスタ
のゲート接地回路のゲート端子に電気的に接続され、ま
たは、パイポーラトランジスタのベース接地回路のベー
ス端子に電気的に接続され、または、上記抵抗素子の一
端であって上記第二の金属層が電気的に接続されている
端子が、電界効果型トランジスタのソース端子に電気的
に接続されて、セルフバイアス回路を構成していること
を特徴としている。
【００２３】また、本発明のバイアホールを備えた高周
波受動回路は、半導体基板を貫通してバイアホールを形
成し、上記バイアホールの内部の接地金属層上に高誘電
体層、配線金属層をこの順に積層して接地金属層と配線
金属層との間で容量素子を確保していることを特徴とし
ている。また、本発明の高周波増幅器は、上記高周波受
動回路の配線金属層が、電界効果型トランジスタのゲー
ト接地回路のゲート端子に電気的に接続されているか、
或は、上記高周波受動回路の配線金属層が、パイポーラ
トランジスタのベース接地回路のベース端子に電気的に
接続されており、或は、上記高周波受動回路に抵抗素子
が、その一方の端子に上記接地金属層を接続し、他方の
端子に上記配線金属層を接続した状態で、配されてお
り、その抵抗素子の一端であって上記配線金属層が電気
的に接続されている端子が、電界効果型トランジスタの
ソース端子に電気的に接続されて、セルフバイアス回路
を構成していることを特徴としている。
【００２４】また、本発明のバイアホールを備えた高周
波受動回路は、半導体基板を貫通してバイアホールが形
成され、当該バイアホールの内部の接地金属層上に第一
の高誘電体層、第一の配線金属層、第二の高誘電体層、
第二の配線金属層をこの順に積層形成し、上記接地金属
層と第一配線金属層との間で第一の容量素子を、上記第
一の配線金属層と第二の配線金属層との間で第二の容量
素子を夫々確保し、上記接地金属層と上記第二の配線金
属層が電気的に接続されて、接地金属層と第一の配線金
属層との間で、第一の容量素子と第二の容量素子の和の
静電容量を確保していることを特徴としている。
【００２５】また、本発明の高周波増幅器は、上記バイ
アホールを備えた高周波受動回路の第一の配線金属層
が、電界効果型トランジスタのゲート接地回路のゲート
端子に電気的に接続されているか、あるいは、第一の配
線金属層が、パイポーラトランジスタのベース接地回路
のベース端子に電気的に接続されている、または、上記
高周波受動回路に抵抗素子を配して、上記抵抗素子の一
方の端子に上記第二の配線金属層あるいは上記接地金属
層が電気的に接続され、上記抵抗素子の他方の端子に上
記第一の配線金属層が電気的に接続されているととも
に、上記抵抗素子の上記第二の配線金属層と電気的に接
続されている端子が、電界効果型トランジスタのソース
端子に電気的に接続されて、セルフバイアス回路を構成
していることを特徴としている。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態である
バイアホールを備えた高周波受動回路および高周波増幅
器について、図面を参博しながら詳細に説明する。 （実施の形態1）図1（1）〜（3）は本発明のバイアホー
ルを備えた高周波受動回路および高周波増幅器の第1の
実施の形態を説明するための図面である。
【００２７】図1（1）は、本発明が適用される高周波受
動回路および高周波増幅器の回路図である。この回路
は、図8（1）に示した回路と基本的に同じであり、部
品、部材を示す番号が異なるだけであるので、説明は省
略する。図1（2A）、（2B）は、本発明の第1の実施形態
として、図1（1）中の入力整合回路部125とドレイン電
圧給電回路107を基板上において実現する構造を示す平
面図である。
【００２８】図1（2A）は入力整合回路部125の平面図で
ある。入力整合回路部125の構成素子である入力整合用
並列インダクタ114はスパイラル状電極パターン、入力
整合用並列キャパシタ115はMIMキャパシタを用い、GaAs
基板124の主面から表面バイアホールを適用して形成さ
れる入力整合回路用バイアホール121内部に入力整合用
並列キャパシタ115を形成している。
【００２９】図1（3）の断面図を用いて、この構成を更
に詳細に説明する。GaAs基板124の裏面には全面に亘っ
て裏面接地金属層127が形成され、表面側の所望する部
分にシリコンオキサイド（SiO）等の絶縁層134が形成さ
れている。絶縁層134の存在しない表面部分にはエッチ
ングによりバイヤホール121が形成されている。前記絶
縁層134の上には、金メッキなどによりスパイラル状の
下層配線金属層131が形成され、その上にシリコンナイ
トランド（SiN）等の層間絶縁膜132を介して、金／チタ
ン蒸着などにより上層配線金属層130が形成されてい
る。上層配線金属層130は、図1（2A）に示すように直線
状をしている。この上層配線金属層130と下層配線金属
層131とは、層間絶縁膜132を貫通して設けたコンタクト
ホール133により接続されていて、両者により等価的に
入力整合用並列インダクタ114を構成している。
【００３０】一方、前記バイヤホール121の内壁には、
下層から接地金属層126、高誘電体層128、容量素子用第
1配線金属層129の3層構造膜が形成されている。接地金
属層126は、バイヤホール底面において裏面接地金属層1
27と接触しており、GaAs基板124表面側においてバイヤ
ホール周縁近傍に広がっている。高誘電体層128は、例
えば、誘電率100以上あるチタン酸ストロンチウム（SrT
iO3：STO）が用いられている。容量素子用第1配線金属
層129は、金／チタン蒸着などにより形成される。この
容量素子用第1配線金属層129は、層間絶縁膜132上を引
き出され、前記上層配線金属層130と一体接続されてい
る。前記した接地金属層128、高誘電体層128、容量素子
用第1配線金属層129の3層構造膜は、高誘電体層128の誘
電率、2つの金属層126、129の対向面積、対向間隔によ
って定まる静電容量を持った入力整合用並列キャパシタ
115を形成している。
【００３１】図1（2B）に示すドレイン電圧給電回路107
の構成も、基本的に図1（2A）に示した入力整合回路と
同じである。異なっているところは、引出し配線135に
よりドレイン電圧端子136がスパイラルインダクタとド
レイン電圧給電回路用バイアホール123の聞から引き出
されている点だけである。従って、これ以上の説明は省
略する。
【００３２】上記の構成によれば、キャパシタがバイヤ
ホールの中に組み込む形で構成されているので、従来の
ように各素子を別々に配置構成していたものに比べて、
小型化に資するところ大である。なお、高周波増幅器の
能動素子として電界効果型トランジスタのみならず、バ
イポーラトランジスタ、MOSFETなどのデバイスでも良
い。
【００３３】また、本文では、高周波増幅器を取り上げ
ているが、その他、ミキサ、VCOなどの広く高周波デバ
イスヘの適用が可能である。 （実施の形態2）図2（1）〜（3）は第2の実施の形態を
説明するための図面である。適用回路は、図1（1）と同
じなので示さない。図2（2A）が入力整合回路、図2（2
B）がドレイン電圧給電回路である。図2（3）は、それ
らの断面図である。
【００３４】第2の実施形態が第1の実施形態と異なる点
は、バイヤホール215内に形成する入力整合用並列キャ
パシタ215の静電容量を大きくした点である。即ち、バ
イヤホール215内壁に、下層から、接地金属層226、第一
の高誘電体層2281、容量素子用第一配線金属層2291、第
二の高誘電体層2282、容量素子用第二配線金属層2292の
5層からなる積層膜を形成し、この積層膜の、GaAs基板
上に延びた端縁一部において、第一の高誘電体層2281と
第二の高誘電体層2282とを同じ誘電材料を用いて接続
し、またその上から接地金属層226と容量素子用第二配
線金属層2292とを金属材料で接続したものである。各金
属膜、誘電体層材料は、第1の実施形態と同一材料が用
いられる。
【００３５】この構成であれば、接地金属層226と容量
素子用第二配線金属層2292とが容量素子用第一配線金属
層2291と対向することとなり、対向面積において、第1
の実施形態のそれの2倍近いものになる。従って、誘電
体層の誘電率が同じであれば、静電容量は第1の実施形
態の2倍近い値となるのである。それでいて全体の占有
面積は第1の実施形態と変わらないので、小型化を拐な
うことも無い。
【００３６】（実施の形態3）図3（1）〜（3）は第3の
実施の形態を説明するための図である。図3（1）は、第
3の実施の形態が適用される高周波増幅器の回路図を示
している。図からわかるように図8（1）の回路と同じで
ある。従って、詳細な説明は省略する。
【００３７】図3（2）は、第3の実施形態である高周波
受動回路として、入力整合回路部325とドレイン電圧給
電回路307の平面図である。図3（3）は、図3（2）の断
面図である。以下では、入力整合回路部325とドレイン
電圧給電回路307のうち、入力整合回路部325を取り上げ
て説明する。
【００３８】GaAs基板324上にシリコンオキサイド（Si
O）などの絶縁膜334を介して、金／チタン蒸着などによ
り第一層配線金属層330を、平面視スパイラル状に形成
し、この第一層配線金属層330に沿って、誘電率100以上
であるチタン酸ストロンチウム（SrTiO3：STO）を用い
て高誘電体層328を、平面視ほぼ同一形状に形成し、さ
らにこの高誘電体層328上に沿って、金メッキ、金／チ
タン蒸着などにより第二層配線金属層331を、平面視ほ
ぼ同一形状に形成する。前記第一層配線金属層330のス
パイラル中心側端部は、図3−3のように、バイヤホール
上の接地金属層326と接続され、当該接地金属層326、バ
イヤホールを介して接地されている。
【００３９】この構成であれば、第一層配線金属層330
と第二層配線金属層331とが高誘電体層328を介して対向
していることにより、入力整合用並列キャパシタ315が
構成される。また、第二層配線金属層331がスパイラル
状をした長尺体となっているので、高周波に対してイン
ダクタ要素を持ち、入力整合用並列インダクタ314を構
成する。従って、図3（2）、（3）の構成は、キャパシ
タの一端が接地され、他端がインダクタと接続された回
路となり、等価的に図3（1）の入力整合回路部325、ド
レイン電圧給電回路307を構成することができる。
【００４０】（実施の形態4）図4（1）〜（3）は第4の
実施の形態を説明する図である。図4（1）は本実施の形
態が適用される高周波受動回路および高周波増幅器の回
路図である。図4（1）を見れば明らかなように、図8
（1）の回路と同じである。従って、説明は省略する。
【００４１】図4（2A）、（2B）は、図4（1）の回路
中、入力整合回路部425とドレイン電圧給電回路407を構
成した回路パターンを示す平面図である。図4（2A）
は、入力整合回路部425の平面図であり、図4（2B）は、
ドレイン電圧給電回路407の平面図であり、図4（3）
は、それらの断面図である。以下では、入力整合回路部
425とドレイン電圧給電回路407は共通部分が多いので、
入力整合回路部425を代表例として取り上げて説明す
る。
【００４２】入力整合回路用バイアホール421はスパイ
ラルインダクタで構成される入力整合用並列インダクタ
414の中央部付近の下方に配置されている。入力整合回
路用バイアホール421は、GaAs基板424の裏面から裏面バ
イアホールを適用して形成され、金メッキあるいは、金
／チタン蒸着などにより形成されるバイアホール上の接
地金属層426は、GaAs基板424の裏面接地金属層427と導
通している。
【００４３】接地金属層426上に、平面視においてそれ
とほぼ同一形状をした高誘電体層428、たとえば誘電率1
00以上であるチタン酸ストロンチウム（SrTiO3：STO）
を形成し、この高誘電体層428上に下層配線金属429を金
／チタン蒸着などにより形成する。前記接地金属層42
6、高誘電体層428、下層配線金属429によって形成され
るMIMキャパシタによって、入力整合用並列キャパシタ4
15が構成される。
【００４４】前記MIMキャパシタの周囲のGaAs基板424上
には、シリコンオキサイド（SiO）などの層間絶縁膜43
2、絶縁膜434が形成され、その上に、金／チタン蒸着な
どによりスパイラル状をした上層配線430が形成されて
いる。この上層配線430のスパイラル中央部は、コンタ
クトホール433により下層配線金属429と導通されてい
て、上層配線430と下層配線金属429とでスパイラルイン
ダクタを形成している。
【００４５】この構成によれば、第3の実施の形態と同
様、キャパシタの一端が接地され、他端がインダクタと
接続された回路となり、等価的に図4（1）の入力整合回
路部425を構成することができる。 （実施の形態5）図5（1）〜（3）は、第5の実施の形態
を説明するための図面である。
【００４６】図5（1）は、第5の実施の形態が適用され
る高周波増幅器の回路図を示している。図5（1）は、ゲ
ート接地型電界効果型トランジスタを用いた高周波増幅
器の回路図である。電界効果型トランジスタ501のゲー
ト端子502には、バイパスキャパシタ536とゲート電圧端
子537が接続され、バイパスキャパシタ536は接地用バイ
アホール539により接地されている。ソース端子504には
入力整合回路506と、チョークインダクタ540、そしてそ
の端子にソース電圧端子538が接続され、ドレイン端子5
03には出力整合回路508とチョークインダクタ519、バイ
パスキャパシタ520が接続されている。入力端子510と出
力端子511は50Ωインピーダンス系となっており、入力
整合回路506、出力整合回路508は50Ωに対して整合され
ている。
【００４７】入力整合回路506、出力整合回路508の回路
については、第1、2、3、4の実施の形態で説明した構成
を適用できる。図5（2）は、ベース接地型バイポーラト
ランジスタを用いた高周波増幅器の回路図である。バイ
ポーラトランジスタ541のベース端子542には、バイパス
キャパシタ536とベース電圧端子543が接続され、バイパ
スキャパシタ536は接地用バイアホール539により接地さ
れている。エミッタ端子544には入力整合回路506と、チ
ョークインダクタ540、そしてその端子にエミッタ電圧
端子545が接続され、コレタタ端子546には出力整合回路
508とチョークインダクタ519、バイパスキャパシタ520
が接続されている。入力端子510と出力端子511は50Ωイ
ンピーダンス系となっており、入力整合回路506、出力
整合回路508は50Ωに対して整合されている。
【００４８】入力整合回路506、出力整合回路508の回路
については、第1、2、3、4の実施の形態で説明した構成
を適用できる。図5（3）はセルフバイアス方式のソース
接地型電界効果型トランジスタを、用いた高周波増幅器
の回路図である。電界効果型トランジスタ501のゲート
端子502には、ゲートバイアス抵抗505、入力整合回路50
6が接続され、ソース端子504にはセルフバイアス抵抗54
7、セルフバイアスバイパスキヤパシタ548が接続され、
接地用バイアホール538により接地されている。ドレイ
ン端子503には出力整合回路508とチョークインダクタ51
9、バイパスキャパシタ520が接続されている。入力端子
510と出力端子511は50Ωインピーダンス系となってお
り、入力整合回路506、出力整合回路508は50Ωに対して
整合されている。
【００４９】入力整合回路506、出力整合回路508の回路
については、第1、2、3、4の実施の形態で説明した構成
を適用できる。図5（4）は、上記各回路中の、一端がバ
イヤホールを通じて接地されたキヤパシタを構成する回
路パターンを示す断面図である。上記図5（1）、
（2）、（3）の接地用バイアホール539は、図5（2）に
示すように、GaAs基板524の裏面から裏面バイアホール
を適用して形成され、金メッキあるいは、金／チタン蒸
着などにより形成されるバイアホールの接地金属層526
はGaAs基板524の裏面接地金属層527と導通している。
【００５０】接地金属層526上に高誘電体層528として誘
電率100以上であるチタン酸ストロンチウム（SrTiO3：S
TO）を形成して、この高誘電体層528上に配線金属529を
金／チタン蒸着などにより形成する。接地金属層526、
高誘電体層528、配線金属529を用いて得られるMIMキャ
パシタによりバイパスキャパシタ536、セルフバイアス
バイパスキャパシタ548が構成されている。
【００５１】上記図5（1）、（2）の回路構成は、配線
金属529をゲート端子502と電気的に接続することにより
得られる。また、上記図5（3）の回路構成は、セルフバ
イアス、抵抗547の一方の端子に配線金属529、そしても
う一方の端子に接地金属層526を電気的に接続すること
により得られる。或は、高誘電体層528の周辺の絶縁層5
34を抵抗層とし、セルフバイアス抵抗547の代用とする
こともできる。
【００５２】この構成によれば、バイヤホールとキャパ
シタが基板上同一位置に形成されることとなり、小型化
に資する。 （実施の形態6）図6（1）、（2）は、第6の実施の形態
を説明するための図面である。図6（1）は、第6の実施
の形態が適用される高周波増幅器の回路図を示してい
る。図6（1）は、図5（2）と同一であり、図6（2）は、
図5（3）と同一であるので、回路の説明は省略する。
【００５３】入力整合回路606、出力整合回路608の回路
については、本発明の第1、2、3、4の実施の形態で説明
した回路（図1（1）、2（1）、3（1）、4（1））を適用
できる。図6（2）は第6の実施形態を示す断面図であ
る。上記図6（1）、（2）、（3）の接地用バイアホール
638は、GaAs基板624の主面から表面バイアホールを適用
して形成され、接地用バイアホール638内部にバイパス
キャパシタ636、セルフバイアスバイパスキャパシタ648
を形成している。接地金属層626は接地用バイアホール6
38の内部および上部の周辺部に、金メッキあるいは、金
／チタン蒸着などにより形成され、GaAs基板624の裏面
接地金属層627と導通している。接地金属層626上に高誘
電体層628として誘電率100以上であるチタン酸ストロン
チウム（SrTiO3：STO）を形成して、この高誘電体層628
上に容量素子用第一配線金属層629を金／チタン蒸着な
どにより形成する。これにより接地金属層626、容量素
子用第一配線金属層629、高誘電体層628により容量素子
としてバイパスキャパシタ636、セルフバイアスバイパ
スキャパシタ648が形成される。
【００５４】（実施の形態7）図7（1）〜（3）は、第7
の実施の形態を示す図である。本実施の形態が第6の実
施の形態と異なるところは、キャパシタの容量を増大し
た点である。これ以外の構成は、第6の実施の形態と同
じであるので、説明を省略し、キャパシタの構成だけ説
明する。図7（3）に示すように、接地用バイアホール73
8はGaAs基板724の主面から表面バイアホールを適用して
形成され、内部にバイパスキャパシタを形成している。
接地金属層726は接地用バイアホール738の内部、および
上部の周辺部に金メッキあるいは、金／チタン蒸着など
により形成され、GaAs基板724の裏面接地金属層727と導
通している。接地金属層726上に第一の高誘電体層7281
として誘電率100以上であるチタン酸ストロンチウム（S
rTiO3：STO）を形成して、この第一の高誘電体層7281上
に容量素子用第一配線金属層7291を金／チタン蒸着など
により形成する。
【００５５】さらに、容量素子用第一配線金属層7291上
に第二の高誘電体層7282として誘電率100以上であるチ
タン酸ストロンチウム（SrTiO3：STO）を形成して、こ
の第二の高誘電体層7282上に容量素子用第二配線金属層
7292を金／チタン蒸着などにより形成する。接地金属層
726と容量素子用第二配線金属層7292が電気的に接続さ
れている。
【００５６】これにより接地金属層726、容量素子用第
一配線金属層7291、第一の高誘電体層7281により第一の
容量素子、そして容量素子用第一配線金属層7291、容量
素子用第二配線金属層7292、第二の高誘電体層7282によ
り第二の容量素子が形成され、等価回路的には第一の容
量素子と第二の容量素子が並列に接続された状態（容量
値は第一の容量素子と第二の容量素子の和）で、バイパ
スキャパシタが形成されている。
【００５７】
【発明の効果】以上説明したように、本発明のバイアホ
ールを備えた高周波受動回路は、半導体基板の主面上に
形成されたスパイラルインダクタと、半導体基板の主面
から半導体基板を貫通しているバイアホールとを備え、
上記バイアホールは、上記スパイラルインダクタに隣接
して配されるとともに、当該バイアホールの内部の接地
金属層上に高誘電体層、配線金属層がその順に積層形成
されて、接地金属層と配線金属層との間で容量素子を確
保しており、上記スパイラルインダクタの一端がスパイ
ラルインダクタの外部領域に引き出されて上記配線金属
層と電気的に接続されているものであるから、バイアホ
ールの中にキャパシタを一体的に組み込むことができ、
この結果、スパイラルインダクタ、キャパシタ、バイア
ホールが半導体基板に対して3次元的に配置されて、そ
の占有面積が削減されることにより高周波受動回路、お
よびそれを主要素とした高周波増幅器の小型化を図るこ
とができるという効果を有する。
【００５８】また、本発明のバイアホールを備えた高周
波受動回路は、半導体基板の主面上に形成されたスパイ
ラルインダクタと、半導体基板の主面から半導体基板を
貫通しているバイアホールとを備え、上記バイアホール
は、上記スパイラルインダクタに隣接して配されている
と共に、当該バイアホールの内部の接地金属層上に第一
の高誘電体層、第一の配線金属層、第二の高誘電体層、
第二の配線金属層がこの順に形成され、上記接地金属層
と第一の配線金属層との間で第一の容量素子を、上記第
一の配線金属層と第二の配線金属層との間で第二の容量
素子をそれぞれ構成し、上記接地金属層と上記第二の配
線金属層が電気的に接続されて、接地金属層と第一の配
線金属層との間で、第一の容量素子と第二の容量素子の
和の静電容量を確保しており、更に、上記スパイラルイ
ンダクタの一端がスパイラルインダクタの外部領域に引
き出されて上記第一の配線金属層と電気的に接続されて
いるものであるから、上記と同様、スパイラルインダク
タ、キャパシタ、バイアホールの3次元的な配置によ
り、高周波受動回路、および高周波増幅器の小型化を図
れるといった効果を有すると共に、静電容量を、占有面
積を増大させることなく増大することができ、特に、高
周波増幅器のバイアス給電回路のように大容量を必要と
する回路の設計が容易になるといった効果を併せ持つ。
【００５９】また、本発明のバイアホールを備えた高周
波受動回路は、半導体基板を貫通して形成されたバイア
ホールの、半導体基板の一方の主面側にある金属層が当
該主面に沿って延長され、当該延長部分の上に高誘電体
層を介してスパイラル状をした金属層からなるインダク
タが形成されているものであるから、バイアホールの、
半導体基板の一方の主面側にある金属層の延長部分とス
パイラル状をした金属層とが高誘電体層を介して対向す
ることにより、静電容量を確保し、その上にスパイラル
インダクタが配置されていることとなり、スパイラルイ
ンダクタ、キャパシタ、バイアホールの3次元的な配置
が実現し、占有面積の低減に寄与し、高周波受動回路、
および高周波増幅器の小型化を図ることができる。
【００６０】また、本発明のバイアホールを備えた高周
波受動回路は、半導体基板を貫通してバイアホールが形
成され、当該バイアホールの、半導体基板の一方の主面
上にある金属層を覆って高誘電体層が形成され、上記誘
電体層上にスパイラル状金属層からなるインダクタが、
上記金属層と一部が対向する状態で形成され、対向部分
においてバイアホールとインダクタとの間に容量素子を
確保しているものであるから、スパイラルインダクタ、
キャパシタ、バイアホールが半導体基板内から上におい
て3次元的に配置されることになり、占有面積の削減、
高周波受動回路、および高周波増幅器の小型化に資する
ところ大である。
【００６１】また、本発明のバイアホールを備えた高周
波受動回路は、半導体基板の反対側主面から半導体基板
を貫通してバイアホールを形成し、上記バイアホールの
半導体基板の主面側の第一の金属層上に高誘電体層を有
し、上記高誘電体層上に第二の金属層が形成され、第一
の金属層と第二の金属層との間で容量素子を確保してい
るものであるから、キャパシタとバイアホールが半導体
基板上で3次元的に配置されて、その占有面積が削減さ
れ、高周波受動回路、および高周波増幅器の小型化を図
ることができる。
【００６２】また、本発明のバイアホールを備えた高周
波受動回路は、半導体基板を貫通してバイアホールを形
成し、上記バイアホールの内部の接地金属層上に高誘電
体層、配線金属層をこの順に積層して接地金属層と配線
金属層との間で容量素子を確保しているものであるか
ら、バイアホールの中にキャパシタを組み込むことがで
き、高周波受動回路およびそれを主たる要素として用い
た高周波増幅器の一層の小型化に資するものである。
【００６３】また、本発明のバイアホールを備えた高周
波受動回路は、半導体基板を貫通してバイアホールが形
成され、当該バイアホールの内部の接地金属層上に第一
の高誘電体層、第一の配線金属層、第二の高誘電体層、
第二の配線金属層をこの順に積層形成し、上記接地金属
層と第一配線金属層との間で第一の容量素子を、上記第
一の配線金属層と第二の配線金属層との間で第二の容量
素子を夫々確保し、上記接地金属層と上記第二の配線金
属層が電気的に接続されて、接地金属層と第一の配線金
属層との間で、第一の容量素子と第二の容量素子の和の
静電容量を確保しているものであるから、上記と同様高
周波受動回路、高周波増幅器の小型化が実現すると共
に、それでいて、更に、静電容量の大容量化も図れると
いった効果が有る。
【図面の簡単な説明】
【図1】本発明の実施の形態1におけるバイアホールを備
えた高周波受動回路および高周波増幅器の説明図であ
り、（1）は、本実施の形態の高周波受動回路が適用さ
れる高周波回路図、（2A）は、高周波受動回路の一例と
して整合回路を構成する電極パターンの平面図、（2B）
は、高周波受動回路の他の一例としてバイアス給電回路
を構成する電極パターンの平面図、（3）は、2A）の断
面図である。
【図2】本発明の実施の形態2におけるバイアホールを備
えた高周波受動回路および高周波増幅器の説明図であ
り、（1）は、本実施の形態の高周波受動回路が適用さ
れる高周波回路図、（2A）は、高周波受動回路の一例と
して整合回路を構成する電極パターンの平面図、（2B）
は、高周波受動回路の他の一例としてバイアス給電回路
を構成する電極パターンの平面図、（3）は、（2A）の
断面図である。
【図3】本発明の実施の形態3におけるバイアホールを備
えた高周波受動回路および高周波増幅器の説明図であ
り、（1）は、本実施の形態の高周波受動回路が適用さ
れる高周波回路図、（2）は、高周波受動回路の一例と
して整合回路を構成する電極パターンの平面図、（3）
は、（2）の断面図である。
【図4】本発明の実施の形態4におけるバイアホールを備
えた高周波受動回路および高周波増幅器の説明図であ
り、（1）は、本実施の形態の高周波受動回路が適用さ
れる高周波回路図、（2A）は、高周波受動回路の一例と
して整合回路を構成する電極パターンの平面図、（2B）
は、高周波受動回路の他の一例としてバイアス給電回路
を構成する電極パターンの平面図、（3）は、（2A）の
断面図である。
【図5】本発明の実施の形態5におけるバイアホールを備
えた高周波受動回路および高周波増幅器の説明図であ
り、（1）（2）（3）は、夫々高周波増幅回路の回路
図、（4）は、上記各回路に適用される受動回路をGaAs
基板に形成した状態を示す断面図である。
【図6】本発明の実施の形態6におけるバイアホールを備
えた高周波受動回路および高周波増幅器の説明図であ
り、（1）（2）は、夫々高周波増幅回路の回路図、
（3）は、上記各回路に適用される受動回路をGaAs基板
に形成した状態を示す断面図である。
【図7】本発明の実施の形態7におけるバイアホールを備
えた高周波受動回路および高周波増幅器の説明図であ
り、（1）（2）は、夫々高周波増幅回路の回路図、
（3）は、上記各回路に適用される受動回路をGaAs基板
に形成した状態を示す断面図である。
【図8】従来例におけるバイアホールを備えた高周波受
動回路および高周波増幅器の説明図であり（1）は高周
波回路図、（2A）は、同回路中の整合回路を基板上に構
成したものを示す平面図、（2B）は、上記回路中のバイ
アス給電回路を基板上に構成したものを示す平面図、
（3）は、（2B）の断面図である。
【符号の説明】
101 電界効果型トランジスタ 102 ゲート端子 103 ドレイン端子 104 ソース端子 105 ゲートバイアス抵抗 106 入力整合回路 107 ドレイン電圧給電回路 108 出力整合回路 109 接地端子 110 入力端子 111 出力端子 112 入力側DCカット用キャパシタ 113 出力側DCカット用キャパシタ 114 入力整合用並列インダクタ 115 入力整合用並列キャパシタ 116 入力整合用直列インダクタ 117 出力整合用直列インダクタ 118 出力整合用並列キャパシタ 119 チョークインダクタ 120 バイパスキャパシタ 121 入力整合回路用バイアホール 122 出力整合回路用バイアホール 123 ドレイン電圧給電回路用バイアホール 124 GaAs基板 125 入力整合回路部 126 接地金属層 127 裏面接地金属層 128 高誘電体層 129 容量素子用第一配線金属層 130 上層配線金属層 131 下層配線金属層 132 層間絶縁膜 133 コンタクトホール 134 絶縁膜 135 引出し配線 136 ドレイン電圧端子 137 ゲート電圧端子 201 電界効果型トランジスタ 202 ゲート端子 203 ドレイン端子 204 ソース端子 205 ゲートバイアス抵抗 206 入力整合回路 207 ドレイン電圧給電回路 208 出力整合回路 209 接地端子 210 入力端子 211 出力端子 212 入力側DCカット用キャパシタ 213 出力側DCカット用キャパシタ 214 入力整合用並列インダクタ 215 入力整合用並列キャパシタ 216 入力整合用直列インダクタ 217 出力整合用直列インダクタ 218 出力整合用並列キャパシタ 219 チョークインダクタ 220 バイパスキャパシタ 221 入力整合回路用バイアホール 222 出力整合回路用バイアホール 223 ドレイン電圧給電回路用バイアホール 224 GaAs基板 225 入力整合回路部 226 接地金属層 227 裏面接地金属層 2281 第一の高誘電体層 2282 第二の高誘電体層 2291 容量素子用第一配線金属層 2292 容量素子用第二配線金属層 230 上層配線金属層 231 下層配線金属層 232 層間絶縁膜 233 コンタクトホール 234 絶縁膜 235 引出し配線 236 ドレイン電圧端子 237 ゲート電圧端子 301 電界効果型トランジスタ 302 ゲート端子 303 ドレイン端子 304 ソース端子 305 ゲートバイアス抵抗 306 入力整合回路 307 ドレイン電圧給電回路 308 出力整合回路 309 接地端子 310 入力端子 311 出力端子 312 入力側DCカット用キャパシタ 313 出力側DCカット用キャパシタ 314 入力整合用並列インダクタ 315 入力整合用並列キャパシタ 316 入力整合用直列インダクタ 317 出力整合用直列インダクタ 318 出力整合用並列キャパシタ 319 チョークインダクタ 320 バイパスキャパシタ 321 入力整合回路用バイアホール 322 出力整合回路用バイアホール 323 ドレイン電圧給電回路用バイアホール 324 GaAs基板 325 入力整合回路部 326 接地金属層 327 裏面接地金属層 328 高誘電体層 330 第一層配線金属層 331 第二層配線金属層 334 絶縁膜 336 ドレイン電圧端子 337 ゲート電圧端子 401 電界効果型トランジスタ 402 ゲート端子 403 ドレイン端子 404 ソース端子 405 ゲートバイアス抵抗 406 入力整合回路 407 ドレイン電圧給電回路 408 出力整合回路 409 接地端子 410 入力端子 411 出力端子 412 入力側DCカット用キャパシタ 413 出力側DCカット用キャパシタ 414 入力整合用並列インダクタ 415 入力整合用並列キャパシタ 416 入力整合用直列インダクタ 417 出力整合用直列インダクタ 418 出力整合用並列キャパシタ 419 チョークインダクタ 420 バイパスキャパシタ 421 入力整合回路用バイアホール 422 出力整合回路用バイアホール 423 ドレイン電圧給電回路用バイアホール 424 GaAs基板 425 入力整合回路部 426 接地金属層 427 裏面接地金属層 428 高誘電体層 430 第一層配線金属層 431 第二層配線金属層 432 層間絶縁膜 433 コンタクトホール 434 絶縁膜 435 引出し配線 436 ドレイン電圧端子 437 ゲート電圧端子 501 電界効果型トランジスタ 502 ゲート端子 503 ドレイン端子 504 ソース端子 505 ゲートバイアス抵抗 506 入力整合回路 508 出力整合回路 510 入力端子 511 出力端子 519 チョークインダクタ 520 バイパスキャパシタ 524 GaAs基板 526 接地金属層 527 裏面接地金属層 528 高誘電体層 529 配線金属層 534 絶縁膜 536 バイパスキャパシタ 537 ゲート電圧端子 538 ソース電圧端子 539 接地用バイアホール 540 チョークインダクタ 541 バイポーラトランジスタ 542 ベース端子 543 ベース電圧端子 544 エミツタ端子 545 エミツタ電圧端子 546 コレクタ端子 547 セルフバイアス抵抗 548 セルフバイアスバイパスキャパシタ 549 ドレイン電圧端子 550 コレクタ電圧端子 551 バイパスキャパシタ接地用端子 601 電界効果型トランジスタ 602 ゲート端子 603 ドレイン端子 604 ソース端子 605 ゲートバイアス抵抗 606 入力整合回路 608 出力整合回路 610 入力端子 611 出力端子 619 チョークインダクタ 620 バイパスキャパシタ 624 GaAs基板 626 接地金属層 627 裏面接地金属層 628 高誘電体層 629 容量素子用第一配線金属層 636 バイパスキャパシタ 637 ゲート電圧端子 1638 ソース電圧端子 639 接地用バイアホール 640 チョークインダクタ 641 パイポーラトランジスタ 642 ベース端子 643 ベース電圧端子 644 エミツタ端子 645 エミツタ電圧端子 646 コレクタ端子 647 セルフバイアス抵抗 648 セルフバイアスバイパスキャパシタ 649 ドレイン電圧端子 650 コレクタ電圧端子 651 バイパスキャパシタ接地用端子 701 電界効果型トランジスタ 702 ゲート端子 703 ドレイン端子 704 ソース端子 705 ゲートバイアス抵抗 706 入力整合回路 708 出力整合回路 710 入力端子 711 出力端子 719 チョークインダクタ 720 バイパスキャパシタ 724 GaAs基板 726 接地金属層 727 裏面接地金属層 7281 第一の高誘電体層 7282 第二の高誘電体層 7291 容量素子用第一配線金属層 7292 容量素子用第二配線金属層 736 バイパスキャパシタ 737 ゲート電圧端子 738 ソース電圧端子 739 接地用バイアホール 740 チョークインダクタ 741 パイポーラトランジスタ 742 ベース端子 743 ベース電圧端子 744 エミツタ端子 745 エミツタ電圧端子 746 コレクタ端子 747 セルフバイアス抵抗 748 セルフバイアスバイパスキャパシタ 749 ドレイン電圧端子 750 コレクタ電圧端子・ 751 バイパスキャパシタ接地用端子 801 電界効果型トランジスタ 802 ゲート端子 803 ドレイン端子 804 ソース端子 805 ゲートバイアス抵抗 806 入力整合回路 807 ドレイン電圧給電回路 808 出力整合回路 809 接地端子 810 入力端子 811 出力端子 812 入力側DCカット用キサパシタ 813 出力側DCカット用キャパシタ 814 入力整合用並列インダクタ 815 入力整合用並列キャパシタ 816 入力整合用直列インダクタ 817 出力整合用直列インダクタ 818 出力整合用並列キャパシタ 819 チョークインダクタ 820 バイパスキャパシタ 821 入力整合回路用バイアホール 822 出力整合回路用バイアホール 823 ドレイン電圧給電回路用バイアホール 824 GaAs基板 825 ドレイン電圧端子 826 接地金属層 827 裏面接地金属層・ 828 高誘電体層 829 MIMキャパシタ用上層配線金属 830 上層配線金属層 831 下層配線金属層 832 層間絶縁膜 833 コンタクトホール 834 絶縁膜 835 引出し配線 836 ドレイン電圧端子 837 ゲート電圧端子
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Claims (26)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の主面上に形成されたスパイラ
    ルインダクタと、半導体基板の主面から半導体基板を貫
    通しているバイアホールとを備え、 上記バイアホールは、上記スパイラルインダクタに隣接
    して配されるとともに、当該バイアホールの内部の接地
    金属層上に高誘電体層、配線金属層がその順に積層形成
    されて、接地金属層と配線金属層との間で容量素子を構
    成しており、 上記スパイラルインダクタの一端がスパイラルインダク
    タの外部領域に引き出されて上記配線金属層と電気的に
    接続されていることを特徴とするバイアホールを備えた
    高周波受動回路。
  2. 【請求項２】上記スパイラルインダクタは、上層配線金
    属層と下層配線金属層との２層構造をし、少なくとも一
    方の金属層が、スパイラル状に形成されると共に、両金
    属層がコンタクトホールを介して接続されていることを
    特徴とする請求項１記載の高周波受動回路。
  3. 【請求項３】請求項１または２に記載のバイアホールを
    備えた高周波受動回路が整合回路若しくはバイアス給電
    回路の高周波チョークとして構成されていることを特徴
    とするバイアホールを備えた高周波増晦器。
  4. 【請求項４】半導体基板の主面上に形成されたスパイラ
    ルインダクタと、半導体基板の主面から半導体基板を貫
    通しているバイアホールとを備え、 上記バイアホールは、上記スパイラルインダクタに隣接
    して配されていると共に、当該バイアホールの内部の接
    地金属層上に第一の高誘電体層、第一の配線金属層、第
    二の高誘電体層、第二の配線金属層がこの順に形成さ
    れ、上記接地金属層と第一の配線金属層との間で第一の
    容量素子を、 上記第一の配線金属層と第二の配線金属層との間で第二
    の容量素子をそれぞれ構成し、上記接地金属層と上記第
    二の配線金属層が電気的に接続されて、接地金属層と第
    一の配線金属層との間で、第一の容量素子と第二の容量
    素子の和の静電容量を確保しており、 更に、上記スパイラルインダクタの一端がスパイラルイ
    ンダクタの外部領域に引き出されて上記第一の配線金属
    層と電気的に接続されていることを特徴とするバイアホ
    ールを備えた高周波受動回路。
  5. 【請求項５】上記スパイラルインダクタは、上層配線金
    属層と下層配線金属層との２層構造をし、少なくとも一
    方の金属層が、スパイラル状に形成されると共に、両金
    属層がコンタクトホールを介して接続されていることを
    特徴とする請求項４記載の高周波受動回路。
  6. 【請求項６】請求項４または５に記載のバイアホールを
    備えた高周波受動回路が、整合回路またはバイアス給電
    回路の高周波チョークとして構成されていることを特徴
    とするバイアホールを備えた高周波増幅器。
  7. 【請求項７】半導体基板を貫通して形成されたバイアホ
    ールの、半導体基板の一方の主面側にある金属層が当該
    主面に沿って延長され、当該延長部分の上に高誘電体層
    を介してスパイラル状をした金属層からなるインダクタ
    が形成されていることを特徴とするバイアホールを備え
    た高周波受動回路。
  8. 【請求項８】請求項７記載のバイアホールを備えた高周
    波受動回路において、上記金属層の延長部分は、その上
    方のスパイラル状インダクタと平行したスパイラル状を
    していることを特徴とするバイアホールを備えた高周波
    受動回路。
  9. 【請求項９】請求項７に記載のバイアホールを備えた高
    周波受動回路が、整合回路またはバイアス給電回路の高
    周波チョークとして構成されていることを特徴とするバ
    イアホールを備えた高周波増幅器。
  10. 【請求項１０】半導体基板を貫通してバイアホールが形
    成され、当該バイアホールの、半導体基板の一方の主面
    上にある金属層を覆って高誘電体層が形成され、上記誘
    電体層上にスパイラル状金属層からなるインダクタが、
    上記金属層と一部が対向する状態で形成され、対向部分
    においてバイアホールとインダクタとの間に容量素子を
    確保していることを特徴とするバイアホールを備えた高
    周波受動回路。
  11. 【請求項１１】請求項１０に記載のバイアホールを備え
    た高周波受動回路が、整合回路またはバイアス給電回路
    の高周波チョークとして構成されていることを特徴とす
    るバイアホールを備えた高周波増幅器。
  12. 【請求項１２】半導体基板の反対側主面から半導体基板
    を貫通しているバイアホールを備え、上記バイアホール
    の半導体基板の主面側の第一の金属層上に高誘電体層を
    有し、上記高誘電体層上に第二の金属層が形成され、第
    一の金属層と第二の金属層との間で容量素子を確保して
    いることを特徴とするバイアホールを備えた高周波受動
    回路。
  13. 【請求項１３】
    ．請求項１２記載のバイアホールを備えた高周波受動
    回路に抵抗素子を配して、上記抵抗素子の一方の端子に
    上記第一の金属層が電気的に接続され、上記抵抗素子の
    他方の端子に上記第二の金属層が電気的に接続されてい
    ることを特徴とするバイアホールを備えた高周波受動回
    路。
  14. 【請求項１４】請求項１２に記載のバイアホールを備え
    た高周波受動回路において、第二の金属層が、電界効果
    型トランジスタのゲート接地回路のゲート端子に電気的
    に接続されていることを特徴とするバイアホールを備え
    た高周波増幅器。
  15. 【請求項１５】請求項１２に記載のバイアホールを備え
    た高周波受動回路において、第二の金属層が、バイポー
    ラトランジスタのベース接地回路のベース端子に電気的
    に接続されていることを特徴とするバイアホールを備え
    た高周波増幅器。
  16. 【請求項１６】請求項１３に記載のバイアホールを備え
    た高周波受動回路において、上記抵抗素子の上記第二の
    金属層が電気的に接続されている端子が、電界効果型ト
    ランジスタのソース端子に電気的に接続されて、セルフ
    バイアス回路を構成していることを特徴とするバイアホ
    ールを備えた高周波増幅器。
  17. 【請求項１７】半導体基板を貫通してバイアホールを形
    成し、上記バイアホールの内部の接地金属層上に高誘電
    体層、配線金属層をこの順に積層して接地金属層と配線
    金属層との間で容量素子を確保していることを特徴とす
    るバイアホールを備えた高周波受動回路。
  18. 【請求項１８】請求項１７に記載のバイアホールを備え
    た高周波受動回路に抵抗素子が、その一方の端子に上記
    接地金属層を接続し、他方の端子に上記配線金属層を接
    続した状態で、配されていることを特徹とするバイアホ
    ールを備えた高周波受動回路。
  19. 【請求項１９】請求項１７に記載のバイアホールを備え
    た高周波受動回路において、配線金属層が、電界効果型
    トランジスタのゲート接地回路のゲート端子に電気的に
    接続されていることを特徴とするバイアホールを備えた
    高周波増幅器。
  20. 【請求項２０】請求項１７に記載のバイアホールを備え
    た高周波受動回路において、配線金属層が、バイポーラ
    トランジスタのベース接地回路のベース端子に電気的に
    接続されていることを特徴とするバイアホールを備えた
    高周波増幅器。
  21. 【請求項２１】請求項１８に記載のバイアホールを備え
    た高周波受動回路において、上記抵抗素子の上記配線金
    属層が電気的に接続されている端子が、電界効果型トラ
    ンジスタのソース端子に電気的に接続されて、セルフバ
    イアス回路を構成していることを特徴とするバイアホー
    ルを備えた高周波増幅器。
  22. 【請求項２２】半導体基板を貫通してバイアホールが形
    成され、当該バイアホールの内部の接地金属層上に第一
    の高誘電体層、第一の配線金属層、第二の高誘電体層、
    第二の配線金属層をこの順に積層形成し、上記接地金属
    層と第一配線金属層との間で第一の容量素子を、上記第
    一の配線金属層と第二の配線金属層との間で第二の容量
    素子を夫々確保し、上記接地金属層と上記第二の配線金
    属層が電気的に接続されてい、接地金属層と第一の配線
    金属層との間で、第一の容量素子と第二の容量素子の和
    の静電容量を確保していることを特徴とするバイアホー
    ルを備えた高周波受動回路。
  23. 【請求項２３】請求項２２に記載のバイアホールを備え
    た高周波受動回路に抵抗素子を配して、上記抵抗素子の
    一方の端子に上記第二の配線金属層あるいは上記接地金
    属層が電気的に接続され、上記抵抗素子の他方の端子に
    上記第一の配線金属層が電気的に接続されていることを
    特徴とするバイアホールを備えた高周波受動回路。
  24. 【請求項２４】請求項２２に記載のバイアホールを備え
    た高周波受動回路において、第一の配線金属層が、電界
    効果型トランジスタのゲート接地回路のゲート端子に電
    気的に接続されていることを特徴とするバイアホールを
    備えた高周波増幅器。
  25. 【請求項２５】請求項２３に記載のバイアホールを備え
    た高周波受動回路において、第一の配線金属層が、バイ
    ポーラトランジスタのベース接地回路のベース端子に電
    気的に接続されていることを特徴とするバイアホールを
    備えた高周波増幅器。
  26. 【請求項２６】請求項２３に記載のバイアホールを備え
    た高周波受動回路において、上記抵抗素子の上記第二の
    配線金属層が電気的に接続されている端子が、電界効果
    型トランジスタのソース端子に電気的に接続されて、セ
    ルフバイアス回路を構成していることを特徴とするバイ
    アホールを備えた高周波増幅器。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006501678A (ja) * 2002-09-30 2006-01-12 クリー・マイクロウェイブ・インコーポレーテッド Ｒｆバイパス・出力マッチングネットワークを有するパッケージに収納されたｒｆパワートランジスタ
JP2007149827A (ja) * 2005-11-25 2007-06-14 Fujitsu Ltd 電子部品製造方法および電子部品
JP2009038203A (ja) * 2007-08-01 2009-02-19 Fujikura Ltd 半導体装置
JP2009081463A (ja) * 2005-07-27 2009-04-16 Seiko Epson Corp 半導体装置、及び発振器
JPWO2021140563A1 (ja) * 2020-01-07 2021-07-15
JP2021521649A (ja) * 2018-04-24 2021-08-26 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 湿気保護封止を有するパッケージ化された電子回路とその形成方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE468660T1 (de) * 2000-03-15 2010-06-15 Hitachi Metals Ltd Hochfrequenz-modul und drahtloses nachrichtengerät
KR100438160B1 (ko) 2002-03-05 2004-07-01 삼성전자주식회사 인덕터와 캐패시터를 갖는 소자 및 그의 제작방법
US6960490B2 (en) * 2002-03-14 2005-11-01 Epitactix Pty Ltd. Method and resulting structure for manufacturing semiconductor substrates
JP3616605B2 (ja) * 2002-04-03 2005-02-02 沖電気工業株式会社 半導体装置
JP2007059878A (ja) * 2005-07-27 2007-03-08 Seiko Epson Corp 半導体装置、及び発振器
US8154105B2 (en) * 2005-09-22 2012-04-10 International Rectifier Corporation Flip chip semiconductor device and process of its manufacture
US7391067B1 (en) * 2006-01-25 2008-06-24 Lockheed Martin Corporation Hybrid microwave integrated circuit
US9252067B1 (en) 2006-01-25 2016-02-02 Lockheed Martin Corporation Hybrid microwave integrated circuit
CN101473433B (zh) * 2006-06-20 2011-12-07 Nxp股份有限公司 功率放大器装置
US8330265B2 (en) * 2007-06-22 2012-12-11 Cree, Inc. RF transistor packages with internal stability network and methods of forming RF transistor packages with internal stability networks
US8076994B2 (en) * 2007-06-22 2011-12-13 Cree, Inc. RF power transistor packages with internal harmonic frequency reduction and methods of forming RF power transistor packages with internal harmonic frequency reduction
US8592966B2 (en) 2007-06-22 2013-11-26 Cree, Inc. RF transistor packages with internal stability network including intra-capacitor resistors and methods of forming RF transistor packages with internal stability networks including intra-capacitor resistors
US7863706B2 (en) * 2007-06-28 2011-01-04 Stats Chippac Ltd. Circuit system with circuit element
KR100867150B1 (ko) * 2007-09-28 2008-11-06 삼성전기주식회사 칩 캐패시터가 내장된 인쇄회로기판 및 칩 캐패시터의 내장방법
US9269485B2 (en) * 2007-11-29 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method of creating spiral inductor having high Q value
US20090140383A1 (en) * 2007-11-29 2009-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of creating spiral inductor having high q value
JP5153866B2 (ja) * 2008-04-11 2013-02-27 三菱電機株式会社 電力分配器
US8107254B2 (en) * 2008-11-20 2012-01-31 International Business Machines Corporation Integrating capacitors into vias of printed circuit boards
US8242384B2 (en) 2009-09-30 2012-08-14 International Business Machines Corporation Through hole-vias in multi-layer printed circuit boards
US8618629B2 (en) * 2009-10-08 2013-12-31 Qualcomm Incorporated Apparatus and method for through silicon via impedance matching
US8432027B2 (en) * 2009-11-11 2013-04-30 International Business Machines Corporation Integrated circuit die stacks with rotationally symmetric vias
US8258619B2 (en) * 2009-11-12 2012-09-04 International Business Machines Corporation Integrated circuit die stacks with translationally compatible vias
US8310841B2 (en) * 2009-11-12 2012-11-13 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with switches and methods of making the same
US8315068B2 (en) 2009-11-12 2012-11-20 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with fuses and methods of manufacturing the same
US9646947B2 (en) * 2009-12-22 2017-05-09 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Integrated circuit with inductive bond wires
US9064712B2 (en) 2010-08-12 2015-06-23 Freescale Semiconductor Inc. Monolithic microwave integrated circuit
US8232173B2 (en) * 2010-11-01 2012-07-31 International Business Machines Corporation Structure and design structure for high-Q value inductor and method of manufacturing the same
US9041206B2 (en) * 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US10014843B2 (en) * 2013-08-08 2018-07-03 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Multilayer electronic structures with embedded filters
US10063211B2 (en) * 2016-02-03 2018-08-28 Qualcomm Incorporated Compact bypass and decoupling structure for millimeter-wave circuits
EP3482494A1 (en) * 2016-07-05 2019-05-15 Raytheon Company Microwave monolithic integrated circuit (mmic) amplified having de-q'ing section with resistive via
US9899967B1 (en) * 2017-02-01 2018-02-20 Infineon Technologies Ag Embedded harmonic termination on high power RF transistor
US10535585B2 (en) * 2017-08-23 2020-01-14 Semiconductor Components Industries, Llc Integrated passive device and fabrication method using a last through-substrate via
JP6536768B1 (ja) * 2018-04-16 2019-07-03 株式会社村田製作所 Ｅｓｄ保護素子
US10707180B2 (en) * 2018-04-23 2020-07-07 Nxp Usa, Inc. Impedance matching circuit for RF devices and method therefor
CN112420687A (zh) * 2019-08-22 2021-02-26 苏州能讯高能半导体有限公司 一种集成封装电子器件结构
CN112466852A (zh) * 2021-01-28 2021-03-09 成都市克莱微波科技有限公司 旁路电容的制造方法及旁路电容
CN115882790B (zh) * 2023-02-10 2023-05-23 成都明夷电子科技有限公司 一种放大器芯片输出电路、供电方法、芯片及电子设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6334974A (ja) 1986-07-29 1988-02-15 Mitsubishi Electric Corp 半導体装置
US4959705A (en) * 1988-10-17 1990-09-25 Ford Microelectronics, Inc. Three metal personalization of application specific monolithic microwave integrated circuit
JPH06334974A (ja) 1993-05-21 1994-12-02 Toshiba Corp 補間回路
TW275152B (ja) * 1993-11-01 1996-05-01 Ikeda Takeshi
US5497028A (en) * 1993-11-10 1996-03-05 Ikeda; Takeshi LC element and semiconductor device having a signal transmission line and LC element manufacturing method
TW267260B (ja) * 1993-12-29 1996-01-01 Tif Kk
US6075427A (en) * 1998-01-23 2000-06-13 Lucent Technologies Inc. MCM with high Q overlapping resonator
DE19929278A1 (de) * 1998-06-26 2000-02-17 Nissin Electric Co Ltd Verfahren zum Implantieren negativer Wasserstoffionen und Implantierungseinrichtung
TW386279B (en) * 1998-08-07 2000-04-01 Winbond Electronics Corp Inductor structure with air gap and method of manufacturing thereof
JP3425573B2 (ja) * 1999-05-19 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6565730B2 (en) * 1999-12-29 2003-05-20 Intel Corporation Self-aligned coaxial via capacitors
TW503439B (en) * 2000-01-21 2002-09-21 United Microelectronics Corp Combination structure of passive element and logic circuit on silicon on insulator wafer

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006501678A (ja) * 2002-09-30 2006-01-12 クリー・マイクロウェイブ・インコーポレーテッド Ｒｆバイパス・出力マッチングネットワークを有するパッケージに収納されたｒｆパワートランジスタ
JP2009081463A (ja) * 2005-07-27 2009-04-16 Seiko Epson Corp 半導体装置、及び発振器
JP2007149827A (ja) * 2005-11-25 2007-06-14 Fujitsu Ltd 電子部品製造方法および電子部品
JP2009038203A (ja) * 2007-08-01 2009-02-19 Fujikura Ltd 半導体装置
JP2021521649A (ja) * 2018-04-24 2021-08-26 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 湿気保護封止を有するパッケージ化された電子回路とその形成方法
JP7021369B2 (ja) 2018-04-24 2022-02-16 クリー インコーポレイテッド 湿気保護封止を有するパッケージ化された電子回路とその形成方法
JPWO2021140563A1 (ja) * 2020-01-07 2021-07-15
WO2021140563A1 (ja) * 2020-01-07 2021-07-15 三菱電機株式会社 高周波半導体装置

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