JP2007059878A - 半導体装置、及び発振器 - Google Patents

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Narikazu Takagi
成和 高木
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Abstract

【課題】Ｑ値が高く、位相雑音特性が優れる半導体装置を提供する。
【解決手段】半導体装置１は、能動素子としての集積回路１２と、集積回路１２に電気的に接続される複数の接続電極（１４，１５）とを含む半導体基板１０と、半導体基板１０の接続電極１４，１５が形成される面に、接続電極１４，１５を避けて形成される第１の樹脂層７０と、半導体基板１０と第１の樹脂層７０の間に形成され、複数の接続電極のうちの一つに接続される接続配線層２５，２６と、接続配線層２５，２６に一端が接続され、第１の樹脂層の表面に形成されるＣｕ配線層からなる渦巻き形状のスパイラルインダクタ４０，５０と、スパイラルインダクタ４０，５０の表面を覆う第２の樹脂層７５と、複数の接続電極のいくつかと電気的に接続され、第２の樹脂層７５から一部が突出してなる外部端子８１〜８６と、を備える。
【選択図】図２

Description

本発明は、半導体装置、及び発振器に関し、詳しくは、集積回路を含む半導体基板に樹脂層を形成し、この樹脂層表面にＣｕ配線層からなる受動素子を形成した半導体装置と、半導体装置内に、この受動素子によって形成される発振器に関する。
従来、半導体基板と、この半導体基板上に設けられた多層配線層を備えた半導体装置内に形成された電圧制御発振器において、出力端子と、多層配線層に設けられ出力端子に接続されたスパイラルインダクタと、このスパイラルインダクタの直下域を含み、このスパイラルインダクタの中心軸を含まない領域に形成され、このスパイラルインダクタに並列に接続されてこのスパイラルインダクタとともに共振回路を形成する可変キャパシタと、を含んで構成される電圧制御発振器というものが知られている（例えば、特許文献１参照）。
特開２００５−６１５３号公報（第５頁、図１，２）
このような特許文献１では、半導体基板上に設けられた多層配線層の表面に形成されたスパイラルインダクタと、半導体基板と多層配線層からなる半導体集積回路内に設けられる可変キャパシタによって共振回路が構成されている。一般に、このようなスパイラルインダクタは、Ａｌ配線によって形成されるため、例えばＣｕ配線に比べ比抵抗が約３０％程度大きく、インダクタのＱ値が低いため位相雑音特性を向上させることができないという課題を有している。
また、上述の可変キャパシタは、半導体集積回路内に形成されるため、キャパシタを形成する誘電体の使用可能な材料の制約と、対向電極のサイズの制約から、静電容量の大きさや可変範囲に限界があり、低周波領域の周波数の発振器を実現することや、周波数の選択幅を広くできないというような課題がある。
本発明の目的は、前述した課題を解決することを要旨とし、Ｑ値が高い受動素子を備え位相雑音特性が優れるとともに周波数の選択幅を広げることが可能な発振器と、この発振器を備え、半導体チップサイズのパッケージを構成できる半導体装置を提供することである。
本発明の半導体装置は、能動素子としての集積回路と、該集積回路に電気的に接続される複数の接続電極とを含む半導体基板と、前記半導体基板の前記接続電極が形成される面に、前記接続電極を避けて形成される第１の樹脂層と、前記半導体基板と前記第１の樹脂層の間に形成され、前記複数の接続電極のうちの一つに接続される接続配線層と、前記接続配線層に一端が接続され、前記第１の樹脂層の表面に形成されるＣｕ配線層と、前記接続配線層と前記Ｃｕ配線層とからなる受動素子と、前記Ｃｕ配線層の表面を覆う第２の樹脂層と、前記複数の接続電極のいくつかと電気的に接続され、前記第２の樹脂層から一部が突出してなる外部端子と、を備えることを特徴とする。
この発明によれば、前記半導体基板と前記第１の樹脂層の間に形成され、前記複数の接続電極のうちの一つに接続される接続配線層と、第１の樹脂層の表面に形成されるＣｕ配線層とによって受動素子が構成される。Ｃｕは、従来用いられるＡｌ配線に比べ、比抵抗が約３０％程度小さいことから、Ｃｕ配線を用いて受動素子を構成する場合において、Ｑ値を高めることが可能で、このことから仮に、発振器等の共振回路に採用する場合には位相雑音特性を向上させることができる。
また、半導体基板が、ウエハからスクライブ分離される半導体チップである場合において、この受動素子は、半導体基板上に形成される第１の樹脂層の表面にＣｕ配線層によって形成されることから、半導体チップの平面形状（平面面積）の大部分にわたって形成可能になるため、平面積を大きくできる他、Ｃｕ配線幅を大きくすることができ、配線抵抗をより小さくすることが可能となる。
さらに、外部端子の一部を除いて最上層のＣｕ配線層を第２の樹脂層で覆う構造であるため、能動素子を含め、受動素子を保護することができる。
また、本発明は、前記受動素子が、前記第１の樹脂層の表面に形成されるＣｕ配線層からなるスパイラルインダクタであることを特徴とする。
このように、スパイラルインダクタをＣｕ配線層で形成することによって、前述したように、従来のＡｌ配線により形成されるスパイラルインダクタよりも比抵抗を小さくすることができ、また、Ｃｕ配線は、電解Ｃｕメッキで形成することができることから、厚みを大きくできるので、さらに配線抵抗を小さくすることができる。周知の通り、Ｑ値は、リアクタンスに比例し、抵抗値に反比例することから、スパイラルインダクタの抵抗値を下げることによりＱ値を高めることができる。
また、スパイラルインダクタのパターンは半導体基板上に形成される第１の樹脂層の表面にＣｕ配線によって形成されるため、半導体基板との間隔をとることができる。これにより、スパイラルインダクタのパターンと半導体基板との間に生じる寄生容量成分による損失を低減することができ、その結果Ｑ値を高めることができる。
また、仮に、上述のスパイラルインダクタを発振器に用いる場合を考える。発振器の位相雑音特性は、Ｑ値の二乗に反比例することが知られており、Ｑ値を大きくすることにより位相雑音（位相ノイズ）を大幅に低減することができる。位相雑音特性を考える際に用いるＱ値は負荷Ｑと呼ばれる発振回路全体の損失を表す値であるが、本発明のスパイラルインダクタを用いたＬＣ共振回路では、スパイラルインダクタ部のＱ値が支配的となる。従って、スパイラルインダクタ部のＱ値を大きくすることにより、位相雑音を大幅に低減することができる。
また、前記受動素子が、前記接続配線層と、前記Ｃｕ配線層と、前記接続配線層と前記Ｃｕ配線層とが交差する領域に挟まれる第１の樹脂層と、からなるキャパシタであり、前記キャパシタが、前記集積回路に設けられる可変キャパシタと並列に接続されていることを特徴とする。
ここで、キャパシタを構成する第１の樹脂層は、積層型キャパシタにおける誘電体であり、Ｃｕ配線層と接続配線層とは誘電体を挟む電極に相当する。
このように、集積回路の外部にキャパシタを設けることにより、静電容量を大きくすることが可能となる。静電容量を大きくすると、発振周波数が小さくなることは知られている。このことから低周波数領域の発振器を実現することができる。
また、集積回路内部に形成される可変キャパシタは、サイズ、誘電率に制約があり、このことから静電容量にも限界があるが、本発明によるキャパシタを設けることにより周波数の選択幅を広げることが可能になる他、半導体基板の上面に形成されるＣｕ配線層は面積を大きくできるので、静電容量を大きくすることが可能である。
さらに、可変キャパシタに加え、Ｃｕ配線層からなるキャパシタを並列に備えることによって、キャパシタの静電容量の設定範囲を広げることができることから、共振器に採用する場合において、周波数帯域の幅を広げることができるという効果を奏する。
また、前記受動素子が、前記第１の樹脂層の表面に形成される第１のＣｕ配線層からなるスパイラルインダクタと、前記第１の樹脂層の表面に形成される第２のＣｕ配線層と、前記接続配線層と、前記第２のＣｕ配線層と前記接続配線層とが交差する領域に挟まれる第１の樹脂層と、からなるキャパシタと、から構成されていることを特徴とする。
このように、Ｃｕ配線層によるスパイラルインダクタとキャパシタとを形成することによって、前述したスパイラルインダクタを形成することによる効果と、キャパシタを形成することによる効果を併せ持つことができる。
また、スパイラルインダクタを形成する第１のＣｕ配線層と、キャパシタを構成する第２のＣｕ配線層とが、第１の樹脂層のほぼ同一平面上に形成されることから、二つの受動素子を備えながら、これらＣｕ配線層を同一工程で形成することができ、製造効率を高めることができる。
さらに、前記半導体装置が、前記第２の樹脂層によって、前記外部端子の一部を除いて封止されていることが好ましい。
このような構造によれば、半導体装置が、受動素子を構成するＣｕ配線層を含め、第２の樹脂層で封止されていることから、あらためてパッケージ実装をせずに、第２の樹脂層でパッケージングすることができ、半導体チップサイズにパッケージングされた小型、薄型の半導体装置を提供することができる。
また、本発明の発振器は、能動素子としての集積回路と、該集積回路に電気的に接続された複数の接続電極とを含む半導体基板と、前記半導体基板の前記接続電極が形成される面に、前記接続電極を避けて形成される第１の樹脂層と、前記第１の樹脂層の表面に、共振回路を構成する前述のスパイラルインダクタと、前述したキャパシタのどちらか一方、または両方を並列に接続して構成される受動素子と、前記複数の接続電極のいくつかに接続する外部端子と、を備えることを特徴とする。
この発明によれば、前述したＣｕ配線から構成される受動素子としてのスパイラルインダクタやキャパシタを集積回路の外部に設けることにより、Ｑ値が高い受動素子を備え位相雑音特性が優れるとともに周波数の選択幅を広げることが可能な発振器を実現することができる。
以下、本発明の実施の形態を図面に基づいて説明する。
図１〜図３は本発明の実施形態１に係る半導体装置を示し、図４〜図６は、実施形態２に係る半導体装置である。
（実施形態１）
図１は、本実施形態１に係る半導体装置の平面図、図２は、図１のＡ−Ａ切断面を示す断面図である。ここで、図１では、図２に示す第２の樹脂層としてのレジスト層７５と被覆膜７６を透視した状態を示している。また、図１、図２は、本発明を実施例の１例として電圧制御発振器を例示する。
図１、図２において、半導体装置１は、基本構成として、能動素子としての集積回路１２と、集積回路１２を構成する図示しない回路素子群を接続するＡｌ配線と、このＡｌ配線に接続し表面に露出される複数の接続電極（図２では、接続電極１４，１５を図示）と、接続電極を開口して集積回路１２を覆うパッシベーション膜（ＳｉＮ）１６の上面に形成される受動素子としてのスパイラルインダクタ４０，５０と、集積回路１２またはスパイラルインダクタ４０と外部回路とを接続するための外部端子８１〜８６とから構成されている。
なお、この半導体装置１は、図示しないウエハに複数個が配列して形成され、その後、スクライブ分離して一つ一つの半導体チップとなる。ここでは、半導体チップの形での構成を説明している。
集積回路１２には、図示しないトランジスタ、可変キャパシタ、定電流回路等、半導体装置１を制御するための回路素子群が含まれている。この集積回路１２を含んで半導体基板１０の表面全体をパッシベーション膜１６で覆っているが、集積回路１２と前述した外部端子８１〜８６、及びスパイラルインダクタ４０，５０とが接続される接続電極（例えばパッド）が開口されている（図２では、接続電極１４，１５のみを図示し、以降、複数の接続電極のうち、接続電極を代表して説明する）。
パッシベーション膜１６は、ＳｉＮ、ＳｉＯ2、ＭｇＯなどから形成され、接続端子（１４，１５）は、Ａｌで形成されている。
半導体基板１０の上面、つまり、パッシベーション膜１６の表面には、接続配線層２５，２６が形成されている。この接続配線層２５，２６は、パッシベーション層１６とＣｕ接続配線層５５との密着性を高める機能を有し、例えば、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、チタン（Ｔｉ）、バナジウム（Ｐｄ）などの単体金属、あるいはこれらを複数用いた合金でスパッタリング形成されている。
接続配線層２６の上面には、Ｃｕ接続配線層５５が形成される。Ｃｕ接続配線層５５は、電解Ｃｕメッキ等の成膜手段で形成され、概ね６μｍ程度の厚さで形成するのが好ましい。パッシベーション膜１６の上面からＣｕ接続配線層５５の上面を覆う範囲には、第１の樹脂層７０（以降、単に樹脂層７０と表すことがある）が形成されている。
樹脂層７０は、応力緩和機能を有し、好ましくはポリイミド樹脂が用いられるが、他に、シリコン変性ポリイミド樹脂、エポキシ樹脂、シリコン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＯＢ）等の樹脂を採用することもできる。
なお、樹脂層７０は２０ｕｍ以上の厚さを持つことが好ましい。
スパイラルインダクタ４０，５０は、第１の樹脂層７０の表面に図１に示す渦巻き形状を有して形成されており、スパイラルインダクタ４０とスパイラルインダクタ５０とは、それぞれの間隔の中心線ｇに対して対称形である。従って、スパイラルインダクタ４０を例にあげ説明する。
スパイラルインダクタ４０の外側の端部４１は、樹脂層７０に覆われる範囲にあって下層のＣｕ配線層３０を介して接続電極１４に接続され、渦巻き形状の内側に向かって立ち上げ部を有し、樹脂層７０の表面に延在される。そして、樹脂層７０の表面において渦巻き形状のスパイラルインダクタ４０が形成されている。
このスパイラルインダクタ４０の内側の端部４２は、Ｃｕ接続配線層５５からの立ち上げ部に接続されている。
一方、Ｃｕ接続配線層５５の一方の端部は二股に分岐されて、スパイラルインダクタ４０及びスパイラルインダクタ５０それぞれの内側の端部４２，５２と接続し（図１、参照）、他方の端部は、樹脂層７０の表面に延在されて外部端子８１との接続部６１を形成する。スパイラルインダクタ５０の外側の端部５１は、半導体基板１０に形成されるもう一つの接続電極（１４）に接続されている。
樹脂層７０の表面には、スパイラルインダクタ４０，５０を覆う第２の樹脂層としてのレジスト層７５が形成される。レジスト層７５は、ソルダレジスト層であって、外部端子８１が形成される領域のみが開口し、他の領域は封止している。レジスト層７５を設けることで、スパイラルインダクタ４０，５０及び接続部６１を含むＣｕ配線層の腐食を防止し、電気的不良を防止する。
半導体装置１には、複数の外部端子が設けられ、本実施形態では、６個の外部端子８１〜８６が設けられている（図１、参照）。外部端子８１〜８６は、半導体基板１０に設けられる複数の接続電極のうちのそれぞれに対応する接続電極に接続され、外部端子８１はＶｄｄ端子、外部端子８２は出力端子ＯＵＴ２、外部端子８３はＧＮＤ端子、外部端子８４はＶｃ端子、外部端子８５はＧＮＤ端子、外部端子８６は出力端子ＯＵＴ１である（図３も参照する）。
外部端子８１〜８６及び周縁の基本構造はそれぞれ同じであるため、外部端子８１を例示して説明する。レジスト層７５には、外部端子８１を形成するための開口部が設けられており、この開口部において露出される接続部６１がランド６２である。このランド６２内に外部端子８１が形成される。
外部端子８１は、導電性を有する金属であって、溶融させて電気的な接続を図るためのもの、例えば、半田である。半田以外に軟ろう（Ｓｏｆｔ ｓｏｌｄｅｒ）または硬ろう（ｈａｒｄ ｓｏｌｄｅｒ）のいずれでも形成することが可能である。本実施形態では、外部端子８１は、球状をしており、半田ボールを採用している。
レジスト層７５の表面には被覆膜７６が形成される。被覆膜７６は、外部端子８１〜８６の根本部（図２中、外部端子の下部）も覆っている。被覆膜７６は、レジスト層７５の表面に形成される部分と、ここから立ち上がって外部端子８１〜８６の根本部を覆う部分とを有し、外部端子８１〜８６を補強する。さらに、半導体装置１が回路基板等に実装された後に、被覆膜７６によって外部端子への応力の集中を分散させることができる。
本実施形態に係る半導体装置１は、上述したように構成されており、以下にその製造方法を図２を参照して簡単に説明する。なお、前述した各構成部位については、図示されたものを代表して説明する。
まず、パッシベーション膜１６と接続電極１４，１５が形成された半導体基板１０の表面に接続配線層２５，２６をスパッタリングにより形成する。接続電極１４，１５と接続配線層２５，２６とは電気的に接続された状態である。この際、接続配線層２５，２６は連続した全面に形成される。
続いて、接続配線層２５，２６の表面にＣｕメッキレジストを塗布し、下層のＣｕ配線層４１，５５の所定の形状に露光処理によってパターニングし、電解Ｃｕメッキにより下層のＣｕ配線層４１，５５を形成する。そしてＣｕメッキレジストを除去し、Ｃｕ配線層４１，５５と同じ平面形状の接続配線層２５，２６の不要部分を除去し、Ｃｕ配線層４１，５５と同じ平面形状の接続配線層２５，２６を形成する。
続いて、第１の樹脂層７０（ポリイミド樹脂）を全面に塗布する。
ここで、第１の樹脂層７０は、スパイラルインダクタ４０のうちの端部４１及びＣｕ接続配線層５５の表面までの厚さに一旦形成される（この樹脂層を第１層と呼ぶ）。続いて、第１の樹脂層７０をこの端部４１とＣｕ接続配線層５５の立ち上げ部がない部分の形状に露光処理等により開口する。そして、この開口された部分と第１層の最上層全面に接続配線層２５，２６をスパッタリングにて形成し、その上面にメッキレジストを塗布した後パターニングし、接続配線層２５，２６の表面に、電解ＣｕメッキでＣｕ配線層のうち端部４１とＣｕ接続配線層５５の立ち上げ部がない部分を形成する。そして、これらのＣｕ配線層、Ｃｕ接続配線層５５の上面を含んで第１の樹脂層７０のうちの残り厚みとなる第２層を全面に塗布する。この工程を経て第１の樹脂層７０の総厚みが形成される。
次に、この第１の樹脂層７０（第２層に相当する）を、スパイラルインダクタ４０の立ち上げ部、及びＣｕ接続配線層５５の立ち上げ部を開口し、第１の樹脂層７０の最上層に再び配線層をスパッタ後、メッキレジストを塗布し、スパイラルインダクタ４０の渦巻き形状（立ち上げ部含む）と、Ｃｕ接続配線層５５の立ち上げ部及び接続部６１の形状にパターニングし、電解Ｃｕメッキにてスパイラルインダクタ４０及び接続部６１を形成する。そして、メッキレジストとスパッタ配線層の不要部分を除去する。
続いて、第１の樹脂層７０の表面に、スパイラルインダクタ４０及び接続部６１の表面を含んでレジスト（ソルダレジスト）を塗布し、レジスト層７５を形成する。レジスト層７５には、ランド６２が開口されている。このランド６２に半田ボールからなる外部端子８１が形成された後、レジスト層７５の表面に根本補強層としての被覆膜７６が形成される。被覆膜７６はポリイミド樹脂で形成されることが望ましい。
続いて、上述した構造、方法で製造された半導体装置１の回路構成について図３を参照して説明する。本実施形態において説明した半導体装置１は、Ｃｕ配線層でスパイラルインダクタ４０，５０を形成しているところに特徴を有しており、様々な回路に応用できるが、このスパイラルインダクタ４０，５０を用いる電圧制御発振器に好適であるため、電圧制御発振器を代表例として例示して説明する。
図３は、実施形態１に係る半導体装置１に形成される電圧制御発振器９０の基本回路構成を示す回路図である。図３において、この電圧制御発振器９０は、前述したように集積回路１２内のモノシリック構成回路領域９２と、集積回路１２の上面に積層形成されるスパイラルインダクタ４０，５０が形成される一対のＣｕ配線層領域９１（受動素子領域）とから構成されている。
この電圧制御発振器９０は、電源電位端子Ｖｄｄ（以降、Ｖｄｄ端子と表す）、可変電位端子Ｖｃ（以降、Ｖｃ端子と表す）及び接地電位端子ＧＮＤ（以降、単にＧＮＤ端子と表す）に接続されている。電圧制御発振器９０には、Ｖｄｄ端子からＧＮＤ端子に向かって、スパイラルインダクタ４０，５０と、二つの可変キャパシタ９６と、負性抵抗部としてのＮチャンネルトランジスタ９３，９４と、電流調整部９５とが、この順で接続されている。
スパイラルインダクタ４０，５０の一端は、Ｖｄｄ端子に接続し、他端は、それぞれ可変キャパシタ９６の一端に接続されている。
負性抵抗部は、Ｎチャンネルトランジスタ９３のドレインが出力端子ＯＵＴ１に接続され、ゲートは出力端子ＯＵＴ２に接続されている。また、Ｎチャンネルトランジスタ９４のドレインは出力端子ＯＵＴ２に接続され、ゲートは出力端子ＯＵＴ１に接続されている。また、出力端子ＯＵＴ１、ＯＵＴ２の直前には出力信号を増幅するバッファアンプ９７、９８を備えている。
上述したような回路構成の電圧制御発振器９０は、Ｖｄｄ端子及びＧＮＤ端子に接続されることにより、スパイラルインダクタ４０，５０及び二つの可変キャパシタ９６からなるＬＣ共振回路に電圧が印加されると、ＬＣ共振回路が相補の共振信号を出力端子ＯＵＴ１及び出力端子ＯＵＴ２から発振する。しかし、この状態のままでは発振は減衰していく。
そのために、Ｖｃ端子に正の可変電位を印加し、ＧＮＤ端子に接地電位を印加して電流を供給すると共に、負性抵抗部を設けることにより、ＬＣ共振回路に恒久的に共振信号を発振させることができる。
従って、前述した実施形態１によれば、半導体基板１０に形成される第１の樹脂層７０の表面に、Ｃｕ配線層によって受動素子としてのスパイラルインダクタ４０，５０が構成される。Ｃｕ配線層は、従来用いられるＡｌ配線層に比べ、比抵抗が約３０％程度小さく、また、このＣｕ配線層は電解Ｃｕメッキで形成されることから厚くすることができることから、Ｃｕ配線層の配線抵抗をより小さく抑えることができる。
また、半導体基板１０が、ウエハからスクライブ分離された半導体チップである場合において、このスパイラルインダクタ４０，５０は、半導体基板１０上に形成される第１の樹脂層７０の表面にＣｕ配線層によって構成されることから、半導体チップの平面形状（平面面積）の大部分にわたって形成可能になるため、スパイラルインダクタ４０，５０を構成するＣｕ配線層の幅を大きくすることができ、配線抵抗をより小さくすることが可能となる。
周知の通り、Ｑ値は、リアクタンスに比例し、抵抗値に反比例することから、スパイラルインダクタ４０，５０の配線抵抗を下げることによりＱ値を高めることができる。
また、本実施形態の電圧制御発振器９０の共振回路における位相雑音特性は、Ｑ値の二乗に反比例することが知られている。ただし、発振回路の位相雑音特性で用いられるＱ値は、負荷Ｑと呼ばれる回路全体の損失を表す値であるが、本実施例の場合ではスパイラルインダクタ部の寄与がもっとも大きいためスパイラルインダクタのＱ値で議論しても良い。従って、スパイラルインダクタ部のＱ値を大きくすることにより位相雑音特性（位相ノイズ）を低減することができる。
また、このような構造によれば、半導体装置１が、さらに外部端子８１〜８６の一部を除いてスパイラルインダクタ４０，５０がレジスト層７５で封止されていることから、あらためてパッケージ実装をせずに、パッケージング実装と同等な封止特性が得られ、内部の配線層の腐食等を防止することができ、さらに、半導体チップサイズの樹脂封止された小型半導体装置を提供することができる。
さらに、レジスト層７５の表面には、被覆膜７６が形成されるため、なお一層良好な封止特性が得られる他、外部端子８１〜８６の根本補強をすることができ、外部端子８１〜８６の固定強度（接続強度）を高めるとともに、回路基板への実装の際に、接続応力を分散させることができる。
（実施形態２）
続いて、本発明の実施形態２に係る半導体装置について図面を参照して説明する。実施形態２は、上述した実施形態１に比べ、Ｃｕ配線層を用いて、受動素子としてのスパイラルインダクタの他に、キャパシタを備えるところに特徴を有しており、各Ｃｕ配線層の形成構造及び形成方法は、実施形態１（図１，２参照）と同じか応用の範囲であり、詳しい説明を省略し、同じ構成の部位については、同じ符号を附している。
図４、図５は、実施形態２に係る半導体装置１００が示され、図４はその平面図、図５は、図４に表されるＢ−Ｂ切断面を示す断面図である。図４，５において、半導体基板１０の最上層には、パッシベーション膜１６と、接続電極１７とが形成されており、この上面には、接続配線層１２５，１２６が形成され、さらに、その上面には下層のＣｕ配線層１４１，１５６が形成されている。
接続配線層１２６の上面には、ＣｕメッキからなるＣｕ接続配線層１５５に連続するキャパシタＣ１，Ｃ２の下部電極部１５６が形成されている。Ｃｕ接続配線層１５５は、図４に示すように、下部電極部１５６の延在途中から二股に分岐され、一方の端部がスパイラルインダクタ１４０の端部１４２と接続される。また、他方の端部は、スパイラルインダクタ１５０の端部１５２と接続される。
スパイラルインダクタ１４０，１５０のそれぞれのもう一方の端部１４１，１５１は、前述した実施形態１（図２、参照）によるスパイラルインダクタ４０の端部４１と接続電極１４の接続構造と同じ構造でＧＮＤ端子に接続されている（図６も参照する）。
パッシベーション膜１６の上面には、第１の樹脂層７０が形成され、この最上層には第１のＣｕ配線層からなるスパイラルインダクタ１４０，１５０と、第２のＣｕ配線層からなるキャパシタＣ１，Ｃ２を構成する上部電極部１６５が形成される。
スパイラルインダクタ１４０，１５０の平面構成は実施形態１（図１、参照）と同じである。キャパシタＣ１，Ｃ２を構成する上部電極部１６５は、Ｃｕ配線層１６４が延在されて形成されている。なお、キャパシタＣ１，Ｃ２は本実施形態では、同じサイズで形成されている。
ここで、キャパシタＣ１，Ｃ２の構成を説明する。キャパシタＣ１，Ｃ２は同じ構成であるためキャパシタＣ１を例示して説明する。下層のＣｕ接続配線層１５５の一部と上層のＣｕ配線層１６４の一部とが平面方向において交差するように形成されている。この交差部において、上層はキャパシタの上部電極部１６５であり、下層は下部電極部１５６であり、この上部電極部１６５と下部電極部１５６とによって挟まれた領域の第１の樹脂層７０がキャパシタにおける誘電体に相当し、キャパシタＣ１，Ｃ２が形成される。
上述したスパイラルインダクタ１４０，１５０及び上部電極部１６５の上面は、第２の樹脂層（レジスト層）７５によって覆われる。そして、外部端子８３と被覆膜７６とが形成されている。外部端子８１〜８６は、図示する外部端子８３や、前述した実施形態１（図２、参照）の外部端子８１と同様な構造で形成される。
次に、上述した実施形態２による構造の半導体装置１００の回路構成について図６を参照して説明する。本実施形態において説明した半導体装置１００は、Ｃｕ配線層を用いてスパイラルインダクタ１４０，１５０とキャパシタＣ１，Ｃ２を形成しているところに特徴を有しており、実施形態１（図３、参照）と同様に電圧制御発振器を例示して説明する。
図６は、実施形態２に係る半導体装置１００における電圧制御発振器１９０の基本回路構成を示す回路図である。図４も参照する。図４、図６において、この電圧制御発振器１９０は、前述したように集積回路１２内のモノシリック構成回路領域（能動素子領域）９２と、集積回路１２の上面に積層形成されるスパイラルインダクタ１４０，１５０及びキャパシタＣ１，Ｃ２が形成されるＣｕ配線層領域（受動素子領域）９１とから構成されている。
この電圧制御発振器１９０は、電源電位端子Ｖｄｄ（以降、Ｖｄｄ端子と表す）、可変電位端子Ｖｃ（以降、Ｖｃ端子と表す）及び接地電位端子ＧＮＤ１（以降、単にＧＮＤ１端子と表す）に接続されている。電圧制御発振器１９０には、Ｖｄｄ端子からＧＮＤ１端子に向かって、スパイラルインダクタ１４０，１５０と、キャパシタＣ１，Ｃ２と、２個の可変キャパシタ９６と、負性抵抗部としてのＮチャンネルトランジスタ９３，９４と、電流調整部９５とが、この順で接続されている。
スパイラルインダクタ１４０，１５０の一端は、Ｖｄｄ端子に接続し、他端は、それぞれキャパシタＣ１，Ｃ２の一方の端部に接続し、キャパシタＣ１，Ｃ２の一方の端部はＧＮＤ２端子に接続され、他端は可変キャパシタ９６の一端に接続されている。従って、キャパシタＣ１，Ｃ２と可変キャパシタ９６とは、電気的に並列接続である。
負性抵抗部は、Ｎチャンネルトランジスタ９３のドレインは出力端子ＯＵＴ１に接続され、ゲートは出力端子ＯＵＴ２に接続されている。また、Ｎチャンネルトランジスタ９４のドレインは出力端子ＯＵＴ２に接続され、ゲートは出力端子ＯＵＴ１に接続されている。
この電圧制御発振器１９０の作用は、前述した実施形態１と基本的に同じであるが、実施形態１とは、キャパシタＣ１，Ｃ２が追加されているところが異なり、ＬＣ共振回路において、付加容量が形成されたことになる。
従って、前述した実施形態２によれば、集積回路１２の外部に可変キャパシタ９６に並列にキャパシタＣ１，Ｃ２を設けることにより、静電容量を大きくすることが可能となる。静電容量を大きくすると、発振周波数が小さくなることは知られている。このことから低周波数領域の発振器を実現することができる。
また、集積回路１２内部に形成される可変キャパシタ９６は、サイズ、誘電率に制約があり、静電容量にも限界があるが、本実施形態によるキャパシタＣ１，Ｃ２を設けることにより周波数の選択幅を広げることが可能になる他、半導体基板１０に形成される上部電極１６５、下部電極部１５６は面積を大きくし易いことから、キャパシタＣ１，Ｃ２の静電容量を大きくすることが可能となる。
また、可変キャパシタ９６に加え、キャパシタＣ１，Ｃ２を加えることによって、キャパシタの静電容量の設定範囲を広げることができることから、電圧制御発振器１９０の周波数帯域を広げることができる。
また、このような構造によれば、実施形態１と同様に、あらためてパッケージング実装をせずに、パッケージング実装と同等な封止特性が得られ、内部の配線層の腐食等を防止することができ、さらに、半導体チップサイズの樹脂封止された小型半導体装置を提供することができる。
さらに、スパイラルインダクタ１４０，１５０とキャパシタＣ１，Ｃ２の上部電極部１６５とは、第１の樹脂層７０の同一表面に形成しているので、上層のＣｕ配線層形成時に同じ工程で形成することができる。従って、二つの受動素子を形成しても製造工程を増加することなく製造できる。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
すなわち、本発明は、主に特定の実施形態に関して特に図示され、且つ、説明しているが、本発明の技術的思想及び目的の範囲に逸脱することなく、以上説明した実施形態に対し、形状、材質、それらの組み合わせ、及びその他の詳細な構成において、当業者が様々な変形を加えることができるものである。
従って、上記に開示した形状、材質、工程順などを限定した記載は、本発明の理解を容易にするために例示的に記載したものであり、本発明を限定するものでないから、それらの形状、材質、及び組み合わせ、工程順などの限定の一部もしくは全部の限定をはずした部材の名称での記載は、本発明に含まれるものである。
例えば、前述した実施形態２では、第１の樹脂層７０の表面にスパイラルインダクタ１４０，１５０とキャパシタＣ１，Ｃ２を配設しているが、キャパシタＣ１，Ｃ２だけを配設する構成とすることができる。
また、前述の実施形態１，２では、スパイラルインダクタ４０，５０及び１４０，１５０は、ＬＣ共振器のインダクタとして用いる例をあげているが、このような渦巻き形状の平面アンテナとして用い、通信用の半導体装置として応用することも可能である。
さらに、前述したスパイラルインダクタ、キャパシタの他に、Ｃｕ配線層からなる他の受動素子を形成することや、これらと接続する回路素子を組み合わせることも可能である。
従って、前述した実施形態１及び実施形態２によれば、Ｑ値が高い受動素子を備え位相雑音特性が優れるとともに周波数の選択幅を広げることが可能な発振器と、この発振器を備え、半導体チップサイズのパッケージを構成できる半導体装置を提供することができる。
本発明の実施形態１に係る半導体装置の平面図。 本発明の実施形態１に係る半導体装置の断面図。 本発明の実施形態１に係る半導体装置における電圧制御発振器の基本回路構成を示す回路図。 本発明の実施形態２に係る半導体装置の平面図。 本発明の実施形態２に係る半導体装置の断面図。 本発明の実施形態２に係る半導体装置における電圧制御発振器の基本回路構成を示す回路図。
符号の説明
１…半導体装置、１０…半導体基板、１２…集積回路、１４，１５…接続電極、２５，２６…接続配線層、４０，５０…受動素子としてのスパイラルインダクタ、７０…第１の樹脂層、７５…第２の樹脂層、８１〜８６…外部端子。

Claims (6)

  1. 能動素子としての集積回路と、該集積回路に電気的に接続される複数の接続電極とを含む半導体基板と、
    前記半導体基板の前記接続電極が形成される面に、前記接続電極を避けて形成される第１の樹脂層と、
    前記半導体基板と前記第１の樹脂層の間に形成され、前記複数の接続電極のうちの一つに接続される接続配線層と、
    前記接続配線層に一端が接続され、前記第１の樹脂層の表面に形成されるＣｕ配線層と、
    前記接続配線層と前記Ｃｕ配線層とからなる受動素子と、
    前記Ｃｕ配線層の表面を覆う第２の樹脂層と、
    前記複数の接続電極のいくつかと電気的に接続され、前記第２の樹脂層から一部が突出してなる外部端子と、を備えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記受動素子が、前記第１の樹脂層の表面に形成されるＣｕ配線層からなるスパイラルインダクタであることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記受動素子が、前記接続配線層と、前記Ｃｕ配線層と、前記接続配線層と前記Ｃｕ配線層とが交差する領域に挟まれる第１の樹脂層と、からなるキャパシタであり、
    前記キャパシタが、前記集積回路に設けられる可変キャパシタと並列に接続されていることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記受動素子が、前記第１の樹脂層の表面に形成される第１のＣｕ配線層からなるスパイラルインダクタと、
    前記第１の樹脂層の表面に形成される第２のＣｕ配線層と、前記接続配線層と、前記第２のＣｕ配線層と前記接続配線層とが交差する領域に挟まれる第１の樹脂層と、からなるキャパシタと、から構成されていることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記半導体装置が、前記第２の樹脂層によって、前記外部端子の一部を除いて封止されていることを特徴とする半導体装置。
  6. 能動素子としての集積回路と、該集積回路に電気的に接続された複数の接続電極とを含む半導体基板と、
    前記半導体基板の前記接続電極が形成される面に、前記接続電極を避けて形成される第１の樹脂層と、
    前記第１の樹脂層の表面に、共振回路を構成する前記請求項２に記載のスパイラルインダクタと、前記請求項３に記載のキャパシタのどちらか一方、または両方を並列に接続して構成される受動素子と、
    前記複数の接続電極のいくつかに接続する外部端子と、を備えることを特徴とする発振器。
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