JP4256575B2 - バイアホールを備えた高周波受動回路および高周波増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はバイアホールを備えた高周波受動回路および高周波増幅器の小型化を実現する技術に関する。
【０００２】
【従来の技術】
近年、世界各国で携帯電話や携帯情報端末のように、様々な移動体通信横器が実用化されている。例えば日本では携帯電話として９００ＭＨｚ、１．５ＧＨｚ帯のセルラと１．９ＧＨｚ帯のパーソナルハンディホンシステム（ＰＨＳ）、世界的にはＧＳＭそしてアメリカのＰＣＳの中でもＣＤＭＡが挙げられる。
今後、アナログ方式、ディジタル方式に次ぐ、第三世代の方式として、ＩＭＴ２０００が実用化される予定である。
【０００３】
移動体通信端末、特に携帯端末においては、端末の小型、軽量化が必須の流れであり、これに用いられる部品の小型化が重要となってくる。
部品の小型化の流れとして、携帯端末の高周波部品をＭＭＩＣ（Monolithic MicrowaveＩＣ）化することが強く望まれている。能動素子およびその整合回路、バイアス回路を同一基板上に集積化することで、整合回路、バイアス給電回路などを外付けのチップ部品で構成するハイブリッドＩＣに比べて小型化に有利である。
【０００４】
ＭＭＩＣ化した場合においても、回路素子を接地させることが必要であり、従来、接地を図るために用いられる方法として、半導体基板上からワイヤボンディングを行う方法と、バイアホールを用いる方法の２通りがある。ワイヤボンディングを用いる方法に比べてバイアホールを用いる方法は、高性能化、組立ての実装コスト低減の面で有効であり、そのため、ＭＭＩＣにおいては、バイアホールを用いる方法がよく用いられる。
【０００５】
以下、図８（１）、（２）では、バイアホールを備えた高周波受動回路および高周波増幅器の従来例を説明する。
図８（１）、（２）はそれぞれ従来のバイアホールを備えた高周波受動回路を含んだ高周波増幅器の回路図、バイアホールを備えた高周波受動回路のパターン図を示している。
【０００６】
図８（１）に示すように電界効果型トランジスタ（以下、ＦＥＴと略す。）８０１において、ゲート端子８０２には、ゲートバイアス抵抗８０５、入力整合回路８０６が接続され、ドレイン端子８０３には、ドレイン電圧給電回路８０７、出力整合回路８０８が接続され、ソース端子８０４は、接地端子８０９に接続されていて、ソース接地型の高周波増幅器を構成している。入力端子８１０と出力端子８１１は５０Ωインピーダンス系となっており、入力整合回路８０６、出力整合回路８０８は５０Ωに対して整合されている。
また、入力側、出力側にはそれぞれ入力側ＤＣカット用キャパシタ８１２、出力側ＤＣカット用キャパシタ８１３が挿入されている。
【０００７】
入力整合回路８０６は入力整合用並列インダクタ８１４、入力整合用並列キャパシタ８１５、入力整合用直列インダクタ８１６から構成され、入力整合用並列キャパシタ８１５は入力整合回路用バイアホール８２１により接地されている。出力整合回路８０８は出力整合用直列インダクタ８１７、出力整合用並列キャパシタ８１８から構成され、出力整合用並列キャパシタ８１８は出力整合回路用バイアホール８２２により接地されている。
ドレイン電圧給電回路８０７はチョークインダクタ８１９、バイパスキャパシタ８２０から構成され、バイパスキャパシタ８２０はドレイン電圧給電回路用バイアホール８２３により接地されている。
【０００８】
図８（２Ａ）、（２Ｂ）はバイアホールを備えた高周波受動回路のパターン図であり、それぞれ入力整合回路８０６とドレイン電圧給電回路８０７を示しており、図８（３）はその断面図（Ａ−Ａ’）を示している。以下では、入力整合回路８０６とドレイン電圧給電回路８０７の共通部分について、入力整合回路８０６を取り上げて説明する。
【０００９】
図８（２Ａ）において、上記で述べた入力整合回路８０６の構成素子は、半導体基板としてＧａＡｓ基板８２４上に形成される。入力整合用並列インダクタ８１４と入力整合用直列インダクタ８１６はスパイラル形状をした電極パターン、入力整合用並列キャパシタ８１５はＭＩＭ（Metal-Insulator-Metal）キャパシタパターンを用いる。
【００１０】
スパイラル状電極パターンは、図８（３）に示すようにＧａＡｓ基板８２４上にシリコンオキサイド（ＳｉＯ）などの絶縁膜８３４を介して形成される。即ち、スパイラル状電極パターンは、金／チタン蒸着などの下層配線金属層８３１と金メッキなどの上層配線金属層８３０がシリコンナイトライド（ＳｉＮ）などの層間絶縁膜８３２を介してコンタクトホール８３３により接続された構造である。
【００１１】
一方、ＭＩＭキャパシタは、前記下層配線金属層８３１から引き出された電極の先端上に、高誘電体層８２８として誘電率１００以上であるチタン酸ストロンチウム（SrTiO3：ＳＴＯ）を介して、上層配線金属８２９を金／チタン蒸着などにより形成した構造である。上層配線金属８２９から引き出された電極は図８−２に示すように、バイヤーホール上の接地金属層８２６と接続されている。
【００１２】
入力整合回路用バイアホール８２１は、ＧａＡｓ基板８２４の主面（回路素子が形成されている面）からエッチング形成する方法（以下、表面バイアホールと略する。）、あるいはＧａＡｓ基板８２４の反対主面からエッチング形成する方法（以下、裏面バイアホールと略する。）を適用して形成される。バイアホール８２１の内壁は、裏面接地金属８２９と導通した導電膜が形成され、接地金属層８２６を介してＭＩＭキャパシタ用上層配線金属８２９と電気的に接続されている。
【００１３】
次に、図８（２Ｂ）において、ドレイン電圧給電回路８０７の構成素子は、半導体基板としてＧａＡｓ基板８２４上に形成される。チョークインダクタ８１９はスパイラル状電極パターン、バイパスキャパシタ８２０はＭＩＭ（Metal-Insulator-Metal）キャパシタパターンを用いる。ドレイン電圧給電回路用バイアホール８２３は表面バイアホール、あるいは裏面バイアホールを適用して形成される。
【００１４】
なお、ドレイン電圧給電回路８０７の給電端子８２５は、スパイラル状電極パターンの下層配線金属層８３１から引出し配線８３５によりドレイン電圧端子８３６を引出すことで構成できる。
以上の構成において、高周波受動回路を構成する素子であるスパイラルインダクタ、ＭＩＭキャパシタ、バイアホールはＧａＡｓ基板上にそれぞれ個別に形成されるとともに、図８（２Ａ）、図８（２Ｂ）から看守できるように、２次元平面上異なった位置に配置されている。そして、それぞれの素子が配線で接続されおり、上記で述べた入力整合回路８０８とドレイン電圧給電回路８０７
を用いて高周波増幅器を構成している。
【００１５】
【発明が解決しようとする課題】
上記の如く、従来の高周波増幅器乃至は高周波受動回路は、入力整合回路806とドレイン電圧給電回路807を構成する素子であるスパイラルインダクタ、MIMキャパシタ、バイアホールがGaAs基板に対してそれぞれ個別に、2次元的に配置されているために、占有面積が大きくなり、高周波受動回路、および高周波増幅器の小型化を妨げるという問題がある。
【００１６】
本発明は上記問題点に鑑み、バイアホールを備えた高周波受動回路および高周波増幅器の小型化を実現可能にすることを目的とするものである。
【００１７】
【課題を解決するための手段】
上記問題点の解決手段としてバイアホールを備えた高周波受動回路および高周波増幅器の小型化を実現可能にするために、本発明のバイアホールを備えた高周波受動回路は、半導体基板の主面上に形成されたスパイラルインダクタと、半導体基板の主面から半導体基板を貫通しているバイアホールとを備え、上記バイアホールは、上記スパイラルインダクタに隣接して配されるとともに、当該バイアホールの内部の接地金属層上に高誘電率の誘電体層、配線金属層がその順に積層形成されて、接地金属層と配線金属層との間で容量素子を確保しており、上記スパイラルインダクタの一端がスパイラルインダクタの外部領域に引き出されて上記配線金属層と電気的に接続されており、
さらに、上記スパイラルインダクタは、上層配線金属層と下層配線金属層との２層構造をし、少なくとも一方の金属層が、スパイラル状に形成されると共に、両金属層がコンタクトホールを介して接続されて
いることを特徴としている。
【００１８】
また、本発明の高周波増幅器は、上記バイアホールを備えた高周波受動回路を、整合回路として、またはバイアス給電回路の高周波チョークとして構成することを特徴としている。
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板の主面上に形成されたスパイラルインダクタと、半導体基板の主面から半導体基板を貫通しているバイアホールとを備え、
上記バイアホールは、上記スパイラルインダクタに隣接して配されていると共に、当該バイアホールの内部の接地金属層上に第一の高誘電体層、第一の配線金属層、第二の高誘電体層、第二の配線金属層がこの順に形成され、上記接地金属層と第一の配線金属層との間で第一の容量素子を、上記第一の配線金属層と第二の配線金属層との間で第二の容量素子をそれぞれ構成し、
上記接地金属層と上記第二の配線金属層が電気的に接続されて、接地金属層と第一の配線金属層との間で、第一の容量素子と第二の容量素子の和の静電容量を確保しており、
更に、上記スパイラルインダクタの一端がスパイラルインダクタの外部領域に引き出されて上記第一の配線金属層と電気的に接続されていることを特徴としている。
【００１９】
また、本発明の高周波増幅器は、上記バイアホールを備えた高周波受動回路を、整合回路として、またはバイアス給電回路の高周波チョークとして構成することを特徴としている。
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通して形成されたバイアホールの、半導体基板の一方の主面側にある金属層が当該主面に沿って延長され、当該延長部分の上に高誘電体層を介してスパイラル状をした金属層からなるインダクタが形成されていることを特徴としている。ここで、上記金属層の延長部分は、その上方のスパイラル状インダクタと並行したスパイラル状に形成することができる。
【００２０】
また、本発明の高周波増幅器は、上記バイアホールを備えた高周波受動回路を、整合回路として、またはバイアス給電回路の高周波チョークとして構成することを特徴としている。
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールが形成され、当該バイアホールの、半導体基板の一方の主面上にある金属層を覆って高誘電体層が形成され、上記誘電体層上にスパイラル状金属層からなるインダクタが、上記金属層と一部が対向する状態で形成され、対向部分においてバイアホールとインダクタとの間に容量素子を確保していることを特徴としている。
【００２１】
また、本発明の高周波増幅器は、上記バイアホールを備えた高周波受動回路を整合回路として、またはバイアス給電回路の高周波チョークとして構成したことを特徴としている。
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板の反対側主面から半導体基板を貫通しているバイアホールを備え、
上記バイアホールの半導体基板の主面側の第一の金属層上に高誘電体層を有し、上記高誘電体層上に第二の金属層が形成され、第一の金属層と第二の金属層との間で容量素子を確保していることを特徴としている。
【００２２】
また、本発明の高周波増幅器は、上記高周波受動回路の第二の金属層が、電界効果型トランジスタのゲート接地回路のゲート端子に電気的に接続され、または、パイポーラトランジスタのベース接地回路のベース端子に電気的に接続され、または、上記抵抗素子の一端であって上記第二の金属層が電気的に接続されている端子が、電界効果型トランジスタのソース端子に電気的に接続されて、セルフバイアス回路を構成していることを特徴としている。
【００２３】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールを形成し、上記バイアホールの内部の接地金属層上に高誘電体層、配線金属層をこの順に積層して接地金属層と配線金属層との間で容量素子を確保していることを特徴としている。
また、本発明の高周波増幅器は、上記高周波受動回路の配線金属層が、電界効果型トランジスタのゲート接地回路のゲート端子に電気的に接続されているか、或は、上記高周波受動回路の配線金属層が、パイポーラトランジスタのベース接地回路のベース端子に電気的に接続されており、或は、上記高周波受動回路に抵抗素子が、その一方の端子に上記接地金属層を接続し、他方の端子に上記配線金属層を接続した状態で、配されており、その抵抗素子の一端であって上記配線金属層が電気的に接続されている端子が、電界効果型トランジスタのソース端子に電気的に接続されて、セルフバイアス回路を構成していることを特徴としている。
【００２４】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールが形成され、当該バイアホールの内部の接地金属層上に第一の高誘電体層、第一の配線金属層、第二の高誘電体層、第二の配線金属層をこの順に積層形成し、上記接地金属層と第一配線金属層との間で第一の容量素子を、上記第一の配線金属層と第二の配線金属層との間で第二の容量素子を夫々確保し、上記接地金属層と上記第二の配線金属層が電気的に接続されて、接地金属層と第一の配線金属層との間で、第一の容量素子と第二の容量素子の和の静電容量を確保していることを特徴としている。
【００２５】
また、本発明の高周波増幅器は、上記バイアホールを備えた高周波受動回路の第一の配線金属層が、電界効果型トランジスタのゲート接地回路のゲート端子に電気的に接続されているか、あるいは、第一の配線金属層が、パイポーラトランジスタのベース接地回路のベース端子に電気的に接続されている、または、上記高周波受動回路に抵抗素子を配して、上記抵抗素子の一方の端子に上記第二の配線金属層あるいは上記接地金属層が電気的に接続され、上記抵抗素子の他方の端子に上記第一の配線金属層が電気的に接続されているとともに、上記抵抗素子の上記第二の配線金属層と電気的に接続されている端子が、電界効果型トランジスタのソース端子に電気的に接続されて、セルフバイアス回路を構成していることを特徴としている。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態であるバイアホールを備えた高周波受動回路および高周波増幅器について、図面を参博しながら詳細に説明する。
（実施の形態1）
図1（1）〜（3）は本発明のバイアホールを備えた高周波受動回路および高周波増幅器の第1の実施の形態を説明するための図面である。
【００２７】
図1（1）は、本発明が適用される高周波受動回路および高周波増幅器の回路図である。この回路は、図8（1）に示した回路と基本的に同じであり、部品、部材を示す番号が異なるだけであるので、説明は省略する。
図1（2A）、（2B）は、本発明の第1の実施形態として、図1（1）中の入力整合回路部125とドレイン電圧給電回路107を基板上において実現する構造を示す平面図である。
【００２８】
図1（2A）は入力整合回路部125の平面図である。入力整合回路部125の構成素子である入力整合用並列インダクタ114はスパイラル状電極パターン、入力整合用並列キャパシタ115はMIMキャパシタを用い、GaAs基板124の主面から表面バイアホールを適用して形成される入力整合回路用バイアホール121内部に入力整合用並列キャパシタ115を形成している。
【００２９】
図1（3）の断面図を用いて、この構成を更に詳細に説明する。GaAs基板124の裏面には全面に亘って裏面接地金属層127が形成され、表面側の所望する部分にシリコンオキサイド（SiO）等の絶縁層134が形成されている。絶縁層134の存在しない表面部分にはエッチングによりバイヤホール121が形成されている。前記絶縁層134の上には、金メッキなどによりスパイラル状の下層配線金属層131が形成され、その上にシリコンナイトランド（SiN）等の層間絶縁膜132を介して、金／チタン蒸着などにより上層配線金属層130が形成されている。上層配線金属層130は、図1（2A）に示すように直線状をしている。この上層配線金属層130と下層配線金属層131とは、層間絶縁膜132を貫通して設けたコンタクトホール133により接続されていて、両者により等価的に入力整合用並列インダクタ114を構成している。
【００３０】
一方、前記バイヤホール121の内壁には、下層から接地金属層126、高誘電体層128、容量素子用第1配線金属層129の3層構造膜が形成されている。接地金属層126は、バイヤホール底面において裏面接地金属層127と接触しており、GaAs基板124表面側においてバイヤホール周縁近傍に広がっている。高誘電体層128は、例えば、誘電率100以上あるチタン酸ストロンチウム（SrTiO3：STO）が用いられている。容量素子用第1配線金属層129は、金／チタン蒸着などにより形成される。この容量素子用第1配線金属層129は、層間絶縁膜132上を引き出され、前記上層配線金属層130と一体接続されている。前記した接地金属層128、高誘電体層128、容量素子用第1配線金属層129の3層構造膜は、高誘電体層128の誘電率、2つの金属層126、129の対向面積、対向間隔によって定まる静電容量を持った入力整合用並列キャパシタ115を形成している。
【００３１】
図1（2B）に示すドレイン電圧給電回路107の構成も、基本的に図1（2A）に示した入力整合回路と同じである。異なっているところは、引出し配線135によりドレイン電圧端子136がスパイラルインダクタとドレイン電圧給電回路用バイアホール123の聞から引き出されている点だけである。従って、これ以上の説明は省略する。
【００３２】
上記の構成によれば、キャパシタがバイヤホールの中に組み込む形で構成されているので、従来のように各素子を別々に配置構成していたものに比べて、小型化に資するところ大である。
なお、高周波増幅器の能動素子として電界効果型トランジスタのみならず、バイポーラトランジスタ、MOSFETなどのデバイスでも良い。
【００３３】
また、本文では、高周波増幅器を取り上げているが、その他、ミキサ、VC
Oなどの広く高周波デバイスヘの適用が可能である。
（実施の形態2）
図2（1）〜（3）は第2の実施の形態を説明するための図面である。適用回路は、図1（1）と同じなので示さない。図2（2A）が入力整合回路、図2（2B）がドレイン電圧給電回路である。図2（3）は、それらの断面図である。
【００３４】
第2の実施形態が第1の実施形態と異なる点は、バイヤホール215内に形成する入力整合用並列キャパシタ215の静電容量を大きくした点である。即ち、バイヤホール215内壁に、下層から、接地金属層226、第一の高誘電体層2281、容量素子用第一配線金属層2291、第二の高誘電体層2282、容量素子用第二配線金属層2292の5層からなる積層膜を形成し、この積層膜の、GaAs基板上に延びた端縁一部において、第一の高誘電体層2281と第二の高誘電体層2282とを同じ誘電材料を用いて接続し、またその上から接地金属層226と容量素子用第二配線金属層2292とを金属材料で接続したものである。各金属膜、誘電体層材料は、第1の実施形態と同一材料が用いられる。
【００３５】
この構成であれば、接地金属層226と容量素子用第二配線金属層2292とが容量素子用第一配線金属層2291と対向することとなり、対向面積において、第1の実施形態のそれの2倍近いものになる。従って、誘電体層の誘電率が同じであれば、静電容量は第1の実施形態の2倍近い値となるのである。
それでいて全体の占有面積は第1の実施形態と変わらないので、小型化を拐なうことも無い。
【００３６】
（実施の形態3）
図3（1）〜（3）は第3の実施の形態を説明するための図である。
図3（1）は、第3の実施の形態が適用される高周波増幅器の回路図を示している。図からわかるように図8（1）の回路と同じである。従って、詳細な説明は省略する。
【００３７】
図3（2）は、第3の実施形態である高周波受動回路として、入力整合回路部325とドレイン電圧給電回路307の平面図である。図3（3）は、図3（2）の断面図である。
以下では、入力整合回路部325とドレイン電圧給電回路307のうち、入力整合回路部325を取り上げて説明する。
【００３８】
GaAs基板324上にシリコンオキサイド（SiO）などの絶縁膜334を介して、金／チタン蒸着などにより第一層配線金属層330を、平面視スパイラル状に形成し、この第一層配線金属層330に沿って、誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を用いて高誘電体層328を、平面視ほぼ同一形状に形成し、さらにこの高誘電体層328上に沿って、金メッキ、金／チタン蒸着などにより第二層配線金属層331を、平面視ほぼ同一形状に形成する。前記第一層配線金属層330のスパイラル中心側端部は、図3−3のように、バイヤホール上の接地金属層326と接続され、当該接地金属層326、バイヤホールを介して接地されている。
【００３９】
この構成であれば、第一層配線金属層330と第二層配線金属層331とが高誘電体層328を介して対向していることにより、入力整合用並列キャパシタ315が構成される。また、第二層配線金属層331がスパイラル状をした長尺体となっているので、高周波に対してインダクタ要素を持ち、入力整合用並列インダクタ314を構成する。従って、図3（2）、（3）の構成は、キャパシタの一端が接地され、他端がインダクタと接続された回路となり、等価的に図3（1）の入力整合回路部325、ドレイン電圧給電回路307を構成することができる。
【００４０】
（実施の形態4）
図4（1）〜（3）は第4の実施の形態を説明する図である。
図4（1）は本実施の形態が適用される高周波受動回路および高周波増幅器の回路図である。図4（1）を見れば明らかなように、図8（1）の回路と同じである。従って、説明は省略する。
【００４１】
図4（2A）、（2B）は、図4（1）の回路中、入力整合回路部425とドレイン電圧給電回路407を構成した回路パターンを示す平面図である。
図4（2A）は、入力整合回路部425の平面図であり、図4（2B）は、ドレイン電圧給電回路407の平面図であり、図4（3）は、それらの断面図である。以下では、入力整合回路部425とドレイン電圧給電回路407は共通部分が多いので、入力整合回路部425を代表例として取り上げて説明する。
【００４２】
入力整合回路用バイアホール421はスパイラルインダクタで構成される入力整合用並列インダクタ414の中央部付近の下方に配置されている。
入力整合回路用バイアホール421は、GaAs基板424の裏面から裏面バイアホールを適用して形成され、金メッキあるいは、金／チタン蒸着などにより形成されるバイアホール上の接地金属層426は、GaAs基板424の裏面接地金属層427と導通している。
【００４３】
接地金属層426上に、平面視においてそれとほぼ同一形状をした高誘電体層428、たとえば誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を形成し、この高誘電体層428上に下層配線金属429を金／チタン蒸着などにより形成する。前記接地金属層426、高誘電体層428、下層配線金属429によって形成されるMIMキャパシタによって、入力整合用並列キャパシタ415が構成される。
【００４４】
前記MIMキャパシタの周囲のGaAs基板424上には、シリコンオキサイド（SiO）などの層間絶縁膜432、絶縁膜434が形成され、その上に、金／チタン蒸着などによりスパイラル状をした上層配線430が形成されている。この上層配線430のスパイラル中央部は、コンタクトホール433により下層配線金属429と導通されていて、上層配線430と下層配線金属429とでスパイラルインダクタを形成している。
【００４５】
この構成によれば、第3の実施の形態と同様、キャパシタの一端が接地され、他端がインダクタと接続された回路となり、等価的に図4（1）の入力整合回路部425を構成することができる。
（実施の形態5）
図5（1）〜（3）は、第5の実施の形態を説明するための図面である。
【００４６】
図5（1）は、第5の実施の形態が適用される高周波増幅器の回路図を示している。
図5（1）は、ゲート接地型電界効果型トランジスタを用いた高周波増幅器の回路図である。電界効果型トランジスタ501のゲート端子502には、バイパスキャパシタ536とゲート電圧端子537が接続され、バイパスキャパシタ536は接地用バイアホール539により接地されている。ソース端子504には入力整合回路506と、チョークインダクタ540、そしてその端子にソース電圧端子538が接続され、ドレイン端子503には出力整合回路508とチョークインダクタ519、バイパスキャパシタ520が接続されている。入力端子510と出力端子511は50Ωインピーダンス系となっており、入力整合回路506、出力整合回路508は50Ωに対して整合されている。
【００４７】
入力整合回路506、出力整合回路508の回路については、第1、2、3、4の実施の形態で説明した構成を適用できる。
図5（2）は、ベース接地型バイポーラトランジスタを用いた高周波増幅器の回路図である。バイポーラトランジスタ541のベース端子542には、バイパスキャパシタ536とベース電圧端子543が接続され、バイパスキャパシタ536は接地用バイアホール539により接地されている。エミッタ端子544には入力整合回路506と、チョークインダクタ540、そしてその端子にエミッタ電圧端子545が接続され、コレタタ端子546には出力整合回路508とチョークインダクタ519、バイパスキャパシタ520が接続されている。入力端子510と出力端子511は50Ωインピーダンス系となっており、入力整合回路506、出力整合回路508は50Ωに対して整合されている。
【００４８】
入力整合回路506、出力整合回路508の回路については、第1、2、3、4の実施の形態で説明した構成を適用できる。
図5（3）はセルフバイアス方式のソース接地型電界効果型トランジスタを、用いた高周波増幅器の回路図である。電界効果型トランジスタ501のゲート端子502には、ゲートバイアス抵抗505、入力整合回路506が接続され、ソース端子504にはセルフバイアス抵抗547、セルフバイアスバイパスキヤパシタ548が接続され、接地用バイアホール538により接地されている。ドレイン端子503には出力整合回路508とチョークインダクタ519、バイパスキャパシタ520が接続されている。入力端子510と出力端子511は50Ωインピーダンス系となっており、入力整合回路506、出力整合回路508は50Ωに対して整合されている。
【００４９】
入力整合回路506、出力整合回路508の回路については、第1、2、3、4の実施の形態で説明した構成を適用できる。
図5（4）は、上記各回路中の、一端がバイヤホールを通じて接地されたキヤパシタを構成する回路パターンを示す断面図である。
上記図5（1）、（2）、（3）の接地用バイアホール539は、図5（2）に示すように、GaAs基板524の裏面から裏面バイアホールを適用して形成され、金メッキあるいは、金／チタン蒸着などにより形成されるバイアホールの接地金属層526はGaAs基板524の裏面接地金属層527と導通している。
【００５０】
接地金属層526上に高誘電体層528として誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を形成して、この高誘電体層528上に配線金属529を金／チタン蒸着などにより形成する。接地金属層526、高誘電体層528、配線金属529を用いて得られるMIMキャパシタによりバイパスキャパシタ536、セルフバイアスバイパスキャパシタ548が構成されている。
【００５１】
上記図5（1）、（2）の回路構成は、配線金属529をゲート端子502と電気的に接続することにより得られる。
また、上記図5（3）の回路構成は、セルフバイアス、抵抗547の一方の端子に配線金属529、そしてもう一方の端子に接地金属層526を電気的に接続することにより得られる。或は、高誘電体層528の周辺の絶縁層534を抵抗層とし、セルフバイアス抵抗547の代用とすることもできる。
【００５２】
この構成によれば、バイヤホールとキャパシタが基板上同一位置に形成されることとなり、小型化に資する。
（実施の形態6）
図6（1）、（2）は、第6の実施の形態を説明するための図面である。
図6（1）は、第6の実施の形態が適用される高周波増幅器の回路図を示している。図6（1）は、図5（2）と同一であり、図6（2）は、図5（3）と同一であるので、回路の説明は省略する。
【００５３】
入力整合回路606、出力整合回路608の回路については、本発明の第1、2、3、4の実施の形態で説明した回路（図1（1）、2（1）、3（1）、4（1））を適用できる。
図6（2）は第6の実施形態を示す断面図である。
上記図6（1）、（2）、（3）の接地用バイアホール638は、GaAs基板624の主面から表面バイアホールを適用して形成され、接地用バイアホール638内部にバイパスキャパシタ636、セルフバイアスバイパスキャパシタ648を形成している。接地金属層626は接地用バイアホール638の内部および上部の周辺部に、金メッキあるいは、金／チタン蒸着などにより形成され、GaAs基板624の裏面接地金属層627と導通している。接地金属層626上に高誘電体層628として誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を形成して、この高誘電体層628上に容量素子用第一配線金属層629を金／チタン蒸着などにより形成する。これにより接地金属層626、容量素子用第一配線金属層629、高誘電体層628により容量素子としてバイパスキャパシタ636、セルフバイアスバイパスキャパシタ648が形成される。
【００５４】
（実施の形態7）
図7（1）〜（3）は、第7の実施の形態を示す図である。本実施の形態が第6の実施の形態と異なるところは、キャパシタの容量を増大した点である。
これ以外の構成は、第6の実施の形態と同じであるので、説明を省略し、キャパシタの構成だけ説明する。図7（3）に示すように、接地用バイアホール738はGaAs基板724の主面から表面バイアホールを適用して形成され、内部にバイパスキャパシタを形成している。接地金属層726は接地用バイアホール738の内部、および上部の周辺部に金メッキあるいは、金／チタン蒸着などにより形成され、GaAs基板724の裏面接地金属層727と導通している。接地金属層726上に第一の高誘電体層7281として誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を形成して、この第一の高誘電体層7281上に容量素子用第一配線金属層7291を金／チタン蒸着などにより形成する。
【００５５】
さらに、容量素子用第一配線金属層7291上に第二の高誘電体層7282として誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を形成して、この第二の高誘電体層7282上に容量素子用第二配線金属層7292を金／チタン蒸着などにより形成する。接地金属層726と容量素子用第二配線金属層7292が電気的に接続されている。
【００５６】
これにより接地金属層726、容量素子用第一配線金属層7291、第一の高誘電体層7281により第一の容量素子、そして容量素子用第一配線金属層7291、容量素子用第二配線金属層7292、第二の高誘電体層7282により第二の容量素子が形成され、等価回路的には第一の容量素子と第二の容量素子が並列に接続された状態（容量値は第一の容量素子と第二の容量素子の和）で、バイパスキャパシタが形成されている。
【００５７】
【発明の効果】
以上説明したように、本発明のバイアホールを備えた高周波受動回路は、半導体基板の主面上に形成されたスパイラルインダクタと、半導体基板の主面から半導体基板を貫通しているバイアホールとを備え、上記バイアホールは、上記スパイラルインダクタに隣接して配されるとともに、当該バイアホールの内部の接地金属層上に高誘電率の誘電体層、配線金属層がその順に積層形成されて、接地金属層と配線金属層との間で容量素子を確保しており、上記スパイラルインダクタの一端がスパイラルインダクタの外部領域に引き出されて上記配線金属層と電気的に接続されてされており、さらに、上記スパイラルインダクタは、上層配線金属層と下層配線金属層との２層構造をし、少なくとも一方の金属層が、スパイラル状に形成されると共に、両金属層がコンタクトホールを介して接続されているものであるから、バイアホールの中にキャパシタを一体的に組み込むことができ、この結果、スパイラルインダクタ、キャパシタ、バイアホールが半導体基板に対して3次元的に配置されて、その占有面積が削減されることにより高周波受動回路、およびそれを主要素とした高周波増幅器の小型化を図ることができるという効果を有する。
【００５８】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板の主面上に形成されたスパイラルインダクタと、半導体基板の主面から半導体基板を貫通しているバイアホールとを備え、上記バイアホールは、上記スパイラルインダクタに隣接して配されていると共に、当該バイアホールの内部の接地金属層上に第一の高誘電体層、第一の配線金属層、第二の高誘電体層、第二の配線金属層がこの順に形成され、上記接地金属層と第一の配線金属層との間で第一の容量素子を、上記第一の配線金属層と第二の配線金属層との間で第二の容量素子をそれぞれ構成し、上記接地金属層と上記第二の配線金属層が電気的に接続されて、接地金属層と第一の配線金属層との間で、第一の容量素子と第二の容量素子の和の静電容量を確保しており、
更に、上記スパイラルインダクタの一端がスパイラルインダクタの外部領域に引き出されて上記第一の配線金属層と電気的に接続されているものであるから、上記と同様、スパイラルインダクタ、キャパシタ、バイアホールの3次元的な配置により、高周波受動回路、および高周波増幅器の小型化を図れるといった効果を有すると共に、静電容量を、占有面積を増大させることなく増大することができ、特に、高周波増幅器のバイアス給電回路のように大容量を必要とする回路の設計が容易になるといった効果を併せ持つ。
【００５９】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通して形成されたバイアホールの、半導体基板の一方の主面側にある金属層が当該主面に沿って延長され、当該延長部分の上に高誘電体層を介してスパイラル状をした金属層からなるインダクタが形成されているものであるから、バイアホールの、半導体基板の一方の主面側にある金属層の延長部分とスパイラル状をした金属層とが高誘電体層を介して対向することにより、静電容量を確保し、その上にスパイラルインダクタが配置されていることとなり、スパイラルインダクタ、キャパシタ、バイアホールの3次元的な配置が実現し、占有面積の低減に寄与し、高周波受動回路、および高周波増幅器の小型化を図ることができる。
【００６０】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールが形成され、当該バイアホールの、半導体基板の一方の主面上にある金属層を覆って高誘電体層が形成され、上記誘電体層上にスパイラル状金属層からなるインダクタが、上記金属層と一部が対向する状態で形成され、対向部分においてバイアホールとインダクタとの間に容量素子を確保しているものであるから、スパイラルインダクタ、キャパシタ、バイアホールが半導体基板内から上において3次元的に配置されることになり、占有面積の削減、高周波受動回路、および高周波増幅器の小型化に資するところ大である。
【００６１】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板の反対側主面から半導体基板を貫通してバイアホールを形成し、上記バイアホールの半導体基板の主面側の第一の金属層上に高誘電体層を有し、上記高誘電体層上に第二の金属層が形成され、第一の金属層と第二の金属層との間で容量素子を確保しているものであるから、キャパシタとバイアホールが半導体基板上で3次元的に配置されて、その占有面積が削減され、高周波受動回路、および高周波増幅器の小型化を図ることができる。
【００６２】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールを形成し、上記バイアホールの内部の接地金属層上に高誘電体層、配線金属層をこの順に積層して接地金属層と配線金属層との間で容量素子を確保しているものであるから、バイアホールの中にキャパシタを組み込むことができ、高周波受動回路およびそれを主たる要素として用いた高周波増幅器の一層の小型化に資するものである。
【００６３】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールが形成され、当該バイアホールの内部の接地金属層上に第一の高誘電体層、第一の配線金属層、第二の高誘電体層、第二の配線金属層をこの順に積層形成し、上記接地金属層と第一配線金属層との間で第一の容量素子を、上記第一の配線金属層と第二の配線金属層との間で第二の容量素子を夫々確保し、上記接地金属層と上記第二の配線金属層が電気的に接続されて、接地金属層と第一の配線金属層との間で、第一の容量素子と第二の容量素子の和の静電容量を確保しているものであるから、上記と同様高周波受動回路、高周波増幅器の小型化が実現すると共に、それでいて、更に、静電容量の大容量化も図れるといった効果が有る。
【図面の簡単な説明】
【図１】本発明の実施の形態1におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）は、本実施の形態の高周波受動回路が適用される高周波回路図、（2A）は、高周波受動回路の一例として整合回路を構成する電極パターンの平面図、（2B）は、高周波受動回路の他の一例としてバイアス給電回路を構成する電極パターンの平面図、（3）は、2A）の断面図である。
【図２】本発明の実施の形態2におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）は、本実施の形態の高周波受動回路が適用される高周波回路図、（2A）は、高周波受動回路の一例として整合回路を構成する電極パターンの平面図、（2B）は、高周波受動回路の他の一例としてバイアス給電回路を構成する電極パターンの平面図、（3）は、（2A）の断面図である。
【図３】本発明の実施の形態3におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）は、本実施の形態の高周波受動回路が適用される高周波回路図、（2）は、高周波受動回路の一例として整合回路を構成する電極パターンの平面図、（3）は、（2）の断面図である。
【図４】本発明の実施の形態4におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）は、本実施の形態の高周波受動回路が適用される高周波回路図、（2A）は、高周波受動回路の一例として整合回路を構成する電極パターンの平面図、（2B）は、高周波受動回路の他の一例としてバイアス給電回路を構成する電極パターンの平面図、（3）は、（2A）の断面図である。
【図５】本発明の実施の形態5におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）（2）（3）は、夫々高周波増幅回路の回路図、（4）は、上記各回路に適用される受動回路をGaAs基板に形成した状態を示す断面図である。
【図６】本発明の実施の形態6におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）（2）は、夫々高周波増幅回路の回路図、（3）は、上記各回路に適用される受動回路をGaAs基板に形成した状態を示す断面図である。
【図７】本発明の実施の形態7におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）（2）は、夫々高周波増幅回路の回路図、（3）は、上記各回路に適用される受動回路をGaAs基板に形成した状態を示す断面図である。
【図８】従来例におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり（1）は高周波回路図、（2A）は、同回路中の整合回路を基板上に構成したものを示す平面図、（2B）は、上記回路中のバイアス給電回路を基板上に構成したものを示す平面図、（3）は、（2B）の断面図である。
【符号の説明】
101 電界効果型トランジスタ
102 ゲート端子
103 ドレイン端子
104 ソース端子
105 ゲートバイアス抵抗
106 入力整合回路
107 ドレイン電圧給電回路
108 出力整合回路
109 接地端子
110 入力端子
111 出力端子
112 入力側DCカット用キャパシタ
113 出力側DCカット用キャパシタ
114 入力整合用並列インダクタ
115 入力整合用並列キャパシタ
116 入力整合用直列インダクタ
117 出力整合用直列インダクタ
118 出力整合用並列キャパシタ
119 チョークインダクタ
120 バイパスキャパシタ
121 入力整合回路用バイアホール
122 出力整合回路用バイアホール
123 ドレイン電圧給電回路用バイアホール
124 GaAs基板
125 入力整合回路部
126 接地金属層
127 裏面接地金属層
128 高誘電体層
129 容量素子用第一配線金属層
130 上層配線金属層
131 下層配線金属層
132 層間絶縁膜
133 コンタクトホール
134 絶縁膜
135 引出し配線
136 ドレイン電圧端子
137 ゲート電圧端子
201 電界効果型トランジスタ
202 ゲート端子
203 ドレイン端子
204 ソース端子
205 ゲートバイアス抵抗
206 入力整合回路
207 ドレイン電圧給電回路
208 出力整合回路
209 接地端子
210 入力端子
211 出力端子
212 入力側DCカット用キャパシタ
213 出力側DCカット用キャパシタ
214 入力整合用並列インダクタ
215 入力整合用並列キャパシタ
216 入力整合用直列インダクタ
217 出力整合用直列インダクタ
218 出力整合用並列キャパシタ
219 チョークインダクタ
220 バイパスキャパシタ
221 入力整合回路用バイアホール
222 出力整合回路用バイアホール
223 ドレイン電圧給電回路用バイアホール
224 GaAs基板
225 入力整合回路部
226 接地金属層
227 裏面接地金属層
2281 第一の高誘電体層
2282 第二の高誘電体層
2291 容量素子用第一配線金属層
2292 容量素子用第二配線金属層
230 上層配線金属層
231 下層配線金属層
232 層間絶縁膜
233 コンタクトホール
234 絶縁膜
235 引出し配線
236 ドレイン電圧端子
237 ゲート電圧端子
301 電界効果型トランジスタ
302 ゲート端子
303 ドレイン端子
304 ソース端子
305 ゲートバイアス抵抗
306 入力整合回路
307 ドレイン電圧給電回路
308 出力整合回路
309 接地端子
310 入力端子
311 出力端子
312 入力側DCカット用キャパシタ
313 出力側DCカット用キャパシタ
314 入力整合用並列インダクタ
315 入力整合用並列キャパシタ
316 入力整合用直列インダクタ
317 出力整合用直列インダクタ
318 出力整合用並列キャパシタ
319 チョークインダクタ
320 バイパスキャパシタ
321 入力整合回路用バイアホール
322 出力整合回路用バイアホール
323 ドレイン電圧給電回路用バイアホール
324 GaAs基板
325 入力整合回路部
326 接地金属層
327 裏面接地金属層
328 高誘電体層
330 第一層配線金属層
331 第二層配線金属層
334 絶縁膜
336 ドレイン電圧端子
337 ゲート電圧端子
401 電界効果型トランジスタ
402 ゲート端子
403 ドレイン端子
404 ソース端子
405 ゲートバイアス抵抗
406 入力整合回路
407 ドレイン電圧給電回路
408 出力整合回路
409 接地端子
410 入力端子
411 出力端子
412 入力側DCカット用キャパシタ
413 出力側DCカット用キャパシタ
414 入力整合用並列インダクタ
415 入力整合用並列キャパシタ
416 入力整合用直列インダクタ
417 出力整合用直列インダクタ
418 出力整合用並列キャパシタ
419 チョークインダクタ
420 バイパスキャパシタ
421 入力整合回路用バイアホール
422 出力整合回路用バイアホール
423 ドレイン電圧給電回路用バイアホール
424 GaAs基板
425 入力整合回路部
426 接地金属層
427 裏面接地金属層
428 高誘電体層
430 第一層配線金属層
431 第二層配線金属層
432 層間絶縁膜
433 コンタクトホール
434 絶縁膜
435 引出し配線
436 ドレイン電圧端子
437 ゲート電圧端子
501 電界効果型トランジスタ
502 ゲート端子
503 ドレイン端子
504 ソース端子
505 ゲートバイアス抵抗
506 入力整合回路
508 出力整合回路
510 入力端子
511 出力端子
519 チョークインダクタ
520 バイパスキャパシタ
524 GaAs基板
526 接地金属層
527 裏面接地金属層
528 高誘電体層
529 配線金属層
534 絶縁膜
536 バイパスキャパシタ
537 ゲート電圧端子
538 ソース電圧端子
539 接地用バイアホール
540 チョークインダクタ
541 バイポーラトランジスタ
542 ベース端子
543 ベース電圧端子
544 エミツタ端子
545 エミツタ電圧端子
546 コレクタ端子
547 セルフバイアス抵抗
548 セルフバイアスバイパスキャパシタ
549 ドレイン電圧端子
550 コレクタ電圧端子
551 バイパスキャパシタ接地用端子
601 電界効果型トランジスタ
602 ゲート端子
603 ドレイン端子
604 ソース端子
605 ゲートバイアス抵抗
606 入力整合回路
608 出力整合回路
610 入力端子
611 出力端子
619 チョークインダクタ
620 バイパスキャパシタ
624 GaAs基板
626 接地金属層
627 裏面接地金属層
628 高誘電体層
629 容量素子用第一配線金属層
636 バイパスキャパシタ
637 ゲート電圧端子
1638 ソース電圧端子
639 接地用バイアホール
640 チョークインダクタ
641 パイポーラトランジスタ
642 ベース端子
643 ベース電圧端子
644 エミツタ端子
645 エミツタ電圧端子
646 コレクタ端子
647 セルフバイアス抵抗
648 セルフバイアスバイパスキャパシタ
649 ドレイン電圧端子
650 コレクタ電圧端子
651 バイパスキャパシタ接地用端子
701 電界効果型トランジスタ
702 ゲート端子
703 ドレイン端子
704 ソース端子
705 ゲートバイアス抵抗
706 入力整合回路
708 出力整合回路
710 入力端子
711 出力端子
719 チョークインダクタ
720 バイパスキャパシタ
724 GaAs基板
726 接地金属層
727 裏面接地金属層
7281 第一の高誘電体層
7282 第二の高誘電体層
7291 容量素子用第一配線金属層
7292 容量素子用第二配線金属層
736 バイパスキャパシタ
737 ゲート電圧端子
738 ソース電圧端子
739 接地用バイアホール
740 チョークインダクタ
741 パイポーラトランジスタ
742 ベース端子
743 ベース電圧端子
744 エミツタ端子
745 エミツタ電圧端子
746 コレクタ端子
747 セルフバイアス抵抗
748 セルフバイアスバイパスキャパシタ
749 ドレイン電圧端子
750 コレクタ電圧端子・
751 バイパスキャパシタ接地用端子
801 電界効果型トランジスタ
802 ゲート端子
803 ドレイン端子
804 ソース端子
805 ゲートバイアス抵抗
806 入力整合回路
807 ドレイン電圧給電回路
808 出力整合回路
809 接地端子
810 入力端子
811 出力端子
812 入力側DCカット用キサパシタ
813 出力側DCカット用キャパシタ
814 入力整合用並列インダクタ
815 入力整合用並列キャパシタ
816 入力整合用直列インダクタ
817 出力整合用直列インダクタ
818 出力整合用並列キャパシタ
819 チョークインダクタ
820 バイパスキャパシタ
821 入力整合回路用バイアホール
822 出力整合回路用バイアホール
823 ドレイン電圧給電回路用バイアホール
824 GaAs基板
825 ドレイン電圧端子
826 接地金属層
827 裏面接地金属層・
828 高誘電体層
829 MIMキャパシタ用上層配線金属
830 上層配線金属層
831 下層配線金属層
832 層間絶縁膜
833 コンタクトホール
834 絶縁膜
835 引出し配線
836 ドレイン電圧端子
837 ゲート電圧端子
【発明の属する技術分野】
本発明はバイアホールを備えた高周波受動回路および高周波増幅器の小型化を実現する技術に関する。
【０００２】
【従来の技術】
近年、世界各国で携帯電話や携帯情報端末のように、様々な移動体通信横器が実用化されている。例えば日本では携帯電話として９００ＭＨｚ、１．５ＧＨｚ帯のセルラと１．９ＧＨｚ帯のパーソナルハンディホンシステム（ＰＨＳ）、世界的にはＧＳＭそしてアメリカのＰＣＳの中でもＣＤＭＡが挙げられる。
今後、アナログ方式、ディジタル方式に次ぐ、第三世代の方式として、ＩＭＴ２０００が実用化される予定である。
【０００３】
移動体通信端末、特に携帯端末においては、端末の小型、軽量化が必須の流れであり、これに用いられる部品の小型化が重要となってくる。
部品の小型化の流れとして、携帯端末の高周波部品をＭＭＩＣ（Monolithic MicrowaveＩＣ）化することが強く望まれている。能動素子およびその整合回路、バイアス回路を同一基板上に集積化することで、整合回路、バイアス給電回路などを外付けのチップ部品で構成するハイブリッドＩＣに比べて小型化に有利である。
【０００４】
ＭＭＩＣ化した場合においても、回路素子を接地させることが必要であり、従来、接地を図るために用いられる方法として、半導体基板上からワイヤボンディングを行う方法と、バイアホールを用いる方法の２通りがある。ワイヤボンディングを用いる方法に比べてバイアホールを用いる方法は、高性能化、組立ての実装コスト低減の面で有効であり、そのため、ＭＭＩＣにおいては、バイアホールを用いる方法がよく用いられる。
【０００５】
以下、図８（１）、（２）では、バイアホールを備えた高周波受動回路および高周波増幅器の従来例を説明する。
図８（１）、（２）はそれぞれ従来のバイアホールを備えた高周波受動回路を含んだ高周波増幅器の回路図、バイアホールを備えた高周波受動回路のパターン図を示している。
【０００６】
図８（１）に示すように電界効果型トランジスタ（以下、ＦＥＴと略す。）８０１において、ゲート端子８０２には、ゲートバイアス抵抗８０５、入力整合回路８０６が接続され、ドレイン端子８０３には、ドレイン電圧給電回路８０７、出力整合回路８０８が接続され、ソース端子８０４は、接地端子８０９に接続されていて、ソース接地型の高周波増幅器を構成している。入力端子８１０と出力端子８１１は５０Ωインピーダンス系となっており、入力整合回路８０６、出力整合回路８０８は５０Ωに対して整合されている。
また、入力側、出力側にはそれぞれ入力側ＤＣカット用キャパシタ８１２、出力側ＤＣカット用キャパシタ８１３が挿入されている。
【０００７】
入力整合回路８０６は入力整合用並列インダクタ８１４、入力整合用並列キャパシタ８１５、入力整合用直列インダクタ８１６から構成され、入力整合用並列キャパシタ８１５は入力整合回路用バイアホール８２１により接地されている。出力整合回路８０８は出力整合用直列インダクタ８１７、出力整合用並列キャパシタ８１８から構成され、出力整合用並列キャパシタ８１８は出力整合回路用バイアホール８２２により接地されている。
ドレイン電圧給電回路８０７はチョークインダクタ８１９、バイパスキャパシタ８２０から構成され、バイパスキャパシタ８２０はドレイン電圧給電回路用バイアホール８２３により接地されている。
【０００８】
図８（２Ａ）、（２Ｂ）はバイアホールを備えた高周波受動回路のパターン図であり、それぞれ入力整合回路８０６とドレイン電圧給電回路８０７を示しており、図８（３）はその断面図（Ａ−Ａ’）を示している。以下では、入力整合回路８０６とドレイン電圧給電回路８０７の共通部分について、入力整合回路８０６を取り上げて説明する。
【０００９】
図８（２Ａ）において、上記で述べた入力整合回路８０６の構成素子は、半導体基板としてＧａＡｓ基板８２４上に形成される。入力整合用並列インダクタ８１４と入力整合用直列インダクタ８１６はスパイラル形状をした電極パターン、入力整合用並列キャパシタ８１５はＭＩＭ（Metal-Insulator-Metal）キャパシタパターンを用いる。
【００１０】
スパイラル状電極パターンは、図８（３）に示すようにＧａＡｓ基板８２４上にシリコンオキサイド（ＳｉＯ）などの絶縁膜８３４を介して形成される。即ち、スパイラル状電極パターンは、金／チタン蒸着などの下層配線金属層８３１と金メッキなどの上層配線金属層８３０がシリコンナイトライド（ＳｉＮ）などの層間絶縁膜８３２を介してコンタクトホール８３３により接続された構造である。
【００１１】
一方、ＭＩＭキャパシタは、前記下層配線金属層８３１から引き出された電極の先端上に、高誘電体層８２８として誘電率１００以上であるチタン酸ストロンチウム（SrTiO3：ＳＴＯ）を介して、上層配線金属８２９を金／チタン蒸着などにより形成した構造である。上層配線金属８２９から引き出された電極は図８−２に示すように、バイヤーホール上の接地金属層８２６と接続されている。
【００１２】
入力整合回路用バイアホール８２１は、ＧａＡｓ基板８２４の主面（回路素子が形成されている面）からエッチング形成する方法（以下、表面バイアホールと略する。）、あるいはＧａＡｓ基板８２４の反対主面からエッチング形成する方法（以下、裏面バイアホールと略する。）を適用して形成される。バイアホール８２１の内壁は、裏面接地金属８２９と導通した導電膜が形成され、接地金属層８２６を介してＭＩＭキャパシタ用上層配線金属８２９と電気的に接続されている。
【００１３】
次に、図８（２Ｂ）において、ドレイン電圧給電回路８０７の構成素子は、半導体基板としてＧａＡｓ基板８２４上に形成される。チョークインダクタ８１９はスパイラル状電極パターン、バイパスキャパシタ８２０はＭＩＭ（Metal-Insulator-Metal）キャパシタパターンを用いる。ドレイン電圧給電回路用バイアホール８２３は表面バイアホール、あるいは裏面バイアホールを適用して形成される。
【００１４】
なお、ドレイン電圧給電回路８０７の給電端子８２５は、スパイラル状電極パターンの下層配線金属層８３１から引出し配線８３５によりドレイン電圧端子８３６を引出すことで構成できる。
以上の構成において、高周波受動回路を構成する素子であるスパイラルインダクタ、ＭＩＭキャパシタ、バイアホールはＧａＡｓ基板上にそれぞれ個別に形成されるとともに、図８（２Ａ）、図８（２Ｂ）から看守できるように、２次元平面上異なった位置に配置されている。そして、それぞれの素子が配線で接続されおり、上記で述べた入力整合回路８０８とドレイン電圧給電回路８０７
を用いて高周波増幅器を構成している。
【００１５】
【発明が解決しようとする課題】
上記の如く、従来の高周波増幅器乃至は高周波受動回路は、入力整合回路806とドレイン電圧給電回路807を構成する素子であるスパイラルインダクタ、MIMキャパシタ、バイアホールがGaAs基板に対してそれぞれ個別に、2次元的に配置されているために、占有面積が大きくなり、高周波受動回路、および高周波増幅器の小型化を妨げるという問題がある。
【００１６】
本発明は上記問題点に鑑み、バイアホールを備えた高周波受動回路および高周波増幅器の小型化を実現可能にすることを目的とするものである。
【００１７】
【課題を解決するための手段】
上記問題点の解決手段としてバイアホールを備えた高周波受動回路および高周波増幅器の小型化を実現可能にするために、本発明のバイアホールを備えた高周波受動回路は、半導体基板の主面上に形成されたスパイラルインダクタと、半導体基板の主面から半導体基板を貫通しているバイアホールとを備え、上記バイアホールは、上記スパイラルインダクタに隣接して配されるとともに、当該バイアホールの内部の接地金属層上に高誘電率の誘電体層、配線金属層がその順に積層形成されて、接地金属層と配線金属層との間で容量素子を確保しており、上記スパイラルインダクタの一端がスパイラルインダクタの外部領域に引き出されて上記配線金属層と電気的に接続されており、
さらに、上記スパイラルインダクタは、上層配線金属層と下層配線金属層との２層構造をし、少なくとも一方の金属層が、スパイラル状に形成されると共に、両金属層がコンタクトホールを介して接続されて
いることを特徴としている。
【００１８】
また、本発明の高周波増幅器は、上記バイアホールを備えた高周波受動回路を、整合回路として、またはバイアス給電回路の高周波チョークとして構成することを特徴としている。
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板の主面上に形成されたスパイラルインダクタと、半導体基板の主面から半導体基板を貫通しているバイアホールとを備え、
上記バイアホールは、上記スパイラルインダクタに隣接して配されていると共に、当該バイアホールの内部の接地金属層上に第一の高誘電体層、第一の配線金属層、第二の高誘電体層、第二の配線金属層がこの順に形成され、上記接地金属層と第一の配線金属層との間で第一の容量素子を、上記第一の配線金属層と第二の配線金属層との間で第二の容量素子をそれぞれ構成し、
上記接地金属層と上記第二の配線金属層が電気的に接続されて、接地金属層と第一の配線金属層との間で、第一の容量素子と第二の容量素子の和の静電容量を確保しており、
更に、上記スパイラルインダクタの一端がスパイラルインダクタの外部領域に引き出されて上記第一の配線金属層と電気的に接続されていることを特徴としている。
【００１９】
また、本発明の高周波増幅器は、上記バイアホールを備えた高周波受動回路を、整合回路として、またはバイアス給電回路の高周波チョークとして構成することを特徴としている。
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通して形成されたバイアホールの、半導体基板の一方の主面側にある金属層が当該主面に沿って延長され、当該延長部分の上に高誘電体層を介してスパイラル状をした金属層からなるインダクタが形成されていることを特徴としている。ここで、上記金属層の延長部分は、その上方のスパイラル状インダクタと並行したスパイラル状に形成することができる。
【００２０】
また、本発明の高周波増幅器は、上記バイアホールを備えた高周波受動回路を、整合回路として、またはバイアス給電回路の高周波チョークとして構成することを特徴としている。
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールが形成され、当該バイアホールの、半導体基板の一方の主面上にある金属層を覆って高誘電体層が形成され、上記誘電体層上にスパイラル状金属層からなるインダクタが、上記金属層と一部が対向する状態で形成され、対向部分においてバイアホールとインダクタとの間に容量素子を確保していることを特徴としている。
【００２１】
また、本発明の高周波増幅器は、上記バイアホールを備えた高周波受動回路を整合回路として、またはバイアス給電回路の高周波チョークとして構成したことを特徴としている。
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板の反対側主面から半導体基板を貫通しているバイアホールを備え、
上記バイアホールの半導体基板の主面側の第一の金属層上に高誘電体層を有し、上記高誘電体層上に第二の金属層が形成され、第一の金属層と第二の金属層との間で容量素子を確保していることを特徴としている。
【００２２】
また、本発明の高周波増幅器は、上記高周波受動回路の第二の金属層が、電界効果型トランジスタのゲート接地回路のゲート端子に電気的に接続され、または、パイポーラトランジスタのベース接地回路のベース端子に電気的に接続され、または、上記抵抗素子の一端であって上記第二の金属層が電気的に接続されている端子が、電界効果型トランジスタのソース端子に電気的に接続されて、セルフバイアス回路を構成していることを特徴としている。
【００２３】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールを形成し、上記バイアホールの内部の接地金属層上に高誘電体層、配線金属層をこの順に積層して接地金属層と配線金属層との間で容量素子を確保していることを特徴としている。
また、本発明の高周波増幅器は、上記高周波受動回路の配線金属層が、電界効果型トランジスタのゲート接地回路のゲート端子に電気的に接続されているか、或は、上記高周波受動回路の配線金属層が、パイポーラトランジスタのベース接地回路のベース端子に電気的に接続されており、或は、上記高周波受動回路に抵抗素子が、その一方の端子に上記接地金属層を接続し、他方の端子に上記配線金属層を接続した状態で、配されており、その抵抗素子の一端であって上記配線金属層が電気的に接続されている端子が、電界効果型トランジスタのソース端子に電気的に接続されて、セルフバイアス回路を構成していることを特徴としている。
【００２４】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールが形成され、当該バイアホールの内部の接地金属層上に第一の高誘電体層、第一の配線金属層、第二の高誘電体層、第二の配線金属層をこの順に積層形成し、上記接地金属層と第一配線金属層との間で第一の容量素子を、上記第一の配線金属層と第二の配線金属層との間で第二の容量素子を夫々確保し、上記接地金属層と上記第二の配線金属層が電気的に接続されて、接地金属層と第一の配線金属層との間で、第一の容量素子と第二の容量素子の和の静電容量を確保していることを特徴としている。
【００２５】
また、本発明の高周波増幅器は、上記バイアホールを備えた高周波受動回路の第一の配線金属層が、電界効果型トランジスタのゲート接地回路のゲート端子に電気的に接続されているか、あるいは、第一の配線金属層が、パイポーラトランジスタのベース接地回路のベース端子に電気的に接続されている、または、上記高周波受動回路に抵抗素子を配して、上記抵抗素子の一方の端子に上記第二の配線金属層あるいは上記接地金属層が電気的に接続され、上記抵抗素子の他方の端子に上記第一の配線金属層が電気的に接続されているとともに、上記抵抗素子の上記第二の配線金属層と電気的に接続されている端子が、電界効果型トランジスタのソース端子に電気的に接続されて、セルフバイアス回路を構成していることを特徴としている。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態であるバイアホールを備えた高周波受動回路および高周波増幅器について、図面を参博しながら詳細に説明する。
（実施の形態1）
図1（1）〜（3）は本発明のバイアホールを備えた高周波受動回路および高周波増幅器の第1の実施の形態を説明するための図面である。
【００２７】
図1（1）は、本発明が適用される高周波受動回路および高周波増幅器の回路図である。この回路は、図8（1）に示した回路と基本的に同じであり、部品、部材を示す番号が異なるだけであるので、説明は省略する。
図1（2A）、（2B）は、本発明の第1の実施形態として、図1（1）中の入力整合回路部125とドレイン電圧給電回路107を基板上において実現する構造を示す平面図である。
【００２８】
図1（2A）は入力整合回路部125の平面図である。入力整合回路部125の構成素子である入力整合用並列インダクタ114はスパイラル状電極パターン、入力整合用並列キャパシタ115はMIMキャパシタを用い、GaAs基板124の主面から表面バイアホールを適用して形成される入力整合回路用バイアホール121内部に入力整合用並列キャパシタ115を形成している。
【００２９】
図1（3）の断面図を用いて、この構成を更に詳細に説明する。GaAs基板124の裏面には全面に亘って裏面接地金属層127が形成され、表面側の所望する部分にシリコンオキサイド（SiO）等の絶縁層134が形成されている。絶縁層134の存在しない表面部分にはエッチングによりバイヤホール121が形成されている。前記絶縁層134の上には、金メッキなどによりスパイラル状の下層配線金属層131が形成され、その上にシリコンナイトランド（SiN）等の層間絶縁膜132を介して、金／チタン蒸着などにより上層配線金属層130が形成されている。上層配線金属層130は、図1（2A）に示すように直線状をしている。この上層配線金属層130と下層配線金属層131とは、層間絶縁膜132を貫通して設けたコンタクトホール133により接続されていて、両者により等価的に入力整合用並列インダクタ114を構成している。
【００３０】
一方、前記バイヤホール121の内壁には、下層から接地金属層126、高誘電体層128、容量素子用第1配線金属層129の3層構造膜が形成されている。接地金属層126は、バイヤホール底面において裏面接地金属層127と接触しており、GaAs基板124表面側においてバイヤホール周縁近傍に広がっている。高誘電体層128は、例えば、誘電率100以上あるチタン酸ストロンチウム（SrTiO3：STO）が用いられている。容量素子用第1配線金属層129は、金／チタン蒸着などにより形成される。この容量素子用第1配線金属層129は、層間絶縁膜132上を引き出され、前記上層配線金属層130と一体接続されている。前記した接地金属層128、高誘電体層128、容量素子用第1配線金属層129の3層構造膜は、高誘電体層128の誘電率、2つの金属層126、129の対向面積、対向間隔によって定まる静電容量を持った入力整合用並列キャパシタ115を形成している。
【００３１】
図1（2B）に示すドレイン電圧給電回路107の構成も、基本的に図1（2A）に示した入力整合回路と同じである。異なっているところは、引出し配線135によりドレイン電圧端子136がスパイラルインダクタとドレイン電圧給電回路用バイアホール123の聞から引き出されている点だけである。従って、これ以上の説明は省略する。
【００３２】
上記の構成によれば、キャパシタがバイヤホールの中に組み込む形で構成されているので、従来のように各素子を別々に配置構成していたものに比べて、小型化に資するところ大である。
なお、高周波増幅器の能動素子として電界効果型トランジスタのみならず、バイポーラトランジスタ、MOSFETなどのデバイスでも良い。
【００３３】
また、本文では、高周波増幅器を取り上げているが、その他、ミキサ、VC
Oなどの広く高周波デバイスヘの適用が可能である。
（実施の形態2）
図2（1）〜（3）は第2の実施の形態を説明するための図面である。適用回路は、図1（1）と同じなので示さない。図2（2A）が入力整合回路、図2（2B）がドレイン電圧給電回路である。図2（3）は、それらの断面図である。
【００３４】
第2の実施形態が第1の実施形態と異なる点は、バイヤホール215内に形成する入力整合用並列キャパシタ215の静電容量を大きくした点である。即ち、バイヤホール215内壁に、下層から、接地金属層226、第一の高誘電体層2281、容量素子用第一配線金属層2291、第二の高誘電体層2282、容量素子用第二配線金属層2292の5層からなる積層膜を形成し、この積層膜の、GaAs基板上に延びた端縁一部において、第一の高誘電体層2281と第二の高誘電体層2282とを同じ誘電材料を用いて接続し、またその上から接地金属層226と容量素子用第二配線金属層2292とを金属材料で接続したものである。各金属膜、誘電体層材料は、第1の実施形態と同一材料が用いられる。
【００３５】
この構成であれば、接地金属層226と容量素子用第二配線金属層2292とが容量素子用第一配線金属層2291と対向することとなり、対向面積において、第1の実施形態のそれの2倍近いものになる。従って、誘電体層の誘電率が同じであれば、静電容量は第1の実施形態の2倍近い値となるのである。
それでいて全体の占有面積は第1の実施形態と変わらないので、小型化を拐なうことも無い。
【００３６】
（実施の形態3）
図3（1）〜（3）は第3の実施の形態を説明するための図である。
図3（1）は、第3の実施の形態が適用される高周波増幅器の回路図を示している。図からわかるように図8（1）の回路と同じである。従って、詳細な説明は省略する。
【００３７】
図3（2）は、第3の実施形態である高周波受動回路として、入力整合回路部325とドレイン電圧給電回路307の平面図である。図3（3）は、図3（2）の断面図である。
以下では、入力整合回路部325とドレイン電圧給電回路307のうち、入力整合回路部325を取り上げて説明する。
【００３８】
GaAs基板324上にシリコンオキサイド（SiO）などの絶縁膜334を介して、金／チタン蒸着などにより第一層配線金属層330を、平面視スパイラル状に形成し、この第一層配線金属層330に沿って、誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を用いて高誘電体層328を、平面視ほぼ同一形状に形成し、さらにこの高誘電体層328上に沿って、金メッキ、金／チタン蒸着などにより第二層配線金属層331を、平面視ほぼ同一形状に形成する。前記第一層配線金属層330のスパイラル中心側端部は、図3−3のように、バイヤホール上の接地金属層326と接続され、当該接地金属層326、バイヤホールを介して接地されている。
【００３９】
この構成であれば、第一層配線金属層330と第二層配線金属層331とが高誘電体層328を介して対向していることにより、入力整合用並列キャパシタ315が構成される。また、第二層配線金属層331がスパイラル状をした長尺体となっているので、高周波に対してインダクタ要素を持ち、入力整合用並列インダクタ314を構成する。従って、図3（2）、（3）の構成は、キャパシタの一端が接地され、他端がインダクタと接続された回路となり、等価的に図3（1）の入力整合回路部325、ドレイン電圧給電回路307を構成することができる。
【００４０】
（実施の形態4）
図4（1）〜（3）は第4の実施の形態を説明する図である。
図4（1）は本実施の形態が適用される高周波受動回路および高周波増幅器の回路図である。図4（1）を見れば明らかなように、図8（1）の回路と同じである。従って、説明は省略する。
【００４１】
図4（2A）、（2B）は、図4（1）の回路中、入力整合回路部425とドレイン電圧給電回路407を構成した回路パターンを示す平面図である。
図4（2A）は、入力整合回路部425の平面図であり、図4（2B）は、ドレイン電圧給電回路407の平面図であり、図4（3）は、それらの断面図である。以下では、入力整合回路部425とドレイン電圧給電回路407は共通部分が多いので、入力整合回路部425を代表例として取り上げて説明する。
【００４２】
入力整合回路用バイアホール421はスパイラルインダクタで構成される入力整合用並列インダクタ414の中央部付近の下方に配置されている。
入力整合回路用バイアホール421は、GaAs基板424の裏面から裏面バイアホールを適用して形成され、金メッキあるいは、金／チタン蒸着などにより形成されるバイアホール上の接地金属層426は、GaAs基板424の裏面接地金属層427と導通している。
【００４３】
接地金属層426上に、平面視においてそれとほぼ同一形状をした高誘電体層428、たとえば誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を形成し、この高誘電体層428上に下層配線金属429を金／チタン蒸着などにより形成する。前記接地金属層426、高誘電体層428、下層配線金属429によって形成されるMIMキャパシタによって、入力整合用並列キャパシタ415が構成される。
【００４４】
前記MIMキャパシタの周囲のGaAs基板424上には、シリコンオキサイド（SiO）などの層間絶縁膜432、絶縁膜434が形成され、その上に、金／チタン蒸着などによりスパイラル状をした上層配線430が形成されている。この上層配線430のスパイラル中央部は、コンタクトホール433により下層配線金属429と導通されていて、上層配線430と下層配線金属429とでスパイラルインダクタを形成している。
【００４５】
この構成によれば、第3の実施の形態と同様、キャパシタの一端が接地され、他端がインダクタと接続された回路となり、等価的に図4（1）の入力整合回路部425を構成することができる。
（実施の形態5）
図5（1）〜（3）は、第5の実施の形態を説明するための図面である。
【００４６】
図5（1）は、第5の実施の形態が適用される高周波増幅器の回路図を示している。
図5（1）は、ゲート接地型電界効果型トランジスタを用いた高周波増幅器の回路図である。電界効果型トランジスタ501のゲート端子502には、バイパスキャパシタ536とゲート電圧端子537が接続され、バイパスキャパシタ536は接地用バイアホール539により接地されている。ソース端子504には入力整合回路506と、チョークインダクタ540、そしてその端子にソース電圧端子538が接続され、ドレイン端子503には出力整合回路508とチョークインダクタ519、バイパスキャパシタ520が接続されている。入力端子510と出力端子511は50Ωインピーダンス系となっており、入力整合回路506、出力整合回路508は50Ωに対して整合されている。
【００４７】
入力整合回路506、出力整合回路508の回路については、第1、2、3、4の実施の形態で説明した構成を適用できる。
図5（2）は、ベース接地型バイポーラトランジスタを用いた高周波増幅器の回路図である。バイポーラトランジスタ541のベース端子542には、バイパスキャパシタ536とベース電圧端子543が接続され、バイパスキャパシタ536は接地用バイアホール539により接地されている。エミッタ端子544には入力整合回路506と、チョークインダクタ540、そしてその端子にエミッタ電圧端子545が接続され、コレタタ端子546には出力整合回路508とチョークインダクタ519、バイパスキャパシタ520が接続されている。入力端子510と出力端子511は50Ωインピーダンス系となっており、入力整合回路506、出力整合回路508は50Ωに対して整合されている。
【００４８】
入力整合回路506、出力整合回路508の回路については、第1、2、3、4の実施の形態で説明した構成を適用できる。
図5（3）はセルフバイアス方式のソース接地型電界効果型トランジスタを、用いた高周波増幅器の回路図である。電界効果型トランジスタ501のゲート端子502には、ゲートバイアス抵抗505、入力整合回路506が接続され、ソース端子504にはセルフバイアス抵抗547、セルフバイアスバイパスキヤパシタ548が接続され、接地用バイアホール538により接地されている。ドレイン端子503には出力整合回路508とチョークインダクタ519、バイパスキャパシタ520が接続されている。入力端子510と出力端子511は50Ωインピーダンス系となっており、入力整合回路506、出力整合回路508は50Ωに対して整合されている。
【００４９】
入力整合回路506、出力整合回路508の回路については、第1、2、3、4の実施の形態で説明した構成を適用できる。
図5（4）は、上記各回路中の、一端がバイヤホールを通じて接地されたキヤパシタを構成する回路パターンを示す断面図である。
上記図5（1）、（2）、（3）の接地用バイアホール539は、図5（2）に示すように、GaAs基板524の裏面から裏面バイアホールを適用して形成され、金メッキあるいは、金／チタン蒸着などにより形成されるバイアホールの接地金属層526はGaAs基板524の裏面接地金属層527と導通している。
【００５０】
接地金属層526上に高誘電体層528として誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を形成して、この高誘電体層528上に配線金属529を金／チタン蒸着などにより形成する。接地金属層526、高誘電体層528、配線金属529を用いて得られるMIMキャパシタによりバイパスキャパシタ536、セルフバイアスバイパスキャパシタ548が構成されている。
【００５１】
上記図5（1）、（2）の回路構成は、配線金属529をゲート端子502と電気的に接続することにより得られる。
また、上記図5（3）の回路構成は、セルフバイアス、抵抗547の一方の端子に配線金属529、そしてもう一方の端子に接地金属層526を電気的に接続することにより得られる。或は、高誘電体層528の周辺の絶縁層534を抵抗層とし、セルフバイアス抵抗547の代用とすることもできる。
【００５２】
この構成によれば、バイヤホールとキャパシタが基板上同一位置に形成されることとなり、小型化に資する。
（実施の形態6）
図6（1）、（2）は、第6の実施の形態を説明するための図面である。
図6（1）は、第6の実施の形態が適用される高周波増幅器の回路図を示している。図6（1）は、図5（2）と同一であり、図6（2）は、図5（3）と同一であるので、回路の説明は省略する。
【００５３】
入力整合回路606、出力整合回路608の回路については、本発明の第1、2、3、4の実施の形態で説明した回路（図1（1）、2（1）、3（1）、4（1））を適用できる。
図6（2）は第6の実施形態を示す断面図である。
上記図6（1）、（2）、（3）の接地用バイアホール638は、GaAs基板624の主面から表面バイアホールを適用して形成され、接地用バイアホール638内部にバイパスキャパシタ636、セルフバイアスバイパスキャパシタ648を形成している。接地金属層626は接地用バイアホール638の内部および上部の周辺部に、金メッキあるいは、金／チタン蒸着などにより形成され、GaAs基板624の裏面接地金属層627と導通している。接地金属層626上に高誘電体層628として誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を形成して、この高誘電体層628上に容量素子用第一配線金属層629を金／チタン蒸着などにより形成する。これにより接地金属層626、容量素子用第一配線金属層629、高誘電体層628により容量素子としてバイパスキャパシタ636、セルフバイアスバイパスキャパシタ648が形成される。
【００５４】
（実施の形態7）
図7（1）〜（3）は、第7の実施の形態を示す図である。本実施の形態が第6の実施の形態と異なるところは、キャパシタの容量を増大した点である。
これ以外の構成は、第6の実施の形態と同じであるので、説明を省略し、キャパシタの構成だけ説明する。図7（3）に示すように、接地用バイアホール738はGaAs基板724の主面から表面バイアホールを適用して形成され、内部にバイパスキャパシタを形成している。接地金属層726は接地用バイアホール738の内部、および上部の周辺部に金メッキあるいは、金／チタン蒸着などにより形成され、GaAs基板724の裏面接地金属層727と導通している。接地金属層726上に第一の高誘電体層7281として誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を形成して、この第一の高誘電体層7281上に容量素子用第一配線金属層7291を金／チタン蒸着などにより形成する。
【００５５】
さらに、容量素子用第一配線金属層7291上に第二の高誘電体層7282として誘電率100以上であるチタン酸ストロンチウム（SrTiO3：STO）を形成して、この第二の高誘電体層7282上に容量素子用第二配線金属層7292を金／チタン蒸着などにより形成する。接地金属層726と容量素子用第二配線金属層7292が電気的に接続されている。
【００５６】
これにより接地金属層726、容量素子用第一配線金属層7291、第一の高誘電体層7281により第一の容量素子、そして容量素子用第一配線金属層7291、容量素子用第二配線金属層7292、第二の高誘電体層7282により第二の容量素子が形成され、等価回路的には第一の容量素子と第二の容量素子が並列に接続された状態（容量値は第一の容量素子と第二の容量素子の和）で、バイパスキャパシタが形成されている。
【００５７】
【発明の効果】
以上説明したように、本発明のバイアホールを備えた高周波受動回路は、半導体基板の主面上に形成されたスパイラルインダクタと、半導体基板の主面から半導体基板を貫通しているバイアホールとを備え、上記バイアホールは、上記スパイラルインダクタに隣接して配されるとともに、当該バイアホールの内部の接地金属層上に高誘電率の誘電体層、配線金属層がその順に積層形成されて、接地金属層と配線金属層との間で容量素子を確保しており、上記スパイラルインダクタの一端がスパイラルインダクタの外部領域に引き出されて上記配線金属層と電気的に接続されてされており、さらに、上記スパイラルインダクタは、上層配線金属層と下層配線金属層との２層構造をし、少なくとも一方の金属層が、スパイラル状に形成されると共に、両金属層がコンタクトホールを介して接続されているものであるから、バイアホールの中にキャパシタを一体的に組み込むことができ、この結果、スパイラルインダクタ、キャパシタ、バイアホールが半導体基板に対して3次元的に配置されて、その占有面積が削減されることにより高周波受動回路、およびそれを主要素とした高周波増幅器の小型化を図ることができるという効果を有する。
【００５８】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板の主面上に形成されたスパイラルインダクタと、半導体基板の主面から半導体基板を貫通しているバイアホールとを備え、上記バイアホールは、上記スパイラルインダクタに隣接して配されていると共に、当該バイアホールの内部の接地金属層上に第一の高誘電体層、第一の配線金属層、第二の高誘電体層、第二の配線金属層がこの順に形成され、上記接地金属層と第一の配線金属層との間で第一の容量素子を、上記第一の配線金属層と第二の配線金属層との間で第二の容量素子をそれぞれ構成し、上記接地金属層と上記第二の配線金属層が電気的に接続されて、接地金属層と第一の配線金属層との間で、第一の容量素子と第二の容量素子の和の静電容量を確保しており、
更に、上記スパイラルインダクタの一端がスパイラルインダクタの外部領域に引き出されて上記第一の配線金属層と電気的に接続されているものであるから、上記と同様、スパイラルインダクタ、キャパシタ、バイアホールの3次元的な配置により、高周波受動回路、および高周波増幅器の小型化を図れるといった効果を有すると共に、静電容量を、占有面積を増大させることなく増大することができ、特に、高周波増幅器のバイアス給電回路のように大容量を必要とする回路の設計が容易になるといった効果を併せ持つ。
【００５９】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通して形成されたバイアホールの、半導体基板の一方の主面側にある金属層が当該主面に沿って延長され、当該延長部分の上に高誘電体層を介してスパイラル状をした金属層からなるインダクタが形成されているものであるから、バイアホールの、半導体基板の一方の主面側にある金属層の延長部分とスパイラル状をした金属層とが高誘電体層を介して対向することにより、静電容量を確保し、その上にスパイラルインダクタが配置されていることとなり、スパイラルインダクタ、キャパシタ、バイアホールの3次元的な配置が実現し、占有面積の低減に寄与し、高周波受動回路、および高周波増幅器の小型化を図ることができる。
【００６０】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールが形成され、当該バイアホールの、半導体基板の一方の主面上にある金属層を覆って高誘電体層が形成され、上記誘電体層上にスパイラル状金属層からなるインダクタが、上記金属層と一部が対向する状態で形成され、対向部分においてバイアホールとインダクタとの間に容量素子を確保しているものであるから、スパイラルインダクタ、キャパシタ、バイアホールが半導体基板内から上において3次元的に配置されることになり、占有面積の削減、高周波受動回路、および高周波増幅器の小型化に資するところ大である。
【００６１】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板の反対側主面から半導体基板を貫通してバイアホールを形成し、上記バイアホールの半導体基板の主面側の第一の金属層上に高誘電体層を有し、上記高誘電体層上に第二の金属層が形成され、第一の金属層と第二の金属層との間で容量素子を確保しているものであるから、キャパシタとバイアホールが半導体基板上で3次元的に配置されて、その占有面積が削減され、高周波受動回路、および高周波増幅器の小型化を図ることができる。
【００６２】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールを形成し、上記バイアホールの内部の接地金属層上に高誘電体層、配線金属層をこの順に積層して接地金属層と配線金属層との間で容量素子を確保しているものであるから、バイアホールの中にキャパシタを組み込むことができ、高周波受動回路およびそれを主たる要素として用いた高周波増幅器の一層の小型化に資するものである。
【００６３】
また、本発明のバイアホールを備えた高周波受動回路は、半導体基板を貫通してバイアホールが形成され、当該バイアホールの内部の接地金属層上に第一の高誘電体層、第一の配線金属層、第二の高誘電体層、第二の配線金属層をこの順に積層形成し、上記接地金属層と第一配線金属層との間で第一の容量素子を、上記第一の配線金属層と第二の配線金属層との間で第二の容量素子を夫々確保し、上記接地金属層と上記第二の配線金属層が電気的に接続されて、接地金属層と第一の配線金属層との間で、第一の容量素子と第二の容量素子の和の静電容量を確保しているものであるから、上記と同様高周波受動回路、高周波増幅器の小型化が実現すると共に、それでいて、更に、静電容量の大容量化も図れるといった効果が有る。
【図面の簡単な説明】
【図１】本発明の実施の形態1におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）は、本実施の形態の高周波受動回路が適用される高周波回路図、（2A）は、高周波受動回路の一例として整合回路を構成する電極パターンの平面図、（2B）は、高周波受動回路の他の一例としてバイアス給電回路を構成する電極パターンの平面図、（3）は、2A）の断面図である。
【図２】本発明の実施の形態2におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）は、本実施の形態の高周波受動回路が適用される高周波回路図、（2A）は、高周波受動回路の一例として整合回路を構成する電極パターンの平面図、（2B）は、高周波受動回路の他の一例としてバイアス給電回路を構成する電極パターンの平面図、（3）は、（2A）の断面図である。
【図３】本発明の実施の形態3におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）は、本実施の形態の高周波受動回路が適用される高周波回路図、（2）は、高周波受動回路の一例として整合回路を構成する電極パターンの平面図、（3）は、（2）の断面図である。
【図４】本発明の実施の形態4におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）は、本実施の形態の高周波受動回路が適用される高周波回路図、（2A）は、高周波受動回路の一例として整合回路を構成する電極パターンの平面図、（2B）は、高周波受動回路の他の一例としてバイアス給電回路を構成する電極パターンの平面図、（3）は、（2A）の断面図である。
【図５】本発明の実施の形態5におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）（2）（3）は、夫々高周波増幅回路の回路図、（4）は、上記各回路に適用される受動回路をGaAs基板に形成した状態を示す断面図である。
【図６】本発明の実施の形態6におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）（2）は、夫々高周波増幅回路の回路図、（3）は、上記各回路に適用される受動回路をGaAs基板に形成した状態を示す断面図である。
【図７】本発明の実施の形態7におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり、（1）（2）は、夫々高周波増幅回路の回路図、（3）は、上記各回路に適用される受動回路をGaAs基板に形成した状態を示す断面図である。
【図８】従来例におけるバイアホールを備えた高周波受動回路および高周波増幅器の説明図であり（1）は高周波回路図、（2A）は、同回路中の整合回路を基板上に構成したものを示す平面図、（2B）は、上記回路中のバイアス給電回路を基板上に構成したものを示す平面図、（3）は、（2B）の断面図である。
【符号の説明】
101 電界効果型トランジスタ
102 ゲート端子
103 ドレイン端子
104 ソース端子
105 ゲートバイアス抵抗
106 入力整合回路
107 ドレイン電圧給電回路
108 出力整合回路
109 接地端子
110 入力端子
111 出力端子
112 入力側DCカット用キャパシタ
113 出力側DCカット用キャパシタ
114 入力整合用並列インダクタ
115 入力整合用並列キャパシタ
116 入力整合用直列インダクタ
117 出力整合用直列インダクタ
118 出力整合用並列キャパシタ
119 チョークインダクタ
120 バイパスキャパシタ
121 入力整合回路用バイアホール
122 出力整合回路用バイアホール
123 ドレイン電圧給電回路用バイアホール
124 GaAs基板
125 入力整合回路部
126 接地金属層
127 裏面接地金属層
128 高誘電体層
129 容量素子用第一配線金属層
130 上層配線金属層
131 下層配線金属層
132 層間絶縁膜
133 コンタクトホール
134 絶縁膜
135 引出し配線
136 ドレイン電圧端子
137 ゲート電圧端子
201 電界効果型トランジスタ
202 ゲート端子
203 ドレイン端子
204 ソース端子
205 ゲートバイアス抵抗
206 入力整合回路
207 ドレイン電圧給電回路
208 出力整合回路
209 接地端子
210 入力端子
211 出力端子
212 入力側DCカット用キャパシタ
213 出力側DCカット用キャパシタ
214 入力整合用並列インダクタ
215 入力整合用並列キャパシタ
216 入力整合用直列インダクタ
217 出力整合用直列インダクタ
218 出力整合用並列キャパシタ
219 チョークインダクタ
220 バイパスキャパシタ
221 入力整合回路用バイアホール
222 出力整合回路用バイアホール
223 ドレイン電圧給電回路用バイアホール
224 GaAs基板
225 入力整合回路部
226 接地金属層
227 裏面接地金属層
2281 第一の高誘電体層
2282 第二の高誘電体層
2291 容量素子用第一配線金属層
2292 容量素子用第二配線金属層
230 上層配線金属層
231 下層配線金属層
232 層間絶縁膜
233 コンタクトホール
234 絶縁膜
235 引出し配線
236 ドレイン電圧端子
237 ゲート電圧端子
301 電界効果型トランジスタ
302 ゲート端子
303 ドレイン端子
304 ソース端子
305 ゲートバイアス抵抗
306 入力整合回路
307 ドレイン電圧給電回路
308 出力整合回路
309 接地端子
310 入力端子
311 出力端子
312 入力側DCカット用キャパシタ
313 出力側DCカット用キャパシタ
314 入力整合用並列インダクタ
315 入力整合用並列キャパシタ
316 入力整合用直列インダクタ
317 出力整合用直列インダクタ
318 出力整合用並列キャパシタ
319 チョークインダクタ
320 バイパスキャパシタ
321 入力整合回路用バイアホール
322 出力整合回路用バイアホール
323 ドレイン電圧給電回路用バイアホール
324 GaAs基板
325 入力整合回路部
326 接地金属層
327 裏面接地金属層
328 高誘電体層
330 第一層配線金属層
331 第二層配線金属層
334 絶縁膜
336 ドレイン電圧端子
337 ゲート電圧端子
401 電界効果型トランジスタ
402 ゲート端子
403 ドレイン端子
404 ソース端子
405 ゲートバイアス抵抗
406 入力整合回路
407 ドレイン電圧給電回路
408 出力整合回路
409 接地端子
410 入力端子
411 出力端子
412 入力側DCカット用キャパシタ
413 出力側DCカット用キャパシタ
414 入力整合用並列インダクタ
415 入力整合用並列キャパシタ
416 入力整合用直列インダクタ
417 出力整合用直列インダクタ
418 出力整合用並列キャパシタ
419 チョークインダクタ
420 バイパスキャパシタ
421 入力整合回路用バイアホール
422 出力整合回路用バイアホール
423 ドレイン電圧給電回路用バイアホール
424 GaAs基板
425 入力整合回路部
426 接地金属層
427 裏面接地金属層
428 高誘電体層
430 第一層配線金属層
431 第二層配線金属層
432 層間絶縁膜
433 コンタクトホール
434 絶縁膜
435 引出し配線
436 ドレイン電圧端子
437 ゲート電圧端子
501 電界効果型トランジスタ
502 ゲート端子
503 ドレイン端子
504 ソース端子
505 ゲートバイアス抵抗
506 入力整合回路
508 出力整合回路
510 入力端子
511 出力端子
519 チョークインダクタ
520 バイパスキャパシタ
524 GaAs基板
526 接地金属層
527 裏面接地金属層
528 高誘電体層
529 配線金属層
534 絶縁膜
536 バイパスキャパシタ
537 ゲート電圧端子
538 ソース電圧端子
539 接地用バイアホール
540 チョークインダクタ
541 バイポーラトランジスタ
542 ベース端子
543 ベース電圧端子
544 エミツタ端子
545 エミツタ電圧端子
546 コレクタ端子
547 セルフバイアス抵抗
548 セルフバイアスバイパスキャパシタ
549 ドレイン電圧端子
550 コレクタ電圧端子
551 バイパスキャパシタ接地用端子
601 電界効果型トランジスタ
602 ゲート端子
603 ドレイン端子
604 ソース端子
605 ゲートバイアス抵抗
606 入力整合回路
608 出力整合回路
610 入力端子
611 出力端子
619 チョークインダクタ
620 バイパスキャパシタ
624 GaAs基板
626 接地金属層
627 裏面接地金属層
628 高誘電体層
629 容量素子用第一配線金属層
636 バイパスキャパシタ
637 ゲート電圧端子
1638 ソース電圧端子
639 接地用バイアホール
640 チョークインダクタ
641 パイポーラトランジスタ
642 ベース端子
643 ベース電圧端子
644 エミツタ端子
645 エミツタ電圧端子
646 コレクタ端子
647 セルフバイアス抵抗
648 セルフバイアスバイパスキャパシタ
649 ドレイン電圧端子
650 コレクタ電圧端子
651 バイパスキャパシタ接地用端子
701 電界効果型トランジスタ
702 ゲート端子
703 ドレイン端子
704 ソース端子
705 ゲートバイアス抵抗
706 入力整合回路
708 出力整合回路
710 入力端子
711 出力端子
719 チョークインダクタ
720 バイパスキャパシタ
724 GaAs基板
726 接地金属層
727 裏面接地金属層
7281 第一の高誘電体層
7282 第二の高誘電体層
7291 容量素子用第一配線金属層
7292 容量素子用第二配線金属層
736 バイパスキャパシタ
737 ゲート電圧端子
738 ソース電圧端子
739 接地用バイアホール
740 チョークインダクタ
741 パイポーラトランジスタ
742 ベース端子
743 ベース電圧端子
744 エミツタ端子
745 エミツタ電圧端子
746 コレクタ端子
747 セルフバイアス抵抗
748 セルフバイアスバイパスキャパシタ
749 ドレイン電圧端子
750 コレクタ電圧端子・
751 バイパスキャパシタ接地用端子
801 電界効果型トランジスタ
802 ゲート端子
803 ドレイン端子
804 ソース端子
805 ゲートバイアス抵抗
806 入力整合回路
807 ドレイン電圧給電回路
808 出力整合回路
809 接地端子
810 入力端子
811 出力端子
812 入力側DCカット用キサパシタ
813 出力側DCカット用キャパシタ
814 入力整合用並列インダクタ
815 入力整合用並列キャパシタ
816 入力整合用直列インダクタ
817 出力整合用直列インダクタ
818 出力整合用並列キャパシタ
819 チョークインダクタ
820 バイパスキャパシタ
821 入力整合回路用バイアホール
822 出力整合回路用バイアホール
823 ドレイン電圧給電回路用バイアホール
824 GaAs基板
825 ドレイン電圧端子
826 接地金属層
827 裏面接地金属層・
828 高誘電体層
829 MIMキャパシタ用上層配線金属
830 上層配線金属層
831 下層配線金属層
832 層間絶縁膜
833 コンタクトホール
834 絶縁膜
835 引出し配線
836 ドレイン電圧端子
837 ゲート電圧端子
Claims (14)
- 半導体基板の主面上に形成されたスパイラルインダクタと、半導体基板の主面から半導体基板を貫通しているバイアホールとを備え、
上記バイアホールは、上記スパイラルインダクタの横に隣接して配されるとともに、当該バイアホールの内部の接地金属層上に高誘電率の誘電体層、配線金属層がその順に積層形成されて、接地金属層と配線金属層との間で容量素子を構成しており、
上記スパイラルインダクタの一端がスパイラルインダクタの外部領域に引き出されて上記配線金属層と電気的に接続されており、
さらに、上記スパイラルインダクタは、上層配線金属層と下層配線金属層との２層構造をし、少なくとも一方の金属層が、スパイラル状に形成されると共に、両金属層がコンタクトホールを介して接続されていることを特徴とするバイアホールを備えた高周波受動回路。 - 請求項１に記載のバイアホールを備えた高周波受動回路が整合回路若しくはバイアス給電回路の高周波チョークとして構成されていることを特徴とするバイアホールを備えた高周波増幅器。
- 半導体基板の主面上に形成されたスパイラルインダクタと、半導体基板の主面から半導体基板を貫通しているバイアホールとを備え、
上記バイアホールは、上記スパイラルインダクタに隣接して配されていると共に、当該バイアホールの内部の接地金属層上に高誘電率の第一の誘電体層、第一の配線金属層、高誘電率の第二の誘電体層、第二の配線金属層がこの順に形成され、上記接地金属層と第一の配線金属層との間で第一の容量素子を、
上記第一の配線金属層と第二の配線金属層との間で第二の容量素子をそれぞれ構成し、上記接地金属層と上記第二の配線金属層が電気的に接続されて、接地金属層と第一の配線金属層との間で、第一の容量素子と第二の容量素子の和の静電容量を確保しており、
更に、上記スパイラルインダクタの一端がスパイラルインダクタの外部領域に引き出されて上記第一の配線金属層と電気的に接続されていることを特徴とするバイアホールを備えた高周波受動回路。 - 上記スパイラルインダクタは、上層配線金属層と下層配線金属層との２層構造をし、少なくとも一方の金属層が、スパイラル状に形成されると共に、両金属層がコンタクトホールを介して接続されていることを特徴とする請求項３記載の高周波受動回路。
- 請求項３または４に記載のバイアホールを備えた高周波受動回路が、整合回路またはバイアス給電回路の高周波チョークとして構成されていることを特徴とするバイアホールを備えた高周波増幅器。
- 半導体基板を貫通して形成されたバイアホールの、半導体基板の一方の主面側にある金属層が当該主面に沿って延長され、当該延長部分の上に高誘電率の誘電体層を介してスパイラル状をした金属層からなるインダクタが形成されていることを特徴とするバイアホールを備えた高周波受動回路であって、上記金属層の延長部分は、その上方のスパイラル状インダクタと平行したスパイラル状をしていることを特徴とするバイアホールを備えた高周波受動回路。
- 請求項６に記載のバイアホールを備えた高周波受動回路が、整合回路またはバイアス給電回路の高周波チョークとして構成されていることを特徴とするバイアホールを備えた高周波増幅器。
- 半導体基板を貫通してバイアホールが形成され、当該バイアホールの、半導体基板の一方の主面上にある金属層を覆って高誘電率の誘電体層が形成され、上記誘電体層上にスパイラル状金属層からなるインダクタが、上記金属層と一部が対向する状態で形成され、対向部分においてバイアホールとインダクタとの間に容量素子を確保していることを特徴とするバイアホールを備えた高周波受動回路。
- 請求項８に記載のバイアホールを備えた高周波受動回路が、整合回路またはバイアス給電回路の高周波チョークとして構成されていることを特徴とするバイアホールを備えた高周波増幅器。
- 半導体基板を貫通してバイアホールが形成され、当該バイアホールの内部の接地金属層上に高誘電率の第一の誘電体層、第一の配線金属層、高誘電率の第二の誘電体層、第二の配線金属層をこの順に積層形成し、上記接地金属層と第一配線金属層との間で第一の容量素子を、上記第一の配線金属層と第二の配線金属層との間で第二の容量素子を夫々確保し、上記接地金属層と上記第二の配線金属層が電気的に接続され、接地金属層と第一の配線金属層との間で、第一の容量素子と第二の容量素子の和の静電容量を確保していることを特徴とするバイアホールを備えた高周波受動回路。
- 請求項１０に記載のバイアホールを備えた高周波受動回路に抵抗素子を配して、上記抵抗素子の一方の端子に上記第二の配線金属層あるいは上記接地金属層が電気的に接続され、上記抵抗素子の他方の端子に上記第一の配線金属層が電気的に接続されていることを特徴とするバイアホールを備えた高周波受動回路。
- 請求項１０に記載のバイアホールを備えた高周波受動回路において、第一の配線金属層が、電界効果型トランジスタのゲート接地回路のゲート端子に電気的に接続されていることを特徴とするバイアホールを備えた高周波増幅器。
- 請求項１１に記載のバイアホールを備えた高周波受動回路において、第一の配線金属層が、バイポーラトランジスタのベース接地回路のベース端子に電気的に接続されていることを特徴とするバイアホールを備えた高周波増幅器。
- 請求項１１に記載のバイアホールを備えた高周波受動回路において、上記抵抗素子の上記第二の配線金属層が電気的に接続されている端子が、電界効果型トランジスタのソース端子に電気的に接続されて、セルフバイアス回路を構成していることを特徴とするバイアホールを備えた高周波増幅器。
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| US8154105B2 (en) * | 2005-09-22 | 2012-04-10 | International Rectifier Corporation | Flip chip semiconductor device and process of its manufacture |
| JP2007149827A (ja) * | 2005-11-25 | 2007-06-14 | Fujitsu Ltd | 電子部品製造方法および電子部品 |
| US7391067B1 (en) * | 2006-01-25 | 2008-06-24 | Lockheed Martin Corporation | Hybrid microwave integrated circuit |
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| CN101473433B (zh) * | 2006-06-20 | 2011-12-07 | Nxp股份有限公司 | 功率放大器装置 |
| US8330265B2 (en) * | 2007-06-22 | 2012-12-11 | Cree, Inc. | RF transistor packages with internal stability network and methods of forming RF transistor packages with internal stability networks |
| US8076994B2 (en) * | 2007-06-22 | 2011-12-13 | Cree, Inc. | RF power transistor packages with internal harmonic frequency reduction and methods of forming RF power transistor packages with internal harmonic frequency reduction |
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| JP2009038203A (ja) * | 2007-08-01 | 2009-02-19 | Fujikura Ltd | 半導体装置 |
| KR100867150B1 (ko) * | 2007-09-28 | 2008-11-06 | 삼성전기주식회사 | 칩 캐패시터가 내장된 인쇄회로기판 및 칩 캐패시터의 내장방법 |
| US20090140383A1 (en) * | 2007-11-29 | 2009-06-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of creating spiral inductor having high q value |
| US9269485B2 (en) * | 2007-11-29 | 2016-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of creating spiral inductor having high Q value |
| EP2278657B1 (en) * | 2008-04-11 | 2013-08-14 | Mitsubishi Electric Corporation | Power divider |
| US8107254B2 (en) * | 2008-11-20 | 2012-01-31 | International Business Machines Corporation | Integrating capacitors into vias of printed circuit boards |
| US8242384B2 (en) | 2009-09-30 | 2012-08-14 | International Business Machines Corporation | Through hole-vias in multi-layer printed circuit boards |
| US8618629B2 (en) * | 2009-10-08 | 2013-12-31 | Qualcomm Incorporated | Apparatus and method for through silicon via impedance matching |
| US8432027B2 (en) * | 2009-11-11 | 2013-04-30 | International Business Machines Corporation | Integrated circuit die stacks with rotationally symmetric vias |
| US8315068B2 (en) | 2009-11-12 | 2012-11-20 | International Business Machines Corporation | Integrated circuit die stacks having initially identical dies personalized with fuses and methods of manufacturing the same |
| US8258619B2 (en) * | 2009-11-12 | 2012-09-04 | International Business Machines Corporation | Integrated circuit die stacks with translationally compatible vias |
| US8310841B2 (en) | 2009-11-12 | 2012-11-13 | International Business Machines Corporation | Integrated circuit die stacks having initially identical dies personalized with switches and methods of making the same |
| US9646947B2 (en) * | 2009-12-22 | 2017-05-09 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Integrated circuit with inductive bond wires |
| US9064712B2 (en) | 2010-08-12 | 2015-06-23 | Freescale Semiconductor Inc. | Monolithic microwave integrated circuit |
| US8232173B2 (en) * | 2010-11-01 | 2012-07-31 | International Business Machines Corporation | Structure and design structure for high-Q value inductor and method of manufacturing the same |
| US9041206B2 (en) * | 2013-03-12 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method |
| US10014843B2 (en) * | 2013-08-08 | 2018-07-03 | Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. | Multilayer electronic structures with embedded filters |
| US10063211B2 (en) * | 2016-02-03 | 2018-08-28 | Qualcomm Incorporated | Compact bypass and decoupling structure for millimeter-wave circuits |
| EP3482494A1 (en) * | 2016-07-05 | 2019-05-15 | Raytheon Company | Microwave monolithic integrated circuit (mmic) amplified having de-q'ing section with resistive via |
| US9899967B1 (en) | 2017-02-01 | 2018-02-20 | Infineon Technologies Ag | Embedded harmonic termination on high power RF transistor |
| US10535585B2 (en) * | 2017-08-23 | 2020-01-14 | Semiconductor Components Industries, Llc | Integrated passive device and fabrication method using a last through-substrate via |
| JP6536768B1 (ja) * | 2018-04-16 | 2019-07-03 | 株式会社村田製作所 | Ｅｓｄ保護素子 |
| US10707180B2 (en) * | 2018-04-23 | 2020-07-07 | Nxp Usa, Inc. | Impedance matching circuit for RF devices and method therefor |
| US10811370B2 (en) * | 2018-04-24 | 2020-10-20 | Cree, Inc. | Packaged electronic circuits having moisture protection encapsulation and methods of forming same |
| DE112020006465T5 (de) * | 2020-01-07 | 2022-10-27 | Mitsubishi Electric Corporation | Hochfrequenz-Halbleitervorrichtung |
| CN112466852A (zh) * | 2021-01-28 | 2021-03-09 | 成都市克莱微波科技有限公司 | 旁路电容的制造方法及旁路电容 |
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|---|---|---|---|---|
| JPS6334974A (ja) | 1986-07-29 | 1988-02-15 | Mitsubishi Electric Corp | 半導体装置 |
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