JP6536768B1 - Ｅｓｄ保護素子 - Google Patents

Ｅｓｄ保護素子 Download PDF

Info

Publication number
JP6536768B1
JP6536768B1 JP2019517456A JP2019517456A JP6536768B1 JP 6536768 B1 JP6536768 B1 JP 6536768B1 JP 2019517456 A JP2019517456 A JP 2019517456A JP 2019517456 A JP2019517456 A JP 2019517456A JP 6536768 B1 JP6536768 B1 JP 6536768B1
Authority
JP
Japan
Prior art keywords
conductor
inductor
terminal
inductor conductor
esd protection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019517456A
Other languages
English (en)
Other versions
JPWO2019202774A1 (ja
Inventor
紀行 植木
紀行 植木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority claimed from PCT/JP2018/045431 external-priority patent/WO2019202774A1/ja
Application granted granted Critical
Publication of JP6536768B1 publication Critical patent/JP6536768B1/ja
Publication of JPWO2019202774A1 publication Critical patent/JPWO2019202774A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/29—Terminals; Tapping arrangements for signal inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/40—Structural association with built-in electric component, e.g. fuse
    • H01F27/402—Association of measuring or protective means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05F—STATIC ELECTRICITY; NATURALLY-OCCURRING ELECTRICITY
    • H05F3/00—Carrying-off electrostatic charges
    • H05F3/04—Carrying-off electrostatic charges by means of spark gaps or other discharge devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/0086—Printed inductances on semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12035—Zener diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1206—Inductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

ＥＳＤ保護素子（１０）は、半導体基板（２０）、配線層（３０）、および、インダクタ導体（４０）を備える。半導体基板（２０）にはツェナーダイオードが形成されている。インダクタ導体（４０）は、配線層（３０）に形成されており、二次元スパイラル形状である。インダクタ導体（４０）は、外周端から内周端に向けて第１インダクタ導体（４１）と第２インダクタ導体（４２）とが順に連続し、第１インダクタ導体（４１）と第２インダクタ導体（４２）との接続部の付近に接続導体部（４１０）を有する。第２インダクタ導体（４２）の幅は、第１インダクタ導体（４１）の幅よりも小さい。

Description

本発明は、ツェナーダイオードとインダクタとを備えるＥＳＤ保護素子に関する。
従来、電子部品を静電気等のサージから保護することを目的として、ＥＳＤ保護素子、または、ＥＳＤ保護回路が実用化されている。
例えば、特許文献１には、ツェナーダイオードとインダクタとを用いたＥＳＤ保護機能付きインダクタが記載されている。特許文献１に示すＥＳＤ保護機能付きインダクタは、第１端子、第２端子、および、第３端子を有する。
インダクタは、第１端子と第２端子との間に接続されている。ツェナーダイオードは、第１端子と第２端子とを接続する接続ラインと、第３端子との間に接続されている。第１端子および第２端子を高周波信号の入出力端子とし、第３端子を接地電位に接続することによって、ローパスフィルタ機能とＥＳＤ保護機能とが実現されている。
構造的には、ツェナーダイオードは、半導体基板に形成されており、インダクタは、半導体基板の表面の配線層に形成されている。
国際公開２０１８／００８４２２
しかしながら、第１端子と第２端子との間に接続されているインダクタの巻回数が１より大きくなると、第３端子側への接続の仕方によっては、第１端子から見た反射特性（Ｓ１１特性）と、第２端子から見た反射特性（Ｓ２２特性）とが異なり、通過特性が悪化してしまう場合がある。
したがって、本発明の目的は、インダクタとツェナーダイオードとを備える構成において、第１端子から見た反射特性と第２端子から見た反射特性とが略同じになるＥＳＤ保護素子を提供することにある。
この発明のＥＳＤ保護素子は、基板、配線層、インダクタ導体、第１外部端子導体、第２外部端子導体、および、第３外部端子導体を備える。基板は、半導体領域を有し、半導体領域にサージ吸収素子が形成されている。配線層は、基板上に形成されている。インダクタ導体は、配線層に形成され、外周端と内周端とを有するスパイラル形状である。第１外部端子導体、第２外部端子導体、および、第３外部端子導体は、配線層上に形成されている。インダクタ導体は、外周端を含む外周側に配置された第１インダクタ導体と、内周端を含む内周側に配置された第２インダクタ導体と、第１インダクタ導体と第２インダクタ導体とを接続する接続導体部とを有する。インダクタ導体の外周端は、第１外部端子導体に接続されている。インダクタ導体の内周端は、第２外部端子導体に接続されている。さらに、インダクタ導体の接続導体部は、サージ吸収素子を介して、第３外部端子導体に接続されている。第２インダクタ導体の幅は、第１インダクタ導体の幅よりも小さい。
この構成では、第１インダクタ導体よりも中央開口が小さな第２インダクタ導体によるインダクタンスを、第１インダクタ導体の幅が第２インダクタ導体の幅と同じ場合よりも大きくできる。これにより、第１インダクタ導体による第１インダクタンスと第２インダクタ導体による第２インダクタンスとが略同じになる。
また、この発明のＥＳＤ保護素子では、次の構成であることが好ましい。基板は、第１端子導体及び第２端子導体が形成された、端子形成面を有する。第１端子導体はサージ吸収素子の第１端に接続され、第２端子導体はサージ吸収素子の第２端に接続されている。
この構成では、サージ吸収素子とインダクタ導体との接続、サージ吸収素子と第３外部端子導体との接続を、確実に行える。
また、この発明のＥＳＤ保護素子では、次の構成であることが好ましい。ＥＳＤ保護素子は、インダクタ導体の外周端と第１外部端子導体とを接続する第１層間接続導体と、インダクタ導体の内周端と第２外部端子導体とを接続する第２層間接続導体と、接続導体部と第１端子導体とを接続する第３層間接続導体と、第２端子導体と第３外部端子導体とを接続する第４層間接続導体と、を備える。
この構成では、それぞれに異なる層にある、サージ吸収素子と、インダクタ導体と、第１外部端子導体、第２外部端子導体、および、第３外部端子導体とが、確実に接続される。
また、この発明のＥＳＤ保護素子では、サージ吸収素子は、ツェナーダイオードを含むことが好ましい。
この構成では、サージ吸収素子を簡素な構成で確実に実現できる。
また、この発明のＥＳＤ保護素子では、接続導体部の幅は、第１インダクタ導体の幅よりも広いことが好ましい。
この構成では、第３層間接続導体の断面積を大きくできる。これにより、伝送損失が低減される。
また、この発明のＥＳＤ保護素子では、スパイラル形状は、角部を有する形状であってもよい。この場合、接続導体部は、角部に配置されていることが好ましい。
この構成では、スパイラルの途中位置に、接続導体部用のパッド部を設けなくても、断面積の大きな接続導体部が形成される。また、スパイラル形状が変形せず、特性の劣化が抑制される。
また、この発明のＥＳＤ保護素子では、スパイラル形状は、屈曲部または腕曲部を有する形状であってもよい。接続導体部は、屈曲部または腕曲部に配置されている。
この構成では、スパイラルの直線部の途中位置に、接続導体部用のパッド部を設けなくてもよく、断面積の大きな接続導体部が形成し易い。また、スパイラル形状が変形せず、特性の劣化が抑制される。
また、この発明のＥＳＤ保護素子では、インダクタ導体と基板の間に、複数の絶縁層が配置されていることが好ましい。
この構成では、サージ吸収素子ＴＶＳを含む基板とインダクタ導体との距離とを長くできる。これにより、インダクタ導体で発生する磁束に対する基板による悪影響が抑制される。
この発明によれば、インダクタとツェナーダイオードとを備える構成において、第１端子から見た反射特性と第２端子から見た反射特性とが略同じになる。
図１（Ａ）は、本発明の第１の実施形態に係るＥＳＤ保護素子１０の斜視図であり、（Ｂ）は、ＥＳＤ保護素子の導体パターンの概略構成を示す図である。 図２は、本発明の第１の実施形態に係るＥＳＤ保護素子１０の側面断面図である。 図３（Ａ）、図３（Ｂ）、図３（Ｃ）は、それぞれに本発明の第１の実施形態に係るＥＳＤ保護素子１０の分解平面図の一部を示す図である。 図４（Ａ）、図４（Ｂ）、図４（Ｃ）は、それぞれに本発明の第１の実施形態に係るＥＳＤ保護素子１０の分解平面図の一部を示す図である。 図５は、本発明の第１の実施形態に係るＥＳＤ保護素子１０の等価回路図である。 図６は、本発明の第１の実施形態に係るインダクタ導体４０の斜視図である。 図７は、本発明の第１の実施形態に係るインダクタ導体４０の平面図である。 図８（Ａ）は、本発明の第１の実施形態に係る半導体基板２０の部分平面図であり、図８（Ｂ）は、半導体基板２０の部分断面図であり、図８（Ｃ）は、半導体基板２０の等価回路図である。 図９は、本発明の第２の実施形態に係るＥＳＤ保護素子のインダクタ導体４０Ａの形状を示す平面図である。 図１０は、本発明の第３の実施形態に係るＥＳＤ保護素子のインダクタ導体４０Ｂの形状を示す平面図である。 図１１は、本発明の第４の実施形態に係るＥＳＤ保護素子１０Ｃの断面図である。 図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）は、それぞれ半導体基板の派生例を示す図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、便宜上実施形態を分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
本発明の第１の実施形態に係るＥＳＤ保護素子について、図を参照して説明する。図１（Ａ）は、本発明の第１の実施形態に係るＥＳＤ保護素子の斜視図であり、図１（Ｂ）は、ＥＳＤ保護素子の導体パターンの概略構成を示す図である。図２は、本発明の第１の実施形態に係るＥＳＤ保護素子の側面断面図である。図３（Ａ）、図３（Ｂ）、図３（Ｃ）、図４（Ａ）、図４（Ｂ）、図４（Ｃ）は、それぞれ本発明の第１の実施形態に係るＥＳＤ保護素子の分解平面図の一部を示す図である。図５は、本発明の第１の実施形態に係るＥＳＤ保護素子の等価回路図である。図２に示す側断面は、図３（Ａ）、図３（Ｂ）、図３（Ｃ）、図４（Ａ）、図４（Ｂ）、図４（Ｃ）に示すＡ−Ａ’断面を示している。
（回路構成）
まず、図５を用いて、ＥＳＤ保護素子１０の回路構成について説明する。図５に示すように、ＥＳＤ保護素子１０は、インダクタＬ１、インダクタＬ２、および、サージ吸収素子ＴＶＳ（Ｔｒａｎｓｉｅｎｔ Ｖｏｌｔａｇｅ Ｓｕｐｐｒｅｓｓｏｒ）を備える。ツェナーダイオードは、サージ吸収素子ＴＶＳに含まれている。ＥＳＤ保護素子１０は、第１外部接続端子Ｐ１、第２外部接続端子Ｐ２、および、第３外部接続端子Ｐ３を備える。
インダクタＬ１とインダクタＬ２とは、接続されている。このインダクタＬ１とインダクタＬ２との接続部は、後述する接続導体部４１０が配置される部分に相当する。インダクタＬ１とインダクタＬ２とは、第１外部接続端子Ｐ１から第２外部接続端子Ｐ２に向けて、この順で直列接続されている。言い換えれば、インダクタＬ１の一方端は、第１外部接続端子Ｐ１に接続され、インダクタＬ１の他方端は、接続部を介して、インダクタＬ２の一方端に接続されている。インダクタＬ２の他方端は、第２外部接続端子Ｐ２に接続されている。
インダクタＬ１とインダクタＬ２とが接続する部分は、サージ吸収素子ＴＶＳを介して、第３外部接続端子Ｐ３に接続されている。第３外部接続端子Ｐ３は、例えば、接地電位に接続される。
この構成によって、ＥＳＤ保護素子１０は、第１外部接続端子Ｐ１と第２外部接続端子Ｐ２とを高周波信号の入出力端子とし、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護機能と、ローパスフィルタ（低域通過フィルタ）機能とを実現する。この際、インダクタＬ１とインダクタＬ２とは、電磁界結合している。これにより、インダクタＬ１、および、インダクタＬ２の形状を小さくしながら、所望の特性を得ることができる。
（構造）
図１（Ａ）、図１（Ｂ）、図２、図３（Ａ）、図３（Ｂ）、図３（Ｃ）、図４（Ａ）、図４（Ｂ）、図４（Ｃ）に示すように、構造としては、ＥＳＤ保護素子１０は、半導体基板２０、および、配線層３０を備える。
半導体基板２０は、半導体領域を有する基板である。半導体領域には、上述のサージ吸収素子ＴＶＳが形成されている。本実施形態においては、半導体領域は、半導体基板２０の全体に形成されているが、半導体領域は、半導体基板の少なくとも一部に形成されるものであればよい。半導体基板２０は、Ｘ方向およびＹ方向に平行な端子形成面２０１（すなわち、半導体基板表面）と半導体基板裏面２０２とを有する。端子形成面２０１と半導体基板裏面２０２とは、Ｚ方向に所定の距離で離間している。このＺ方向の距離が、半導体基板２０の厚みに対応する。
半導体基板２０は、第１端子導体２６１と第２端子導体２６２とを備える。すなわち、第１端子導体２６１および第２端子導体２６２は、半導体基板２０の端子形成面２０１に形成されている。半導体基板２０の具体的な内部構造は後述するが、半導体基板２０の内部には、第１端子導体２６１と第２端子導体２６２とに電気的に接続されるツェナーダイオードが形成されている。
配線層３０は、半導体基板２０上に形成されている。すなわち、配線層３０は、半導体基板２０の端子形成面２０１上に形成されている。配線層３０は、絶縁層３０１、絶縁層３０２、絶縁層３０３を備える。絶縁層３０１、絶縁層３０２、絶縁層３０３は、端子形成面２０１からこの順で形成されている。
配線層３０は、インダクタ導体４０、配線導体５０、層間接続導体６１、層間接続導体６２、層間接続導体７１、層間接続導体７２、層間接続導体７３、配線導体８１、配線導体８２、および、配線導体８３を備える。
インダクタ導体４０は、スパイラル形状の導体パターンである。より具体的には、インダクタ導体４０は、半導体基板２０を平面視して（Ｘ方向およびＹ方向に直交する方向（Ｚ方向に平行な方向）に視て）、スパイラル形状である。なお、本実施形態では、インダクタ導体４０が二次元のスパイラル形状である例について示すが、インダクタ導体４０は、三次元のスパイラル形状であってもよい。すなわち、例えば、インダクタ導体４０が複数層に分かれて形成されており、インダクタ導体４０の分かれた各部分が、層間接続導体により互いに接続されるような構成であってもよい。
インダクタ導体４０は、第１インダクタ導体４１、第２インダクタ導体４２、および、接続導体部４１０を備える。第１インダクタ導体４１と第２インダクタ導体４２とは、直列に接続されている。この際、第１インダクタ導体４１は、第２インダクタ導体４２の外周側に配置されている。接続導体部４１０は、第１インダクタ導体４１と第２インダクタ導体４２との接続部に配置されている。言い換えれば、接続導体部４１０は、第１インダクタ導体４１と第２インダクタ導体４２とを接続している。なお、インダクタ導体４０の具体的な形状は、後述する。
インダクタ導体４０は、絶縁層３０１と絶縁層３０２との境界面に形成されている。
配線導体５０は、略矩形であり、絶縁層３０１と絶縁層３０２との境界面に形成されている。すなわち、配線導体５０は、インダクタ導体４０と同一面に形成されている。配線導体５０は、半導体基板２０の平面視において、インダクタ導体４０の開口である中央開口Ａ４０の内部に配置されている。配線導体５０は、半導体基板２０の平面視において、中央開口Ａ４０の略中央に配置されており、インダクタ導体４０とは離間して形成されている。
層間接続導体６１、および、層間接続導体６２は、絶縁層３０１を厚み方向（Ｚ方向）に貫通する棒状の導体（ビア導体）である。層間接続導体６１は、接続導体部４１０と第１端子導体２６１とを接続している。層間接続導体６２は、配線導体５０と第２端子導体２６２とを接続している。
配線導体８１、配線導体８２、および、配線導体８３は、絶縁層３０２と絶縁層３０３との境界面に形成されている。配線導体８１、配線導体８３、および、配線導体８２は、Ｘ方向にこの順で配置されている。配線導体８１と配線導体８３との間、配線導体８３と配線導体８２との間は、図４に示すとおり、Ｘ方向において離間している。
層間接続導体７１、層間接続導体７２、および、層間接続導体７３は、絶縁層３０２を厚み方向（Ｚ方向）に貫通する棒状の導体である。層間接続導体７１は、第１インダクタ導体４１の第１端部４１１（インダクタ導体４０の外周端に対応する。）と、配線導体８１とを接続している。層間接続導体７２は、第２インダクタ導体４２の第２端部４２２（インダクタ導体４０の内周端に対応する。）と、配線導体８２とを接続している。層間接続導体７３は、配線導体５０と配線導体８３とを接続している。
絶縁層３０３には、開口部８１２、開口部８２２、および、開口部８３２が設けられている。開口部８１２は、半導体基板２０の平面視において、配線導体８１の一部に重なっており、この開口部８１２には、金属メッキ８１１が形成されている。開口部８２２は、半導体基板２０の平面視において、配線導体８２の一部に重なっており、この開口部８２２には、金属メッキ８２１が形成されている。開口部８３２は、半導体基板２０の平面視において、配線導体８３の一部に重なっており、この開口部８３２には、金属メッキ８３１が形成されている。金属メッキ８１１、金属メッキ８２１、金属メッキ８３１は、例えば、Ｎｉ／Ａｕメッキである。金属メッキ８１１の部分が、第１外部接続端子Ｐ１に対応し、金属メッキ８２１の部分が、第２外部接続端子Ｐ２に対応し、金属メッキ８３１の部分が、第３外部接続端子Ｐ３に対応する。
このような構成において、図６、図７に示すように、インダクタ導体４０は、次に示す構成を備える。
上述のように、インダクタ導体４０は、半導体基板２０の平面視において、スパイラル形状であり、第１インダクタ導体４１、第２インダクタ導体４２、および、接続導体部４１０を備える。
第１インダクタ導体４１と第２インダクタ導体４２とは、スパイラル形状の外周端（インダクタ導体４０の外周端）側から、スパイラル形状の内周端（インダクタ導体４０の内周端）側に向けて、この順で直列に接続されている。言い換えれば、第１インダクタ導体４１は、第２インダクタ導体４２の外周側に配置されている。また言い換えれば、インダクタ導体４０の外周部が第１インダクタ導体４１であり、インダクタ導体４０の内周部が第２インダクタ導体４２である。
第１インダクタ導体４１は、延びる方向の一方端に第１端部４１１を有し、延びる方向の他方端に第２端部４１２を有する。第２インダクタ導体４２は、延びる方向の一方端に第１端部４２１を有し、延びる方向の他方端に第２端部４２２を有する。第１インダクタ導体４１の第１端部４１１は、インダクタ導体４０の外周端に対応する。第２インダクタ導体４２の第２端部４２２は、インダクタ導体４０の内周端に対応する。
第１インダクタ導体４１の第２端部４１２と、第２インダクタ導体４２の第１端部４２１とは、接続導体部４１０を介して接続されている。言い換えれば、接続導体部４１０は、第１インダクタ導体４１の第２端部４１２と第２インダクタ導体４２の第１端部４２１との接続部に配置されている。
第２インダクタ導体の幅Ｗ４２は、第１インダクタ導体４１の幅Ｗ４１よりも小さい（Ｗ４２＜Ｗ４１）。言い換えれば、第１インダクタ導体の幅Ｗ４１は、第２インダクタ導体４２の幅Ｗ４２よりも大きい（Ｗ４１＞Ｗ４２）。
この構成によって、第１インダクタ導体４１のインダクタンス（インダクタＬ１のインダクタンス）と、第２インダクタ導体４２のインダクタンス（インダクタＬ２のインダクタンス）とを、略同じにできる。
これは、次の理由による。
本願構成のように、第２インダクタ導体４２の外周側に、第１インダクタ導体４１が配置される構成では、第１インダクタ導体４１の開口が第２インダクタ導体４２の開口より広くなる。この場合、第１インダクタ導体４１の幅と第２インダクタ導体４２の幅とが同じであると、第１インダクタ導体４１のインダクタンス（インダクタＬ１のインダクタンス）は、第２インダクタ導体４２のインダクタンス（インダクタＬ２のインダクタンス）よりも大きくなる。
しかしながら、本願構成では、第２インダクタ導体の幅Ｗ４２が第１インダクタ導体４１の幅Ｗ４１よりも小さい（第１インダクタ導体の幅Ｗ４１が第２インダクタ導体４２の幅Ｗ４２よりも大きい）ので、第１インダクタ導体４１のインダクタンス（インダクタＬ１のインダクタンス）を小さくできる。これにより、第１インダクタ導体４１のインダクタンス（インダクタＬ１のインダクタンス）と、第２インダクタ導体４２のインダクタンス（インダクタＬ２のインダクタンス）とを、近づけることができ、略同じにできる。
このように、インダクタＬ１のインダクタンスとインダクタＬ２のインダクタンスとが近づく（略同じになる）ことによって、第１外部接続端子Ｐ１からＥＳＤ保護素子１０を視た第１インピーダンスと、第２外部接続端子Ｐ２からＥＳＤ保護素子１０を視た第２インピーダンスとを近づけ、略同じ（例えば、５０Ω）にすることができる。これにより、ＥＳＤ保護素子１０を介して、第１外部接続端子Ｐ１および第２外部接続端子Ｐ２に接続される他の回路部品（例えば、アンテナとＲＦモジュール）に対してインピーダンスが整合する。このため、通過特性の悪化を抑制できる。
なお、第２インダクタ導体の幅Ｗ４２、第１インダクタ導体４１の幅Ｗ４１は、例えば、次に示すように決定する。まず、それぞれに第２インダクタ導体の幅Ｗ４２と第１インダクタ導体４１の幅Ｗ４１とを同じにして、第１インダクタ導体４１および第２インダクタ導体４２の形状（長さ、中央開口Ａ４０の面積）を決定する。この後、第２インダクタ導体の幅Ｗ４２を小さくし、第１インダクタ導体４１の幅Ｗ４１を大きくする。これにより、インダクタＬ２とインダクタＬ１として所望のインダクタンスを実現しながら、インダクタＬ２のインダクタンスとインダクタＬ１のインダクタンスとを略同じにする。
更に、本実施形態の構成では、第２インダクタ導体の幅Ｗ４２を小さくすることによって、第１インダクタ導体４１の幅と第２インダクタ導体４２の幅とが同じ構成よりも、中央開口Ａ４０の面積を大きくできる。したがって、中央開口Ａ４０の小面積化によるインダクタンスの低下を抑制でき、インダクタＬ１とインダクタＬ２との結合係数の低下を抑制できる。
また、本実施形態の構成では、第１インダクタ導体４１の幅と第２インダクタ導体４２の幅とが同じ構成に対して、第１インダクタ導体の幅Ｗ４１より第２インダクタ導体の幅Ｗ４２を小さくすることによって、平面面積を小さくできる。これにより、ＥＳＤ保護素子１０を小型に実現できる。
さらに、本実施形態の構成では、接続導体部４１０の幅Ｗ４１０は、第１インダクタ導体４１の幅Ｗ４１よりも大きい。この構成によって、層間接続導体６１の断面積を大きくできる。これにより、層間接続導体６１による抵抗を低減でき、伝送損失が抑制される。また、ＥＳＤ保護素子の層間接続導体はサージ電流を流すものであるため、一般的に、太い（断面積が大きい）方が好ましいが、本実施形態の構成により、層間接続導体６１の太さを確保できる。
また、本実施形態の構成では、接続導体部４１０は、第１インダクタ導体４１と第２インダクタ導体４２との接続部に配置されている。これにより、接続導体部４１０の幅Ｗ４１０が大きくても、第１インダクタ導体４１と第２インダクタ導体４２との特性に悪影響を与えない。したがって、優れた特性のインダクタＬ１およびインダクタＬ２を実現できる。
さらに、本実施形態の構成では、接続導体部４１０は、スパイラル形状からなるインダクタ導体４０の角部Ｃ４１２に配置されている。これにより、接続導体部４１０の幅Ｗ４１０が大きくても、インダクタ導体４０の直線部に設ける場合のように中央開口Ａ４０の面積が小さくなることを抑制できる。これにより、インダクタＬ１およびインダクタＬ２を貫く磁束が乱れることを抑制できる。したがって、インダクタＬ１およびインダクタＬ２の結合係数の低下、インダクタンスの低下、Ｑ値の劣化を抑制できる。この結果、さらに優れた特性のインダクタＬ１およびインダクタＬ２を実現できる。
また、この構成では、スパイラル形状の角部がＲ面取りされた形状である。ここで、Ｒ面取りとは、角部が直角にならないよう（急な角度で屈曲しないよう）、角部を構成することをいう。より具体的には、例えば、角部を直角に曲げるのではなく、滑らかに曲げるようにしたり、複数回の屈曲により９０度曲げるようにしたりすることをいう。これにより、角部の電界集中による損失が抑制できる。したがって、より優れた特性のＥＳＤ保護素子を実現できる。
なお、上述の説明において、第１インダクタ導体４１の幅Ｗ４１は、延びる方向において全てが同じである必要は無い。同様に、第２インダクタ導体４２の幅Ｗ４２は、延びる方向において全てが同じである必要は無い。したがって、例えば、第２インダクタ導体４２における特性に大きく寄与する部分の幅を幅Ｗ４２とし、第１インダクタ導体４１における特性に大きく寄与する部分の幅を幅Ｗ４１として、幅Ｗ４２が幅Ｗ４１よりも小さい条件を満たせばよい。または、例えば、第２インダクタ導体４２の平均の幅を幅Ｗ４２とし、第１インダクタ導体４１の平均の幅を幅Ｗ４１として、幅Ｗ４２が幅Ｗ４１よりも小さい条件を満たせばよい。
なお、半導体基板２０は、次に示す構造を有する。図８（Ａ）は、本発明の第１の実施形態に係る半導体基板の部分平面図であり、図８（Ｂ）は、半導体基板の部分断面図であり、図８（Ｃ）は、半導体基板の等価回路図である。半導体基板２０は、本発明の「基板」に対応する。
上述のように、半導体基板２０は、Ｘ方向およびＹ方向に平行な端子形成面２０１と半導体基板裏面２０２とを有する。半導体基板２０は、第１端子導体２６１と第２端子導体２６２とを備える。第１端子導体２６１および第２端子導体２６２は、端子形成面２０１に形成されている。
半導体基板２０は、Ｐｓｕｂ層２１、Ｎエピ層２２、Ｎエピ層２３、パッシベーション層２１１を備える。また、半導体基板２０は、ＮＢＬ２２１、ＮＢＬ２２２、Ｐ型ドーピング部２３１、Ｐ型ドーピング部２３２、Ｎ型ドーピング部２４１、Ｎ型ドーピング部２４２、トレンチ２５１、トレンチ２５２、トレンチ２５３、および、トレンチ２５４を備える。半導体基板２０は、既知の半導体形成プロセスによって形成されている。
Ｎエピ層２２はＰｓｕｂ層２１の表面（半導体基板裏面２０２と反対側の面）に形成されており、Ｎエピ層２３は、Ｎエピ層２２の表面（Ｐｓｕｂ層２１に当接あるいは対向する面と反対側の面）に形成されている。Ｎエピ層２３とＮエピ層２２とは、Ｎ型不純物のドーピング量が異なる。パッシベーション層２１１は、絶縁層であり、Ｎエピ層２３の表面（Ｎエピ層２２に当接あるいは対向する面と反対側の面）に形成されている。
ＮＢＬ２２１は、所謂、Ｎ型埋め込み層であり、Ｎエピ層２２に形成されている。
Ｐ型ドーピング部２３１、および、Ｎ型ドーピング部２４１は、Ｎエピ層２３に形成されている。Ｐ型ドーピング部２３１、および、Ｎ型ドーピング部２４１は、Ｎエピ層２３の表面から所定の深さで形成されている。
半導体基板２０の平面視において、Ｐ型ドーピング部２３１とＮ型ドーピング部２４１とは、離間している。半導体基板２０の平面視において、Ｐ型ドーピング部２３１とＮＢＬ２２１とは重なっている。この際、ＮＢＬ２２１の面積は、Ｐ型ドーピング部２３１の面積よりも大きい。
トレンチ２５１およびトレンチ２５２は、絶縁体からなり、半導体基板２０の厚み方向においてＮエピ層２３およびＮエピ層２２を貫通し、Ｐｓｕｂ層２１における所定の深さまで達する。
トレンチ２５１は、半導体基板２０の平面視において、Ｐ型ドーピング部２３１とＮＢＬ２２１との周囲を囲む形状である。
トレンチ２５２は、半導体基板２０の平面視において、Ｎ型ドーピング部２４１の周囲を囲む形状である。
図８（Ｂ）に示すように、第１端子導体２６１は、一部がパッシベーション層２１１の表面に形成されている。半導体基板２０の平面視において、第１端子導体２６１は、少なくとも一部がＰ型ドーピング部２３１およびＮ型ドーピング部２４１に重なっている。また、第１端子導体２６１は、パッシベーション層２１１の開口を介して、Ｐ型ドーピング部２３１およびＮ型ドーピング部２４１に接続している。
なお、詳細には図示していないが、第２端子導体２６２の下側にも、上述の第１端子導体２６１の下側と同様の構造で、ＮＢＬ２２２、Ｐ型ドーピング部２３２、Ｎ型ドーピング部２４２、トレンチ２５３、および、トレンチ２５４が形成されている。
この構成によって、半導体基板２０は、図８（Ｃ）に示すような回路構成を実現する。半導体基板２０は、端子Ｐｔ１、端子Ｐｔ２、ダイオードＤ１１、ダイオードＤ１２、ダイオードＤ２１、ダイオードＤ２２、ツェナーダイオードＺＤ１、および、ツェナーダイオードＺＤ２を備える。端子Ｐｔ１は、第１端子導体２６１によって実現され、端子Ｐｔ２は、第２端子導体２６２によって実現される。
ダイオードＤ１１のアノードおよびダイオードＤ１２のカソードは、端子Ｐｔ１に接続されている。ダイオードＤ１１のカソードは、ツェナーダイオードＺＤ１のカソードに接続されている。ツェナーダイオードＺＤ１のアノードとダイオードＤ１２のアノードとは、ツェナーダイオードＺＤ２のアノードとダイオードＤ２２のアノードとに接続されている。この接続経路（ツェナーダイオードＺＤ１のアノードおよびダイオードＤ１２のアノードと、ツェナーダイオードＺＤ２のアノードおよびダイオードＤ２２のアノードを接続する経路）は、Ｐｓｕｂ層２１によって実現される。
ツェナーダイオードＺＤ１のカソードは、ダイオードＤ１１のカソードに接続されている。ダイオードＤ２１のアノードおよびダイオードＤ２２のカソードは、端子Ｐｔ２に接続されている。
この構成によって、半導体基板２０は、ツェナーダイオードを含むサージ吸収素子ＴＶＳを実現する。そして、図８（Ａ）、図８（Ｂ）に示すように、所定の面積を有し、所定の形状からなる第１端子導体２６１と第２端子導体２６２とを備えることによって、サージ吸収素子ＴＶＳとインダクタ導体４０との層間接続導体を介する接続、サージ吸収素子ＴＶＳと配線導体８３との層間接続導体を介する接続が確実且つ容易になる。
次に、本発明の第２の実施形態に係るＥＳＤ保護素子について、図を参照して説明する。図９は、本発明の第２の実施形態に係るＥＳＤ保護素子のインダクタ導体の形状を示す平面図である。
第２の実施形態に係るＥＳＤ保護素子は、第１の実施形態に係るＥＳＤ保護素子１０に対して、インダクタ導体４０Ａの形状において異なる。第２の実施形態に係るＥＳＤ保護素子の他の構成は、ＥＳＤ保護素子１０と同様であり、同様の箇所の説明は省略する。
図９に示すように、平面視において、インダクタ導体４０Ａは、中央開口Ａ４０Ａから一方向の角部Ｃ４１２を除き、略９０°の角部を有する。インダクタ導体４０Ａは、角部Ｃ４１２に、９０°よりも広角の２個の角によって屈曲する屈曲部を有する。すなわち、インダクタ導体４０Ａは、角部Ｃ４１２がＲ面取りされている。この屈曲部が、接続導体部４１０Ａとなる。
接続導体部４１０Ａの幅Ｗ４１０Ａは、第１インダクタ導体４１の幅Ｗ４１よりも大きい。
このような構成であっても、第１の実施形態と同様の作用効果を有することができる。また、この構成では、角部の電界集中による損失が抑制できる。したがって、より優れた特性のＥＳＤ保護素子を実現できる。
次に、本発明の第３の実施形態に係るＥＳＤ保護素子について、図を参照して説明する。図１０は、本発明の第３の実施形態に係るＥＳＤ保護素子のインダクタ導体の形状を示す平面図である。
第３の実施形態に係るＥＳＤ保護素子は、第１の実施形態に係るＥＳＤ保護素子１０に対して、インダクタ導体４０Ｂの形状において異なる。第３の実施形態に係るＥＳＤ保護素子の他の構成は、ＥＳＤ保護素子１０と同様であり、同様の箇所の説明は省略する。
図１０に示すように、平面視において、インダクタ導体４０Ｂは、各角部が略９０°からなる矩形（中央開口Ａ４０Ｂが矩形）である。すなわち、インダクタ導体４０Ｂは、Ｒ面取りされた角部を有していない。この場合、接続導体部４１０Ｂは、１つの角部に形成されている。
このような構成であっても、第１の実施形態と同様の作用効果を有することができる。
次に、本発明の第４の実施形態に係るＥＳＤ保護素子について、図を参照して説明する。図１１は、本発明の第４の実施形態に係るＥＳＤ保護素子の断面図である。
図１１に示すように、第４の実施形態に係るＥＳＤ保護素子１０Ｃは、第１の実施形態に係るＥＳＤ保護素子１０に対して、配線層３０Ｃの構成において異なる。ＥＳＤ保護素子１０Ｃの他の構成は、ＥＳＤ保護素子１０と同様であり、同様の箇所の説明は省略する。
配線層３０Ｃは、配線層３０に対して、絶縁層３０４、層間接続導体６０１、および、層間接続導体６０２を追加した点で異なる。配線層３０Ｃの他の構成は、配線層３０と同様であり、同様の箇所の説明は省略する。
絶縁層３０４は、半導体基板２０と絶縁層３０１との間に配置されている。層間接続導体６０１および層間接続導体６０２は、絶縁層３０４を厚み方向（Ｚ方向）に貫通している。層間接続導体６０１は、第１端子導体２６１と層間接続導体６１とを接続している。層間接続導体６０２は、第２端子導体２６２と層間接続導体６２とを接続している。
この構成によって、インダクタ導体４０と半導体基板２０とは、絶縁層３０４の厚み分、さらに離間する。これにより、インダクタ導体４０に対して、半導体基板２０が与える影響を抑制できる。したがって、インダクタＬ１およびインダクタＬ２の特性が向上し、更に優れた特性を有するＥＳＤ保護素子１０Ｃを実現できる。
なお、半導体基板２０は、次に示す構成であってもよい。図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）は、それぞれ半導体基板の派生例を示す図である。図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）は、半導体基板２０の基板として主体となる部分の図示は省略し、各機能部の位置関係を図示している。
図１２（Ａ）に示す半導体基板２０Ａは、図８（Ａ）、図８（Ｂ）に示した半導体基板２０に対して、ＮＢＬ２２５およびトレンチ２５５の形状が異なる。半導体基板２０Ａの他の構成は、半導体基板２０と同様であり、同様の箇所の説明は省略する。
ＮＢＬ２２５は、半導体基板２０Ａの平面視において、第１端子導体２６１に重なるＰ型ドーピング部２３１と、第２端子導体２６２に重なるＰ型ドーピング部２３２との両方に重なっている。
トレンチ２５５は、半導体基板２０Ａの平面視において、ＮＢＬ２２５の周囲を囲む形状である。
図１２（Ｂ）に示す半導体基板２０Ｂは、図１２（Ａ）に示した半導体基板２０Ａに対して、ＮＢＬ２２６およびトレンチ２５６の形状が異なる。半導体基板２０Ｂの他の構成は、半導体基板２０Ａと同様であり、同様の箇所の説明は省略する。
ＮＢＬ２２６は、半導体基板２０Ｂの平面視において、第１端子導体２６１に重なるＰ型ドーピング部２３１と、第２端子導体２６２に重なるＰ型ドーピング部２３２との両方に重なっている。さらに、ＮＢＬ２２６は、半導体基板２０Ｂの平面視において、Ｎ型ドーピング部２４１およびＮ型ドーピング部２４２の三方を囲んでいる。
トレンチ２５６は、半導体基板２０Ｂの平面視において、ＮＢＬ２２６の周囲を囲む形状である。
図１２（Ｃ）に示す半導体基板２０Ｃは、図１２（Ａ）に示した半導体基板２０Ａに対して、ＮＢＬ２２７およびトレンチ２５７の形状が異なる。半導体基板２０Ｃの他の構成は、半導体基板２０Ａと同様であり、同様の箇所の説明は省略する。
ＮＢＬ２２７は、半導体基板２０Ｃの平面視において、第１端子導体２６１に重なるＰ型ドーピング部２３１と、第２端子導体２６２に重なるＰ型ドーピング部２３２との両方に重なっている。さらに、ＮＢＬ２２７は、半導体基板２０Ｂの平面視において、Ｎ型ドーピング部２４１およびＮ型ドーピング部２４２の前方を囲んでいる。言い換えれば、ＮＢＬ２２７は、半導体基板２０Ｃの平面視において、Ｎ型ドーピング部２４１およびＮ型ドーピング部２４２、トレンチ２５２、および、トレンチ２５４に重なる部分に開口を有する。
トレンチ２５７は、半導体基板２０Ｃの平面視において、ＮＢＬ２２７の周囲を囲む形状である。
図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）に示す構成を適宜採用することによって、ツェナーダイオードの面積を異ならせることができる。そして、ツェナーダイオードの面積を変化させることによって、ツェナーダイオードのオン抵抗値を変化させることができる。例えば、ツェナーダイオードの面積を大きくすることによって、オン抵抗値を小さくできる。一方、ツェナーダイオードの面積を小さくすることによって、容量値を制御し易い。すなわち、必要とするオン制御、容量値の精度に応じて、上述の構成を適宜採用することによって、所望とするＥＳＤ保護素子を確実に実現できる。
上述の各実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。
例えば、上述の各実施形態では、端子導体が２本（第１端子導体及び第２端子導体）である例を示したが、３本以上の端子導体を有していてもよい。また、端子導体は、必ずしも面状である必要はなく、線状であってもよい。さらに、複数の端子導体は、全て端子形成面に配置されている例を示したが、これに限定されない。例えば、第１端子導体と第２端子導体が互いに異なる層に形成されていてもよい。
また、例えば、上述の各実施形態では、接続導体部がインダクタ導体の角部に配置される例を示したが、これに限られるものではない。接続導体部がインダクタ導体の角部以外に配置されていてもよい。
また、例えば、上述の各実施形態では、図８（Ｃ）で示したとおり、ツェナーダイオードが２つ含まれる構成により、サージ吸収素子ＴＶＳが実現される例を示したが、これに限られるものではない。双方向にブレイクダウン電圧が生じるよう、半導体領域にＰ型領域やＮ型領域が形成されていれば、サージ吸収素子ＴＶＳを実現することができる。例えば、Ｎ型のＭＯＳＦＥＴを用いた構成、ｐ型トランジスタを用いることができる。さらには、半導体基板を用いず、単結晶シリコンを利用したものや、セラミックまたはガラスを主材料とする基板に対して放電ギャップを利用したものを用いてもよい。
１０、１０Ｃ：ＥＳＤ保護素子
２０、２０Ａ、２０Ｂ、２０Ｃ：半導体基板
２１：Ｐｓｕｂ層
２２：Ｎエピ層
２３：Ｎエピ層
３０、３０Ｃ：配線層
４０、４０Ａ、４０Ｂ：インダクタ導体
Ａ４０：中央開口
４１：第１インダクタ導体
４２：第２インダクタ導体
５０：配線導体
６１、６２、７１、７２、７３、６０１、６０２：層間接続導体
８１、８２、８３：配線導体
２０１：端子形成面
２０２：半導体基板裏面
２１１：パッシベーション層
２２１、２２２、２２５、２２６、２２７：ＮＢＬ
２３１、２３２：Ｐ型ドーピング部
２４１、２４２：Ｎ型ドーピング部
２５１、２５２、２５３、２５４、２５５、２５６、２５７：トレンチ
２６１：第１端子導体
２６２：第２端子導体
３０１、３０２、３０３、３０４：絶縁層
４１０、４１０Ａ、４１０Ｂ：接続導体部
４１１：第１インダクタ導体の第１端部
４１２：第１インダクタ導体の第２端部
４２１：第２インダクタ導体の第１端
４２２：第２インダクタ導体の第２端
８１１、８２１、８３１：金属メッキ
８１２、８２２、８３２：開口部
Ａ４０、Ａ４０Ａ：中央開口
Ｃ４１２：角部
Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２：ダイオード
Ｌ１：インダクタ
Ｌ２：インダクタ
Ｐ１：第１外部接続端子
Ｐ２：第２外部接続端子
Ｐ３：第３外部接続端子
Ｐｔ１、Ｐｔ２：端子
ＴＶＳ：サージ吸収素子
ＺＤ１、ＺＤ２：ツェナーダイオード

Claims (8)

  1. 半導体領域を有し、前記半導体領域にサージ吸収素子が形成された基板と、
    前記基板上に形成された配線層と、
    前記配線層に形成され、外周端と内周端とを有するスパイラル形状のインダクタ導体と、
    前記配線層上に形成された第１外部端子導体、第２外部端子導体、および、第３外部端子導体と、
    を備え、
    前記インダクタ導体は、前記外周端を含む外周側に配置された第１インダクタ導体と、前記内周端を含む内周側に配置された第２インダクタ導体と、第１インダクタ導体と第２インダクタ導体とを接続する接続導体部とを有し、
    前記インダクタ導体の前記外周端は、前記第１外部端子導体に接続され、
    前記インダクタ導体の前記内周端は、前記第２外部端子導体に接続され、さらに、
    前記インダクタ導体の前記接続導体部は、前記サージ吸収素子を介して、前記第３外部端子導体に接続されており、
    前記第２インダクタ導体の幅は、前記第１インダクタ導体の幅よりも小さい、
    ＥＳＤ保護素子。
  2. 前記基板は、第１端子導体及び第２端子導体が形成された、端子形成面を有するとともに、
    前記第１端子導体は前記サージ吸収素子の第１端に接続され、
    前記第２端子導体は前記サージ吸収素子の第２端に接続される、
    請求項１に記載のＥＳＤ保護素子。
  3. 前記インダクタ導体の前記外周端と前記第１外部端子導体とを接続する第１層間接続導体と、
    前記インダクタ導体の前記内周端と前記第２外部端子導体とを接続する第２層間接続導体と、
    前記接続導体部と前記第１端子導体とを接続する第３層間接続導体と、
    前記第２端子導体と前記第３外部端子導体とを接続する第４層間接続導体と、
    を備える、
    請求項２に記載のＥＳＤ保護素子。
  4. 前記サージ吸収素子は、ツェナーダイオードを含む、
    請求項１乃至請求項３のいずれかに記載のＥＳＤ保護素子。
  5. 前記接続導体部の幅は、前記第１インダクタ導体の幅よりも大きい、
    請求項１乃至請求項４のいずれかに記載のＥＳＤ保護素子。
  6. 前記スパイラル形状は、角部を有する形状であり、
    前記接続導体部は、前記角部に配置されている、
    請求項１乃至請求項５のいずれかに記載のＥＳＤ保護素子。
  7. 前記スパイラル形状は、屈曲部または腕曲部を有する形状であり、
    前記接続導体部は、前記屈曲部または前記腕曲部に配置されている、
    請求項１乃至請求項５のいずれかに記載のＥＳＤ保護素子。
  8. 前記インダクタ導体と前記基板の間には、複数の絶縁層が配置されている、
    請求項１乃至請求項７のいずれかに記載のＥＳＤ保護素子。
JP2019517456A 2018-04-16 2018-12-11 Ｅｓｄ保護素子 Active JP6536768B1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018078062 2018-04-16
JP2018078062 2018-04-16
PCT/JP2018/045431 WO2019202774A1 (ja) 2018-04-16 2018-12-11 Ｅｓｄ保護素子

Publications (2)

Publication Number Publication Date
JP6536768B1 true JP6536768B1 (ja) 2019-07-03
JPWO2019202774A1 JPWO2019202774A1 (ja) 2020-04-30

Family

ID=67144550

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019517456A Active JP6536768B1 (ja) 2018-04-16 2018-12-11 Ｅｓｄ保護素子

Country Status (2)

Country Link
US (1) US11444078B2 (ja)
JP (1) JP6536768B1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019031036A1 (ja) * 2017-08-10 2019-02-14 株式会社村田製作所 Ｅｓｄ保護デバイス、および、信号伝送線路
US11936178B2 (en) * 2020-09-21 2024-03-19 Infineon Technologies Ag ESD protection device with reduced harmonic distortion
CN113130477B (zh) * 2021-03-30 2022-10-14 杭州士兰集成电路有限公司 瞬间电压抑制器件及其制造方法
US20230326918A1 (en) * 2022-04-12 2023-10-12 Ancora Semiconductors Inc. Package structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07272136A (ja) * 1994-03-25 1995-10-20 Toyo Alum Kk 共鳴ラベル
JP2005101097A (ja) * 2003-09-22 2005-04-14 Toshiba Corp 半導体装置及びその製造方法
JP2009272360A (ja) * 2008-05-01 2009-11-19 Panasonic Corp インダクタおよびその製造方法
JP2013522955A (ja) * 2010-04-07 2013-06-13 ザイリンクス インコーポレイテッド 積層二重インダクタ構造

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4256575B2 (ja) * 2000-08-15 2009-04-22 パナソニック株式会社 バイアホールを備えた高周波受動回路および高周波増幅器
US7002434B2 (en) * 2004-03-16 2006-02-21 Chi Mei Communication Systems, Inc. Lumped-element transmission line in multi-layered substrate
KR100869741B1 (ko) * 2006-12-29 2008-11-21 동부일렉트로닉스 주식회사 나선형 인덕터
KR101373540B1 (ko) * 2010-05-17 2014-03-12 다이요 유덴 가부시키가이샤 기판 내장용 전자 부품 및 부품 내장형 기판
US8999807B2 (en) * 2010-05-27 2015-04-07 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component that includes a common mode choke and structure
US9082543B2 (en) 2010-09-17 2015-07-14 Nippon Telegraph And Telephone Corporation Inductor
US20170236790A1 (en) * 2016-02-12 2017-08-17 Semtech Corporation Semiconductor Device on Leadframe with Integrated Passive Component
JP6222410B1 (ja) 2016-03-15 2017-11-01 株式会社村田製作所 Ｅｓｄ保護回路、差動伝送線路、コモンモードフィルタ回路、ｅｓｄ保護デバイスおよび複合デバイス
CN208143194U (zh) 2016-07-06 2018-11-23 株式会社村田制作所 带有esd保护功能的电感器
JP6800783B2 (ja) * 2017-03-10 2020-12-16 株式会社豊田中央研究所 保護装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07272136A (ja) * 1994-03-25 1995-10-20 Toyo Alum Kk 共鳴ラベル
JP2005101097A (ja) * 2003-09-22 2005-04-14 Toshiba Corp 半導体装置及びその製造方法
JP2009272360A (ja) * 2008-05-01 2009-11-19 Panasonic Corp インダクタおよびその製造方法
JP2013522955A (ja) * 2010-04-07 2013-06-13 ザイリンクス インコーポレイテッド 積層二重インダクタ構造

Also Published As

Publication number Publication date
JPWO2019202774A1 (ja) 2020-04-30
US20190319025A1 (en) 2019-10-17
US11444078B2 (en) 2022-09-13

Similar Documents

Publication Publication Date Title
JP6536768B1 (ja) Ｅｓｄ保護素子
US8416022B2 (en) Power amplifier device
JP6595915B2 (ja) 半導体装置
US9536828B2 (en) Semiconductor device
US10886730B2 (en) Filter having an ESD protection device
TWI694587B (zh) 半導體裝置
US10916938B2 (en) ESD-protective surface-mount composite component
WO2018150881A1 (ja) コモンモードチョークコイル、モジュール部品および電子機器
JP6424994B1 (ja) 薄膜ｅｓｄ保護デバイス
WO2019202774A1 (ja) Ｅｓｄ保護素子
JP2018152435A (ja) 保護装置
US10206281B2 (en) Multilayer substrate
US10804258B2 (en) ESD protection device and signal transmission line
JP4381592B2 (ja) 半導体装置
CN109728423B (zh) 贴片天线及具备其的天线模块
KR101823232B1 (ko) 공통 모드 필터
US20220013451A1 (en) Compact transistor utilizing shield structure arrangement
JP6439904B1 (ja) Ｅｓｄ保護デバイス、および、信号伝送線路
JP6560175B2 (ja) 半導体装置
JP2012199424A (ja) 電気回路
JP2012134351A (ja) 半導体装置
US20240290773A1 (en) Transient voltage absorption element
US20220115961A1 (en) Electronic device and power converter
JP2010278243A (ja) 半導体保護装置
KR20120044608A (ko) 신호 손실이 최소화 된 전송선 변압기

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190329

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20190329

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20190416

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190520

R150 Certificate of patent or registration of utility model

Ref document number: 6536768

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150