JP2012134351A

JP2012134351A - 半導体装置

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Publication number: JP2012134351A
Application number: JP2010285709A
Authority: JP
Inventors: Masami Nagaoka; 正見長岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-12-22
Filing date: 2010-12-22
Publication date: 2012-07-12

Abstract

【課題】高出力の高周波信号の影響を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、電子回路が設けられた主面を有する半導体基板１０と、前記主面の上に絶縁膜２，３，４を介して設けられたパッシブ回路３０と、を備える。そして、前記半導体基板と前記パッシブ回路との間に前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙４５を有した第１の導体層４０と、前記第１の導体層と前記パッシブ回路との間に、前記第１の導体層および前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙５５を有し、前記パッシブ回路から見た前記第１の導体層の間隙を覆う第２の導体層５０と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

高周波移動体通信の普及に伴い、高周波半導体集積回路（ＩＣ）の小型化、高集積化、高機能化、および低価格化が強く求められるようになってきている。そして、携帯電話に代表される携帯端末の高周波フロントエンドを構成するパワーアンプ等では、従来のＧａＡｓ−ＩＣに代えて、高集積化、低価格化が可能なＣＭＯＳ（Complementary Metal Oxide Semiconductor）などを含むシリコンＩＣの開発が進められている。

しかしながら、例えば、ＧＳＭ（Global System for Mobile communications）方式の携帯電話は、数Ｗ（ワット）におよぶ高周波電力を出力する。このとき、パワーアンプの出力端やアンテナスイッチなど５０Ωの特性インピーダンスを有する回路では、高周波信号の振幅は２０Ｖ近くに達する。このため、シリコン基板上の設けられたＩＣの動作に高周波信号が影響を与え、高調波歪みや雑音を増大させることがある。そこで、高出力の高周波信号の影響を抑制することが可能な半導体装置が求められている。

特開２００３−２２４２２７号公報

本発明の実施形態は、高出力の高周波信号の影響を抑制することが可能な半導体装置を提供する。

実施形態に係る半導体装置は、電子回路が設けられた主面を有する半導体基板と、前記主面の上に、絶縁膜を介して設けられたパッシブ回路と、を備える。そして、前記半導体基板と前記パッシブ回路との間に前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙を有した第１の導体層と、前記第１の導体層と前記パッシブ回路との間に、前記第１の導体層および前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙を有し、前記パッシブ回路から見た前記第１の導体層の間隙を覆う第２の導体層と、を備える。

第１の実施形態に係る半導体装置の部分断面を示す模式図である。第１の実施形態に係る半導体装置のパッシブ領域を示す模式図であり、（ａ）は、部分断面を示す斜視図、（ｂ）は、平面図である。第２の実施形態に係る半導体装置のパッシブ領域の断面を示す模式図である。第３の実施形態に係る半導体装置のパッシブ領域の一部を示す模式図であり、（ａ）は、インダクタを含む部分の平面図、（ｂ）は、第１の導体層の平面図、（ｃ）は、第２の導体層の平面図である。第３の実施形態に係るパッシブ領域に設けられたキャパシタの断面を模式的に示す斜視図である。比較例に係る半導体装置のパッシブ領域を示す模式図であり、（ａ）は、部分断面を示す斜視図、（ｂ）は、平面図である。別の比較例に係る半導体装置のパッシブ領域を模式的に示す斜視図である。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１００の部分断面を示す模式図である。半導体装置１００は、例えば、数ＧＨｚの高周波信号を増幅するパワーアンプであり、電子回路２０が設けられた主面１０ａを有する半導体基板１０と、主面１０ａの上に絶縁膜２および３、４を介して設けられたパッシブ回路３０とを備える。

半導体基板１０は、例えば、シリコン基板であり、その主面１０ａには、ＣＭＯＳを含む電子回路２０が設けられる。以下、電子回路２０が設けられたアクティブ領域６０に対して、パッシブ回路３０が設けられた領域をパッシブ領域７０と称す。

パッシブ領域７０では、半導体基板１０とパッシブ回路３０との間に第１の導体層４０と第２の導体層５０とが設けられている。

導体層４０は、例えば、半導体基板１０の表面に形成された絶縁膜２の上に設けられる。導体層４０には複数の間隙４５が設けられ、半導体基板１０の表面に平行な方向（図１の横方向）に流れる電流を遮断する。そして、導体層４０の表面および間隙４５は、絶縁膜３に覆われる。

導体層５０は、導体層４０とパッシブ回路３０との間に設けられ、導体層４０と同じように、半導体基板１０の表面に平行な方向に流れる電流を遮断する間隙５５を有する。そして、パッシブ回路３０から見た導体層４０に設けられた間隙４５を覆うように配置される。さらに、導体層５０の表面および間隙５５は、絶縁膜４に覆われる。

絶縁膜４の上には、例えば、インダクタＬおよびキャパシタＣを含む高周波配線、すなわち、パッシブ回路３０が形成される。

上記の構成により、導体層４０および導体層５０は、パッシブ回路３０から絶縁され、導体層４０と導体層５０との間も絶縁膜３により絶縁される。さらに、導体層４０および導体層５０をアース電位に接続することもできる。

上記の例は、パッシブ回路３０の全体と、半導体基板１０との間に、導体層４０および５０が設けられることを前提に説明したが、パッシブ回路３０の少なくとも１つの要素と、半導体基板１０との間に設けられても良い。例えば、インダクタＬと半導体基板１０との間に、導体層４０および５０を設ける実施形態も可能である。

（実施例）
例えば、シリコン基板１０の上にパッシブ回路３０を設け、その間に導体層４０および５０を設ける。

まず、パッシブ領域７０におけるシリコン基板１０の表面を熱酸化して、絶縁膜２となる厚さ０．５〜１μｍの二酸化シリコン（ＳｉＯ_２）膜を形成する。

次に、絶縁膜２の上に、導電性のポリシリコン膜をＣＶＤ法を用いて形成する。続いて、フォトリソグラフィを用いたパターニングを行い、ポリシリコン膜を間隙４５を有する導体層４０に加工する。

次に、導体層４０および間隙４５を覆う絶縁膜３を形成する。絶縁膜３には、例えば、ＣＶＤ(Chemical Vapor Deposition)法を用いて形成した、厚さ０．２〜０．４μｍのＳｉＯ２膜、もしくは、オキシナイトライド（ＳｉＯＮ）膜、窒化シリコン（ＳｉＮ）膜などを用いることができる。

続いて、導電性のポリシリコン膜を絶縁膜３の上に形成し、間隙５５を有する導体層５０の形状にパターニングする。この際、導体層５０は、導体層４０に設けられた間隙４５を覆う位置に設けられる。

次に、導体層５０および間隙５５を覆って、膜厚が２〜５μｍの絶縁膜４を形成する。絶縁膜４には、例えば、ＳｉＯ_２、ＳｉＯＮまたはＳｉＮ等を含む層間絶縁膜を用いることができる。

導体層４０および導体層５０、さらに、シリコン基板１０は、それぞれ接地されアース電位に接続される。

導体層４０および５０は、ポリシリコンに限らずＡｌまたはＣｕ、Ｗ、もしくは、それらの合金を用いて形成することもできる。さらに、金属シリサイドまたはドーピングされた半導体層を用いても良い。

なお、上記の実施例における構成、数値などは、あくまで一つの例であり、後述する効果が得られる態様であればよい。

図２は、半導体装置１００のパッシブ領域７０を例示する模式図である。図２（ａ）は、パッシブ領域７０の部分断面を示す斜視図、図２（ｂ）は、その平面図である。簡単のため、半導体基板１０とパッシブ回路３０との間の絶縁膜を省略している。

図２（ａ）に示すように、導体層４０および導体層５０は、それぞれ複数のストライプ状に設けられており、スリット状の間隙４５および５５を有している。導体層４０および５０の上には、パッシブ回路３０の一部である高周波配線３１が示されている。

複数のストライプ状に設けられた導体層４０は、図示しない部分で電気的につながっており、共通のアース電位に接続することができる。導体層５０についても同様である。

ストライプ状の導体層５０は、導体層４０の間隙４５に沿って、導体層４０と高周波配線３１との間に設けられる。これにより、図２（ｂ）に示すように、高周波配線３１から見た半導体基板１０の表面は、導体層４０および導体層５０により覆われる。

例えば、図６（ａ）に示す比較例に係る半導体装置４００では、半導体基板１０と高周波配線３１との間に導体層４０を設け、高周波配線３１を伝搬する高周波信号から半導体基板１０をシールドする。したがって、導体層４０および半導体基板１０の裏面は接地される。図２に示した半導体装置１００とは、導体層５０が設けられていない点で相違する。

図６（ｂ）に示すように、半導体装置４００では、導体層４０に設けられたスリット状に間隙４５を介して、高周波配線３１が半導体基板１０の表面に直接対向する。このため、高周波配線３１を伝搬する高周波信号のパワーが大きい場合には、半導体基板１０の表面の大部分が導体層４０に覆われていたとしても、間隙４５を介して高周波信号の影響を受ける。例えば、半導体基板１０の抵抗に起因する電界分布が生じ、半導体基板１０を介して電気的につながった電子回路２０に影響を与える場合がある。

これを回避するために、例えば、図７に示す半導体装置５００のように、高周波配線３１と半導体基板１０との間に、間隙の無いつながった導体層４８を設けることができる。高周波配線３１に対向する半導体基板１０の表面は、接地された導体層４８に完全に覆われるため、高周波配線３１を伝搬する高周波信号Ｉ_Ｓの影響を受けることはない。しかしながら、図７中に示したように、高周波信号Ｉ_Ｓの磁界の変化により、導体層４８に渦電流Ｉ_Ｈが誘導される場合がある。このため、高周波配線３１を伝搬する高周波信号Ｉ_Ｓが減衰し、高周波電力の損失を招くことがある。

一方、本実施形態に係る半導体装置１００では、パッシブ回路３０と半導体基板１０との間に設けられる導体層４０および５０は、半導体基板１０に平行な少なくとも１方向に流れる電流を遮断する間隙を有している。これにより、渦電流Ｉ_Ｈの発生を防ぎ、高周波電力の損失を抑制することができる。さらに、導体層５０が導体層４０の間隙４５の上に形成され、パッシブ回路３０から見た半導体基板１０の表面を完全に覆うことが可能となる。これにより、高周波信号が半導体基板１０に設けられた電子回路２０に与える影響を抑制することもできる。

例えば、図６に示す半導体装置４００において、高周波配線３１に１９５０ＭＨｚ、３５ｄＢｍの高周波信号を入力し、高調波歪みを測定したところ、約−９０ｄＢｃであった。これに対し、本実施形態に係る半導体装置１００では、高調波歪みは、約−１００ｄＢｃに改善された。

さらに、本実施形態は、半導体装置の製造工程においても有利な点を有している。
例えば、微細化された半導体装置のフォトリソグラフィ工程では、パターンの被覆率に厳しい制限がある。
一方、例えば、図６に示す半導体装置４００の場合、半導体基板１０の露出を少なくするために、導体層４０の間隙４５の幅を狭くすることが望ましい。そして、相対的に広い面積を占めるパッシブ領域７０において導体層４０の間隙４５を狭くすると、被覆率が大きくなり同時に形成するアクティブ領域６０のレイアウト設計を制約することがあった。

これに対し、本実施形態に係る半導体装置１００の場合、導体層４０の間隙４５が導体層５０によって覆われるため、半導体基板１０の露出面積に制約されることなく、間隙４５を広く設けることができる。したがって、パッシブ領域７０における被覆率を低減することが可能であり、アクティブ領域６０におけるレイアウト設計の制約を緩和することができる。

（第２の実施形態）
図３は、本実施形態に係る半導体装置２００のパッシブ領域７０の断面を示す模式図である。半導体装置２００では、第１の導体層４１は、半導体基板１０の主面に設けられている。

例えば、半導体基板１０がシリコン基板の場合、導体層４１として、シリコン基板の表面に接触して直接形成された金属シリサイドを用いることができる。つまり、シリコン基板の表面に金属層を形成し、この金属層とシリコン基板とを反応させて金属シリサイドからなる導体層４１を形成できる。導体層４１も間隙４６を有しており、導体層４１の表面および間隙４６を覆う絶縁膜１２が形成される。

そして、絶縁膜１２の上には、導体層５０が設けられ、導体層５０の表面および間隙５５を覆って絶縁膜１４が設けられる。導体層５０は、導体層４１の間隙４６の上に配置され、パッシブ回路３０に対して、半導体基板１０の表面をシールドする。

本実施形態に係る半導体装置２００では、導体層４１と半導体基板１０との間に絶縁膜が無く、例えば、半導体基板１０の主面に設ける金属配線の形成と同時に導体層４１を形成することができるので、工程を簡素化することができる。

（第３の実施形態）
図４は、本実施形態に係る半導体装置３００のパッシブ領域７０を示す模式図である。図４（ａ）は、パッシブ回路３０の一要素であるインダクタＬが設けられた部分の平面図である。図４（ｂ）は、第１の導体層４３の平面図であり、図４（ｃ）は、第２の導体層５３の平面図である。

図４（ａ）に示すように、パッシブ回路３０は、インダクタＬを含むことができる。インダクタＬが設けられた部分では、高周波磁界の強度が強くなるため、半導体基板１０に生じる誘導電界が大きくなり、導体層に誘導される渦電流Ｉ_Ｈも大きくなる。したがって、導体層４３および導体層５３を配置する効果も大きい。

図４（ｂ）および（ｃ）に示すように、本実施形態に係る半導体装置３００では、導体層４３に設けられる間隙４７、および、導体層５３に設けられる間隙５７がＬ字の形状を有する点で、前述した半導体装置１００および２００と相違する。

図４（ａ）に示すように、導体層４３設けられた間隙４７を導体層５３が覆うことにより、インダクタＬに対向する半導体基板１０の表面全体をシールドすることができる。そして、間隙４７および間隙５７をＬ字の形状とすることにより、図４における上下方向および横方向に流れる渦電流Ｉ_Ｈを遮断することができる。

さらに、パッシブ回路３０は、キャパシタＣを含むこともできる。図５は、半導体装置３００におけるパッシブ回路３０のキャパシタＣの断面を模式的に示す斜視図である。

キャパシタＣは、電極３５と電極３６との間に絶縁膜２６を挟んだ構成を有し、導体層４３および５３の上に設けられる。すなわち、キャパシタＣの高周波電界による半導体基板１０への影響を、導体層４３および５３によりシールドする。

キャパシタＣを構成する電極３６は、導体層５３の上に設けられた絶縁膜２４の表面に形成される。そして、電極３６を覆う絶縁膜２６が設けられ、その上に電極３５が設けられる。電極３６は、絶縁膜２６に形成されたコンタクトホールの中に設けられた金属ピラー３７を介して、絶縁膜２６の表面に設けられた高周波配線３９に接続される。

本実施形態では、パッシブ回路３０の回路要素であるインダクタＬとキャパシタＣの例を示した。これらの回路要素は、前述した第１および第２の実施形態に係るストライプ状の導体層４０および５０の上に形成できることは言うまでもない。さらに、インダクタＬを組み合わせたトランスを設けることもできる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２、３、４、１２、１４、２４、２６・・・絶縁膜、１０・・・半導体基板（シリコン基板）、１０ａ・・・主面、２０・・・電子回路、３０・・・パッシブ回路、３１、３９・・・高周波配線、３５、３６・・・電極、３７・・・金属ピラー、４０、４１、４３、４８、５０、５３・・・導体層、４５、４６、４７、５５、５７・・・間隙、６０・・・アクティブ領域、７０・・・パッシブ領域、１００〜５００・・・半導体装置

Claims

電子回路が設けられた主面を有する半導体基板と、
前記主面の上に絶縁膜を介して設けられたパッシブ回路と、
前記半導体基板と前記パッシブ回路との間に前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙を有した第１の導体層と、
前記第１の導体層と前記パッシブ回路との間に、前記第１の導体層および前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙を有し、前記パッシブ回路からみて前記第１の導体層の間隙を覆う第２の導体層と、
を備えたことを特徴とする半導体装置。
前記第１の導体層および前記第２の導体層は、アース電位に接続されること特徴とする請求項１記載の半導体装置。
前記第１の導体層は、前記主面に接触して設けられたことを特徴とする請求項１または２に記載の半導体装置。
前記半導体基板は、シリコン基板であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
前記パッシブ回路は、インダクタを含むことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
前記パッシブ回路は、キャパシタを含むことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。