WO2020240627A1 - インダクタ素子 - Google Patents

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WO2020240627A1
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conductor layer
shield portion
inductor element
semiconductor substrate
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一郎 杣田
津留　正臣
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三菱電機株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
    • H01F27/36—Electric or magnetic shields or screens

Definitions

  • the present invention has been made in view of the above points, and suppresses the generation of eddy currents based on the magnetic field lines excited by the inductor element and suppresses the leakage of the magnetic field lines excited by the inductor element into the semiconductor substrate. It is an object of the present invention to suppress a loss in a semiconductor substrate and obtain an inductor element having a high Q value.
  • an inductor element having a high Q value by suppressing the generation of eddy currents based on the magnetic field lines excited by the inductor element and suppressing the loss in the semiconductor substrate.
  • the semiconductor substrate 10 is a silicon carbide (SiC) substrate.
  • the semiconductor substrate 10 is not limited to a silicon carbide substrate, but is a silicon-based substrate such as a silicon (Si) substrate, a compound semiconductor substrate such as a gallium arsenide (GaAs) substrate or an indium phosphide (InP) substrate, or a multilayer dielectric such as ceramic. It may be a body substrate.
  • the semiconductor substrate 10 shows a portion where the inductor element is formed, and other portions are omitted. Therefore, the semiconductor substrate 10 is a part of an integrated circuit board in which a transistor element or the like is formed on one main surface thereof in another portion.
  • the first shield portion 30 is formed on a main surface of the semiconductor substrate 10 in a first conductor layer arranged via a first insulating layer 21 having a thickness T1 of several 100 nm as shown in FIG. It is formed.
  • the first conductor layer is a layer on which wiring and the like necessary for a semiconductor integrated circuit are formed.
  • the first conductor layer is a metal layer formed by vapor deposition or the like of aluminum or an aluminum alloy on the surface of the first insulating layer 21, and wiring or the like is formed by an etching technique.
  • Each of the plurality of shield pieces 32 arranged in each quadrant has an L-shape connected to the peripheral conductor layer 31 located on the adjacent side.
  • Each of the plurality of shield pieces 32 is formed to have the same width, and the intervals between the adjacent shield pieces 32 are the same.
  • the central conductor layer 33 is arranged at the center in the vertical direction and the center in the horizontal direction of the peripheral conductor layer 31, and has a cross shape connected to each side of the peripheral conductor layer 31.
  • the peripheral conductor layer 31, the plurality of shield pieces 32, and the central conductor layer 33 are connected and grounded.
  • the second shield portion 40 is formed on the surface of the first conductor layer in a second conductor layer arranged via a second insulating layer 22 having a thickness T2 of several 100 nm as shown in FIG. It is formed.
  • the second conductor layer is a layer on which wiring and the like necessary for a semiconductor integrated circuit are formed.
  • the second conductor layer is a metal layer in which aluminum or an aluminum alloy is vapor-deposited on the surface of the second insulating layer 22, and wiring or the like is formed by an etching technique.
  • the width of the cross-shaped interval at the position where the shield piece located between the four quadrants of the second shield portion 40 does not exist is narrower than the width of the central conductor layer 33 of the first shield portion 30.
  • the inductor element 50 constitutes a single-ended inductor by a winding having an annular loop portion and connection portions arranged at both ends.
  • the inductor element 50 generates magnetic field lines perpendicular to the semiconductor substrate 10 inside the loop portion.
  • the inductor element 50 may be a coil using a plurality of wound windings or a multilayer wiring forming a spiral inductor instead of the windings constituting the single-ended inductor.
  • the magnetic field lines M from top to bottom due to the inductor element 50 formed in the third conductor layer are the shield pieces of the first shield portion 30 formed in the first conductor layer, as shown in FIG. It is incident perpendicularly to the shield piece 42 of the second shield portion 40 formed on the 32 and the second conductor layer. As shown in FIG. 5, the magnetic field lines M that reach the shield piece 42 of the second shield portion 40 form the second conductor layer on which the second shield portion 40 is formed and the first shield portion 30.
  • FIGS. 6 and 7 the measurement results of the inductance value and the Q value with respect to the frequency in the inductor element according to the first embodiment are shown in FIGS. 6 and 7.
  • the horizontal axis represents the frequency
  • the vertical axis represents the inductance value
  • the horizontal axis represents the frequency and the vertical axis represents the Q value.
  • the solid line E shows the measurement result of the inductor element according to the first embodiment
  • the dotted line R shows the measurement result of the comparative example.
  • one of the first shield portion 30 and the second shield portion 40 is deleted from the inductor element according to the first embodiment, that is, the shield portion is made one layer.
  • the inductance value in the inductor element according to the first embodiment does not change significantly with respect to the inductance value in the comparative example, and the decrease in the inductance of the inductor element is suppressed. ing.
  • the Q value in the inductor element according to the first embodiment is improved by up to about 5 with respect to the Q value in the comparative example.
  • the first shield portion 30 and the second shield portion 40 suppress the generation of eddy current, and are in the direction opposite to the magnetic field line M due to the eddy current. Suppresses the generation of magnetic field lines. Moreover, the first shield portion 30 and the second shield portion 40 shield the magnetic field lines M from reaching the semiconductor substrate 10 direction, so that the magnetic force lines M do not leak into the semiconductor substrate 10 and are inside the semiconductor substrate 10. Can prevent loss in. As a result, not only the decrease in the inductance of the inductor element can be suppressed, but also the Q value can be improved.
  • One end of the plurality of shield pieces 42 is connected to the peripheral conductor layer 41.
  • Each of the plurality of shield pieces 42 of the second shield portion 40 is arranged at intervals of adjacent shield pieces 32 of the first shield portion 30. As a result, when the first shield portion 30 and the second shield portion 40 are overlapped with each other, they are completely filled with the plurality of shield pieces 32 and the plurality of shield pieces 42 without any gaps.
  • the relationship between the first pattern of the first shield portion 30 and the second pattern of the second shield portion 40 is a pattern that complements each other, and is a semiconductor substrate from above the second conductor layer.
  • any pattern may be used as long as the pattern is such that the semiconductor substrate 10 is shielded by the first shield portion 30 and the second shield portion 40.
  • the third shield portion 60 is arranged on the surface of the first conductor layer on which the first shield portion 30 is formed via a third insulating layer (not shown) having a thickness of several hundred nm. It is formed on the fourth conductor layer.
  • the fourth conductor layer is a layer on which wiring and the like necessary for a semiconductor integrated circuit are formed.
  • the fourth conductor layer is a metal layer formed by vapor-depositing aluminum or an aluminum alloy on the surface of the third insulating layer, and wiring or the like is formed by an etching technique.
  • the fourth shield portion 70 is formed in a fifth conductor layer arranged on the surface of the fourth conductor layer via a fourth insulating layer (not shown) having a thickness of several hundred nm. .. Further, on the surface of the fifth conductor layer, a second conductor layer in which the second shield portion 40 is formed is formed via a fifth insulating layer (not shown) having a thickness of several hundred nm. Shield.
  • the fifth conductor layer is a layer on which wiring and the like necessary for a semiconductor integrated circuit are formed. Generally, the fifth conductor layer is a metal layer in which aluminum or an aluminum alloy is vapor-deposited on the surface of the fourth insulating layer, and wiring or the like is formed by an etching technique.
  • the fourth shield portion 70 has a fourth pattern formed by etching the fifth conductor layer.
  • the fourth pattern of the fourth shield portion 70 is a pattern for suppressing eddy currents, which is arranged in the vertical or horizontal direction at regular intervals with the peripheral conductor layers arranged on the four sides, and both ends are peripheral conductors. It is composed of a plurality of shield pieces connected to the layer.
  • Each of the plurality of shield pieces is a comb having a base extending in a straight line and having both ends connected to opposite sides of the peripheral conductor layer, and a plurality of arranged teeth vertically protruding from the base at intervals. It has a shape.
  • the peripheral conductor layer is connected to the ground node.
  • Each of the plurality of shield pieces of the fourth shield portion 70 is arranged at intervals of adjacent shield pieces of the third shield portion 60, and the teeth of the shield piece of the fourth shield portion 70 are the third shield.
  • the portions 60 are arranged at intervals of adjacent shield pieces.
  • the same effect as that of the first embodiment is obtained, and the first shield portion 30 and the second shield portion 30 and the second shield portion 30 and the second shield portion 30 are obtained due to the density limitation of the wiring layer or the restriction at the time of forming the wiring layer.
  • the shield portion 40 of the above is configured to cause leakage of the magnetic field lines M, the leakage of the magnetic force lines M can be prevented by the third shield portion 60 and the fourth shield portion 70, and the loss in the semiconductor substrate 10 can be prevented. It can be reduced.
  • the inductor element according to the third embodiment is well applied to such a three-dimensional semiconductor integrated circuit. That is, the fifth shield portion 80 and the fifth shield portion 80 and the sixth conductor layer arranged on the upper layer of the third conductor layer in which the inductor element 50 in the inductor element according to the first embodiment is formed are respectively.
  • the shield portion 90 of No. 6 is arranged. Other points in the forming portion of the inductor element are the same as those in the first embodiment. Therefore, the fifth shield portion 80 and the sixth shield portion 90 will be mainly described below. In each figure, the same reference numerals indicate the same or corresponding parts.
  • the sixth shield portion 90 is formed in a sixth conductor layer arranged on the surface of the fifth conductor layer via a seventh insulating layer (not shown).
  • the sixth conductor layer is a layer on which wiring and the like necessary for a semiconductor integrated circuit are formed.
  • the sixth conductor layer is a metal layer formed by vapor deposition or the like of aluminum or an aluminum alloy on the surface of the seventh insulating layer, and wiring or the like is formed by an etching technique.
  • the sixth shield portion 90 has a sixth pattern formed by etching the sixth conductor layer.
  • the sixth pattern of the sixth shield portion 90 is a pattern for suppressing the eddy current, and is the same pattern as the second pattern of the second shield portion 40 shown in the first embodiment.
  • the inductor element 50 is energized, and the loss in the semiconductor substrate 10 due to the magnetic field lines generated by the inductor element 50 is reduced to the first shield portion 30 and the second shield. It can be prevented by the portion 40, the loss in the dielectric layer due to the magnetic field lines generated by the inductor element 50 can be prevented by the fifth shield portion 80 and the sixth shield portion 90, and the Q value of the inductor element can be improved.

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Abstract

この発明に係るインダクタ素子は、半導体基板（１０）と、この半導体基板（１０）の一主面上に配置された導体層に形成されるインダクタ要素（５０）と、半導体基板（１０）とインダクタ要素（５０）が形成された導体層の間に複数層の中間導体層が配置され、複数層の中間導体層それぞれに、それぞれが異なったパターンを有し、インダクタ要素（５０）が形成された導体層から半導体基板（１０）を垂直に見た場合、それぞれの異なったパターンが相互に補完して半導体基板（１０）を遮蔽する、電気的に接続された複数のシールド部（３０、４０）を備える。

Description

インダクタ素子
　この発明は、インダクタ素子に係り、特に、マイクロ波帯及びミリ波帯などのアナログ回路を実現する集積回路基板上に形成されるインダクタ素子に関する。
　近年のＳｉ及びＳｉＧｅなどのＳｉ系半導体のプロセス技術は急激な微細化の進展によってトランジスタ素子の性能は著しく向上し、Ｓｉ系半導体を用いたマイクロ波帯及びミリ波帯などのアナログ高周波回路への適応が進んでいる。トランジスタ素子の性能が向上する一方で、Ｓｉ基板上に形成されるインダクタは微細化では性能が向上していない。それは、集積回路に用いるＳｉ基板が低抵抗率であることや、インダクタの形成に用いるＳｉ基板上の配線の導電率が低いといった要因が微細化の進展では変化がないからである。
　例えば、インダクタの品質を表す指標にＱ値があり、インダクタのインダクタンスをＬ、損失をＲとするとＱ値は２πωL／Rで表される。
　一般的にＳｉ基板上に形成したインダクタのＱ値は１０から３０程度であり、微細化してもこれは変わらない。
　マイクロ波帯やミリ波帯を利用する無線通信分野においては出力負荷、フィルタ及び整合用素子としてインダクタ及びキャパシタが多用されている。特に、ミリ波帯以上においてはインダクタとキャパシタの損失は、例えば、低雑音増幅器では雑音指数、発振器では位相雑音といった重要な性能に大きな影響を与えるため、Ｓｉ基板上に形成するインダクタのＱ値改善の要求は強く存在する。
　インダクタのＱ値改善の方法として、特許文献１に示されたものが提案されている。
　特許文献１に示されたプレーナ誘導性コンポーネントは、基板と巻き線との間に複数本の並行に配置された複数の第一のトラックを有するパターン化されたグランドシールド部を配置したものである。
　また、グランドシールド部として、複数の第一のトラックと直交する方向に複数の第一のトラックと相互に接続された第二のトラックを設けたものが示されている。
特表２００６－５１１０６８号公報
　Ｓｉ基板と巻き線との間にベタパターンのシールド部を配置すると、巻き線に流れる電流によって巻き線に対して上から下、もしくは下から上への磁力線が発生する。この磁力線はシールド部に対してほぼ垂直に入射される。巻き線により励磁された磁力線がシールド部に渦電流を形成し、この渦電流が巻き線により励磁された磁力線に対して逆方向の磁力線を発生し、巻き線の発生する磁力線を打ち消すように働く。結果、巻き線のインダクタンスを低下させる。
　特許文献１に示されたプレーナ誘導性コンポーネントは、複数本の並行に配置された第一のトラック（及び第二のトラック）を有するパターン化されたグランドシールド部により、上記した渦電流の発生を抑制し、インダクタンス低下抑制だけでなく、Ｑ値改善を得ている。
　しかし、複数の第一のトラックの隣接するトラック間から下層の基板が覗いており、巻き線により励磁された磁力線は隣接するトラック間から基板に漏れ込み、基板を通過し、基板内で損失が発生する。これにより、インダクタのＱ値は低下するという問題があった。
　この発明は上記した点に鑑みてなされたものであり、インダクタ要素により励磁された磁力線に基づく渦電流の発生を抑え、かつインダクタ要素により励磁された磁力線の半導体基板への漏れこみを抑制して半導体基板内での損失を抑制し、Ｑ値の高いインダクタ素子を得ることを目的とする。
　この発明に係るインダクタ素子は、半導体基板と、この半導体基板の一主面上に配置された導体層に形成されるインダクタ要素と、半導体基板とインダクタ要素が形成された導体層との間に複数層の中間導体層が配置され、複数層の中間導体層それぞれに、それぞれが異なったパターンを有し、インダクタ要素が形成された導体層から半導体基板を垂直に見た場合、それぞれの異なったパターンが相互に補完して半導体基板を遮蔽する、電気的に接続された複数のシールド部を備える。
　この発明によれば、インダクタ要素により励磁された磁力線に基づく渦電流の発生を抑えるとともに、半導体基板内での損失を抑制し、Ｑ値の高いインダクタ素子を得ることができる。
この発明の実施の形態１に係るインダクタ素子を示す平面図である。 この発明の実施の形態１に係るインダクタ素子を示す分解斜視図である。 この発明の実施の形態１に係るインダクタ素子に係る第１の配線層に形成される第１のシールド部、第２の配線層に形成される第２のシールド部、及び第３の配線層に形成されるインダクタ要素を示す平面図である。 この発明の実施の形態１に係るインダクタ素子を模式的に示す要部断面図である。 この発明の実施の形態１に係るインダクタ素子におけるインダクタ要素に通電した時の磁力線の動きを模式的に示す要部断面図である。 この発明の実施の形態１に係るインダクタ素子と比較例の周波数に対するインダクタンスの関係を示す図である。 この発明の実施の形態１に係るインダクタ素子と比較例の周波数に対するＱ値の関係を示す図である。 この発明の実施の形態２に係るインダクタ素子を示す分解斜視図である。 この発明の実施の形態３に係るインダクタ素子を示す分解斜視図である。 この発明の実施の形態４に係るインダクタ素子を示す分解斜視図である。
　以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　この発明の実施の形態１に係るインダクタ素子を図１から図４に基づいて説明する。
　なお、実施の形態１に係るインダクタ素子は、トランジスタ素子、キャパシタ素子、抵抗素子など多数の素子が集積回路基板に集積された半導体集積回路の一つの構成要素である。
　したがって、以下の説明では、半導体集積回路に集積された１つのインダクタ素子に着目し、説明する。また、集積回路基板を半導体基板１０として説明する。
　半導体基板１０は炭化ケイ素（ＳｉＣ）基板である。なお、半導体基板１０は炭化ケイ素基板だけではなく、シリコン（Ｓｉ）基板などのシリコン系基板、ガリウム砒素（ＧａＡｓ）基板又はリン化インジウム（ＩｎＰ）基板などの化合物半導体基板、もしくはセラミックなどの多層誘電体基板でよい。
　半導体基板１０は、図示上、インダクタ素子が形成された部分を示し、他の部分を省略している。したがって、半導体基板１０は、他の部分において、その一主面にトランジスタ素子などが形成されている集積回路基板の一部である。
　第１のシールド部３０は、半導体基板１０の一主面上に、図４に示すように厚さＴ１が数１００ｎｍである第１の絶縁層２１を介して配置された第１の導体層に形成される。第１の導体層は半導体集積回路として必要な配線などが形成される層である。一般に、第１の導体層はアルミニウム又はアルミニウム合金を第１の絶縁層２１の表面に蒸着などにより形成された金属層であり、エッチング技術により、配線などが形成される。
　第１のシールド部３０は第１の導体層をエッチングにより形成された第１のパターンを有する。
　第１のシールド部３０の第１のパターンは渦電流抑制のためのパターンであり、図３に示すように、４辺に配された周辺導体層３１と、４象限に分割した各象限に配置された複数のシールド片３２と、中央に十字形状に配された中央導体層３３とにより構成される。
　周辺導体層３１は、接地ノードに接続される。
　各象限に配置された複数のシールド片３２それぞれは、隣り合う辺に位置する周辺導体層３１に接続されたＬ字形状を有する。複数のシールド片３２それぞれは同一幅に形成され、隣り合うシールド片３２の間隔は同じである。
　中央導体層３３は、周辺導体層３１の縦方向中央と横方向中央に配置され、周辺導体層３１の各辺と接続された十字形状を有する。
　周辺導体層３１と複数のシールド片３２及び中央導体層３３は接続されており、接地される。
　第２のシールド部４０は、第１の導体層の表面上に、図４に示すように厚さＴ２が数１００ｎｍである第２の絶縁層２２を介して配置された第２の導体層に形成される。第２の導体層は半導体集積回路として必要な配線などが形成される層である。一般に、第２の導体層はアルミニウム又はアルミニウム合金を第２の絶縁層２２の表面に蒸着などにより形成された金属層であり、エッチング技術により、配線などが形成される。
　第２のシールド部４０は第２の導体層をエッチングにより形成された第２のパターンを有する。
　第２のシールド部４０の第２のパターンは渦電流抑制のためのパターンであり、図３に示すように、４辺に配された周辺導体層４１と、４象限に分割した各象限に配置された複数のシールド片４２とにより構成される。
　周辺導体層４１は、接地ノードに接続される。また、周辺導体層４１と周辺導体層３１とは接続されており、第２のシールド部４０と第１のシールド部３０と電気的に接続され、接地される。
　各象限に配置された複数のシールド片４２それぞれは、隣り合う辺に位置する周辺導体層４１に接続されたＬ字形状を有する。複数のシールド片４２それぞれは同一幅に形成され、隣り合うシールド片４２の間隔は同じである。周辺導体層４１と複数のシールド片４２は接続されており、接地される。
　複数のシールド片４２それぞれの幅は、図４に示すように第１のシールド部３０の隣り合うシールド片３２の間隔より広い。
　しかも、複数のシールド片４２それぞれは隣り合うシールド片３２の間隔の位置に配置され、第２の導体層の上方から半導体基板１０を見た垂直方向において、シールド片４２の両側部それぞれが第１のシールド部３０の隣り合うシールド片３２の一側部に重なりあう。
　その結果、第１のシールド部３０と第２のシールド部４０とを重ね合わせると、４象限全てにおいて、隙間なく、複数のシールド片３２と複数のシールド片４２により、埋め尽くされる。
　また、第２のシールド部４０における４象限の間に位置するシールド片が存在しない位置の十字形状の間隔の幅は、第１のシールド部３０の中央導体層３３の幅より狭い。その結果、第１のシールド部３０と第２のシールド部４０とを重ね合わせると、縦方向中央と横方向中央においても第１のシールド部３０の中央導体層３３に埋められる。
　第１のシールド部３０の第１のパターンと第２のシールド部４０の第２のパターンは補完する関係にあり、第２の導体層の上から半導体基板１０を垂直に見た場合、第１のシールド部３０と第２のシールド部４０により半導体基板１０を遮蔽する。
　また、周辺導体層４１と周辺導体層３１とは接続されており、第２のシールド部４０と第１のシールド部３０と電気的に接続され、接地される。
　インダクタ要素５０は、第２の導体層の表面上に、図４に示すように厚さＴ２が数１０μｍである層間絶縁膜２３を介して配置された第３の導体層に形成される。第３の導体層は、半導体集積回路に用いられるキャパシタの一方の電極、半導体集積回路の外部と電気的に接続するためのパッドなどが形成される層である。一般に、第３の導体層はアルミニウム又はアルミニウム合金を層間絶縁膜２３の表面に蒸着などにより形成された金属層であり、エッチング技術により、キャパシタの一方の電極などが形成される。
　なお、図４において、煩雑さを避けるため、第１の絶縁層２１、第２の絶縁層２２、及び層間絶縁膜２３の断面表示は省略している。
　インダクタ要素５０は、図３に示すように、環状になるループ部分と、両端に配置される接続部分とを有する巻き線によってシングルエンドインダクタを構成する。インダクタ要素５０は、ループ部分の内側において、半導体基板１０に向かって垂直に磁力線を発生する。
　なお、インダクタ要素５０はシングルエンドインダクタを構成する巻き線の代わりに、スパイラルインダクタを構成する複数巻回された巻き線又は多層配線を用いたコイルでも良い。
　このように構成された実施の形態１に係るインダクタ素子において、インダクタ要素５０に通電し、インダクタ要素５０によってインダクタ要素５０に対して上から下への磁力線Ｍが発生する。
　第１の絶縁層２１及び第２の絶縁層２２の厚さはそれぞれ数１００ｎｍ又はそれ以下と非常に薄く、また、層間絶縁膜２３は数１０μｍ又は１０μｍ程度ある。したがって、第１のシールド部３０が形成される第１の導体層及び第２のシールド部４０が形成される第２の導体層は、インダクタ要素５０が形成される第３の導体層に比べて半導体基板１０に非常に近い。
　その結果、第３の導体層に形成されたインダクタ要素５０による上から下への磁力線Ｍは、図５に示すように、第１の導体層に形成された第１のシールド部３０のシールド片３２及び第２の導体層に形成された第２のシールド部４０のシールド片４２に対して垂直に入射される。
　第２のシールド部４０のシールド片４２に到達した磁力線Ｍは、図５に示すように、第２のシールド部４０が形成される第２の導体層と第１のシールド部３０が形成される第１の導体層が、第２の絶縁層２２の厚さに相当する数１００ｎｍ又は数１００ｎｍ以下と非常に近い距離にあるため、第２のシールド部４０のシールド片４２及び第１のシールド部３０のシールド片３２の表面上を半導体基板１０の一主面に対して水平方向にインダクタ要素５０の外方へ移動する。その結果、半導体基板１０に到達するのを防止する。
　また、第２のシールド部４０の隣接するシールド片４２の間から第１のシールド部３０のシールド片３２に到達した磁力線Ｍは、第１のシールド部３０のシールド片３２及び第２のシールド部４０のシールド片４２の表面上を半導体基板１０の一主面に対して水平方向にインダクタ要素５０の外方へ移動する。その結果、半導体基板１０に到達するのを防止する。
　第１のシールド部３０のシールド片３２と第２のシールド部４０のシールド片４２の垂直方向の隙間は、第２の絶縁層２２の厚さに相当する数１００ｎｍ又は数１００ｎｍ以下と非常に狭く、隣り合うシールド片３２とシールド片４２の側部が重なる構造にしているため、当該隙間から磁力線Ｍが半導体基板１０の方向に漏れ出すことはない。
　次に、実施の形態１に係るインダクタ素子における周波数に対するインダクタンスの値及びＱ値についての測定結果を図６及び図７に示す。
　図６において、横軸が周波数、縦軸がインダクタンスの値、図７において、横軸が周波数、縦軸がＱ値を示す。
　図６及び図７において、実線Ｅが実施の形態１に係るインダクタ素子の測定結果を示し、点線Ｒが比較例の測定結果を示す。比較例は、実施の形態１に係るインダクタ素子に対して、第１のシールド部３０又は第２のシールド部４０の一方を削除、つまり、シールド部を一層としたものである。
　図６に示した測定結果から明らかなように、実施の形態１に係るインダクタ素子におけるインダクタンスの値は、比較例におけるインダクタンスの値に対して大きな変化はなく、インダクタ素子のインダクタンスの低下は抑制されている。
　一方、図７に示した測定結果から明らかなように、実施の形態１に係るインダクタ素子におけるＱ値は、比較例におけるＱ値に対して最大で５程度向上している。
　以上のことから明らかなように、磁力線Ｍに対して、第１のシールド部３０及び第２のシールド部４０は渦電流の発生を抑制して、渦電流に伴う、磁力線Ｍとは逆方向の磁力線の発生を抑制する。
　しかも、磁力線Ｍに対して、第１のシールド部３０及び第２のシールド部４０が半導体基板１０方向への到達を遮蔽し、磁力線Ｍの半導体基板１０への漏れこみがなく、半導体基板１０内での損失を防止できる。
　その結果、インダクタ素子のインダクタンスの低下を抑制できるだけではなく、Ｑ値の向上が図れる。
　なお、実施の形態１に係るインダクタ素子の第１のシールド部３０の第１のパターン及び第２のシールド部４０の第２のパターンは、図３に示したパターンに限られるものではなく、次のようなパターンでも良い。
　すなわち、第１のシールド部３０の第１のパターンは、複数のシールド片３２が周辺導体層３１の中心から周辺導体層３１に向かって、隣接するシールド片３２の間に間隔をあけて放射状に配置される。複数のシールド片３２の一端は周辺導体層３１に接続される。
　第２のシールド部４０の第２のパターンは、複数のシールド片４２が周辺導体層４１の中心から周辺導体層４１に向かって、隣接するシールド片４２の間に間隔をあけて放射状に配置される。複数のシールド片４２の一端は周辺導体層４１に接続される。第２のシールド部４０の複数のシールド片４２それぞれは、第１のシールド部３０の隣り合うシールド片３２の間隔に配置される。その結果、第１のシールド部３０と第２のシールド部４０とを重ね合わせると、隙間なく、複数のシールド片３２と複数のシールド片４２により、埋め尽くされる。
　また、第１のシールド部３０の第１のパターンは、複数のシールド片３２が一定間隔にて縦方向又は横方向に配列される。複数のシールド片３２の両端は周辺導体層３１に接続される。
　第２のシールド部４０の第２のパターンは、複数のシールド片４２が一定間隔にて縦方向又は横方向に配列される。複数のシールド片４２の両端は周辺導体層４１に接続される。第２のシールド部４０の複数のシールド片４２それぞれは、第１のシールド部３０の隣り合うシールド片３２の間隔に配置される。その結果、第１のシールド部３０と第２のシールド部４０とを重ね合わせると、隙間なく、複数のシールド片３２と複数のシールド片４２により、埋め尽くされる。
　すなわち、第１のシールド部３０の第１のパターンと第２のシールド部４０の第２のパターンの関係が、相互で補完する関係にあるパターンであり、第２の導体層の上から半導体基板１０を垂直に見た場合、第１のシールド部３０と第２のシールド部４０により半導体基板１０を遮蔽するパターンであれば、いずれのパターンでも良い。
実施の形態２．
　この発明の実施の形態２に係るインダクタ素子を図８に基づいて説明する。
　実施の形態２に係るインダクタ素子は、実施の形態１に係るインダクタ素子における第１のシールド部３０と第２のシールド部４０との間に、さらに、第３のシールド部６０と第４のシールド部７０を配置したものである。インダクタ素子の形成部位におけるその他の点については、実施の形態１と同じである。
　したがって、第３のシールド部６０と第４のシールド部７０を中心に以下に説明する。
　なお、各図中、同一符号は同一又は相当部分を示す。
　第３のシールド部６０は、第１のシールド部３０が形成された第１の導体層の表面上に、厚さが数１００ｎｍである第３の絶縁層（図示せず）を介して配置された第４の導体層に形成される。第４の導体層は半導体集積回路として必要な配線などが形成される層である。一般に、第４の導体層はアルミニウム又はアルミニウム合金を第３の絶縁層の表面に蒸着などにより形成された金属層であり、エッチング技術により、配線などが形成される。
　第３のシールド部６０は第４の導体層をエッチングにより形成された第３のパターンを有する。
　第３のシールド部６０の第３のパターンは渦電流抑制のためのパターンであり、４辺に配された周辺導体層と、一定間隔にて縦方向又は横方向に配列され、両端が周辺導体層に接続される複数のシールド片により構成される。複数のシールド片のそれぞれは、直線上に延び、両端が周辺導体層の対向する辺に接続された基部と、基部から間隔を有して垂直に突出した配列された複数の歯部を有する櫛形状をなしている。
　周辺導体層は、接地ノードに接続される。
　第４のシールド部７０は、第４の導体層の表面上に、厚さが数１００ｎｍである第４の絶縁層（図示せず）を介して配置された第５の導体層に形成される。
　また、第５の導体層の表面上に、厚さが数１００ｎｍである第５の絶縁層（図示せず）を介して第２のシールド部４０が形成された第２の導体層が形成される。
　第５の導体層は半導体集積回路として必要な配線などが形成される層である。一般に、第５の導体層はアルミニウム又はアルミニウム合金を第４の絶縁層の表面に蒸着などにより形成された金属層であり、エッチング技術により、配線などが形成される。
　第４のシールド部７０は第５の導体層をエッチングにより形成された第４のパターンを有する。
　第４のシールド部７０の第４のパターンは渦電流抑制のためのパターンであり、４辺に配された周辺導体層と、一定間隔にて縦方向又は横方向に配列され、両端が周辺導体層に接続される複数のシールド片により構成される。複数のシールド片のそれぞれは、直線上に延び、両端が周辺導体層の対向する辺に接続された基部と、基部から間隔を有して垂直に突出した配列された複数の歯部を有する櫛形状をなしている。
　周辺導体層は、接地ノードに接続される。
　第４のシールド部７０の複数のシールド片それぞれは、第３のシールド部６０の隣り合うシールド片の間隔に配置され、かつ、第４のシールド部７０のシールド片の歯部は第３のシールド部６０の隣り合うシールド片の間隔に配置される。その結果、第３のシールド部６０と第４のシールド部７０とを重ね合わせると、隙間なく、第３のシールド部６０の複数のシールド片と第４のシールド部７０の複数のシールド片により、埋め尽くされ、第３のシールド部６０と第４のシールド部７０の基部の側部が重なり、第３のシールド部６０と第４のシールド部７０の歯部の側部が重なって配置される。
　第３のシールド部６０の第３のパターンと第４のシールド部７０の第４のパターンは補完する関係にあり、第５の導体層の上から半導体基板１０を垂直に見た場合、第３のシールド部６０と第４のシールド部７０により半導体基板１０を遮蔽する。
　また、第３のシールド部６０の周辺導体層及び第４のシールド部７０の周辺導体層と、周辺導体層４１と周辺導体層３１とは接続されており、第１のシールド部３０から第４のシールド部７０と電気的に接続され、接地される。
　以上のように構成された実施の形態２にあっても実施の形態１と同様な効果を奏し、配線層の密度制限又は配線層形成時の制約などにより、第１のシールド部３０及び第２のシールド部４０により、磁力線Ｍの漏れ出しが生じる構成になっていても、第３のシールド部６０と第４のシールド部７０により磁力線Ｍの漏れ出しを防止でき、半導体基板１０での損失の低減を図れる。
　なお、実施の形態２に係るインダクタ素子では、補完関係で対をなす第１のシールド部３０と第２のシールド部４０との間に、補完関係で対をなす第３のシールド部６０と第４のシールド部７０を配置したもの、つまり、４つのシールド部が対をなす２組のシールド部を配置したものとしたが、第３のシールド部６０と第４のシールド部７０の一方だけ、もしくはさらに、追加のシールド部を配置したものでも良い。
　要するに、半導体基板１０とインダクタ要素５０との間に、３層以上の中間導体層を配置し、３層以上の中間導体層それぞれに、渦電流の発生を抑制するそれぞれが異なったパターンを有する３つ以上のシールド部を配置し、３つ以上のシールド部のパターンが補完する関係にあり、インダクタ要素５０が形成された導体層から半導体基板１０を垂直に見た場合、３つ以上のシールド部により半導体基板１０を遮蔽する構造でよい。
　なお、３つ以上のシールド部は電気的に接続される。
実施の形態３．
　この発明の実施の形態３に係るインダクタ素子を図９に基づいて説明する。
　近年、半導体集積回路の３次元集積化が進んできている。例えば、半導体基板上に集積回路を張り合わせ、さらに配線を積層することが提案されている。
　３次元半導体集積回路は、実施の形態１に係るインダクタ素子が集積化された半導体集積回路の上層に、配線が施される第５の導体層と、配線が施される第６の導体層と、磁力線による損失が大きな誘電体層が少なくとも積層されて形成されている。
　実施の形態３に係るインダクタ素子は、このような３次元半導体集積回路に適用が良好なものである。
　すなわち、実施の形態１に係るインダクタ素子におけるインダクタ要素５０が形成された第３の導体層の上層に配置された第５の導体層及び第６の導体層それぞれに第５のシールド部８０と第６のシールド部９０を配置したものである。インダクタ素子の形成部位におけるその他の点については、実施の形態１と同じである。
　したがって、第５のシールド部８０と第６のシールド部９０を中心に以下に説明する。
　なお、各図中、同一符号は同一又は相当部分を示す。
　第５のシールド部８０は、インダクタ要素５０が形成された第３の導体層の上層に第６の絶縁層（図示せず）を介して配置された第５の導体層に形成される。第５の導体層は半導体集積回路として必要な配線などが形成される層である。一般に、第５の導体層はアルミニウム又はアルミニウム合金を第６の絶縁層の表面に蒸着などにより形成された金属層であり、エッチング技術により、配線などが形成される。
　第５のシールド部８０は、第５の導体層をエッチングにより形成された第５のパターンを有する。
　第５のシールド部８０の第５のパターンは渦電流抑制のためのパターンであり、実施の形態１にて示した第１のシールド部３０の第１のパターンと同じパターンである。
　第６のシールド部９０は、第５の導体層の表面上に第７の絶縁層（図示せず）を介して配置された第６の導体層に形成される。第６の導体層は半導体集積回路として必要な配線などが形成される層である。一般に、第６の導体層はアルミニウム又はアルミニウム合金を第７の絶縁層の表面に蒸着などにより形成された金属層であり、エッチング技術により、配線などが形成される。
　第６のシールド部９０は、第６の導体層をエッチングにより形成された第６のパターンを有する。
　第６のシールド部９０の第６のパターンは渦電流抑制のためのパターンであり、実施の形態１にて示した第２のシールド部４０の第２のパターンと同じパターンである。
　第５のシールド部８０の第１のパターンと第６のシールド部９０の第２のパターンは補完する関係にあり、第５のシールド部８０と第６のシールド部９０により、第５の導体層の表面に対して垂直方向を遮蔽、つまり、上層側の誘電体層を遮蔽する。
　また、第５のシールド部８０の周辺導体層及び第６のシールド部９０の周辺導体層は、第１のシールド部３０の周辺導体層３１と第２のシールド部４０の周辺導体層４１と接続されており、第１のシールド部３０と第２のシールド部４０と第５のシールド部８０と第６のシールド部９０は電気的に接続され、接地される。
　このように構成された実施の形態３に係るインダクタ素子において、インダクタ要素５０に通電し、インダクタ要素５０によって発生した磁力線による半導体基板１０内での損失を第１のシールド部３０と第２のシールド部４０によって防止でき、インダクタ要素５０によって発生した磁力線による誘電体層内での損失を第５のシールド部８０と第６のシールド部９０によって防止でき、インダクタ素子のＱ値を改善できる。
実施の形態４．
　この発明の実施の形態４に係るインダクタ素子を図１０に基づいて説明する。
　実施の形態４に係るインダクタ素子は、実施の形態３に係るインダクタ素子に対して、実施の形態２と同様に第１のシールド部３０と第２のシールド部４０との間に第３のシールド部６０と第４のシールド部７０を配置し、さらに、第５のシールド部８０と第６のシールド部９０との間に第７のシールド部１００と第８のシールド部１１０を配置したものである。インダクタ素子の形成部位におけるその他の点については、実施の形態３と同じである。
　したがって、第７のシールド部１００と第８のシールド部１１０を中心に以下に説明する。
　なお、各図中、同一符号は同一又は相当部分を示す。
　第７のシールド部１００は、第５のシールド部８０が形成された第６の導体層の表面上に第８の絶縁層（図示せず）を介して配置された第７の導体層に形成される。第７の導体層は半導体集積回路として必要な配線などが形成される層である。一般に、第７の導体層はアルミニウム又はアルミニウム合金を第６の絶縁層の表面に蒸着などにより形成された金属層であり、エッチング技術により、配線などが形成される。
　第７のシールド部１００は、第７の導体層をエッチングにより形成された第７のパターンを有する。
　第７のシールド部１００の第７のパターンは渦電流抑制のためのパターンであり、実施の形態２にて示した第３のシールド部６０の第３のパターンと同じパターンである。
　第８のシールド部１１０は、第７の導体層の表面上に第９の絶縁層（図示せず）を介して配置された第８の導体層に形成される。第８の導体層は半導体集積回路として必要な配線などが形成される層である。一般に、第８の導体層はアルミニウム又はアルミニウム合金を第７の絶縁層の表面に蒸着などにより形成された金属層であり、エッチング技術により、配線などが形成される。
　第８のシールド部１１０は、第８の導体層をエッチングにより形成された第８のパターンを有する。
　第８のシールド部１１０の第８のパターンは渦電流抑制のためのパターンであり、実施の形態２にて示した第４のシールド部７０の第４のパターンと同じパターンである。
　第７のシールド部１００の第７のパターンと第８のシールド部１１０の第８のパターンは補完する関係にあり、第７のシールド部１００と第８のシールド部１１０により、第７の導体層の表面に対して垂直方向を遮蔽する、つまり、上層側の誘電体層を遮蔽する。
　また、第７のシールド部１００の周辺導体層及び第８のシールド部１１０の周辺導体層は、第５のシールド部８０の周辺導体層と第６のシールド部９０の周辺導体層と接続されており、第１のシールド部３０から第８のシールド部１１０と電気的に接続され、接地される。
　以上のように構成された実施の形態４にあっても実施の形態２及び実施の形態３と同様な効果を奏し、第５の導体層及び第６の導体層が配線層の密度制限又は配線層形成時の制約などにより、誘電体層への磁力線の漏れ出しが生じる構成になっていても、第７のシールド部１００と第８のシールド部１１０により磁力線Ｍの漏れ出しを防止でき、誘電体層での損失の低減を図れる。
　なお、実施の形態４に係るインダクタ素子では、補完関係で対をなす第５のシールド部８０と第６のシールド部９０との間に、補完関係で対をなす第７のシールド部１００と第８のシールド部１１０を配置したもの、つまり、４つのシールド部が対をなす２組のシールド部を配置したものとしたが、第７のシールド部１００と第８のシールド部１１０の一方だけ、もしくはさらに、追加のシールド部を配置したものでも良い。
　要するに、インダクタ要素５０が形成された第３の導体層の上層に、３層以上の上層導体層を配置し、３層以上の上層導体層それぞれに、渦電流の発生を抑制するそれぞれが異なったパターンを有する３つ以上のシールド部を配置し、３つ以上のシールド部のパターンが補完する関係にあり、３つ以上のシールド部により上層導体層の表面に対して垂直方向を遮蔽する構造でよい。
　なお、３つ以上のシールド部は電気的に接続される。
　なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　１０　半導体基板、２１　第１の絶縁層、２２　第２の絶縁層、２３　層間絶縁膜、３０　第１のシールド部、４０　第２のシールド部、５０　インダクタ要素、６０　第３のシールド部、７０　第４のシールド部、８０　第５のシールド部、９０　第６のシールド部、１００　第７のシールド部、１１０　第８のシールド部。

Claims (11)

  1. 　半導体基板と、
    　この半導体基板の一主面上に配置された導体層に形成されるインダクタ要素と、
    　前記半導体基板と前記インダクタ要素が形成された導体層の間に複数層の中間導体層が配置され、複数層の中間導体層それぞれに、それぞれが異なったパターンを有し、前記インダクタ要素が形成された導体層から前記半導体基板を垂直に見た場合、それぞれの異なったパターンが相互に補完して前記半導体基板を遮蔽する、電気的に接続された複数のシールド部と、
    　を備えたインダクタ素子。
  2. 　前記複数層の中間導体層は３層以上の中間導体層である請求項１に記載のインダクタ素子。
  3. 　前記複数層の中間導体層は４層の中間導体層であり、それぞれが前記４層の中間導体層それぞれに対応して形成される４つのシールド部が対をなす２組のシールド部に分けられ、各組の対をなすシールド部は前記インダクタ要素が形成された導体層から前記半導体基板を垂直に見た場合、相互に補完して前記半導体基板を遮蔽する異なったパターンを有する請求項１に記載のインダクタ素子。
  4. 　前記インダクタ要素が形成された導体層の上に複数の上層導体層が配置され、複数層の上層導体層それぞれに、それぞれが異なったパターンを有し、それぞれの異なったパターンが相互に補完して前記上層導体層の表面に対して垂直方向を遮蔽する、電気的に接続された複数の上層シールド部を備えた請求項１に記載のインダクタ素子。
  5. 　前記複数層の中間導体層は３層以上の中間導体層であり、前記複数層の上層導体層は３層以上の中間導体層である請求項４に記載のインダクタ素子。
  6. 　前記複数層の中間導体層は４層の中間導体層であり、それぞれが前記４層の中間導体層それぞれに対応して形成される４つのシールド部が対をなす２組のシールド部に分けられ、各組の対をなすシールド部は前記インダクタ要素が形成された導体層から前記半導体基板を垂直に見た場合、相互に補完して前記半導体基板を遮蔽する異なったパターンを有し、
    　前記複数層の上層導体層は４層の上層導体層であり、それぞれが前記４層の上層導体層それぞれに対応して形成される４つのシールド部が対をなす２組のシールド部に分けられ、各組の対をなすシールド部は前記最上層の上層導体層から前記半導体基板を垂直に見た場合、相互に補完して前記半導体基板を遮蔽する異なったパターンを有する請求項４に記載のインダクタ素子。
  7. 　半導体基板と、
    　この半導体基板の一主面上に配置された第１の導体層に形成され、第１のパターンを有する第１のシールド部と、
    　前記第１の導体層の上に配置された第２の導体層に形成され、前記第１のパターンを補完する関係にあり、前記第２の導体層の上から前記半導体基板を垂直に見た場合、前記第１のシールド部とにより前記半導体基板を遮蔽する第２のパターンを有し、前記第１のシールド部と電気的に接続された第２のシールド部と、
    　前記第２の導体層の上に配置された第３の導体層に形成されるインダクタ要素と、
    　を備えたインダクタ素子。
  8. 　前記第３の導体層の上に配置された第４の導体層に形成され、第３のパターンを有する第３のシールド部と、
    　前記第４の導体層の上に配置された第５の導体層に形成され、前記第３のパターンを補完する関係にあり、前記第３のシールド部とにより前記第５の導体層の表面に対する垂直方向を遮蔽する第４のパターンを有し、前記第３のシールド部と電気的に接続された第４のシールド部と、
    　を備えた請求項７に記載のインダクタ素子。
  9. 　前記半導体基板は、シリコン基板又は炭化ケイ素基板などのシリコン系基板である請求項１から請求項８のいずれか１項に記載のインダクタ素子。
  10. 　前記半導体基板は、ガリウム砒素基板又はリン化インジウム基板などの化合物半導体基板である請求項１から請求項８のいずれか１項に記載のインダクタ素子。
  11. 　前記半導体基板は、セラミックなどの多層誘電体基板である請求項１から請求項８のいずれか１項に記載のインダクタ素子。
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