KR100475477B1 - 인덕턴스 소자 및 반도체 장치 - Google Patents

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Abstract

본 발명에 관련되는 인덕턴스 소자는 반도체 기판상에 절연막을 사이에 두고 소정의 인덕턴스값을 갖도록 미리 설정된 도전막 패턴으로 이루어지는 인덕턴스부가 형성되고, 상기 반도체 기판 표면에서의 적어도 상기 도전막 패턴의 하방에 상당하는 영역에, 접지전위를 갖는, 상기 반도체 기판보다도 불순물농도가 높은 불순물영역이 형성되어 있다. 반도체 장치는 이 인덕턴스 소자를 구비한다.

Description

인덕턴스 소자 및 반도체 장치{INDUCTANCE ELEMENT AND SEMICONDUCTOR DEVICE}
본 발명은 인덕턴스 소자 및 이 인덕턴스 소자를 내장하는 반도체 장치에 관한 것으로, 특히 저손실 인덕턴스 소자의 구조에 관한 것이다.
최근 휴대전화 등의 휴대통신기기의 급속한 소형화에 따라 이들 기기에 사용되는 IC (Integrated Circuit), LSI (large-scale integration) 등의 고주파 집적회로를, 실리콘 반도체 기판상에 작성된 회로로 실현시키는 요구가 높아지고 있다.
고주파 집적회로에는 트랜지스터, 저항, 용량 (캐패시터) 등의 수동소자에 추가하여 인덕턴스 소자가 필요하게 된다. 따라서, 이와 같은 고주파 집적회로를 사용한 기기의 소형화를 실현시키기 위해서는, 인덕턴스 소자도 포함시켜 상기의 모든 수동소자를 실리콘 반도체 기판상에 형성하는 것이 필요하다. 실리콘 IC 용 인덕턴스 소자는 일반적으로 실리콘 반도체 기판상에 절연막을 사이에 두고 설치되고, 예컨대 알루미늄 (Al) 등의 띠형상의 도전막을 나선형상 (소용돌이형상) 으로 감거나 또는 사행시킴으로써 형성된다.
이하에 도 8 및 도 9 를 참조하여 종래의 인덕턴스 소자의 구성에 대하여 설명한다. 도 8 은 종래의 반도체 장치의 인덕턴스 소자 형성부의 개략 구성을 나타낸 평면도이다. 또, 도 9 는 도 8 에 나타낸 반도체 장치의 인덕턴스 소자 형성부의 D-D' 선을 화살표방향에서 본 단면도이다. 또한, 도 8 에서는, 설명의 편의상 도 9 에 나타낸 절연막 (5, 6, 7) 표시를 생략함과 동시에, 각 구성요소마다를 수식하고 있다. 다시 말하면 도 8 에서 동일한 구성요소는 동일한 모양으로 하고 있다.
도 9 에 나타낸 바와 같이 종래의 인덕턴스 소자는, 실리콘 반도체 기판 등의 반도체 기판 (4) 의 주면 (主面) 상에, 절연막 (5, 6) 이 그 순서대로 형성되고, 그 위에, 후술하는 도전막 패턴 (1) 으로 이루어지는 인덕턴스부의 한쪽의 단자와 접속되는 접속배선 (3) 이 형성되고, 이 접속배선 (3) 을 덮는 절연막 (7) 상에, 도 8 에 나타낸 바와 같이 나선형상 (소용돌이 형상) 의 도전막 패턴 (1) 으로 이루어지는 인덕턴스부가 형성된 구성을 갖고 있다.
이 나선형상의 도전막 패턴 (1) 으로 이루어지는 인덕턴스부는, 그 나선의 대략 중심부에서, 이 인덕턴스 소자의 상기 일측의 단자 (인출용 단자) 를 형성하고 있다. 그리고 인덕턴스부는, 상기 단자, 즉 그 나선의 대략 중심부에서 비어홀 (도시생략) 을 통하여 상기 접속배선 (3) 과 접속되어 있다.
상기 접속배선 (3) 은, 상기 인덕턴스 소자의 외부와의 접속용 인출배선으로서, 상기 인덕턴스부로부터 외부로 인출하여 사용된다. 상기 인덕턴스 소자는, 예컨대 반도체 장치에 내장, 다시 말하면 반도체 장치의 반도체 기판에 내장 또는 외부 장착하여 사용된다. 예컨대 반도체 장치의 반도체 기판에 상기 반도체 기판 (4) 을 사용함으로써, 상기 인덕턴스 소자는, 상기 반도체 기판 (4) 의 주면상에 설치된, LSI 등의 집적회로를 구성하는 트랜지스터 (도시생략) 등과 전기적으로 접속된 전극 패드 (도시생략) 등과 전기적으로 접속되어 사용된다.
그러나, 상기 구조를 갖는 종래의 인덕턴스 소자에서는, 상기 인덕턴스부를 구성하는 도전막 패턴 (1) 을 흐르는 전류의 전자유도작용에 의해, 상기 인덕턴스부에 전류를 흘려보냈을 때에, 상기 반도체 기판 (4) 의 표면에 과전류가 발생한다. 이 때문에, 상기 반도체 기판 (4) 이 갖는 저항성분에 의해, 인덕턴스부를 통과하는 고주파 신호의 반사 및 손실이 발생한다. 그 결과, 종래의 인덕턴스 소자에서는, 인덕턴스 소자 전체로서의 능력이 저하되는 것이 알려져 있다.
일반적으로 인덕턴스 소자는 고주파대의 사용이 매우 많다. 그러나, 반도체 기판 (4) 의 이와 같은 신호손실은 특히 고주파대에서 현저하게 보인다. 인덕턴스 소자는, 상기 인덕턴스부를 구성하는 도전막 패턴 (1) 의 형상 등에 따라 발생되는 기생성분에 의해 크게 그 특성을 열화시킨다.
따라서, 상기 종래의 인덕턴스 소자는, 반도체 기판 (4) 에서 나선형상의 도전막 패턴 (1) 의 하측에 상당하는 영역에서의 신호손실이 매우 크고, 고주파대에서 양호하게 사용할 수 있는 것은 아니었다.
따라서, 그 개선책으로서, 일본국 공개특허공보 「특개평 6-181289호 (공개일 1994년 6월 28일)」 에는, 상기 반도체 기판 (4) 상에 형성된 도전막 패턴 (1) 에 근접하여 접지된 금속박막을 형성함으로써, 특성 임피던스를 정합하여 고주파 신호의 반사, 손실을 저감하는 인덕턴스 소자가 개시되어 있다.
구체적으로는, 상기 일본국 공개특허공보 「특개평 6-181289호」 에 기재된 인덕턴스 소자는 접지된 금속박막상에 인덕턴스부를 형성함으로써, 인덕턴스부를 흐르는 전류의 전자유도작용에 의한 반도체 기판 (4) 으로의 영향을 적게 하여, 상기 반도체 기판 (4) 의 신호손실, 다시 말하면 특성 손실을 저감하고 있다.
이하에, 도 10 및 도 11 을 참조하여, 상기 일본국 공개특허공보 「특개평 6-181289호」에 기재된 반도체 장치의 인덕턴스 소자에 대하여 설명한다. 도 10 은 상기 일본국 공개특허공보 「특개평 6-181289호」에 기재된 반도체 장치의 인덕턴스 소자 형성부의 개략구성을 나타낸 평면도이다. 또, 도 11 은 도 10 에 나타낸 반도체 장치의 E-E' 선을 화살표방향에서 본 단면도이다. 또한, 도 10 에서는 설명의 편의상 도 11 에 나타낸 절연막 (5, 6, 7) 표시를 생략함과 동시에, 각 구성요소마다 수식하고 있다. 다시 말하면 도 10 에서 동일한 구성요소는 동일한 모양으로 하고 있다. 또, 이하의 설명에서는, 상기 도 8 및 도 9 에 나타낸 구성요소와 동일한 기능을 갖는 구성요소에 대해서는, 동일한 부호를 부기하여 그 설명을 생략하는 것으로 한다.
상기 반도체 장치에서는, 반도체 기판 (4) 의 주면상에, 제 1 절연막으로서 절연막 (5) 을 형성하고, 그 위에, 주변부를 제외한 반도체 기판 (4) 의 대략 전체면을 덮도록, 접지금속막 (접지전위층) 인 금속박막 (2) 을 형성하고 있다. 그리고, 이 반도체 장치에서는, 이 금속박막 (2) 을, 제 2 절연막이 되는 절연막 (6) 으로 피복한 후, 이 절연막 (6) 상에, 인덕턴스부의 외부와의 접속용 인출배선이 되는 접속배선 (3) 을 형성하고 있다. 그리고, 상기 반도체 장치는, 이 접속배선 (3) 을 덮도록 제 3 절연막이 되는 절연막 (7) 을 형성하고, 그 위에 인덕턴스부를 구성하는 도전막 패턴 (1) 을 나선형상 (소용돌이형상) 으로 형성한 구성을 갖고 있다.
그러나, 상기 일본국 공개특허공보 「특개평 6-181289호」에 기재된 반도체 장치의 인덕턴스 소자는, 반도체 기판 (4) 의 주면상에 형성된 절연막 (5) 상에, 접지된 금속박막 (2) 을 형성하고 있는 점에서, 상기 도전막 패턴 (1) 또는 접속배선 (3) 과 금속박막 (2) 이 상기 반도체 기판 (4) 의 적층방향에서 서로 중첩된 부분에서 기생용량을 형성한다. 다시 말하면, 상기 도전막 패턴 (1) 과 접지된 금속박막 (2) 사이 및 이 도전막 패턴 (1) 의 인출배선이 되는 접속배선 (3) 과 금속박막 (2) 사이에서 기생용량을 형성한다. 따라서, 상기 인덕턴스 소자는 도 8 및 도 9 에 나타낸 인덕턴스 소자와 비교하여, 반도체 기판 (4) 의 표면부터 금속박막 (2) 의 하면까지의 거리에 상당하는, 절연막 (5) 의 막두께분, 상기 도전막 패턴 (1) 또는 접속배선 (3) 부터 접지면 (접지전위층)까지의 두께가 감소하게 된다. 따라서, 상기 일본국 공개특허공보 「특개평 6-181289호」 에 기재된 반도체 장치의 인덕턴스 소자에서는, 상기 절연막 (5) 의 막두께분, 기생용량 (기생성분) 이 증가하여, 고주파용 인덕턴스 소자로서 사용한 경우에, 그 만큼 신호레벨의 감쇠가 발생한다.
그 때문에, 상기 일본국 공개특허공보 「특개평 6-181289호」에 기재된 인덕턴스 소자에 있어서는, 인덕턴스부를 구성하는 도전막 패턴 (1) 과 금속박막 (2) 사이에 발생하는 기생용량이, 인덕턴스 소자의 특성, 나아가서는 이 인덕턴스 소자를 내장하는 반도체 장치의 특성을 열화시키는 원인이 된다.
그 때문에, 저손실 인덕턴스 소자, 즉 반도체 기판 (4) 이 갖는 저항성분에 의한 신호손실을 억지할 수 있는 고성능의 인덕턴스 소자 및 이와 같은 인덕턴스 소자를 사용한 반도체 장치의 개발이 요망되고 있다.
본 발명은 상기 종래의 문제점을 감안하여 이루어진 것으로, 그 목적은, 반도체 기판의 신호손실을 억제하고, 또한 종래보다도 기생용량이 저감된 인덕턴스 소자 및 반도체 장치를 제공하는 것에 있다.
본 발명에 관련되는 인덕턴스 소자는 상기의 과제를 해결하기 위해, 반도체 기판상에 절연막을 사이에 두고 소정의 인덕턴스값을 갖도록 미리 설정된 제 1 도전막 패턴으로 이루어지는 인덕턴스부가 형성되고, 상기 반도체 기판 표면에서의 적어도 상기 제 1 도전막 패턴의 하방에 상당하는 영역에 접지전위를 갖는 상기 반도체 기판보다도 불순물농도가 높은 불순물영역이 형성되어 있는 것을 특징으로 한다.
상기의 구성에 의하면, 상기 반도체 기판 표면에서의 적어도 상기 제 1 도전막 패턴의 하방에 상당하는 영역에, 접지전위를 갖는, 상기 반도체 기판보다도 불순물농도가 높은 불순물영역이 형성되어 있다. 따라서, 상기 인덕턴스부를 흐르는 전류의 전자유도작용에서 유래하는, 상기 인덕턴스부를 통과하는 고주파 신호의 반사 및 손실을 저감하고, 주파수에 대한 이 인덕턴스 소자의 성능을 나타내는 Q 값의 저하를 억제할 수 있는, 고성능의 인덕턴스 소자를 제공할 수 있다.
또, 상기의 구성에 의하면, 상기 일본국 공개특허공보 「특개평 6-181289호」와 비교하여, 인덕턴스부와, 접지면, 다시 말하면 접지전위층으로 사용하는 층 또는 영역 사이의 막두께 (간격) 를 두껍게 할 수 있고, 그 결과, 기생용량을 저감할 수 있다. 따라서, 상기 기생용량에 의한 신호레벨의 감쇠를 저감시킬 수 있다.
본 발명에 관련되는 반도체 장치는, 상기의 과제를 해결하기 위해, 본 발명에 관련되는 상기 인덕턴스 소자를 구비하고 있는 것을 특징으로 한다. 상기 인덕턴스 소자는, 상기 반도체 장치에 내장되어 있는 것이 바람직하다.
상기의 구성에 의하면, 상기 반도체 장치가 상기 인덕턴스 소자를, 예컨대 내장하고 있음으로써, 상기 인덕턴스 소자의 인덕턴스부를 흐르는 전류의 전자유도작용에서 유래하는, 상기 반도체 기판의, 상기 인덕턴스부를 통과하는 고주파 신호의 반사 및 손실을 저감하고, 주파수에 대한 이 인덕턴스 소자의 성능을 나타내는 Q 값의 저하를 억지할 수 있다. 또 동시에, 기생용량을 저감할 수 있고, 고성능의 인덕턴스 특성을 갖는 반도체 장치를 제공할 수 있다.
또한, 상기의 구성에 의하면, 상기 반도체 장치는, 상기 인덕턴스 소자가, 반도체 장치를 구성하는 집적회로를 형성한 반도체 기판, 예컨대 상기 반도체 기판의 집적회로 형성부 (소자형성부) 와, 상기 불순물영역으로 분리되어 있기 때문에, 다른 소자로의 잡음의 영향도 방지할 수 있다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 나타낸 기재에 의해 충분히 이해될 것이다. 또, 본 발명의 이익은 첨부도면을 참조한 다음의 설명으로 명백해질 것이다.
실시형태 1
본 발명의 일 실시형태에 대하여 도 1 내지 도 5 및 도 12 에 의거하여 설명하면 이하와 같다.
도 1 은 본 실시형태에 관련되는 반도체 장치의 인덕턴스 소자 형성부의 개략 구성을 나타낸 평면도이다. 또, 도 2 는 도 1 에 나타낸 반도체 장치의 A-A' 선을 화살표 방향에서 본 단면도이다. 또한, 도 4 및 도 5 는, 본 실시형태에 관련되는 인덕턴스 소자와 반도체 장치의 회로부와의 접속예를, 도 1 에 나타낸 반도체 장치의 B-B'선을 화살표 방향에서 본 단면으로 나타낸 도면이다. 또한, 도 1 에서는 설명의 편의상 도 2 에 나타낸 절연막 (5, 6, 7) 표시를 생략함과 동시에, 각 구성요소마다 수식하고 있다. 다시 말하면 도 1 에서 동일한 구성요소는 동일한 모양으로 하고 있다. 또, 이하의 설명에서는, 종래 기술에 나타낸 구성요소와 동일한 기능을 갖는 구성요소에 대해서는, 동일한 부호를 부기하여 그 설명을 생략하는 것으로 한다.
본 실시형태에 관련되는 인덕턴스 소자는, 예컨대 반도체 장치에 내장, 다시 말하면 반도체 장치의 반도체 기판에 내장 또는 외부 장착하여 사용된다. 상기 인덕턴스 소자는, 도 2 에 나타낸 바와 같이 반도체 기판 (4) 상에, 절연막 (본 실시형태에서는 절연막 (5, 6, 7)) 을 사이에 두고, 도전막 패턴 (1 ; 제 1 도전막 패턴) 으로 이루어지는 인덕턴스부가 설치된 구성을 갖고 있다.
상기 인덕턴스 소자는, 반도체 기판 (4), 불순물영역 (9), 절연막 (5; 제 1 절연막), 절연막 (6; 제 2 절연막), 절연막 (7; 제 3 절연막), 도전막 (8; 제 2 도전막 패턴), 접속배선 (3; 제 3 도전막 패턴), 상기 도전막 패턴 (1), 컨택트 홀 (10 ; 비어홀), 및 비어홀 (11; 도 4 및 도 5 참조) 을 구비하고 있다.
상기 불순물영역 (9) 은, 상기 반도체 기판 (4) 표면에 형성되어 있다. 또, 상기 절연막 (5; 제 1 절연막), 절연막 (6; 제 2 절연막), 절연막 (7; 제 3 절연막), 도전막 (8; 제 2 도전막 패턴), 접속배선 (3; 제 3 도전막 패턴) 은, 상기 도체 기판 (4) 상에 형성되어 있다. 또한, 상기 컨택트 홀 (10; 비어홀) 은 상기 도전막 (8) 과 불순물영역 (9) 을 전기적으로 접속한다. 그리고, 상기 비어홀 (11) 은, 상기 접속배선 (3) 과 도전막 패턴 (1) 을 전기적으로 접속한다.
상기 인덕턴스 소자, 다시 말하면 상기 인덕턴스부를 형성한 반도체 기판 (4) 을 사용하여 반도체 장치를 형성하기 위해서는, 예컨대 이 반도체 기판 (4) 자체에 LSI 등의 집적회로를 형성하는 것을 들 수 있다. 또, 상기 반도체 장치를 형성하기 위해서는, 이들 집적회로가 형성되어 있는 반도체 기판상에, 상기 인덕턴스부를 형성한 반도체 기판 (4) 을 장착하는 것을 들 수 있다. 또는, 상기 반도체 장치를 형성하기 위해서는, 이 인덕턴스부를 형성한 반도체 기판 (4) 을 포함하는 복수의 반도체 기판을 리드프레임의 반도체 기판 탑재부 상에 장착하고, 이들 반도체 기판을 하나의 패키지에 수납하는 등의 예를 들 수 있다.
다시 말하면 상기 인덕턴스 소자는, 소정의 인덕턴스 특성이 얻어지기만 하면 배선화되어, LSI 를 구성하는 트랜지스터 등이 설치된 반도체 기판에 내장되어 있어도 된다. 또, 상기 인덕턴스 소자는, 소정의 인덕턴스 특성이 얻어지기만 하면, 예컨대 부품화되어 LSI 를 구성하는 트랜지스터 등이 설치된 반도체 기판에 외부 장착되어 있어도 된다.
그러나, 상기 인덕턴스부를 형성한 반도체 기판 (4) 자체에, LSI 등의 집적회로를 형성하고, 배선 패턴을 이용하여 인덕턴스 소자를 구성함으로써, 부품점수가 삭감되어 생산비용을 저감시킬 수 있다.
이하, 본 실시형태에서는, 주로 상기 인덕턴스부를 형성한 반도체 기판 (4) 자체에, LSI 등의 집적회로가 형성되어 있는 경우, 즉 상기 인덕턴스 소자가, LSI 등의 집적회로가 형성되어 있는, 반도체 장치의 반도체 기판에 내장되어 있는 경우를 예를 들어 설명한다.
상기 인덕턴스 소자의 반도체 기판 (4) 표면 (주면) 에는, 이 반도체 기판 (4) 보다도 불순물농도가 높은 불순물영역 (9) 이, 예컨대 상기 반도체 기판 (4) 의 주연부를 제외하는, 인덕턴스부 형성부의 반도체 기판 (4) 표면 (주면) 의 거의 전역에 걸쳐 형성되어 있다. 구체적으로는, 상기 불순물영역 (9) 이, 도 1 및 도 2 에 나타낸 바와 같이 반도체 기판 (4) 에 있어서, 상기 도전막 패턴 (1) 의 형성영역의 하측에 상당하는 영역의 전역에 걸쳐 형성되어 있다.
또, 상기 반도체 기판 (4) 의 표면 (주면) 상, 예컨대 상기 반도체 기판 (4) 의 주연부의 상기 반도체 기판 (4) 의 표면 (주면) 상에는, LSI 등의 집적회로를 구성하는 도시하지 않은 트랜지스터 (예컨대 도 4 에 나타낸 트랜지스터 (20)) 등이 형성되어 있다.
상기 반도체 기판 (4) 주면의 주연부에는, 예컨대 도전막 (8) 의 접지나, 도전막 패턴 (1) 등을 반도체 기판 (4) 에 형성된 집적회로에 전기적으로 접속하기 위해 설치되는, 도시하지 않은 전극패드 (접속전극, 접지단자) 가 노출되어 설치되어 있어도 된다. 상기 전극 패드를 설치함으로써, LSI 등의 집적회로를 구성하는 트랜지스터는, 예컨대 이 전극 패드에 전기적으로 접속하여 사용할 수도 있다.
본 실시형태에서는, 반도체 기판 (4) 으로서, p형 실리콘 기판을 사용하여, 그 표면 (주면) 에 상기 반도체 기판 (4) 과 동일한 극성을 갖는 p형 불순물영역 (9) 이 형성된 구성을 갖고 있다.
본 실시형태에 있어서, 상기 불순물영역 (9) 은, 접지영역 (접지전위층) 으로서 사용된다. 또, 도 2 에 나타낸 바와 같이 상기 불순물영역 (9) 이 형성된 반도체 기판 (4) 의 주면상에는, 상기 불순물영역 (9) 을 덮도록, 제 1 절연막으로서의 절연막 (5) 이 형성되어 있다. 또한, 이 절연막 (5) 상에는, 도 1 및 도 2 에 나타낸 바와 같이 제 2 도전막 패턴으로서 상기 불순물영역 (9) 을 접지전위로 하기 위한 접지된 도전막 (8) 이 형성되어 있다. 또, 상기 도전막 (8) 은, 이 절연막 (5) 의, 상기 인덕턴스부를 구성하는 도전막 패턴 (1) 및 이 인덕턴스부의 접속용 인출배선이 되는 접속배선 (3) 의 하측에 상당하는 영역을 피하여, 예컨대 이 영역 이외의 영역에 형성되어 있다.
다시 말하면 상기 도전막 (8) 이, 도전막 패턴 (1) 과 중첩되지 않도록 배치됨으로써, 도전막 패턴 (1) 과, 이 도전막 패턴 (1) 과 대향하는 접지면 (즉 접지영역 (접지전위층)) 사이의 간격을 크게 취할 수 있다. 따라서, 도전막 패턴 (1) 과, 접지영역 (접지전위층), 본 실시형태에서는 불순물영역 (9) 사이에 발생하는 기생용량을 저감할 수 있도록 되어 있다.
또, 상기 도전막 (8) 이, 접속배선 (3) 과 중첩되지 않도록 배치됨으로써, 접속배선 (3) 과, 이 접속배선 (3) 과 대향하는 접지면 (즉 접지영역 (접지전위층)) 사이의 간격을 크게 취할 수 있다. 따라서, 접속배선 (3) 과, 접지영역 (접지전위층), 본 실시형태에서는 불순물영역 (9) 사이에 발생하는 기생용량을 저감할 수 있도록 되어 있다.
상기 절연막 (5) 에는, 도 2 에 나타낸 바와 같이 상기 도전막 (8) 형성영역의 하방에 컨택트 홀 (10) 이 형성되어 있다. 또한, 상기 불순물영역 (9) 은, 이 컨택트 홀 (10) 을 통하여 상기 도전막 (8) 과 전기적으로 접속되어 있다.
또, 상기 절연막 (5) 상에는, 상기 도전막 (8) 을 덮도록, 제 2 절연막이 되는 절연막 (6) 이 형성되어 있다. 또한, 상기 절연막 (6) 상에, 도전막 패턴 (1) 의 일측 단자로의 인출배선, 다시 말하면 상기 인덕턴스부의 접속용 인출배선이 되는, 도전막 (도전막 패턴) 으로 이루어지는 접속배선 (3) 이 형성되어 있다. 또, 이 접속배선 (3) 을 덮는 제 3 절연막인 절연막 (7) 상에, 인덕턴스부를 구성하는, 띠형상의 도전막으로 이루어지는 상기 도전막 패턴 (1) 이 형성되어 있다.
상기 도전막 패턴 (1) 은, 도 1 에 나타낸 바와 같이 나선형상 (소용돌이형상) 의 배선패턴에 의해 구성되어 있다. 상기 나선형상의 도전막 패턴 (1) 은, 그 나선의 대략 중심부에서, 이 도전막 패턴 (1) 의 상기 일측 단자 (인출용 단자) 를 형성하고 있다. 그리고, 상기 나선형상의 도전막 패턴 (1) 은, 상기 단자, 즉 그 나선의 대략 중심부에서 비어홀 (11; 예컨대 도 4 참조) 을 통하여 상기 접속배선 (3) 의 일단과 접속되어 있다. 또, 접속배선 (3) 의 타단은, 반도체 기판 (4) 의 주면의 주연부에 노출되어 있는 도시하지 않은 전극패드, 또는 회로부의 트랜지스터 (예컨대 도 4 에 나타낸 트랜지스터 (20)) 등과 접속되어 있다.
다시 말하면 상기 접속배선 (3) 은, 상기 도전막 패턴 (1) 을 반도체 기판 (4) 주면의 주연부에 형성된 상기 전극 패드, 즉 상기 반도체 기판 (4) 에 형성된 집적회로 등에 접속된 전극 패드, 또는 집적회로 등의 회로부의 트랜지스터 등과 접속하는 리드부로서 사용된다. 또, 상기 도전막 패턴 (1) 은 상기 비어홀 (11) 을 통하여 상기 접속배선 (3) 에 의해, 나선의 중심부로부터 외부, 예컨대 반도체 기판 (4) 에 형성된 집적회로에 전기적으로 접속되어 있다. 상기 도전막 패턴 (1) 은, 이 도전막 패턴 (1) 에 전류가 흘려보내짐으로써, 인덕턴스 소자로서 작동한다.
다음으로 본 실시형태에 관련되는 상기 반도체 장치의 제조방법, 특히 상기 반도체 장치의 인덕턴스 소자 (인덕턴스 소자부) 의 제조방법에 대하여 주로 도 1 및 도 2 를 참조하여 이하에 설명한다.
본 실시형태에 있어서는, 먼저, 반도체 기판 (4) 으로서의 p형 실리콘 반도체 기판에 p형 불순물영역 (9) 을, 예컨대 통상 CMOS (complementary metal oxide semiconductor) 프로세스에서 사용되는, 삼불화붕소 (BF3) 를 사용한, 저에너지의 이온주입법 등의 방법에 의해 형성한다. 그리고, 상기 불순물영역 (9) 상에, 예컨대 이산화규소 (SiO2) 로 이루어지는 절연막 (5) 을, 플라즈마 CVD (chemical vapor deposition) 등의 종래 공지된 방법으로 막형성한다.
다음에 포토 레지스트를 이용하여 절연막 (5) 의 소정의 영역에 RIE (Reactive Ion Etching) 등에 의해, 불순물영역 (9) 을 도전막 (8) 에 접속하기 위한 컨택트 홀 (10) 을 형성하고 도금 등을 실시함으로써, 상기 불순물영역 (9) 을 부분적으로 노출시킨다. 이어서, 포토 레지스트를 이용하여, 이 컨택트 홀 (10…) 을 덮도록, 예컨대 알루미늄 (Al) 으로 이루어지는 도전막 (8) 을, 예컨대 증착, 스퍼터링, 또는 인쇄 등의 방법에 의해 형성한다. 이에 의해, 상기 컨택트 홀 (10) 은, 상기 도전막 (8) 에 의해 접지점 (접지단자) 이 되는 예컨대 상기 전극 패드 등에 접속되고, 불순물영역 (9) 의 접지용의 컨택트 홀로서 사용된다.
상기 컨택트 홀 (10) 및 이 컨택트 홀 (10) 과 접속된 도전막 (8) 은, 인덕턴스부를 구성하는 도전막 패턴 (1) 및 그 접속용 인출배선이 되는 접속배선 (3), 특히 상기 인덕턴스부를 구성하는 도전막 패턴 (1) 과 중첩되지 않도록, 예컨대 상기 절연막 (5) 에서 상기 도전막 패턴 (1) 의 바로 아래에 상당하는 영역에 근접한 영역에 배치된다.
구체적으로는, 상기 도전막 (8) 및 컨택트 홀 (10) 은, 도전막 패턴 (1) 및 접속배선 (3) 의 하방영역 (다시 말하면 상기 도전막 패턴 (1) 의 바로 아래 및 접속배선 (3) 의 바로 아래에 상당하는 영역) 을 회피하여, 상기 반도체 기판 (4) 의 주연부를 제외하는, 상기 반도체 기판 (4) 의 표면 (주면) 의 대략 전역에 걸쳐 형성된다. 보다 구체적으로는, 상기 도전막 (8) 및 컨택트 홀 (10) 은, 도 1 및 도 2 에 나타낸 바와 같이, 반도체 기판 (4) 의, 도전막 패턴 (1) 의 형성영역의 하방영역에서, 도전막 패턴 (1) 의 바로 아래 및 접속배선 (3) 의 바로 아래를 제외하는 영역 전역에 걸쳐 형성된다. 이에 의해, 상기 도전막 (8) 은, 예컨대 상기 도전막 패턴 (1) 의 바로 아래에 상당하는 영역에 근접한 영역에서 상기 도전막 패턴 (1) 을 따른 형상으로 형성된다.
또한, 상기한 바와 같이 상기 도전막 패턴 (1) 과 접지전위층인 불순물영역 (9) 사이에 발생하는 기생용량 및 이 접속배선 (3) 과 상기 불순물영역 (9) 사이에 발생하는 기생용량을 저감하기 위해서는, 상기 도전막 (8) 및 컨택트 홀 (10) 은 그 대부분의 영역, 바람직하게는 모든 영역에서, 상기 인덕턴스부를 구성하는 도전막 패턴 (1) 및 상기 접속배선 (3) 과 일부 중첩되지 않도록 배치되어 있는 것이 바람직하다. 그러나, 본 실시형태에 나타낸 바와 같이 불순물영역 (9) 접지를 위한 상기 도전막 (8) 을, 인덕턴스부를 형성하는 영역 내부, 다시 말하면 상기 도전막 패턴 (1) 형성영역 중에 상당하는 영역에 배치한 경우, 접지점 (접지단자) 이 되는 상기 전극패드로의 접속을 실행하기 때문에, 상기 도전막 (8) 이 상기 도전막 패턴 (1) 또는 접속배선 (3) 과 중첩되어 있는 영역이 있어도 상관없다.
그 후, 상기 절연막 (5) 상에 상기 도전막 (8) 을 피복하도록, 다시 예컨대 SiO2 를 플라즈마 CVD 등의 종래 공지된 방법으로 막형성함으로써 절연막 (6) 을 형성한다. 그리고, 상기 절연막 (6) 상에 포토 레지스트를 이용하여, 예컨대 Al 로 이루어지는 접속배선 (3) 을 증착, 스퍼터링, 또는 인쇄 등의 방법에 의해 형성한다. 또한, 상기 절연막 (6) 상에 상기 접속배선 (3) 을 피복하도록, 상기 절연막 (5, 6) 과 동일하게 하여 절연막 (7) 을 형성한다. 또, 이 절연막 (7) 의 소정의 영역에 RIE 나 도금 등에 의해 상기 접속배선 (3) 과 도전막 패턴 (1) 을 결합하기 위한 비어홀 (11) 을 형성하고, 접속배선 (3) 을 부분적으로 노출시킨다.
이어서, 상기 절연막 (7) 상에 포토 레지스트를 이용하여, 예컨대 Al 에 의해 원하는 인덕턴스값을 갖도록 미리 결정된 배선 패턴으로 증착이나 스퍼터링, 또는 인쇄 등의 방법에 의해 도전막 패턴 (1) 으로 이루어지는 인덕턴스부를 형성한다. 본 실시형태에서는, 상기 도전막 패턴 (1) 을 나선형의 띠형상 (나선형상) 도전막 (배선) 으로 형성하고 있다. 상기 도전막 패턴 (1) 의 일단은, 이 도전막 패턴 (1) 의 대략 중심에 형성되고, 비어홀 (11) 을 통하여 접속배선 (3) 의 일단에 전기적으로 접속되어 있다. 또한, 도전막 패턴 (1) 의 타단은, 예컨대 반도체 기판 (4) 의 주변부에 노출되어 있는 도시하지 않은 전극 패드 등과 접속되어 있다. 그 후, 필요에 따라, 상기 도전막 패턴 (1) 을 포함하는 반도체 기판 (4) 표면을, 예컨대 폴리이미드와 같은 패시베이션막 (도시생략) 으로 보호한다.
이상과 같이 하여 형성되는 인덕턴스 소자 및 이 인덕턴스 소자를 인덕턴스 소자부로서 내장하는 반도체 장치는, 3 층 배선 이상의 통상의 CMOS 프로세스를 사용하면 충분히 제작할 수 있다. 예컨대 상기한 각 도전막 패턴 (즉 도전막 패턴 (1), 접속배선 (3) 및 도전막 (8)) 을 구성하는 도전막에는 0.5 ㎛ ∼ 0.7 ㎛ 정도의 Al 을 사용하고, 절연막 (5, 6, 7) 에는 1 ㎛ 정도의 SiO2 막이 적당하다. 단, 이들의 재료는 특별히 한정되는 것은 아니고, 상기 도전막 패턴을 구성하는 도전막에는 금 (Au) 이나 구리 (Cu), 절연막 (5, 6, 7) 에는 폴리이미드나 에폭시수지 등을 사용할 수도 있다. 또, 컨택트 홀 (10) 이나 비어홀 (11) 등의 각 비어홀에는, 예컨대 상기의 각 도전막 패턴의 형성에 사용되는 도전재료와 동일한 도전재료가 사용된다.
이상과 같이 본 실시형태에 의하면, 상기 반도체 장치에서 인덕턴스 소자의 형성에 필요한 최소 도전막 수는, 상기 일본국 공개특허공보 「특개평 6-181289호」에 기재된 반도체 장치 (도 10 및 도 11 참조) 와 마찬가지로 3층이다. 그러나, 상기 일본국 공개특허공보 「특개평 6-181289호」와 같이 제 1 절연막인 절연막 (5) 상에 형성된 금속박막 (2) 을 접지도체 (접지전위층) 로서 사용하는 것보다도, 반도체 기판 (4) 표면에 불순물영역 (9) 을 형성하고, 이 불순물영역 (9) 을 접지영역 (접지전위층) 으로 사용하는 것이 인덕턴스부와 접지면, 다시 말하면 접지전위층으로서 사용하는 층 또는 영역 사이의 막두께 (간격) 를 두껍게 할 수 있다. 그 결과 기생용량을 저감할 수 있다.
도 3 에, 본 실시형태에 관련되는 인덕턴스 소자와, 상기 반도체 기판 (4) 에, 접지전위를 갖는 상기 불순물영역 (9) 이 형성되어 있지 않은, 종래의 인덕턴스 소자의 특성 시뮬레이션 결과를 나타낸다. 도 3 은, 각각의 인덕턴스 소자의, 주파수에 대한 인덕턴스 소자의 성능을 나타내는 Q 값의 주파수 의존성을 나타내는 특성도이다. 도 3 으로부터, 본 실시형태에 의하면, Q 값의 주파수 의존성은 종래와 비교하여 명확하게 개선되어 있는 것을 알 수 있다.
이상과 같이 본 실시형태에 관련되는 인덕턴스 소자는, 반도체 기판 (4) 표면 (주면) 에서, 이 반도체 기판 (4) 상에 절연막 (5, 6, 7) 을 사이에 두고 형성된 도전막 패턴 (1) 의 바로 아래에 상당하는 영역에, 접지된 불순물영역 (9; 접지전위층) 을 형성한 구성을 갖고 있다. 따라서, 상기 인덕턴스부를 흐르는 전류의 전자유도작용에서 유래하는, 상기 인덕턴스부를 통과하는 고주파 신호의 반사 및 손실을 저감하고, 주파수에 대한 이 인덕턴스 소자의 성능을 나타내는 Q 값의 저하를 억지할 수 있다. 따라서, 얻어지는 인덕턴스 소자의 성능을 향상시킬 수 있음과 동시에, 종래보다도 기생용량을 저감할 수 있다.
상기 불순물영역 (9) 의 접지는, 상기 반도체 기판 (4) 상에, 제 1 절연막인 절연막 (5) 을 사이에 두고 형성된, 접지된 도전막 (8) 과, 이 도전막 (8) 과 상기 불순물영역 (9) 을 접속하는 컨택트 홀 (10) 에 의해 실행할 수 있다.
이 때, 상기 불순물영역 (9) 을 접지하기 위한 도전막 (8) 및 컨택트 홀 (10), 다시 말하면 상기 불순물영역 (9) 을 접지전위로 하기 위한 배선에 이용하는 상기 도전막 (8) 과 컨택트 홀 (10) 을, 상기 도전막 패턴 (1) 과 중첩되지 않도록, 이 도전막 패턴 (1) 을 회피하여 이 도전막 패턴 (1) 의 아래 이외의 부분에 배치함으로써 이하와 같은 것이 가능해진다. 즉 상기 반도체 기판 (4) 표면의 불순물영역 (9) 을, 상기 도전막 패턴 (1) 을 통과하는 고주파 신호의 반사 및 손실을 저감시키기 위한 접지전위층으로 사용할 수 있다.
다음으로, 도 4 에 상기 인덕턴스 소자를 내장하는 반도체 장치의 예로서, 상기 인덕턴스부를 형성한 반도체 기판 (4) 자체에, LSI 등의 집적회로가 형성되어 있는 예, 즉 상기 인덕턴스 소자가 LSI 등의 집적회로가 형성되어 있는, 반도체 장치의 반도체 기판으로서의 반도체 기판 (4) 에 내장되어 있는 예로서, 상기 인덕턴스 소자가, 동 반도체 장치내에 있는 트랜지스터 (20) 의 게이트전극 (22) 에 접속되어 있는 예를 나타낸다.
도 4 는, 도 1 의 B-B' 선을 화살표방향에서 본 단면으로, 상기 인덕턴스 소자를, 동 반도체 장치내에 있는 트랜지스터 (20) 의 게이트전극 (22) 에 접속한 반도체 장치의 구성을 나타낸 단면도이다.
일반적으로, 인덕턴스 소자는 아날로그 회로에 많이 사용되지만, 도 4 에 나타낸 바와 같은 게이트전극 (22) 과 인덕턴스 소자의 접속방법은, 저잡음 증폭기 등으로 매칭회로로서 인덕턴스 소자를 사용한 경우에 사용되는 접속방법이다.
도 4 에 나타낸 반도체 장치는, 반도체 기판 (4) 표면 (주면) 에, 인덕턴스 소자를 구성하는 이 반도체 기판 (4) 보다도 불순물농도가 높은 불순물영역 (9) 이 형성되어 있다. 또한, 상기 반도체 장치는, 예컨대 반도체 장치의 회로부를 구성하는 트랜지스터 (20) 의 소스 또는 드레인영역으로서 각각 사용되는 불순물영역 (21aㆍ21b) 이 형성되어 있다. 상기 인덕턴스 소자의 불순물영역 (9) 은, 상기 반도체 장치에 있어서, 상기 불순물영역 (21aㆍ21b) 을 형성하는 공정, 즉 트랜지스터 (20) 의 소스 또는 드레인 영역의 불순물 주입공정과 예컨대 동시에 형성할 수 있다.
상기 반도체 장치에 있어서, 상기 트랜지스터 (20) 와 인덕턴스 소자의 접속은, 도전막 (24) 에 인덕턴스부의 접속용 인출배선으로 되는 접속배선 (3) 의 상기 타단 (즉 도전막 패턴 (1) 과 접속되어 있지 않은 측의 단부) 을, 절연막 (6) 에 형성된 비어홀 (25) 을 통하여 전기적으로 접속함으로써 실행된다. 상기 도전막 (24) 은, 절연막 (5) 에 형성된 비어홀 (23) 을 통하여 상기 트랜지스터 (20) 의 게이트전극 (22) 과 전기적으로 접속되어 있다.
상기 인덕턴스 소자에서 불순물영역 (9) 을 도전막 (8) 에 접속하기 위한 컨택트 홀 (10), 도전막 (8) 은, 예컨대 상기 비어홀 (23), 도전막 (24) 의 형성공정과 각각 동시에 실행할 수 있다.
다음으로, 도 5 에 상기 인덕턴스 소자를, 반도체 장치의 반도체 기판 (4) 에 외부 장착한 반도체 장치의 예를 나타낸다. 도 5 는, 도 1 의 B-B' 선을 화살표방향에서 본 단면으로, 상기 인덕턴스 소자를 외부의 회로와 접속한 반도체 장치의 구성을 나타낸 단면도이다.
도 5 에 있어서는, 도 4 에 나타낸 인덕턴스 소자를 내장한 예와 동일한 인덕턴스 소자를 단독으로 형성한 반도체 기판 (4) 을, 도전막 패턴 (1) 에 의해 직접, 다른 회로를 형성한 회로 칩 블록 (31) 과 접속하고 있다. 이 회로 칩 블록 (31) 으로서는, 예컨대 앰프류 등을 들 수 있으나, 이것에 한정되는 것은 아니다.
이와 같이 본 실시형태에 관련되는 반도체 장치는, 상기 인덕턴스 소자를, 이 반도체 장치를 구성하는 반도체 기판 (4) 및 그 외의 배선 등에 의해, 다른 구성부재, 예컨대 집적회로 등의 회로부의 트랜지스터 (20) 등의 형성과 동시에 반도체 장치 내부에 직접 형성되어도 되고, 상기 인덕턴스 소자를 다른 회로기판과 개별의 부품으로 구비하여도 된다.
본 실시형태에서는, 상기한 바와 같이 인덕턴스 소자의 형성에 CMOS 프로세스를 사용하고 있다. 따라서, 상기 반도체 장치로서는, 상기 인덕턴스부를 형성한 반도체 기판 (4) 자체에 LSI 등의 집적회로를 형성함으로써, 상기 인덕턴스 소자가 반도체 장치에 내장되어 있는 구성으로 하는 것이 바람직하다. 상기 인덕턴스 소자는 이와 같은 반도체 장치에 특히 바람직하게 사용된다.
본 실시형태에 관련되는 반도체 장치로는 예컨대 RF (radio frequency) 트랜지스터, 로우 노이즈 앰프 등을 들 수 있다. 그리고, 상기 인덕턴스 소자는 예컨대 이들 회로의 일부에 사용된다.
또한, 본 실시형태에서는, 상기 인덕턴스부를 구성하는 도전막 패턴 (1) 의 형상이 나선형상인 경우를 예로 들어 설명하였다. 그러나, 본 실시형태는 이것에 한정되는 것이 아니라 사행 형상, 직사각형상 등의 여러가지 형상으로 할 수 있다.
예컨대 상기 도전막 패턴 (1) 의 형상을, 도 12 에 나타낸 바와 같이 사행 형상 (소위 미엔더(meander)형 인덕터) 으로 형성한 경우에는, 나선형상 (소위 스파이럴 인덕터) 으로 형성했을 때보다 면적효율은 나빠지지만, 인덕터 성분이 작아져 공진주파수를 높게 할 수 있다. 또, 이와 같이 상기 도전막 패턴 (1) 의 형상을 사행 형상으로 형성한 경우에는, 인출배선 (3) 이 필요없게 되어 구성을 간단하게 할 수 있다.
또한, 상기 인덕턴스부를 전술한 바와 같이 나선형상의 도전막 패턴 (1; 배선패턴) 에 의해 형성함으로써, 작은 설치면적으로 큰 인덕턴스 특성을 얻을 수 있다. 상기 도전막 패턴 (1) 은 상기의 증착이나 스퍼터링, 인쇄 등의 방법 외에, 가는 선 (와이어) 의 사용 등에 의해 형성할 수도 있다. 상기 도전막 패턴 (1) 의 형상이나 감김수, 막두께, 패턴 폭 (도전막의 폭) 은 원하는 인덕턴스값이 얻어지도록 적당히 설정된다.
또, 본 실시형태에서는, 상기 반도체 기판 (4) 에 p형 실리콘 반도체 기판을 사용하고, 그 표면 (주면) 에 p형 불순물영역 (9) 이 형성된 구성으로 하였다. 그러나, 상기 인덕턴스 소자로서는 n형 실리콘 반도체 기판을 사용하고, 그 표면 (주면) 에 n형 불순물영역 (9) 이 형성된 구성으로 하여도 상관없다. 또한, 상기 불순물영역 (9) 은 그랜드에 접속 (접지) 되는 저저항의 접지전위층이다. 또, 상기 불순물영역 (9) 은, 상기한 바와 같이 반도체 기판 (4) 과 동극성이어도 되고, 역극성이어도 된다.
실시형태 2
본 발명의 다른 실시형태에 대하여, 도 6 및 도 7 에 의거하여 설명하면 이하와 같다. 또한, 본 실시형태에 있어서, 실시형태 1 의 구성요소와 동일한 기능을 갖는 구성요소에 대해서는 동일한 부호를 부기하여 그 설명을 생략한다. 본 실시형태에서는 상기 실시형태 1 과의 상이점에 대하여 설명하는 것으로 한다.
도 6 은 본 실시형태에 관련되는 반도체 장치의 인덕턴스 소자 형성부의 개략 구성을 나타낸 평면도이다. 또, 도 7 은 도 6 에 나타낸 반도체 장치의 C-C' 선을 화살표방향에서 본 단면도이다. 또한, 도 6 에서는 설명의 편의상 도 7 에 나타낸 절연막 (5, 6, 7) 표시를 생략함과 동시에, 각 구성요소마다를 수식하고 있다. 다시 말하면 도 6 에서 동일한 구성요소는 동일한 모양으로 하고 있다.
전술한 바와 같이 실시형태 1 에 관련되는 반도체 장치에서는, 도 1 및 도 2 에 나타낸 바와 같이 반도체 기판 (4) 에서 불순물영역 (9) 이 인덕턴스부의 형성영역의 하방에 상당하는 전역에 걸쳐 형성되어 있었다. 또한, 상기 반도체 장치에서는, 상기 불순물영역 (9) 을 접지전위로 하는 도전막 (8) 이, 상기 인덕턴스부를 구성하는 도전막 패턴 (1 ; 배선) 의 바로 아래에 상당하는 영역에 근접한 영역에서, 이 도전막 패턴 (1 ; 배선) 을 따라 형성된 구성으로 하였다.
이에 대하여, 본 실시형태에 관련되는 반도체 장치에서는, 도 6 및 도 7 에서 나타낸 바와 같이 상기 도전막 (8) 을 상기 도전막 패턴 (1) 및 접속배선 (3) 과 중첩되지 않도록 상기 나선형상의 도전막 패턴 (1) 형성영역의 외측 (외곽부), 다시 말하면 상기 나선형상의 인덕턴스부를 구성하는 도전막 패턴 (1; 배선) 의 가장 외측에 위치하는 도전막 (도전막 패턴) 의 외측에 있어서, 이 도전막 (도전막 패턴) 의 바로 아래에 상당하는 영역에 근접한 영역에만 형성하고 있다. 또한, 상기 반도체 장치에서는, 상기 불순물영역 (9) 을, 인덕턴스 소자를 구성하는 도전막 패턴 (1) 의 하방 (바로 아래) 에 상당하는 영역과, 이 인덕턴스 소자의 접속용 인출배선이 되는 접속배선 (3) 의 하방 (바로 아래) 에 상당하는 영역과, 상기 도전막 (8) 과 불순물영역 (9) 을 결합하는 컨택트 홀 (10) 을 형성하는 영역에만 형성한 구성으로 하고 있다.
본 실시형태에 의하면, 상기 도전막 (8) 을 도전막 패턴 (1) 및 접속배선 (3) 과 전혀 중첩되지 않도록 배치할 수 있다. 따라서, 도전막 패턴 (1) 및 접속배선 (3) 과, 접지영역 (접지전위층) 의 사이에 발생하는 기생용량을 더욱 저감할 수 있다.
또한, 도 6 및 도 7 에 나타낸 반도체 장치에서는, 상기 도전막 (8) 을, 도 6 및 도 7 에 나타낸 바와 같이 2 군데, 구체적으로는, 상기 나선형상의 도전막 패턴 (1) 중, 상기 도전막 패턴 (1) 의 각 단자의 인출방향과 평행으로 배치된, 가장 외측에 위치하는 도전막 패턴 (배선) 의 외측에 2군데 형성한 구성으로 하였다. 그러나, 본 실시형태는 이것에 한정되는 것이 아니라, 불순물영역 (9) 을 접지하기 위한 상기 도전막 (8) 은, 인덕턴스부를 구성하는 상기 도전막 패턴 (1) 의 주변에 1군데만 형성하는 구조로 하여도 된다. 상기 도전막 (8) 은, 상기 불순물영역 (9) 을, 접지영역 (접지전위층) 으로 사용할 수 있도록 형성되어 있으면 특별히 한정되는 것은 아니다.
본 실시형태에 관련되는 인덕턴스 소자도 역시, 상기 실시형태 1 에서 도 4 및 도 5 에 나타낸 바와 같이 반도체 장치를 구성하는 반도체 기판 (4) 및 그 외의 배선 등에 의해, 다른 구성부재, 예컨대 집적회로 등의 회로부의 트랜지스터 (20) 등의 형상과 동시에 반도체 장치 내부에 직접 형성하여도 된다. 또, 상기 인덕턴스 소자를 다른 회로기판과 별개의 부품으로 구비하여도 된다.
이상과 같이 본 발명에 관련되는 인덕턴스 소자는, 반도체 기판상에, 절연막을 사이에 두고 소정의 인덕턴스값을 갖도록 미리 설정된 제 1 도전막 패턴으로 이루어지는 인덕턴스부가 형성된 인덕턴스 소자로서, 상기 반도체 기판 표면의 적어도 상기 제 1 도전막 패턴의 하측에 상당하는 영역에, 접지전위를 갖는, 상기 반도체 기판보다도 불순물농도가 높은 불순물영역이 형성되어 있는 구성이다.
상기 불순물영역은, 이 불순물영역상에 절연막을 사이에 두고 형성된, 접지된 제 2 도전막 패턴에 전기적으로 접속되어 있고, 상기 제 2 도전막 패턴은 상기 제 1 도전막 패턴의 하방에 상당하는 영역을 회피하여 형성되어 있는 것이 바람직하다.
상기의 구성에 의하면, 상기 불순물영역이, 이 불순물영역상에 절연막을 사이에 두고 형성된, 접지된 제 2 도전막 패턴에 전기적으로 접속되어 있음으로써, 상기 불순물영역을 접지전위로 할 수 있다.
그리고, 상기 제 2 도전막 패턴이, 상기 제 1 도전막 패턴의 하방에 상당하는 영역을 회피하여 형성됨으로써, 상기 반도체 기판 표면의 불순물영역을 상기 제 1 도전막 패턴을 통과하는 고주파 신호의 반사 및 손실을 저감시키기 위한 접지전위층으로서 사용할 수 있다. 그 결과, 인덕턴스부와, 접지전위층으로서 사용하는 층 또는 영역 사이의 막두께 (간격) 를 두껍게 할 수 있어 종래보다도 기생용량을 저감할 수 있다. 따라서, 상기 기생용량에 의한 신호레벨의 감쇠를 저감시킬 수 있다.
또, 상기 제 1 도전막 패턴은, 상기 제 2 도전막 패턴을 덮는 절연막상에 형성된 제 3 도전막으로 이루어지는, 외부와의 접속용 인출배선과 전기적으로 접속되어 있고, 상기 제 2 도전막 패턴은, 또한, 상기 제 3 도전막 패턴의 하측에 상당하는 영역을 피하여 형성되어 있는 것이 바람직하다.
상기의 구성에 의하면, 상기 제 2 도전막 패턴이, 또한, 상기 제 3 도전막 패턴의 하방에 상당하는 영역을 회피하여 형성됨으로써, 접속배선 (3) 과 접지영역 (접지전위층) 사이에 발생하는 기생용량을 저감할 수 있다. 따라서, 상기 인덕턴스 소자의 성능을 더욱 향상시킬 수 있다.
본 발명에 관련되는 인덕턴스 소자는, 예컨대 상기 불순물영역의 상부에, 제 1 절연막을 사이에 두고 제 2 도전막 패턴이 형성되고, 이 제 2 도전막 패턴의 상부에, 제 2 절연막을 사이에 두고 상기 제 1 도전막 패턴으로 이루어지는 인덕턴스부의 접속용 인출배선으로 되는 제 3 도전막 패턴이 형성되고, 상기 제 3 도전막 패턴의 상부에, 제 3 절연막을 사이에 두고 상기 제 1 도전막 패턴으로 이루어지는 인덕턴스부가 설치된 구성을 갖고 있다.
상기 제 3 도전막 패턴은, 상기 제 1 도전막 패턴을 예컨대 외부회로와 전기적으로 접속한다. 또한, 상기 제 3 도전막 패턴은, 추가로 본딩와이어에 접속되고, 이 본딩와이어에 의해 외부회로와 접속되어 있어도 된다.
또한, 본 실시형태에서는, 상기 제 1 도전막 패턴을 나선형상으로 형성한 구성으로 하였다. 그러나, 상기 제 1 도전막 패턴의 형상으로는 예컨대 사행형상이어도 된다.
상기 제 1 도전막 패턴은, 예컨대 상기 제 3 도전막 패턴으로 이루어지는 접속용 인출배선과, 이 접속용 인출배선을 덮는 절연막에 형성된 비어홀을 통하여 접속되어 있다. 또, 상기 제 2 도전막 패턴은, 예컨대 상기 불순물영역과, 이 불순물영역을 덮는 절연막에 형성된 비어홀을 통하여 접속되어 있다.
상기 제 2 도전막 패턴은, 예컨대 적어도 상기 제 1 도전막 패턴과 중첩되지 않도록, 상기 제 1 도전막 패턴 근방에 상기 제 1 도전막 패턴을 따라 형성되어 있는 구성으로 할 수 있다.
상기 제 3 도전막 패턴으로 이루어지는 접속용 인출배선 (접속배선) 은, 상기 제 1 도전막 패턴 외측으로 인출되어 있고, 상기 제 2 도전막 패턴은, 상기 제 1 도전막 패턴의 외측에, 상기 제 3 도전막 패턴의 하방에 상당하는 영역을 회피하여 연장 형성되어 있는 구성으로 하여도 된다. 구체적으로는, 상기 제 2 도전막 패턴은, 예컨대 상기 제 1 도전막 패턴이 나선형상의 도전막 패턴으로 이루어지는 경우, 이 제 1 도전막 패턴의 외주측 (외곽) 에, 상기 제 3 도전막 패턴의 하방에 상당하는 영역을 회피하여, 예컨대 상기 제 3 도전막 패턴의 인출방향과 다른 방향으로 연장 형성된 구성으로 하여도 된다.
또, 상기 불순물영역은, 상기 제 1 도전막 패턴의 하방 (바로 아래) 에 상당하는 영역과, 이 인덕턴스 소자의 접속용 인출배선이 되는 제 3 도전막 패턴의 하방 (바로 아래) 에 상당하는 영역과, 상기 제 2 도전막 패턴과 불순물영역을 결합하는 컨택트 홀 (비어홀) 을 형성하는 영역에만 형성된 구성으로 할 수 있다. 이 경우, 예컨대 상기 불순물영역은, 상기 제 1 도전막 패턴 및 제 3 도전막 패턴의 하방 (바로 아래) 에, 상기 제 1 도전막 패턴 및 제 3 도전막 패턴을 따라 형성하면 된다.
상기 인덕턴스 소자는, 예컨대 반도체 장치에 내장하여 사용된다.
본 발명에 관련되는 반도체 장치는, 본 발명에 관련되는 상기 인덕턴스 소자를 내장하고 있는 구성을 갖고 있다.
상기의 구성에 의하면, 상기 인덕턴스 소자를 내장하고 있음으로써, 상기 인덕턴스 소자의 인덕턴스부를 흐르는 전류의 전자유도작용에서 유래하는, 상기 반도체 기판의, 상기 인덕턴스부를 통과하는 고주파 신호의 반사 및 손실을 저감하고, 주파수에 대한 이 인덕턴스 소자의 성능을 나타내는 Q 값의 저하를 억제할 수 있다. 또 동시에, 기생용량을 저감할 수 있고, 고성능의 인덕턴스 특성을 갖는 반도체 장치를 제공할 수 있다.
상기 인덕턴스 소자를 내장하는 반도체 장치는, 이 인덕턴스 소자를 구성하는 반도체 기판 자체에 LSI 등의 집적회로를 형성하는 구성으로 할 수 있다. 또 상기 반도체 장치는, 이들 집적회로가 형성되어 있는 반도체 기판상에 상기 인덕턴스부를 형성한 반도체 기판 (인덕턴스 소자) 을 장착하는 구성으로 할 수 있다. 또는, 상기 반도체 장치는, 상기 인덕턴스부를 형성한 반도체 장치를 포함하는 복수의 반도체 기판을 리드 프레임의 반도체 기판 탑재부상에 장착하고, 이들 반도체 기판을 하나의 패키지에 수납한 구성으로 할 수 있다. 다시 말하면 상기 반도체 장치는, 상기 인덕턴스 소자를, 이 반도체 장치를 구성하는 반도체 기판 및 그 외의 배선 등에 의해, 다른 구성부재와 동시에 반도체 장치 내부에 직접 형성하여도 된다. 또, 상기 반도체 장치는, 상기 인덕턴스 소자를 다른 회로기판과 별개의 부품으로 구비하여도 된다. 또는, 상기 반도체 장치는, 상기 인덕턴스부가 형성된 반도체 기판에 집적회로를 형성하지 않고, 내부에 집적회로가 형성되어 있는 적어도 하나의 반도체 기판을 별도로 준비하고, 이 반도체 기판을, 상기 인덕턴스 소자, 다시 말하면 상기 인덕턴스부가 형성된 반도체 기판과 함께 하나의 패키지에 밀봉하여 멀티칩형의 반도체 장치로 하여도 된다.
즉 본 발명에 의하면, 예컨대 상기 인덕턴스부가 형성된 반도체 기판 (인덕턴스 소자) 을, 집적회로가 형성된 소자영역을 갖는 반도체 기판, 예컨대 실리콘 반도체 기판에 접합하고, 패키징하여 1 칩의 반도체 장치로서 이동형 통신장치 등의 소형기기에 삽입할 수도 있다. 또, 상기 인덕턴스부가 형성되고, 집적회로가 형성되어 있지 않은 반도체 기판상에, 용량이나 저항 등의 수동소자를 삽입하고, 이 수동소자를 삽입한 반도체 기판과 집적회로를 형성한 반도체 기판을 조합하여 반도체 장치를 구성하여도 된다.
상기 인덕턴스부가 형성된 반도체 기판과 집적회로를 형성한 반도체 기판을 조합할 때에는, 집적회로를 형성한 반도체 기판에 상기 인덕턴스 소자를 구성하는 반도체 기판을 접착제 등을 사용하여 직접 접착하여도 된다. 또, 상기 조합시에는 집적회로를 형성한 반도체 기판과 상기 인덕턴스 소자를 구성하는 반도체 기판을 와이어본딩 등의 배선으로 접속하여도 된다. 이 배선에는 TAB (Tape Automated Bonding) 테이프나 리드 프레임 등을 사용할 수 있고, 이들 배선을 이용하여 양 기판을 전기적으로 접속할 수 있다.
본 발명에 의하면, 상기 반도체 장치는, 상기 인덕턴스 소자가, 집적회로를 형성한 반도체 기판, 예컨대 상기 반도체 기판의 집적회로 형성부 (소자형성부) 와, 접지영역, 즉 상기 불순물영역에서 분리되어 있기 때문에 다른 소자로의 잡음의 영향도 방지할 수 있다.
본 발명에 관련되는 상기 인덕턴스 소자 및 이 인덕턴스 소자를 구비한 상기 반도체 장치는, 예컨대 휴대전화 등의 휴대통신기기 등,인덕턴스 소자를 필요로 하는 제품전반에 널리 적용하는 것이 가능하다.
발명의 상세한 설명에서 실시한 구체적인 실시태양 또는 실시예는 어디까지나 본 발명의 기술내용을 명확하게 하는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되어서는 안되며, 본 발명의 정신과 다음에 기재하는 특허청구범위내에서 여러가지로 변경하여 실시할 수 있는 것이다.
삭제
도 1 은 본 발명의 일 실시형태에 관련되는 반도체 장치의 인덕턴스 소자 형성부의 개략 구성을 나타낸 평면도이다.
도 2 는 상기의 반도체 장치의 A-A' 선을 화살표 방향에서 본 단면도이다.
도 3 은 상기 반도체 장치의 인덕턴스 소자의 Q 값의 주파수 의존성을 나타낸 특성도이다.
도 4 는 도 1 의 B-B' 선을 화살표 방향에서 본 단면으로, 상기 인덕턴스 소자를, 동 반도체 장치내에 있는 트랜지스터의 게이트 전극에 접속한 반도체 장치의 구성을 나타낸 단면도이다.
도 5 는 도 1 의 B-B' 선을 화살표 방향에서 본 단면으로, 상기 인덕턴스 소자를 외부의 회로와 접속한 반도체 장치의 구성을 나타낸 단면도이다.
도 6 은 본 발명의 다른 실시형태에 관련되는 반도체 장치의 인덕턴스 소자 형성부의 개략 구성을 나타낸 평면도이다.
도 7 은 도 6 에 나타낸 반도체 장치의 C-C' 선을 화살표 방향에서 본 단면도이다.
도 8 은 종래의 반도체 장치의 인덕턴스 소자 형성부의 개략 구성을 나타낸 평면도이다.
도 9 는 도 8 에 나타낸 반도체 장치의 인덕턴스 소자 형성부의 D-D' 선을 화살표 방향에서 본 단면도이다.
도 10 은 종래의 다른 반도체 장치의 인덕턴스 소자 형성부의 개략 구성을 나타낸 평면도이다.
도 11 은 도 10 에 나타낸 반도체 장치의 인덕턴스 소자 형성부의 E-E' 선을 화살표 방향에서 본 단면도이다.
도 12 는 본 발명의 일 실시형태에 관련되는 반도체 장치의 인덕턴스 소자 형성부의 다른 구성을 나타낸 평면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 제 1 도전막 패턴 3 : 접속배선
4 : 반도체 기판 5 : 제 1 절연막
6 : 제 2 절연막 7 : 제 3 절연막
8 : 제 2 도전막 패턴 9 : 불순물 영역
10 : 컨택트 홀 11 : 비어홀

Claims (19)

  1. 반도체 기판 상에, 절연막을 사이에 두고, 소정의 인덕턴스값을 갖도록 미리 설정된 제 1 도전막 패턴으로 이루어지는 인덕턴스부가 형성되고,
    상기 반도체 기판 표면에서의 적어도 상기 제 1 도전막 패턴의 하방에 상당하는 영역에, 접지전위를 갖는, 상기 반도체 기판보다도 불순물농도가 높은 불순물영역이 형성되며,
    상기 불순물영역은 상기 불순물영역 상에 절연막을 사이에 두고 형성되는 접지된 제 2 도전막 패턴에 전기적으로 접속되고,
    상기 제 2 도전막 패턴은 상기 제 1 도전막 패턴의 하방에 상당하는 영역을 회피하여 형성되고,
    상기 제 2 도전막 패턴은 상기 제 1 도전막 패턴의 바로 아래에 상당하는 영역에 근접한 영역에 있어서 상기 제 1 도전막 패턴을 따른 형상으로 형성되어 있는 것을 특징으로 하는 인덕턴스 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 도전막 패턴은, 상기 제 2 도전막 패턴을 덮는 상기 절연막 상에 형성된 제 3 도전막 패턴으로 이루어지는 외부와의 접속용 인출배선과 전기적으로 접속되고,
    상기 제 2 도전막 패턴은, 또한, 상기 제 3 도전막 패턴의 하방에 상당하는 영역을 회피하여 형성되어 있는 것을 특징으로 하는 인덕턴스 소자.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 불순물영역은, 상기 제 1 도전막 패턴의 하방에 상당하는 영역과, 상기 제 3 도전막 패턴의 하방에 상당하는 영역과, 상기 제 2 도전막 패턴과 불순물영역을 결합하는 컨택트 홀을 형성하는 영역에만 형성되어 있는 것을 특징으로 하는 인덕턴스 소자.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 불순물영역의 상부에, 제 1 절연막을 사이에 두고 제 2 도전막 패턴이 형성되고,
    상기 제 2 도전막 패턴의 상부에, 제 2 절연막을 사이에 두고, 상기 제 1 도전막 패턴으로 이루어지는 인덕턴스부의 접속용 인출배선이 되는 제 3 도전막 패턴이 형성되고,
    상기 제 3 도전막 패턴의 상부에, 제 3 절연막을 사이에 두고, 상기 제 1 도전막 패턴으로 이루어지는 인덕턴스부가 형성되어 있는 것을 특징으로 하는 인덕턴스 소자.
  8. 제 7 항에 있어서,
    상기 제 1 도전막 패턴과 상기 제 3 도전막 패턴, 상기 제 3 도전막 패턴과 상기 제 2 도전막 패턴, 및 상기 불순물영역과 상기 제 2 도전막 패턴 각각은 비어홀을 통해 전기적으로 접속되는 것을 특징으로 하는 인덕턴스 소자.
  9. 제 1 항에 있어서,
    상기 제 1 도전막 패턴은, 나선 형상으로 형성되어 있는 것을 특징으로 하는 인덕턴스 소자.
  10. 삭제
  11. 제 9 항에 있어서,
    상기 제 2 도전막 패턴의 상부에, 제 2 절연막을 사이에 두고, 상기 제 1 도전막 패턴으로 이루어지는 인덕턴스부의 접속용 인출배선이 되는 제 3 도전막 패턴이 형성되고,
    상기 제 2 도전막 패턴은, 상기 제 1 도전막 패턴의 외주측에 상기 제 3 도전막 패턴의 인출방향과 상이한 방향으로 연장 형성되어 있는 것을 특징으로 하는 인덕턴스 소자.
  12. 제 1 항에 있어서,
    상기 제 1 도전막 패턴은, 사행(蛇行) 형상으로 형성되어 있는 것을 특징으로 하는 인덕턴스 소자.
  13. 반도체 기판 상에, 절연막을 사이에 두고, 소정의 인덕턴스값을 갖도록 미리 설정된 제 1 도전막 패턴으로 이루어지는 인덕턴스부가 형성되고,
    상기 반도체 기판 표면에서의 적어도 상기 제 1 도전막 패턴의 하방에 상당하는 영역에, 접지전위를 갖는, 상기 반도체 기판보다도 불순물농도가 높은 불순물영역이 형성되며,
    상기 불순물영역은 상기 불순물영역 상에 절연막을 사이에 두고 형성되는 접지된 제 2 도전막 패턴에 전기적으로 접속되고,
    상기 제 2 도전막 패턴은 상기 제 1 도전막 패턴의 하방에 상당하는 영역을 회피하여 형성되고,
    상기 제 2 도전막 패턴은 상기 제 1 도전막 패턴의 바로 아래에 상당하는 영역에 근접한 영역에 있어서 상기 제 1 도전막 패턴을 따른 형상으로 형성되어 있는 인덕턴스 소자를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 인덕턴스 소자를 내장하고 있는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 인덕턴스부가 형성된 상기 반도체 기판상에, 집적회로의 회로부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  16. 반도체 기판 상에, 절연막을 사이에 두고, 소정의 인덕턴스값을 갖도록 미리 설정된 제 1 도전막 패턴으로 이루어지는 인덕턴스부가 형성되고,
    상기 반도체 기판 표면에서의 적어도 상기 제 1 도전막 패턴의 하방에 상당하는 영역에, 접지전위를 갖는, 상기 반도체 기판보다도 불순물농도가 높은 불순물영역이 형성되며,
    상기 불순물영역은, 상기 제 1 도전막 패턴의 바로 아래에 상당하는 영역에 제 1 도전막 패턴을 따른 형상으로 형성되도록 패턴화되는 것을 특징으로 하는 인덕턴스 소자.
  17. 제 16 항에 있어서,
    상기 불순물영역은 상기 불순물영역 상에 절연막을 사이에 두고 형성되는 접지된 제 2 도전막 패턴에 전기적으로 접속되고,
    상기 제 1 도전막 패턴은, 상기 제 2 도전막 패턴을 덮는 상기 절연막 상에 형성된 제 3 도전막 패턴으로 이루어지는 외부와의 접속용 인출배선과 전기적으로 접속되며,
    상기 불순물영역은, 상기 제 3 도전막 패턴의 바로 아래에 상당하는 영역, 및 상기 제 2 도전막 패턴과 불순물영역을 결합하는 컨택트 홀의 바로 아래에 상당하는 영역에 추가적으로 형성되도록 패턴화되는 것을 특징으로 하는 인덕턴스 소자.
  18. 반도체 기판 상에, 절연막을 사이에 두고, 소정의 인덕턴스값을 갖도록 미리 설정된 제 1 도전막 패턴으로 이루어지는 인덕턴스부가 형성되고,
    상기 반도체 기판 표면에서의 적어도 상기 제 1 도전막 패턴의 하방에 상당하는 영역에, 접지전위를 갖는, 상기 반도체 기판보다도 불순물농도가 높은 불순물영역이 형성되며,
    상기 불순물영역은, 상기 제 1 도전막 패턴의 바로 아래에 상당하는 영역에 상기 제 1 도전막 패턴을 따른 형상으로 형성화되도록 패턴화되는 인덕턴스 소자를 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 불순물영역은 상기 불순물영역 상에 절연막을 사이에 두고 형성되는 접지된 제 2 도전막 패턴에 전기적으로 접속되고,
    상기 제 1 도전막 패턴은, 상기 제 2 도전막 패턴을 덮는 상기 절연막 상에 형성된 제 3 도전막 패턴으로 이루어지는 외부와의 접속용 인출배선과 전기적으로 접속되며,
    상기 불순물영역은, 상기 제 3 도전막 패턴의 바로 아래에 상당하는 영역, 및 상기 제 2 도전막 패턴과 불순물영역을 결합하는 컨택트 홀의 바로 아래에 상당하는 영역에 추가적으로 형성되도록 패턴화되는 것을 특징으로 하는 반도체 장치.
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