WO2004047174A1 - 高q値インダクタンスを有する半導体集積回路装置 - Google Patents
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Definitions
- the present invention relates to a semiconductor integrated circuit device having a high Q value inductance, and more particularly to a high frequency semiconductor integrated circuit device using a silicon process having a relatively small substrate resistance.
- FIG. 10 is a sectional view showing the configuration of a conventional semiconductor integrated circuit device.
- the semiconductor integrated circuit device includes a substrate layer 1, a wiring layer 2, a pad 3, a wiring 4 connected to the pad 3, an insulator 5, and an inductance element 6. I have. Both ends of the inductance element 6 are connected to the pad 3 via through holes (not shown) of the insulator 5. Externally connected with pad 3, insulator 5, and inductance element 6. This constitutes the inductor 7.
- the wiring layer 2 has a parasitic capacitance of C 1, and the substrate layer 1 has a parasitic capacitance of C 2 and a parasitic resistance of R 1.
- FIG. 11 is a circuit diagram showing an equivalent circuit of the semiconductor integrated circuit device shown in FIG.
- the external inductor 7 is equivalent to a series connection of the inductance L and the resistance Rs
- the parasitic capacitance C of the wiring layer 2 is connected between both ends of the external inductor 7 and the ground. 1 and a parallel circuit of the parasitic capacitance C 2 and the parasitic resistance R 1 of the substrate layer 1 are connected in series.
- FIG. 12 is a graph showing a change in the relationship between the inductance value L and the frequency of the entire equivalent circuit shown in FIG. 11 due to the resistance R 1 of the substrate layer 1.
- the substrate resistance R 1 parasitic on the pad 3 increases from around 100 ⁇ , which corresponds to the substrate resistance in the silicon process
- the L of the entire equivalent circuit of FIG. 11 at the same frequency increases.
- the value decreases. This tendency becomes more pronounced at higher frequencies.
- the resistance becomes 0 ⁇ the L value becomes very large.
- FIG. 13 is a graph showing the relationship between the Q value and the frequency of the entire equivalent circuit shown in FIG. 11 due to the resistance R 1 of the substrate layer 1.
- the Q value is equal to the value obtained by dividing the energy of the inductor by the energy of the resistor. Therefore, the Q value increases as the inductance increases or as the resistance decreases, but the equivalent circuit in FIG.
- the capacitance and the resistance of the wiring layer and the substrate layer also affect the Q value. Therefore, simply increasing the value of the inductor does not necessarily increase the Q value.
- FIG. 14 is a graph showing the relationship between the resistance value R 1 of the substrate layer 7 and the Q value of the equivalent circuit shown in FIG. As shown in the figure, as the resistance value R 1 of the substrate layer 1 increases from 0 ohm, the Q value of the entire equivalent circuit deteriorates, and the Q value becomes the lowest around 100 ⁇ . When the resistance exceeds 100 ohms, the Q value increases again as the resistance value R1 increases.
- the external connection pad 3 that connects the substrate layer 1 and the external inductor 7 has an effect.
- the Q value deteriorated, and an inductor with a sufficiently high Q value could not be obtained.
- Patent Document 1 Japanese Patent Application Laid-Open No. H8-973777 (abstract, claims 1-4, 001)
- Patent Document 2 Japanese Patent Application Laid-Open No. H10-306366 (Abstract, Claims 1, 018 to 019)
- Patent Document 3 Japanese Patent Application Laid-Open No. H11-123 (Japanese abstract) (Abstract, Claims 1, 002, 0000)
- Patent Literature 4 Japanese Patent Application No. 2000-26669 (Abstract, Claims 1, 3, 0000-7 to 008) Disclosure of the invention
- An object of the present invention is to realize a semiconductor integrated circuit device having an inductor having a high Q value in a high frequency semiconductor integrated circuit using a silicon process having a relatively small resistance value of a substrate layer.
- what is provided according to the first aspect of the present invention includes a high-concentration region provided in a substrate layer below an end of an inductor and fixed to a constant potential in high frequency.
- This is a semiconductor integrated circuit device characterized in that a high Q value inductor is constituted by an inductor and a high concentration region.
- the high-concentration region is provided in the substrate layer below the end of the inductor, so that the resistance of the substrate layer has less influence on the Q value of the inductor. realizable.
- the inductor is an external inductor provided outside the semiconductor integrated circuit provided on the substrate layer, and connects the external inductor to the semiconductor integrated circuit.
- the high-concentration region is provided in the substrate layer below the pad, and the external inductor, the pad, and the high-concentration region form a high-Q inductor. Constitute.
- a trench provided in the substrate layer below the pad and filled with an insulator, wherein the high-concentration region covers the periphery of the trench.
- the high Q factor inductor is composed of the attached inductor, pad, wrench and high concentration region.
- the inductor according to the first aspect is an internal inductance element provided inside a semiconductor integrated circuit provided on a substrate layer, and the high-concentration region is The high Q value inductor is provided below the terminal wiring of the inductance element, and is composed of the internal inductor and the high concentration region.
- the termination of the internal inductor becomes capacitive, so that a high Q value can be realized.
- the inductor is a spiral inductor having a spiral shape.
- the shape of the inductor is not limited to a linear shape.
- the resistance value of the substrate layer has a Q value larger than the Q value of the inductor when the resistance value of the substrate layer is zero. Provided if the inductor has.
- the high-concentration region is disposed in the substrate layer below only one of both ends of the inductor.
- inductor Since the inductor is put to practical use with one side grounded, it is not necessary to provide high-concentration regions at both ends.
- the high concentration region is arranged in the substrate layer below both ends of the inductor.
- the external inductor is mounted on a printed board via a conductive ball to form an IC package.
- the inductor is a spiral inductor having a spiral shape.
- the high-concentration region includes an inductor when the resistance value of the substrate layer is zero. Provided when the inductor has a Q value greater than the Q value of
- an insulator provided on the semiconductor integrated circuit, and the external inductor is a rewiring inductor wired by rewiring on the insulator.
- semiconductor ICs, insulators, and rewiring inductors are packaged in ICs.
- the inductor is a spiral inductor having a spiral shape. Also in the embodiment of 13, the concentration region is provided when the inductor has a Q value larger than the Q value of the inductor when the resistance value of the substrate layer is set to 0. Can be ⁇
- the high-concentration region is grounded in order to fix the high-concentration region to a constant potential at a high frequency.
- FIG. 1 is a sectional view of a semiconductor integrated circuit device according to a first embodiment of the present invention.
- FIG. 2 is an equivalent circuit diagram of the device of FIG.
- FIG. 3 is a graph showing a change in the relationship between the inductance value L of the inductor 7 and the frequency in the circuit of FIG. 2 due to the resistance R 1 of the substrate layer 1.
- FIG. 4 is a graph showing a change in the relationship between the Q value of the inductor 7 and the frequency in the circuit of FIG. 2 due to the resistance R 1 of the substrate layer 1.
- FIG. 5 is a sectional view of a semiconductor integrated circuit device according to a second embodiment of the present invention.
- FIG. 6 is a sectional view and a plan view of a semiconductor integrated circuit device according to a third embodiment of the present invention.
- FIG. 7 is a sectional view and a plan view of a semiconductor integrated circuit device according to a fourth embodiment of the present invention.
- FIG. 8 is a sectional view of a semiconductor integrated circuit device according to a fifth embodiment of the present invention.
- FIG. 9 is a sectional view of a semiconductor integrated circuit device according to a sixth embodiment of the present invention.
- FIG. 10 is a sectional view of a conventional semiconductor integrated circuit device.
- FIG. 11 is an equivalent circuit diagram of the device of FIG.
- FIG. 12 is a graph showing a change in the relationship between the inductance value L and the frequency in the equivalent circuit shown in FIG. 11 due to the resistance R 1 of the substrate layer 1.
- FIG. 13 is a graph showing a change in the relationship between the Q value and the frequency of the entire equivalent circuit shown in FIG. 11 due to the resistance R 1 of the substrate layer 1.
- FIG. 14 is a graph showing the relationship between the collision value R 1 of the substrate layer 7 and the Q value of the equivalent circuit shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
- FIG. 1 is a sectional view of a semiconductor integrated circuit device according to a first embodiment of the present invention.
- the semiconductor integrated circuit device has a substrate layer 1, a wiring layer 2, a pad 3, and a.
- a wiring 4 connected to the pad 3, an insulator 5, and an inductance element 6 are provided. Both ends of the inductance element 6 are connected to the pad 3 via through holes (not shown) of the insulator 5. No ,.
- the head 3, the insulator 5, and the inductance element 6 constitute an external inductor 7.
- the high-concentration regions 10 and 1 1 are provided on the surface of the substrate layer 1 in the substrate layer 1 below both ends of the external inductor 7, the high-concentration regions 10 and 1 1 is provided.
- the high-concentration region 10 is fixed at a constant potential in high frequency.
- the high-concentration regions 10 and 11 only need to be grounded at a high frequency in order to fix them at a constant potential.
- it is preferable that the high-concentration regions 10 and 11 are grounded in a DC manner or connected to a DC power supply. If they are very large, floating wiring may be used.
- the external inductor 7 and the high concentration regions 10 and 11 constitute a high Q value inductor.
- the high-concentration regions 10 and 11 are provided in the substrate layer 1 below both ends of the external inductor 7 in the embodiment of FIG. 1, the high-concentration regions 10 and 11 are provided at both ends of the inductor 10. It is not necessary to provide a high Q value even if it is provided on one side which is the output side of the external inductor 7.
- FIG. 3 is a graph showing a change in the relationship between the inductance value L of the external inductor 7 and the frequency in the circuit of FIG. 2 due to the resistance R 1 of the substrate layer 1.
- the inductance value L is the frequency f. It increases sharply when it becomes larger than around. It can be seen that the Q value is similarly large whether the high-concentration region 10 is provided on only one side of the external inductor 7 or on both sides.
- FIG. 4 is a graph showing the relationship between the Q value of the external inductor 7 and the frequency in the circuit of FIG. 2 due to the resistance R 1 of the substrate layer 1. As shown, when the high-density region 10 is provided according to the present invention, the Q value is the frequency f. It increases rapidly when it becomes larger than around.
- the effect of obtaining the high Q value shown in FIGS. 3 and 4 is the same when the high-concentration region is provided at both ends of the external inductor 7 and when it is provided on one side, but is provided on both sides. In this case, there is an advantage that the input of the external inductor 7 can be performed on either side according to the circuit design.
- FIG. 5 is a sectional view of the semiconductor integrated circuit device according to the second embodiment of the present invention.
- the example of the present invention further includes trenches 51 and 52 provided on the surface of the substrate layer 1 in the substrate layer 1 below both ends of the external inductor 7 and filled with an insulator.
- the surface of the wrench is covered with high concentration areas 52 and 53.
- the high Q value inductor is composed of the pad 3, the trunnels 51 and 52, and the high concentration regions 53 and 54.
- FIG. 6 is a sectional view and a plan view of a semiconductor integrated circuit device according to a third embodiment of the present invention.
- the inductance element 61 is formed on the surface inside the wiring layer 1 provided on the substrate layer 1.
- the high-concentration region 62 is formed under the terminal wiring of the inductance element 61 and on the inner surface of the substrate layer 1 as in the first embodiment.
- a trench and a high-concentration region covering the same may be provided as in the second embodiment.
- a high-concentration region may be provided below both ends of the inductance element 61.
- the internal inductance element 61 and the high concentration region 62 constitute a high Q value inductor.
- the internal inductance element 61 is an inductor having an arc shape.
- the inductance element shown in FIGS. 1 and 5 may also be arc-shaped, and the inductance element 61 shown in FIG. 6 may be linear.
- FIG. 7 is a sectional view and a plan view of a semiconductor integrated circuit device according to a fourth embodiment of the present invention.
- the inductance element 71 has a spiral shape having a lead 72, and is formed on the inner surface of the wiring layer 2.
- the wiring for connecting the inductor 71 to an external circuit is drawn from the center at one end of the inductor by using a lead-out wiring 72 using a wiring layer different from that of the inductor. It needs to be pulled out.
- the inductor is wired on the top layer, Only the lower layer wiring can be used.
- the semiconductor integrated circuit device becomes capacitive, and becomes an equivalent circuit equivalent to the pad of FIG. 11 and the Q value is deteriorated.
- an inductance having a high Q value is generated under the lead-out wiring 72 by performing the same measure as in the third embodiment.
- FIG. 8 is a sectional view of a semiconductor integrated circuit device according to a fifth embodiment of the present invention.
- the semiconductor integrated circuit device shown in FIG. 1 was mounted on a printed circuit board 81 via conductive balls 80 with the inductor 5 facing down to form an IC package 82. .
- an IC package having a high Q value can be easily manufactured.
- the insulator 51 may be covered with the high-concentration layer 53 as shown in FIG.
- an internal inductor 61 as shown in FIG. 6 or a spiral inductor 72, 73 as shown in FIG.
- FIG. 9 is a sectional view of a semiconductor integrated circuit device according to a sixth embodiment of the present invention.
- 1 is a semiconductor substrate layer
- 2 is a wiring layer
- 4 is a high concentration layer, as in FIG.
- an insulating layer 91 is provided above the wiring layer (below the wiring layer in the figure), and a rewiring technique of drawing wiring again on the insulating layer is employed.
- 9 2 is a rewiring line
- 93 is an inductor formed by rewiring.
- high-concentration region 4 is formed on the surface in base layer 1 so as to face both ends or one side of inductor 93.
- the insulator 51 may be covered with the high-concentration layer 53 as shown in FIG.
- the external inductor 5 may be replaced with an internal inductor 61 as shown in FIG. 6 or a spiral inductor 72 or 73 as shown in FIG. Industrial applicability
- the present invention by adopting the configuration of the present invention, it is possible to minimize the Q value deterioration in the connection pad of the semiconductor integrated circuit device, and to reduce the substrate resistance relatively.
- an inductor with a high Q value can be realized.
- the present invention is effective for all substrates having a substrate resistance value equal to or less than a certain value (between 1 k and 100 k Q in FIG. 13), and is capable of producing a semiconductor integrated circuit at low cost and with good characteristics. This greatly contributes to the improvement of the Q factor of high frequency semiconductor integrated circuits.
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Description
高 Q値イ ンダクタンスを有する半導体集積回路装置
関連する技術分野
本発明は高 Q値ィンダクタンスを有する半導体集積回路装置に関 し、 特に、 基盤抵抗の比較的小さいシリ コ ンプロセスを使った高周 波用半導体集積回路装置に関明する。
田
従来の技術 書
近年、 シリ コ ンプロセスを用いた集積回路の高速化によって、 従 来、 化合物プロセスが主流であった光通信システムや無線システム 用高周波用集積回路に、 よ り安価なシリ コ ンプロセスが適用されて いる。
シリ コンプロセスでは、 基板層の抵抗が小さく配線に寄生する容 量が大きいので、 VC0等の高周波回路を作成する際に必須となる高 い Q値を持つイ ンダクタをチップ内に内蔵することが難しく、 チッ プ外の基板層の上にィンダクタを設けたり、 チップ外に再配線によ つてイ ンダクタを設けたり して、 半導体集積回路 ( I C ) 内の回路 と接続する方法が使用されてきた。 インダクタの Q値が低いと、 雑 音が大きくなる等周波数特性が悪化する。
図 1 0は従来の半導体集積回路装置の構成を示す断面図である。 図示のように、 半導体集積回路装置は基板層 1 と、 配線層 2 と、 パ ッ ド 3 と、 パッ ド 3に接続される配線 4 と、 絶縁体 5 と、 インダク タンス素子 6 とを備えている。 インダクタンス素子 6の両端は絶縁 体 5のスルーホール(図示せず) を介してパッ ド 3に接続されてい る。 パッ ド 3 と、 絶縁体 5 と、 インダクタンス素子 6 とで、 外付け
イ ンダクタ 7を構成している。
配線層 2には C 1 の寄生容量が存在し、 基板層 1には C 2の寄生 容量と R 1の寄生抵抗が存在している。
図 1 1は図 1 0に示した半導体集積回路装置の等価回路を示す回 路図である。 図示のよ うに、 外付けインダクタ 7はインダクタンス L と抵抗 R sが直列接続されたものと等価であり、 その外付けイン ダクタ 7の両端と接地との間には、 配線層 2の寄生容量 C 1 と、 基 板層 1 の寄生容量 C 2および寄生抵抗 R 1の並列回路とが直列接続 されている。
図 1 2は図 1 1 に示した等価回路全体のインダクタンス値 L と周 波数の関係の、 基板層 1の抵抗 R 1による変化を示すグラフ図であ る。 図示のよ うに、 パッ ド 3に寄生する基板抵抗 R 1が、 シリ コン プロセスでの基板抵抗値に相当する 1 0 0 Ω付近から大きくなる程 、 同じ周波数における図 1 1の等価回路全体の L値は小さくなる。 この傾向は、 周波数が高くなる程顕著である。 しかるに、 抵抗値が 0 Ωになると L値は非常に大きく なる。
図 1 3は図 1 1 に示した等価回路全体の Q値と周波数の関係の、 基板層 1の抵抗 R 1 による変化を示すグラフ図である。 周知のよ う に Q値はィンダクタのエネルギを抵抗のエネルギで割った値に相当 するので、 イ ンダクタンスが大きいほど、 また抵抗値が小さいほど 、 Q値は大きくなるが、 図 1 1の等価回路にはィンダクタ 7のイン ダクタンス及び抵抗値の外に配線層や基板層の容量や抵抗値も影響 するので、 単純にイ ンダクタの値が大きくなれば Q値も大きくなる わけではない。 実際には、 図示のよ うに、 抵抗 R 1の抵抗値が 0 Ω の場合は等価回路の Q値は比較的大きいが、 抵抗 R 1の抵抗値が 0 オームから 1 0 0 Ωまで増大するにしたがって等価回路の Q値は劣 化し、 1 0 0 Ω付近で劣化が最大となる。 さらに、 R 1の抵抗値を
増大させると Q値は再び増大する。 そして、 シリ コ ンプロセスにお けるような比較的小さい抵抗値の基板層の場合と比較して、 基板層 1の抵抗値が大きい化合物プロセス(R 1 lOOkQ相当)を使用した 場合には Q値が R 1 = 0 Ωの場合より も高くなつている。 この傾向 も、 周波数が高くなる程顕著である。
図 1 4は基板層 7の抵抗値 R 1 と図 1 1 に示した等価回路の Q値 との関係を示すグラフ図である。 図示のように、 基板層 1の抵抗値 R 1が 0オームから増大するにしたがつて等価回路全体の Q値は劣 化していき、 1 0 0 Ω付近で Q値が最低となっている。 そして、 1 0 0オームを超えると、 抵抗値 R 1の増大にしたがって Q値は再び 増大する。
したがって、 基板層をシリ コンプロセスで形成する場合のよ うに 、 基板層の抵抗値が低い場合は、 基板層 1 と外付けイ ンダクタ 7を 接続する外付け接続用パッ ド 3の影響によ り Q値の劣化が起こ り、 十分に高い Q値を持つイ ンダクタが得られなかった。
このよ う に、 シリ コ ンプロセスを使った半導体集積回路装置では 、 高い Q値を持つイ ンダクタが得られず、 周波数特性の良い VC0等 の高周波回路をシリ コ ンプロセスでは作る事ができないという課題 があった。
特許文献 1 : 特開平 8— 9 7 3 7 7号公報 (要約、 請求項 1〜 4、 0 0 0 1 )
特許文献 2 : 特開平 1 0— 3 0 3 6 6 1号公報 (要約、 請求項 1、 0 0 1 8〜 0 0 1 9 )
特許文献 3 : 特開平 1 1 一 2 3 3 7 2 7号公報 (要約、 請求項 1、 0 0 0 2、 0 0 0 5 )
特許文献 4 : 特願 2 0 0 0— 2 6 9 4 2 9号公報 (要約、 請求項 1 、 3、 0 0 0 7〜 0 0 0 8 )
発明の開示
本発明の目的は、 基板層の抵抗値の比較的小さいシリ コンプロセ スを使った高周波用半導体集積回路において、 高い Q値を持つイ ン ダクタを備えた半導体集積回路装置を実現する事にある。
上記目的を達成するために、 本発明の第 1の態様により提供され るものは、 イ ンダクタの端部の下の基板層内に設けられ高周波的に 一定電位に固定された高濃度領域を備えており、 イ ンダクタと、 高 濃度領域とで高 Q値イ ンダクタを構成した事を特徴とする半導体集 積回路装置である。
イ ンダクタの端部の下の基板層内に高濃度領域を設けたので、 基 板層の抵抗がィンダクタの Q値に与える影響を少なくすることがで き、 この結果、 高い Q値のインダクタが実現できる。
本発明の第 2の態様によれば、 上記インダクタは基板層の上に設 けられた半導体集積回路の外部に設けられた外付けインダクタであ り、 外付けインダクタと半導体集積回路とを接続するためのパッ ド を更に備えており、 上記高濃度領域は、 パッ ドの下の基板層内に設 けられており、 外付けィンダクタと、 パッ ドと、 高濃度領域とで高 Q値ィンダクタを構成する。
この高 Q値インダクタによ り、 パッ ドの影響によるインダクタの Q値の劣化を低減できる。
本発明の第 3の態様によれば、 上記パッ ドの下の基板層内に設け られ絶縁体が充填された ト レンチを更に備えており、 高濃度領域は トレンチの周囲を覆っており、 外付けインダクタと、 パッ ドと、 ト レンチと、 高濃度領域とで高 Q値イ ンダクタを構成する。
この ト レンチを設けたことによ りパッ ドと基板層の間の容量値を 低減するこ とができ、 更に高い Q値を持つイ ンダクタを生成できる
本発明の第 4の態様によれば、 第 1の態様における上記ィ ンダク タは、 基板層の上に設けられた半導体集積回路の内部に設けられた 内部イ ンダクタンス素子であり、 高濃度領域は、 イ ンダクタンス素 子の終端部配線下に設けられており、 内部イ ンダクタと高濃度領域 とで高 Q値ィンダクタを構成する。
これによ り、 内部インダクタの終端部は容量性となるので、 高い Q値を実現できる。
本発明の第 5の態様によれば、 上記インダクタは、 スパイ ラル形 状をしたスパイラルインダクタである。
これによ り、 ィンダクタの形状は直線状のものに限定されない。 本発明の第 6の態様によれば、 上記高濃度領域は、 基板層の抵抗 値が、 基板層の抵抗値を 0にした場合のィ ンダク,タの Q値よ り大き い Q値をイ ンダクタが有する場合に、 設けられる。
これによ り、 基板層の抵抗値が 0 Ωの場合よ り も高い Q値を持つ イ ンダクタを実現できる。
本発明の第 7の態様によれば、 上記高濃度領域は、 インダクタの 両端のうち片側のみの下の基板層内に配置されている。
イ ンダクタは、 その片側を接地させて実用化されるので、 両端に 高濃度領域を設ける必要はない。
本発明の第 8の態様によれば、 上記高濃度領域は、 イ ンダク タの 両端部の下の基板層内に配置されている。
これにより、 回路設計に応じてインダクタのいずれの側を入力側 にすることも可能になる。
本発明の第 9の態様によれば、 上記外付けィンダクタを導電性ボ ールを介してプリ ント基板上に実装して、 I Cパッケージを構成す る。
これによ り、 高い Q値を持つイ ンダクタを備えた I Cパッケージ
が容易に製造できる。
本発明の第 1 0の態様によれば、 第 9の態様においても前記ィン ダクタは、 スパイラル形状をしたスパイラルインダクタである。 本発明の第 1 1の態様によれば、 上記第 9又は第 1 0の態様にお いても、 高濃度領域は、 基板層の抵抗値が、 基板層の抵抗値を 0に した場合のインダクタの Q値より大きい Q値をインダクタが有する 場合に、 設けられる。
本発明の第 1 2の態様によれば、 半導体集積回路の上に設けられ た絶縁体をさ らに備えており、 外付けイ ンダクタは、 絶縁体上に再 配線により配線した再配線ィンダクタであり、 半導体集積回路と絶 縁体と再配線ィンダクタとを I Cパケージ化する。
これによ り、 高い Q値を持つインダクタを備えた I Cパッケージ が容易に製造できる。
本発明の第 1 3の態様によれば、 上記第 1 2の態様においても、 インダクタは、 スパイラル形状をしたスパイ ラルインダクタである 本発明の第 1 4の態様によれば、 上記第 1 2又は 1 3の態様にお いても、 髙濃度領域は、 基板層の抵抗値が、 基板層の抵抗値を 0に した場合のイ ンダクタの Q値より大きい Q値をイ ンダクタが有する 場合に、 設けられる。 ·
本発明の第 1 5の態様によれば、 上記第 1から第 1 4の態様のい ずれかにおいて、 高濃度領域を高周波的に一定電位に固定するため に、 高濃度領域を接地する。 図面の簡単な説明
上記本発明の目的および特徴は、 添付図面を参照しながら説明す る以下の発明を実施するための最良の形態によ り一層明瞭になる。
図 1 は本発明の第 1の実施例による半導体集積回路装置の断面図 である。
図 2は図 1 の装置の等価回路図である。
図 3は図 2の回路での、 ィンダクタ 7のィンダクタンス値 Lと周 波数の関係の、 基板層 1の抵抗 R 1 による変化を示すグラフ図であ る。
図 4は図 2の回路での、 インダクタ 7の Q値と周波数の関係の、 基板層 1の抵抗 R 1による変化を示すグラフ図である。
図 5は本発明第 2の実施例による半導体集積回路装置の断面図で ある。
図 6は本発明の第 3の実施例による半導体集積回路装置の断面図 及び平面図である。
図 7は本発明の第 4の実施例による半導体集積回路装置の断面図 及び平面図である。
図 8は本発明の第 5の実施例による半導体集積回路装置の断面図 である。
図 9は本発明の第 6の実施例による半導体集積回路装置の断面図 である。
図 1 0は従来の半導体集積回路装置の断面図である。
図 1 1 は図 1 0の装置の等価回路図である。
図 1 2は図 1 1 に示した等価回路におけるインダクタンス値 L と 周波数の関係の、 基板層 1の抵抗 R 1による変化を示すグラフ図で ある。
図 1 3は図 1 1に示した等価回路全体の Q値と周波数の関係の、 基板層 1の抵抗 R 1による変化を示すグラフ図である。
図 1 4は基板層 7の牴抗値 R 1 と図 1 1に示した等価回路の Q値 との関係を示すグラフ図である。
発明を実施するための最良の形態
以下、 本発明の実施例を図面によ り詳述する。
図 1は本発明の第 1の実施例による半導体集積回路装置の断面図 である。 同図において、 半導体集積回路装置は基板層 1 と、 配線層 2 と、 パッ ド 3 と、 ノ、。 ッ ド 3に接続される配線 4 と、 絶縁体 5 と、 インダクタンス素子 6 とを備えている。 インダクタンス素子 6の両 端は絶縁体 5 のスルーホール(図示せず) を介してパッ ド 3に接続 されている。 ノ、。ッ ド 3 と、 絶縁体 5 と、 イ ンダクタンス素子 6 とで 、 外付けイ ンダクタ 7を構成している。
本発明のこの実施例によ り、 外付けィンダクタ 7の両端部の下の 基板層 1内の基板層 1の表面に、 不純物の ドープ濃度を上げて抵抗 値を小さく した高濃度領域 1 0及び 1 1が設けられている。 この高 濃度領域 1 0は高周波的に一定電位に固定されている。 一定電位に 固定するために、 高濃度領域 1 0及び 1 1 は高周波的に接地されて いればよい。 このためには、 高濃度領域 1 0及び 1 1 を直流的に接 地したり、 直流電源に接続することが好ましいが、 高濃度領域 1 0 及び 1 1の面積が配線層の面積と比較して非常に大きい場合には浮 遊配線でもよい。 外付けィンダクタ 7 と、 高濃度領域 1 0及び 1 1 とで高 Q値イ ンダクタが構成されている。
図 1の実施例では外付けィンダクタ 7の両端部の下の基板層 1内 に高濃度領域 1 0及び 1 1 を設けたが、 高濃度領域 1 0及び 1 1 を イ ンダクタ 1 0 の両端部に設ける必要はなく、 外付けイ ンダクタ 7 の出力側となる片側に設けても高 Q値が達成できるという効果は同 じである。
この高濃度領域 1 0及び/又は 1 1 を設けたことにより、 基板層 1の抵抗の影響を低減させている。
図 2は図 1の等価回路図である。 この等価回路は、 図 1 1 に示し
た従来の装置の等価回路で R1=0 Qと した回路に相当する。
図 3は図 2の回路での、 外付けィンダクタ 7のィンダクタンス値 Lと周波数の関係の、 基板層 1の抵抗 R 1 による変化を示すグラフ 図である。 図示のよ うに、 本発明によ り高濃度領域 1 0を設けた場 合はイ ンダクタンス値 Lが周波数 f 。 の近辺よ り も大きくなると急 激に増大する。 高濃度領域 1 0を外付けイ ンダクタ 7の片側のみに 設けても両側に設けても同様に Q値は大きくなつていることがわか る。
図 4は図 2の回路での、 外付けインダクタ 7の Q値と周波数の関 係の、 基板層 1 の抵抗 R 1 による変化を示すグラフ図である。 図示 のよ うに、 本発明によ り高濃度領域 1 0を設けた場合は Q値が周波 数 f 。 の近辺よ り も大きくなると急激に増大する。
図 3及び図 4に示した高 Q値が得られるという効果は、 外付けィ ンダクタ 7 の両端部に高濃度領域を設けた場合と片側に設けた場合 とで同じであるが、 両側に設ける場合は、 外付けインダクタ 7の入 力を回路設計に応じてどちら側にでもできるという利点がある。
図 5は本発明の第 2の実施の形態による半導体集積回路装置の断 面図である。 本発明例においては、 外付けイ ンダクタ 7の両端部の 下の基板層 1内の基板層 1の表面に設けられ絶縁体が充填された ト レンチ 5 1及び 5 2を更に備えており、 それら ト レンチの表面を高 濃度領域 5 2及び 5 3で覆っている。 そして、 外付けィンダクタ 7 と、 ノヽ。ッ ド 3 と、 ト レンチ 5 1及び 5 2 と、 高濃度領域 5 3及び 5 4 とで高 Q値ィ ンダクタを構成している。
この実施の形態においても、 第 1 の実施の形態と同様に、 ト レン チ 5 1及び 5 2及び高濃度領域 5 3及び 5 4をインダクタ 1 0の両 端部に設ける必要はなく、 外付けィンダクタ 7の出力側となる片側 に設けても高 Q値が達成できるという効果は同じである。
図 6は本発明の第 3の実施例による半導体集積回路装置の断面図 及び平面図である。 同図上側に示す断面図において、 インダクタン ス素子 6 1 は基板層 1の上の設けられた配線層 1の内部の表面に形 成されている。 チップ(半導体集積回路装置) 内のイ ンダクタンス 素子 6 1の終端部は、 容量性となるため、 図 1 0のパッ ドの等価回 路と同様の等価回路となり、 内部イ ンダクタンス素子の容量性の影 響によ り Q値が劣化する。 これを避けるために、 高濃度領域 6 2が 、 イ ンダクタンス素子 6 1 の終端部配線下であって、 第 1 の実施の 形態と同様に基板層 1の内側の表面に形成されている。 高濃度領域 6 2に替えて、 第 2の実施の形態と同様に ト レンチとそれを覆う高 濃度領域を設けてもよい。 また、 単一の高濃度領域 6 2に替えて、 イ ンダクタンス素子 6 1の両端の下に高濃度領域を設けてもよい。
内部イ ンダクタンス素子 6 1 と高濃度領域 6 2 とで高 Q値イ ンダ クタを構成している。
図 6の下側に示すように、 内部イ ンダクタンス素子 6 1は、 円弧 上をしたイ ンダクタである。 ,
図 1及び図 5に示したインダクタンス素子も円弧状をしていても よく、 また、 図 6に示したイ ンダクタンス素子 6 1 は直線状のもの でもよい。
図 7は本発明の第 4の実施例による半導体集積回路装置の断面図 及び平面図である。 同図において、 インダクタンス素子 7 1 は 引き出し線 7 2を有するスパイラル形状をしており、 配線層 2の内 側表面に形成されている。 スパイラル形状を持つィンダクタ 7 1で は、 インダクタ 7 1 を外部回路と接続するための配線をィンダクタ の片端にあたる中心部より、 イ ンダクタとは違う配線層を使用した 引き出し配線 7 2を使って、 インダクタ外部に引き出す必要がある 。 この引き出し配線 7 2は、 インダクタを最上層で配線した場合、
下層の配線しか使用できず、 この結果半導体集積回路装置は容量性 となって、 図 1 1のパッ ドと同等の等価回路となり Q値が劣化する 。 これを防ぐために、 引き出し配線 7 2の下にも、 上記第 3の実施 の形態と同等の対策を実施する事によ り高い Q値を持つイ ンダクタ ンスを生成する。
図 8は本発明の第 5の実施例による半導体集積回路装置の断面図 である。 同図において、 図 1に示した半導体集積回路装置を、 イ ン ダクタ 5を下側にして導電性ボール 8 0を介してプリ ン ト基板 8 1 上に実装し、 I Cパッケージ 8 2を構成した。 これにより、 高 Q値 を持つ I Cパッケージが容易に製造できる。 なお、 図 8における高 濃度領域 1 0に替えて図 5のよ うに絶縁体のト レンチ 5 1 を高濃度 層 5 3で覆ってもよい。 また、 外付けインダクタ 5に替えて、 図 6 のよ うな内部インダクタ 6 1や図 7のよ うなスパイ ラルイ ンダクタ 7 2, 7 3 としてもよい。
図 9は本発明の第 6の実施例による半導体集積回路装置の断面図 である。 同図において、 1は半導体基板層、 2は配線層、 4は高濃 度層であることは図 1 と同様である。 本実施の形態では、 配線層の 上(図においては配線層の下) に絶縁層 9 1 を設け、 その絶縁層上 に再度配線を引く再配線技術を採用している。 9 2は再配線ライン であり、 9 3は再配線により形成されたィ ンダクタである。 本実施 の形態においても、 イ ンダクタ 9 3の両端部又は片側に対向するよ うにして、 基盤層 1内の表面に高濃度領域 4が形成されている。 本 実施の形態においても、 高濃度領域 4に替えて図 5のよ うに絶縁体 の ト レンチ 5 1 を高濃度層 5 3で覆ってもよい。 また、 外付けイ ン ダクタ 5に替えて、 図 6のよ うな内部イ ンダクタ 6 1や図 8のよう なスパイラルインダクタ 7 2, 7 3 と してもよい。
産業上の利用可能性
以上の説明から明らかなように、 本発明の構成を採用する事によ り、 半導体集積回路装置の接続用パッ ドでの Q値劣化を最低限に抑 える事ができ、 基板抵抗の比較的小さいシリ コンプロセスを使った 高周波用半導体集積回路において、 高い Q値を持つィンダクタを実 現する事ができる。 また、 基板抵抗値がある値以下(図 1 3では、 1 k〜100k Qの間)の全ての基板に対して、 本発明は有効であり、 安価 で特性の良い半導体集積回路を作製する事ができ、 高周波用半導体 集積回路の Q値の向上に寄与するところが大きい。
Claims
1 . 基板層とイ ンダクタとを有する半導体集積回路装置において 前記ィンダクタの端部の下の前記基板層内に設けられ高周波的に 一定電位に固定された高濃度領域を備えており、
前記イ ンダクタと、 前記高濃度領域とで高 Q値ィンダクタを構成 した事を特徴とする半導体集積回路装置。
2 . 前記インダクタは前記基板層の上に設けられた半導体集積回 路の外部に設けられた外付けイ ンダクタであり、
前記外付けイ ンダクタと前記半導体集積回路とを接続するための パッ ドを更に備えており、
前記高濃度領域は、 前記パッ ドの下の前記基板層内に設けられて おり、
前記外付けィンダクタと、 前記パッ ドと、 前記高濃度領域とで前 記高 Q値イ ンダクタを構成した事を特徴とする請求項 1記載の半導 体集積回路装置。 .
3 . 前記イ ンダクタは前記基板層の上に設けられた半導体回路の 外部に設けられた外付けィンダクタであり、 前記外付けイ ンダクタ と前記半導体集積回路とを接続するためのパッ ドと、 前記パッ ドの 下の前記基板層内に設けられ絶縁体が充填されたト レンチとを更に 備えており、
前記高濃度領域は前記トレンチの周囲を覆っており、
前記外付けィンダクタと、 前記パッ ドと、 前記ト レンチと、 前記 高濃度領域とで前記高 Q値イ ンダクタを構成した事を特徴とする請 求項 1記載の半導体集積回路装置。
4 . 前記イ ンダクタは前記基板層の上の設けられた半導体集積回
路の内部に設けられた内部イ ンダクタンス素子であり、
前記高濃度領域は、 前記ィンダクタンス素子の終端部配線下に設 けられており、
前記内部ィンダクタと前記高濃度領域とで前記高 Q値ィンダクタ を構成した事を特徴とする請求項 1記載の半導体集積回路装置。
5 . 前記ィンダクタは、 スパイ ラル形状をしたスパイ ラルイ ンダ クタである事を特徴とする請求項 1から 4のいずれか一項記載の半 導体集積回路装置。.
6 . 前記高濃度領域は、 前記基板層の抵抗値が、 前記基板層の抵 抗値を 0にした場合の前記イ ンダクタの Q値より大きい Q値を前記 イ ンダクタが有する場合に、 設けられる事を特徴とする請求項 1か ら 5半導体集積回路装置。
7 . 前記高濃度領域は、 前記イ ンダクタの両端のうち片側のみの 下の前記基板層内に配置されている事を特徴とする請求項 1から 6 のいずれか一項記載の半導体集積回路装置。
8 . 前記高濃度領域は、 前記インダクタの両端部の下の前記基板 層内に配置されている事を特徴とする請求項 1から 6のいずれか一 項記載の半導体集積回路装置。
9 . 前記外付けイ ンダクタを導電性ポールを介してプリ ン ト基板 上に実装して、 I Cパッケージを構成する事を特徴とする請求項 2 又は 3に記載の半導体集積回路装置。
1 0 . 前記インダクタは、 スパイラル形状をしたスパイラルイ ン ダクタである事を特徴とする請求項 9記載の半導体集積回路装置。
1 1 . 前記高濃度領域は、 前記基板層の抵抗値が、 前記基板層の 抵抗値を 0にした場合の前記半導体数隻回路装置の Q値よ り大きい Q値を前記半導体集積回路装置が有する場合に、 設けられる事を特 徴とする請求項 8又は 9記載の半導体集積回路装置。
1 2 . 前記半導体集積回路の上に設けられた絶縁層をさ らに備え ており、 前記外付けインダクタは、 前記絶縁層上に再配線により配 線した再配線ィンダクタであり、 前記半導体集積回路と前記絶縁層 と前記再配線ィンダクタとを I Cパケージ化した事を特徴とする請 求項 2又は 3記載の半導体集積回路装置。
1 3 . 前記イ ンダクタは、 スパイ ラル形状をしたスパイ ラルイ ン ダクタである事を特徴とする請求項 1 2記載の半導体集積回路装置
1 4 . 前記高濃度領域は、 前記基板層の抵抗値が、 前記基板層の 抵抗値を 0にした場合の前記半導体集積回路装置の Q値よ り大きい Q値を前記半導体集積回路装置が有する場合に、 設けられる事を特 徴とする請求項 1 2又は 1 3記載の半導体集積回路装置。
1 5 . 前記高濃度領域を高周波的に一定電位に固定するために、 前記高濃度領域を接地した事を特徴とする請求項 1から 1 4のいず れか一項記載の半導体集積回路装置。
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- 2002-11-21 WO PCT/JP2002/012206 patent/WO2004047174A1/ja not_active Application Discontinuation
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