JP4776752B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、インダクタを有した高周波回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
図６８を用いて、高周波回路を備えた半導体装置の構成の一例について説明する。図６８は、無線周波数（１０ｋＨｚ〜１００ＧＨｚ）の電波信号を受信して、音声信号として出力する機能を有した半導体装置９０の構成を示すブロック図である。
【０００３】
図６８に示すように半導体装置９０は、受信した電波信号を復調するＲＦ回路部９１、ＲＦ回路部９１で復調された信号を処理して音声信号に変換するロジック部９２、ＲＦ回路部９１およびロジック部９２における信号処理に必要なデータを記憶するメモリセル部９３を少なくとも備えている。なお、半導体装置９０は電波信号を検出するアンテナ装置９４および音声信号を出力する放音装置９５に接続される。
【０００４】
ＲＦ回路部９１を含めて、いわゆる高周波回路においては、抵抗やキャパシタの他にインダクタ（インダクタンス素子）であるを備えている。インダクタは高周波電流に対して位相を速めるように作用するので、高周波電流に対して位相を遅らせるように作用するキャパシタに対抗して使用することで高周波電流のマッチングを取ることができる。
【０００５】
図６８においてはＲＦ回路部９１内のインダクタＬ１を示すが、インダクタＬ１は寄生キャパシタＣ１を有し、寄生キャパシタＣ１は抵抗Ｒ１を介して接地されている。ここで、抵抗Ｒ１はＲＦ回路部９１を形成する半導体基板の抵抗であり、この抵抗値が極めて低い、あるいは極めて高い場合には問題にはならないが、基板の種類によっては、静電誘導損失により電力を消費するような抵抗値（例えば１０Ωｃｍ程度）を有するものがある。
【０００６】
このような静電誘導損失を防止するための構成を図６９に示す。図６９において、寄生キャパシタＣ１は抵抗Ｒ１を介して接地されるだけでなく、抵抗Ｒ２を介しても接地される構成となっている。この抵抗Ｒ２は抵抗Ｒ１に比べて極めて抵抗値が低く設定され、高周波電流は主として抵抗Ｒ２を介して接地に流れ、静電誘導損失を起こさない。
【０００７】
なお、インダクタＬ１の端部Ａはアンテナ装置９４側に接続され、端部ＢはＭＯＳトランジスタＱ１のソース・ドレイン電極に接続されているされているが、これはインダクタ接続の一例である。
【０００８】
抵抗Ｒ２はシールドプレートと呼称される導体板であり、インダクタＬ１の下層に配設される。図７０に、インダクタＬ１およびシールドプレートの構成を斜視図で示す。
【０００９】
図７０に示すように、インダクタＬ１は配線を渦巻き状に巻き回して形成されているので、以後の説明においてはスパイラルインダクタＳＩと呼称する。スパイラルインダクタＳＩの一方の端部である渦の中心部は、図示しない層間絶縁膜を貫通するコンタクト部ＣＰを介して下層の配線ＷＬに接続されている。配線ＷＬは半導体基板ＳＢ上を覆う層間絶縁膜ＳＺ上に配設されている。
【００１０】
なお、配線ＷＬが図６９に示すインダクタＬ１の端部Ｂに対応し、端部ＡはスパイラルインダクタＳＩの他方の端部に対応する。
【００１１】
半導体基板ＳＢはＳＯＩ（silicon on insulator）基板であり、図７０においてはＳＯＩ層ＳＬと、ＳＯＩ層ＳＬ中に配設した素子分離酸化膜ＦＺだけを示している。素子分離酸化膜ＦＺ上にはスパイラルインダクタＳＩの形成領域に対応する位置に、スパイラルインダクタＳＩの平面方向の配設面積と少なくとも同等の面積を有する板状のシールドプレートＳＰが配設されている。
【００１２】
シールドプレートＳＰは配線材と同様の低抵抗の導体で構成され、図示しない配線を介して接地されるため、静電誘導損失を起こさない。
【００１３】
しかし、スパイラルインダクタＳＩに流れる電流により、シールドプレートＳＰの内部に渦電流が発生し、電磁誘導損失が増えるので、むしろトータルの電力損失が増えるという新たな問題がある。
【００１４】
この問題を解決するために、渦電流の経路を遮断するようにシールドプレートを各所で切り欠いたパーフォレイテッドグランドシールド（perforated ground shield：以後、ＰＧシールドと呼称）が提案されている。
【００１５】
図７１にＰＧシールドの一例を示す。図７１に示すＰＧシールドは、複数のプレートＰＬによって構成され、各プレートＰＬ間は電気的に絶縁されている。プレートＰＬの平面形状は３角形であり、それぞれの頂点がＰＧシールドの中心部を構成するように放射状に配設されている。
【００１６】
このような構成を採ることで、渦電流の経路が遮断され、電磁誘導損失を低減することができる。
【００１７】
【発明が解決しようとする課題】
このように、インダクタを有した従来の半導体装置においては、ＰＧシールドを用いることで、静電誘導損失および電磁誘導損失を低減していたが、ＰＧシールドを形成するには導体層を１層増やす必要があり、構造が複雑になるとともに、製造工程が増えるという問題があった。
【００１８】
本発明は上記のような問題点を解消するためになされたもので、インダクタを有した半導体装置において、静電誘導損失および電磁誘導損失を低減できるとともに、構造および製造工程が複雑になることを防止した半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、半導体基板と、前記半導体基板の主面内に配設されたシールド層と、前記シールド層の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子とを備え、前記シールド層は、接地電位に接続された少なくとも１つの導電部と、該少なくとも１つの導電部の平面内に少なくとも１つの電流遮断部とを有し、前記半導体基板は、土台となる基板部と、該基板部上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層とを備えるＳＯＩ基板であって、前記少なくとも１つの電流遮断部は、前記ＳＯＩ層の表面から前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する選択的に配設された複数の分離酸化膜を含み、前記少なくとも１つの導電部は、前記複数の分離酸化膜で電気的に分離された複数のＳＯＩ領域を含んでいる。
【００２１】
本発明に係る請求項２記載の半導体装置は、前記複数の分離酸化膜のそれぞれは、所定の形成幅で、前記埋め込み酸化膜の表面に延在している。
【００２２】
本発明に係る請求項３記載の半導体装置は、前記複数の分離酸化膜のそれぞれが、第１の形成幅で前記埋め込み酸化膜上に延在する第１の部分と、該第１の部分の下部に連続し、前記第１の形成幅よりも狭い第２の形成幅で前記埋め込み酸化膜の表面に延在する第２の部分とで構成される。
【００２３】
本発明に係る請求項４記載の半導体装置は、前記半導体基板が、土台となる基板部と、該基板部上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層とを備えるＳＯＩ基板であって、前記少なくとも１つの導電部は、前記ＳＯＩ層を薄くして所定厚さとなった複数のＳＯＩ領域を含み、前記少なくとも１つの電流遮断部は、少なくとも前記複数のＳＯＩ領域の間を埋めるように配設されている。
【００２４】
本発明に係る請求項５記載の半導体装置は、前記インダクタンス素子の下の前記複数のＳＯＩ領域のそれぞれが、前記インダクタンス素子が上にない領域の前記ＳＯＩ領域より半導体不純物を高濃度に有している。
【００２５】
本発明に係る請求項６記載の半導体装置は、前記複数のＳＯＩ領域のそれぞれが、その上面にシリサイド膜を有している。
【００５８】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る半導体装置の実施の形態１として、図１に半導体装置１００の構成を示す。
【００５９】
図１に示す半導体装置１００は、図６８を用いて説明した半導体装置９０を例に採れば、ＲＦ回路部９１の一部分を示しており、ＲＦ回路部ＲＰとして示す。
【００６０】
図１において、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢ上に、ＲＦ回路部ＲＰが配設されている。
【００６１】
ＲＦ回路部ＲＰにおいては、ＳＯＩ層３のスパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応する領域が複数のトレンチ分離酸化膜１１によって分割され、複数のＳＯＩ領域２１が形成されている。トレンチ分離酸化膜１１は、ＳＯＩ層３の表面から埋め込み酸化膜２の表面に達するように配設されたトレンチ内にシリコン酸化膜を埋め込むことで形成され、各ＳＯＩ領域２１は電気的に完全に分離されている。
【００６２】
なお、トレンチ分離酸化膜１１は、所定の形成幅で、埋め込み酸化膜２の表面に対してほぼ垂直に延在する形状を有している。
【００６３】
また、各ＳＯＩ領域２１の上部にはシリサイド膜３１が配設され、それぞれ複数のトレンチ分離酸化膜１１、ＳＯＩ領域２１、シリサイド膜３１によって、ＰＧシールド１０１（シールド層）が構成される。
【００６４】
なお、トレンチ分離酸化膜１１のように、電気的に完全に分離されたＳＯＩ領域を規定する分離酸化膜を完全分離酸化膜と呼称する。
【００６５】
また、ＰＧシールド１０１の形成領域はトレンチ分離酸化膜１２によって規定され、ＰＧシールド１０１の形成領域外においては、トレンチ分離酸化膜１２によってＳＯＩ層３が分割され、ＳＯＩ領域５１および５２が形成されている。トレンチ分離酸化膜１２は完全分離酸化膜であり、ＳＯＩ領域５１および５２は電気的に完全に分離されている。
【００６６】
ＳＯＩ領域５１および５２にはＭＯＳトランジスタＱ１１およびＱ１２がそれぞれ形成されている。ＭＯＳトランジスタＱ１１およびＱ１２は、共にＳＯＩ領域５１および５２上に配設されたゲート絶縁膜ＧＺ、ゲート絶縁膜ＧＺ上に配設されたゲート電極ＧＴ、ゲート電極ＧＴ上に配設されたシリサイド膜ＧＳおよび、それらの側面を覆うように配設されたサイドウォール絶縁膜ＧＷを備えている。なお、ＭＯＳトランジスタＱ１１およびＱ１２は一般的なＭＯＳトランジスタであり、その構成および製造方法に特徴があるものではない。
【００６７】
また、ＭＯＳトランジスタＱ１１においては、サイドウォール絶縁膜ＧＷの外側のＳＯＩ領域５１の表面内に配設されたシリサイド膜ＳＳおよびソース・ドレイン領域ＳＤを示しているが、ＭＯＳトランジスタＱ１２においても同様の構成を有していることは言うまでもない。ＭＯＳトランジスタＱ１２は、ゲート電極ＧＴの長手方向に沿った断面構成を表すので上述の構成が図示されていないだけである。
【００６８】
そして、ＳＯＩ基板ＳＢ上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜４が配設され、層間絶縁膜４上にはスパイラルインダクタＳＩをＭＯＳトランジスタＱ１１に電気的に接続する配線ＷＬが配設されている。配線ＷＬの一方の端部は、層間絶縁膜４を貫通してＭＯＳトランジスタＱ１１のシリサイド膜ＳＳに達するコンタクト部ＣＰ１に接続されている。なお、コンタクト部ＣＰ１は、層間絶縁膜４を貫通するコンタクトホール内に導体を埋め込んで構成されている。
【００６９】
また、層間絶縁膜４上を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜５が配設され、層間絶縁膜５上にスパイラルインダクタＳＩが配設されている。スパイラルインダクタＳＩの一方の端部は層間絶縁膜５を貫通して配線ＷＬに達するコンタクト部ＣＰを介して配線ＷＬに接続されている。
【００７０】
ここで、ＰＧシールド１０１の平面視形状を図２に示す。図２に示すように、ＰＧシールド１０１を構成する各ＳＯＩ領域２１は、それぞれ平面視形状が略Ｌ字型をなし、それぞれが対称に配設されている。
【００７１】
すなわち、複数のＳＯＩ領域２１は、相似形状の大小２種類のＳＯＩ領域２１Ｌおよび２１Ｓに分類され、ＳＯＩ領域２１ＳはＳＯＩ領域２１Ｌの直交する２つのアームで規定される領域（内側領域と呼称）にＳＯＩ領域２１Ｌと同様の配置形態となるように配設されている。
【００７２】
そして、ＳＯＩ領域２１Ｌおよび２１Ｓの１組を第１ユニットとすると、第１ユニットに対して線対称な形状に第２ユニットが配設され、さらに第１および第２ユニットに対して線対称な形状に第３および第４ユニットが配設された構成となっている。従って、ＰＧシールド１０１は、４つのＳＯＩ領域２１Ｓおよび４つのＳＯＩ領域２１Ｌを有することになる。
【００７３】
そして、４つのＳＯＩ領域２１Ｌはそれぞれの２つアームの一方が、他のＳＯＩ領域２１Ｌの２つのアームの一方と対向するように配設されているので、４つのＳＯＩ領域２１Ｌで規定されるトレンチ分離酸化膜１１の平面視形状は十字型をなしている。
【００７４】
なお、図１に示すＰＧシールド１０１の構成は、例えば、図２におけるＸ−Ｘ線での断面に対応し、各ＳＯＩ領域２１は図１における層間絶縁膜４を貫通するしてシリサイド膜３１に達するコンタクト部（図示せず）を介して所定の配線（図示せず）に電気的に接続され、当該配線を介して接地されることになる。
【００７５】
＜Ａ−２．作用効果＞
以上説明したように、ＰＧシールド１０１はトレンチ分離酸化膜１１によって電気的に分離された複数のＳＯＩ領域２１およびシリサイド膜３１の積層体で構成され、当該積層体はシリサイド膜３１の存在により比較的低抵抗となるので、静電誘導損失を低減できるとともに、渦電流の経路がトレンチ分離酸化膜１１により遮断されるので、渦電流に起因する電磁誘導損失を被ることがない。
【００７６】
なお、静電誘導損失および電磁誘導損失の増加はインダクタの性能を表すＱ値（インダクタに蓄えられるエネルギーを、各種損失で割った値）を減少させるので、静電誘導損失および電磁誘導損失を低減させることはＱ値の向上に寄与することになる。
【００７７】
また、トレンチ分離酸化膜１１は、ＭＯＳトランジスタＱ１１およびＱ１２等が形成される素子形成領域のトレンチ分離酸化膜１２の形成工程において、例えば共通のレジストマスクを用いてＳＯＩ層３を同時にパターニングすることで形成することができ、また、シリサイド膜３１はＭＯＳトランジスタＱ１１およびＱ１２のシリサイド膜ＧＳおよびＳＳと同時に形成できるので、ＰＧシールド１０１の形成のために新たな工程が増えることがなく、製造方法が複雑になることがない。
【００７８】
また、ＰＧシールド１０１はＳＯＩ層３内に形成されるので、ＰＧシールドの形成のために新たな導体層は不要であり、装置構造が複雑になることもない。
【００７９】
なお、以上の説明においてはトレンチ分離を用いて素子間分離を行う構成を示したが、ＬＯＣＯＳ（Local Oxide of Silicon）分離やメサ分離などの他の素子間分離技術を用いても良いことは言うまでもない。これは、以下に説明する本発明に係る実施の形態２〜１６のうち、トレンチ分離特有のディッシングの解決を目的とした実施の形態以外の実施の形態においても同様である。
【００８０】
＜Ａ−３．変形例＞
ＰＧシールドの平面視形状は図２に示す形状に限定されるものではなく、渦電流の経路を遮断するような切り欠き部を備えるものであれば良い。
【００８１】
図３〜図７にＰＧシールドの平面視形状の他の例を示す。
【００８２】
図３に示すＰＧシールドは、平面視形状が３角形の２つＳＯＩ領域２１Ａが、それぞれの底辺が対向するように配設されて第１ユニットを構成し、第１ユニットに対して線対称な形状に第２ユニットが配設され、さらに第１および第２ユニットに対して線対称な形状に第３および第４ユニットが配設された構成となっており、８つのＳＯＩ領域２１Ａを有している。なお、各ＳＯＩ領域２１Ａの間にはトレンチ分離酸化膜１１が配設されている。
【００８３】
図４に示すＰＧシールドは、ＰＧシールド全体の大きさに等しく、平面視形状が矩形のＳＯＩ領域２１Ｂが、その中心部分にまで達する切り欠き部ＮＰを有した構成となっている。切り欠き部ＮＰにはトレンチ分離酸化膜１１が配設されており、渦電流は切り欠き部ＮＰにおいて遮断されることになる。
【００８４】
図５に示すＰＧシールドは、矩形の４つのＳＯＩ領域２１Ｃが２行２列のマトリクス状に配設されて構成されている。なお、各ＳＯＩ領域２１Ｃの間にはトレンチ分離酸化膜１１が配設されている。
【００８５】
図６に示すＰＧシールドは、細長形状の４つのＳＯＩ領域２１Ｄが、その長手方向の辺が互いに平行になるように一列に配設されている。なお、各ＳＯＩ領域２１Ｄの間にはトレンチ分離酸化膜１１が配設されている。
【００８６】
図７に示すＰＧシールドは、相似形状の大小３種類のＬ字型のＳＯＩ領域２１Ｌ、２１Ｍおよび２１Ｓと、矩形のＳＯＩ領域２１Ｅを有している。そして、ＳＯＩ領域２１ＭはＳＯＩ領域２１Ｌの直交する２つのアームで規定される内側領域にＳＯＩ領域２１Ｌと同様の配置形態となるように配設され、ＳＯＩ領域２１ＳはＳＯＩ領域２１Ｍの直交する２つのアームで規定される内側領域にＳＯＩ領域２１Ｍと同様の配置形態となるように配設され、ＳＯＩ領域２１ＥはＳＯＩ領域２１Ｓの直交する２つのアームで規定される内側領域に配設されている。なお、各ＳＯＩ領域２１Ｌ、２１Ｍ、２１Ｓおよび２１Ｅ間にはトレンチ分離酸化膜１１が配設されている。
【００８７】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る半導体装置の実施の形態２として、図８に半導体装置２００の構成を示す。
【００８８】
図８に示す半導体装置２００は、図６８を用いて説明した半導体装置９０を例に採れば、ＲＦ回路部９１およびロジック部９２の一部分を示しており、それぞれＲＦ回路部ＲＰおよびロジック部ＬＰとして示す。
【００８９】
図８において、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢ上に、ＲＦ回路部ＲＰおよびロジック部ＬＰが配設されている。
【００９０】
ＲＦ回路部ＲＰにおいては、ＳＯＩ層３のスパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応する領域が複数のトレンチ分離酸化膜１３によって分割され、複数のＳＯＩ領域２２が形成されている。トレンチ分離酸化膜１２は、ＳＯＩ層３の表面から埋め込み酸化膜２の表面に達するように配設されたトレンチ内にシリコン酸化膜を埋め込むことで形成され、各ＳＯＩ領域２２は電気的に完全に分離されている。
【００９１】
また、各ＳＯＩ領域２２の上部にはシリサイド膜３２が配設され、それぞれ複数のトレンチ分離酸化膜１３、ＳＯＩ領域２２、シリサイド膜３２によって、ＰＧシールド１０２（シールド層）が構成される。
【００９２】
なお、トレンチ分離酸化膜１３は、第１の形成幅で埋め込み酸化膜２の表面に対してほぼ垂直に延在する第１の部分と、第１の部分の下部に連続し、第１の形成幅よりも狭い第２の形成幅で埋め込み酸化膜２の表面に対してほぼ垂直に延在する第２の部分とで構成されている。
【００９３】
なお、ＰＧシールド１０２の平面視形状は、例えば図２を用いて説明した形状を採用しても良いし、図３〜図７を用いて説明した形状を採用しても良い。
【００９４】
また、ＲＦ回路部ＲＰとロジック部ＬＰとの間はトレンチ分離酸化膜１４によって電気的に分離され、ロジック部ＬＰにおいては、トレンチ分離酸化膜１５によってＳＯＩ層３が分割され、ＳＯＩ領域６１および６２が形成されている。
【００９５】
なお、トレンチ分離酸化膜１５のように、ＳＯＩ領域を電気的に完全に分離するのではなく、その下部にＳＯＩ層３がウエル領域ＷＲとして配設された分離酸化膜を部分分離酸化膜と呼称する。
【００９６】
＜Ｂ−１−１．部分分離酸化膜について＞
ここで、部分分離酸化膜について簡単に説明する。完全分離酸化膜によって他の素子から電気的に完全に分離されたＭＯＳトランジスタにおいては、他のＭＯＳトランジスタとの間でのラッチアップが原理的に起こらない。
【００９７】
従って、完全分離酸化膜を用いてＣＭＯＳトランジスタを有するＳＯＩデバイスを製造する場合は、微細加工技術で決まる最小分離幅を使用できチップ面積を縮小できるメリットがあった。しかしながら、衝突電離現象によって発生するキャリア（ＮＭＯＳではホール）がチャネル形成領域（ボディ領域）に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル形成領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果による影響があった。
【００９８】
このようなチャネル形成領域の電位の変動に関しては、「IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.45, NO.7, JULY 1998, pp1479-1484, "Analysis of Delay Time Instability According to the Operating Frequency in Field Shield Isolated SOI Circuits" S.Maeda et al.」（文献１）に具体的に記載されている。つまり、ボディ領域の電位が過渡的に変動するため、これに伴って、トランジスタの特性も過渡的に変動し、回路動作が不安定になるということである（文献１の図７参照）。
【００９９】
また、文献１の図５で示されるようにディレイタイムに周波数依存性が表れることも検証されている。
【０１００】
そこで考案されたのが、パーシャルトレンチ分離とも呼称される部分分離酸化膜であり、図８の構成を例に採れば、トレンチ分離酸化膜１５の下部のウエル領域ＷＲを通じてキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またウエル領域ＷＲを通じてチャネル形成領域の電位を固定することができるので、基板浮遊効果による種々の問題が発生しない。
【０１０１】
図８においては部分分離酸化膜と完全分離酸化膜とを併用した構成を示しているが、部分分離酸化膜と完全分離酸化膜との併用例およびその製造方法については、特許出願番号１１−１７７０９１の明細書中の図４〜図７および図８〜図２７に開示されている。
【０１０２】
また、部分分離酸化膜と完全分離酸化膜とを併用する場合に、分離酸化膜の一方側が完全分離酸化膜の形状となり、他方側が部分分離酸化膜の形状となった併合分離酸化膜を使用することがあるが、併合分離酸化膜の構成およびその製造方法については、特許出願番号２０００−３９４８０の明細書中の図１〜図３８に開示されている。
【０１０３】
また、部分分離酸化膜の断面形状については、「"IEEE International SOI Conference,Oct.1999,pp131-132,"Bulk-Layout-Compatible 0.18μｍ SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PIT)" Y.Hirano et al.」（文献２）の図２としてＳＥＭ写真を用いて示されている。
【０１０４】
ここで、図８の説明に戻る。図８のロジック部ＬＰにおいて、ＳＯＩ領域６１および６２にはＭＯＳトランジスタＱ２１およびＱ２２がそれぞれ形成されている。
【０１０５】
ＭＯＳトランジスタＱ２１およびＱ２２は、図１に示したＭＯＳトランジスタＱ１１およびＱ１２と同様に一般的なＭＯＳトランジスタであり、基本的な構成要素は同じであるので、ＭＯＳトランジスタＱ１１およびＱ１２と同じ構成については同じ符号を付し、重複する説明は省略する。
【０１０６】
その他、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０７】
＜Ｂ−２．製造方法＞
次に、製造工程を順に示す図９〜図１１を用いて半導体装置２００の製造方法について説明する。
【０１０８】
まず、ＳＯＩ基板ＳＢを準備し、図９に示す工程において、ＳＯＩ層３上に厚さ２０ｎｍ程度のシリコン酸化膜ＯＸおよび厚さ２００ｎｍ程度のシリコン窒化膜ＳＮを順次形成した後、パターニングしたレジストマスクＲＭ１を用いて、シリコン酸化膜ＯＸ、シリコン窒化膜ＳＮおよびＳＯＩ層３の多層膜を、ＳＯＩ層３の下層部が残るようにエッチングし、トレンチ分離酸化膜１３、１４および１５が形成される領域にトレンチＴＲ１３１、ＴＲ１４１およびＴＲ１５を形成する。
【０１０９】
次に、図１０に示す工程において、トレンチＴＲ１３１、ＴＲ１４１の一部を覆うとともに、トレンチＴＲ１５を完全に覆うレジストマスクＲＭ２を用いて、トレンチＴＲ１３１、ＴＲ１４１のレジストマスクＲＭ２で覆われない部分をさらにエッチングすることによりＳＯＩ層３を貫通するトレンチＴＲ１３およびＴＲ１４を形成する。
【０１１０】
次に、レジストマスクＲＭ２を除去した後、全面に渡って厚さ５００ｎｍ程度のシリコン酸化膜を形成して、トレンチＴＲ１３〜ＴＲ１５を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）処理によりシリコン窒化膜ＳＮの途中まで研磨し、その後、シリコン窒化膜ＳＮおよびシリコン酸化膜ＯＸを除去することで、図１１に示すようにトレンチ分離酸化膜１３〜１５を得る。
【０１１１】
なお、この後は、既存のＭＯＳトランジスタの製造工程（既存のサリサイド工程を含む）、層間絶縁膜の製造工程、配線層の製造工程、スパイラルインダクタの製造工程等を経て、半導体装置２００を得る。
【０１１２】
＜Ｂ−３．作用効果＞
以上説明したように、ＰＧシールド１０２はトレンチ分離酸化膜１３によって電気的に分離された複数のＳＯＩ領域２２およびシリサイド膜３２の積層体で構成され、当該積層体はシリサイド膜３２の存在により比較的低抵抗となるので、静電誘導損失を低減できるとともに、渦電流の経路がトレンチ分離酸化膜１３により遮断されるので、渦電流による電磁誘導損失を被ることがない。
【０１１３】
また、トレンチ分離酸化膜１３は、ロジック部ＬＰとＲＦ回路部ＲＰとの境界のトレンチ分離酸化膜１４およびロジック部ＬＰのＭＯＳトランジスタＱ２１とＱ２２との分離に使用されるトレンチ分離酸化膜１５の形成工程において、共通のレジストマスクＲＭ１およびＲＭ２を用いて形成することができ、また、シリサイド膜３２はＭＯＳトランジスタＱ２１およびＱ２２のシリサイド膜ＧＳおよびＳＳと同時に形成できるので、ＰＧシールド１０２の形成のために新たな工程が増えることがなく、製造方法が複雑になることがない。
【０１１４】
なお、トレンチ分離酸化膜１３の上部端縁部の形状を、トレンチ分離酸化膜１４および１５の上部端縁部の形状と同じにできるという特徴もある。
【０１１５】
また、ＰＧシールド１０２はＳＯＩ層３内に形成されるので、ＰＧシールドの形成のために新たな導体層は不要であり、装置構造が複雑になることもない。
【０１１６】
また、ロジック部ＬＰにおいては部分分離酸化膜であるトレンチ分離酸化膜１５により素子間を分離するので、トレンチ分離酸化膜１５の下部のウエル領域ＷＲを通じてチャネル形成領域（ボディ領域）の電位を固定することができ、基板浮遊効果による種々の問題を防止できる。
【０１１７】
＜Ｂ−４．変形例＞
ＰＧシールド１０２においては、トレンチ分離酸化膜１３は、トレンチ分離酸化膜１４およびトレンチ分離酸化膜１５の形成工程において、共通のレジストマスクＲＭ１およびＲＭ２を用いて形成される例を示したが、工程がやや複雑になることを許容できるのであれば、図１を用いて説明した半導体装置１００のトレンチ分離酸化膜１１のように、単純な断面形状としても良い。
【０１１８】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る半導体装置の実施の形態３として、図１２に半導体装置３００の構成を示す。
【０１１９】
図１２に示す半導体装置３００は、図８に示す半導体装置２００と同様に、ＳＯＩ基板ＳＢ上に、ＲＦ回路部ＲＰおよびロジック部ＬＰが配設された構成を示している。
【０１２０】
ＲＦ回路部ＲＰにおいては、スパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応する埋め込み酸化膜２上に、独立した複数のＳＯＩ領域２３が形成され、ＰＧシールド１０３（シールド層）を構成している。そして、ＰＧシールド１０３は全体がトレンチ分離酸化膜１６で覆われている。
【０１２１】
なお、ＰＧシールド１０３の平面視形状は、例えば図２を用いて説明した形状を採用しても良いし、図３〜図７を用いて説明した形状を採用しても良い。
【０１２２】
また、ロジック部ＬＰにおいては、部分分離酸化膜であるトレンチ分離酸化膜１５によってＳＯＩ層３が分割され、ＳＯＩ領域７１および７２が形成されている。そして、ＳＯＩ領域７１および７２にはＭＯＳトランジスタＱ３１およびＱ３２がそれぞれ形成されている。
【０１２３】
ＭＯＳトランジスタＱ３１およびＱ３２は、図１に示したＭＯＳトランジスタＱ１１およびＱ１２と同様に一般的なＭＯＳトランジスタであり、基本的な構成要素は同じであるので、ＭＯＳトランジスタＱ１１およびＱ１２と同じ構成については同じ符号を付し、重複する説明は省略する。
【０１２４】
その他、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１２５】
ＳＯＩ領域２３は、半導体装置２００の製造方法を示す図１０を用いて説明すると、ＲＦ回路部ＲＰにおいて、トレンチＴＲ１４１のレジストマスクＲＭ２で覆われない部分をさらにエッチングしてＳＯＩ層３を貫通するトレンチＴＲ１４を形成する。その後、レジストマスクＲＭ２を除去して、シリコン酸化膜ＯＸ、シリコン窒化膜ＳＮを完全に除去するとともに、ＳＯＩ層３の一部を除去することで形成できる。なお、この場合、ロジック部ＬＰにおいてはシリコン酸化膜ＯＸ、シリコン窒化膜ＳＮが除去されないように、レジストマスクで覆うことになる。
【０１２６】
そして、ＳＯＩ領域２３の形成後は、ロジック部ＬＰのレジストマスクを除去し、全面に渡ってシリコン酸化膜を形成して、トレンチＴＲ１５を埋め込むとともに、ＳＯＩ領域２３の形成に際して形成されたトレンチを埋め込み、ＣＭＰ処理によりロジック部ＬＰに残るシリコン窒化膜ＳＮの途中まで研磨し、その後、シリコン窒化膜ＳＮおよびシリコン酸化膜ＯＸを除去することで、トレンチ分離酸化膜１６および１５を得る。
【０１２７】
なお、ＳＯＩ領域２３は、いわゆるボディ領域の基部に相当する領域であり、その厚さはトレンチ分離酸化膜１５の下部のウエル領域ＷＲの厚さに等しくなる。
【０１２８】
＜Ｃ−２．作用効果＞
以上説明したように、ＰＧシールド１０３はトレンチ分離酸化膜１６によって覆われた複数の独立したＳＯＩ領域２３で構成されているので、静電誘導損失を低減できるとともに、渦電流の経路がトレンチ分離酸化膜１６により遮断されるので、渦電流による電磁誘導損失を被ることがない。
【０１２９】
また、ＰＧシールド１０３はＳＯＩ層３を分割して形成されるので、ＰＧシールドの形成のために新たな導体層は不要であり、装置構造が複雑になることもない。
【０１３０】
また、ロジック部ＬＰにおいては部分分離酸化膜であるトレンチ分離酸化膜１５により素子間を分離するので、トレンチ分離酸化膜１５の下部のウエル領域ＷＲを通じてチャネル形成領域（ボディ領域）の電位を固定することができ、基板浮遊効果による種々の問題を防止できる。
【０１３１】
＜Ｃ−３．変形例１＞
以上説明したＰＧシールド１０３は、独立した複数のＳＯＩ領域２３で構成されている。これは、ＳＯＩ層３にはウエル注入（あるいはチャネル注入とも呼称される）が行われるため、シリコン基板１よりも低抵抗になっているので、ＳＯＩ領域２３を導体として使用するものであるが、さらに抵抗値を下げたい場合には、ＳＯＩ領域２３に不純物を比較的高濃度に注入すれば良い。図１３にその工程の一例を示す。
【０１３２】
すなわち図１３に示すように、少なくともトレンチ分離酸化膜１６までが形成された状態（図１３においてはＭＯＳトランジスタＱ３１およびＱ３２が形成された状態を例示）のＳＯＩ基板ＳＢにおいて、ロジック部ＬＰ上および不純物を注入しない部分上にレジストマスクＲＭ３を形成し、トレンチ分離酸化膜１６を介してイオン注入により不純物を注入する。そのドーズ量は１×１０¹⁴〜１×１０¹⁶／ｃｍ²である。
【０１３３】
なお不純物の注入は上記方法に限定されるものではなく、ＰＧシールド１０３を形成した後、素子分離酸化膜１６を形成する前に行っても良く、また、ＰＧシールド１０３上に対応する素子分離酸化膜１６を除去し、ＳＯＩ領域２３を露出させた状態で行っても良い。
【０１３４】
＜Ｃ−４．変形例２＞
また、図１４に示す半導体装置３００Ａのように、それぞれのＳＯＩ領域２３の上部にシリサイド膜３３を形成したＰＧシールド１０３Ａ（シールド層）を使用しても良い。
【０１３５】
ＰＧシールド１０３Ａは、図１２に示すＰＧシールド１０３を形成後、素子分離酸化膜１６で一旦覆った後、ＰＧシールド１０３上に対応する素子分離酸化膜１６を除去して開口部１６１を形成してＳＯＩ領域２３を露出させる。その後、ロジック部ＬＰのＭＯＳトランジスタＱ３１およびＱ３２の形成に際してのサリサイド工程において、露出したＳＯＩ領域２３上にシリサイド膜３３を同時に形成する。なお、トレンチ分離酸化膜１６の開口部１６１は、後に、層間絶縁膜によって埋め込まれることになる。
【０１３６】
このように、ＳＯＩ領域２３上にシリサイド膜３３を備えたＰＧシールド１０３Ａは、ＰＧシールド１０３よりも低抵抗となるので、静電誘導損失防止の効果が高まる。
【０１３７】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
本発明に係る半導体装置の実施の形態４として、図１５に半導体装置４００の構成を示す。
【０１３８】
図１５に示す半導体装置４００は、図１２に示す半導体装置３００と同様に、ＳＯＩ基板ＳＢ上に、ＲＦ回路部ＲＰおよびロジック部ＬＰが配設された構成を示している。
【０１３９】
ＲＦ回路部ＲＰにおいては、スパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応するＳＯＩ層３内に、互いに密接したＳＯＩ領域２４１〜２４９で構成されるＰＧシールド１０４（シールド層）が形成されている。
【０１４０】
また、ＲＦ回路部ＲＰとロジック部ＬＰとの間には部分分離酸化膜であるトレンチ分離酸化膜１５が配設され、ロジック部ＬＰにおいては、トレンチ分離酸化膜１５によってＳＯＩ層３が分割され、ＳＯＩ領域７１および７２が形成されている。そして、ＳＯＩ領域７１および７２にはＭＯＳトランジスタＱ３１およびＱ３２がそれぞれ形成されている。
【０１４１】
なお、その他、図１２を用いて説明した半導体装置３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１４２】
ＰＧシールド１０４を構成するＳＯＩ領域２４１〜２４９は、隣り合う領域どうしで、それぞれ不純物濃度あるいは不純物の導電型が異なるように構成され、ＰＮジャンクションにより渦電流を遮断するように構成されている。
【０１４３】
図１５においては、ＳＯＩ領域２４１〜２４９が、それぞれＰ^-（Ｐ型不純物を低濃度に含む）領域、Ｐ⁺（Ｐ型不純物を高濃度に含む）領域、Ｐ^-領域、Ｎ⁺（Ｎ型不純物を高濃度に含む）領域、Ｐ^-領域、Ｐ⁺領域、Ｐ^-領域、Ｎ⁺領域、Ｐ^-領域となっている。
【０１４４】
ここで、図１６にＰＧシールド１０４の平面視形状を示す。ＰＧシールド１０４の平面視形状は、図２を用いて説明したＰＧシールド１０１の形状と同様であり、形状についての説明は省略するが、ＰＧシールド１０１においてはトレンチ分離酸化膜１１であった部分がＳＯＩ領域となっている点と、シリサイド膜１１が配設されていない点とが大きく異なっている。なお、図１６におけるＸ−Ｘ線での断面が、図１５に示すＰＧシールド１０４の構成に対応する。
【０１４５】
ＰＧシールド１０４においては、ＰＧシールド１０１のように全てのＳＯＩ領域が接地される構成ではなく、渦電流を遮断するために、ＰＮジャンクションにより構成されるダイオードに逆バイアスを与えるので、電源電位（Ｖcc）に接続されるものがある。
【０１４６】
例えば、図１６においては、ＳＯＩ領域２４２および２４６が接地電位に接続され、ＳＯＩ領域２４４および２４８が電源電位に接続され、ＳＯＩ領域２４１、２４３、２４５、２４７および２４９は隣接するＰ⁺領域を介して接地される。なお、以上の説明においては、ＳＯＩ領域２４４および２４８が電源電位に接続されるが、このように電源電位に接続される構成を含んでいても、便宜的にＰＧシールド（Perforated Ground Shield）と呼称する。これは、以下に説明する他の実施の形態においても同じである。
【０１４７】
＜Ｄ−２．作用効果＞
以上説明した接続により、ＳＯＩ領域２４２、２４３、２４４、ＳＯＩ領域２４４、２４５、２４６、ＳＯＩ領域２４６、２４７、２４８で構成されるダイオードに逆バイアスが与えられ、渦電流を発生させる逆起電力により順バイアスされることが防止され、渦電流に起因する電磁誘導損失を被ることなく静電誘導損失を低減できる。
【０１４８】
また、ＰＧシールド１０４は、接地されたＰ⁺領域（低抵抗領域）を通じて静電誘導による電流を流すので、静電誘導損失を低減できることは言うまでもなく、ＰＧシールド１０４はＳＯＩ層３内に形成されるので、ＰＧシールドの形成のために新たな導体層は不要であり、装置構造が複雑になることもない。
【０１４９】
また、ロジック部ＬＰにおいては部分分離酸化膜であるトレンチ分離酸化膜１５により素子間を分離するので、トレンチ分離酸化膜１５の下部のウエル領域ＷＲを通じてチャネル形成領域（ボディ領域）の電位を固定することができ、基板浮遊効果による種々の問題を防止できる。
【０１５０】
＜Ｄ−３．変形例１＞
以上の説明においては、ＰＧシールド１０４の平面視形状は、図２を用いて説明したＰＧシールド１０１と同じものとして説明したが、図３〜図７を用いて説明した形状を採用しても良い。ただし、その場合には、ＳＯＩ領域の不純物の注入状態が異なることになる。
【０１５１】
すなわち、図３に示す形状においては、図３に向かって、例えば、右側最上部のＳＯＩ領域２１ＡをＰ⁺領域とすれば、時計回りに隣り合うＳＯＩ領域２１Ａとの間の領域（図３にはトレンチ分離酸化膜１１となっている領域）はＰ^-領域とし、以下、時計回りにＮ⁺領域、Ｐ^-領域、Ｐ⁺領域、Ｐ^-領域を順に形成し、Ｎ⁺領域は電源電位に接続し、Ｐ⁺領域は接地することでダイオードを逆バイアスすることができる。
【０１５２】
また、図５に示す形状においては、図５に向かって、例えば、右側最上部のＳＯＩ領域２１ＣをＰ⁺領域とすれば、時計回りに隣り合うＳＯＩ領域２１Ｃとの間はＰ^-領域とし、以下、時計回りにＮ⁺領域、Ｐ^-領域、Ｐ⁺領域、Ｐ^-領域を順に形成し、Ｎ⁺領域は電源電位に接続し、Ｐ⁺領域は接地することでダイオードを逆バイアスすることができる。
【０１５３】
また、図６に示す形状においては、例えば、最上部のＳＯＩ領域２１ＤをＰ⁺領域とすれば、その下のＳＯＩ領域２１Ｄとの間はＰ^-領域とし、以下、Ｎ⁺領域、Ｐ^-領域、Ｐ⁺領域、Ｐ^-領域を順に形成し、Ｎ⁺領域は電源電位に接続し、Ｐ⁺領域は接地することでダイオードを逆バイアスすることができる。
【０１５４】
また、図７に示す形状においては、例えば、ＳＯＩ領域２１ＥをＰ⁺領域とすればＳＯＩ領域２１Ｓとの間はＰ^-領域とし、ＳＯＩ領域２１ＳはＮ⁺領域、ＳＯＩ領域２１Ｓと２１Ｍとの間はＰ^-領域、ＳＯＩ領域２１ＭはＰ⁺領域、ＳＯＩ領域２１Ｍと２１Ｌとの間はＰ^-領域、ＳＯＩ領域２１ＬはＮ⁺領域とし、Ｎ⁺領域は電源電位に接続し、Ｐ⁺領域は接地することでダイオードを逆バイアスすることができる。
【０１５５】
＜Ｄ−４．変形例２＞
図１５に示したＰＧシールド１０４においては、低濃度不純物領域（Ｐ^-領域）の左右のＳＯＩ領域はＰ⁺領域およびＮ⁺領域となっていたが、低濃度不純物領域の左右を同じ導電型にしても良い。
【０１５６】
すなわち、ＰＧシールド１０４部分を示す図１７に示すように、ＳＯＩ領域２４２、２４４、２４６および２４８をＮ^-領域とし、他の領域を全てＰ⁺領域としても良い。
【０１５７】
そして、ＳＯＩ領域２４３および２４７を電源電位に接続し、ＳＯＩ領域２４１、２４５および２４９を接地することで、ＳＯＩ領域２４１および２４２で構成されるダイオード、ＳＯＩ領域２４８および２４９で構成されるダイオード、ＳＯＩ領域２４５および２４６で構成されるダイオード、ＳＯＩ領域２４４および２４５で構成されるダイオードに逆バイアスが与えられ、渦電流を発生させる逆起電力により順バイアスされることが防止され、渦電流に起因する電磁誘導損失を被ることなく静電誘導損失を低減できる。
【０１５８】
また、ＳＯＩ領域が２種類だけで済むので、その注入工程においては注入マスクの重ね合わせ回数が少なくなり、マスクの重ね合わせに必要なマージンを小さくできるので、ＳＯＩ領域のパターンを微細化できる。
【０１５９】
なお、以上の説明では、ＳＯＩ領域をＮ^-領域とＰ⁺領域の２種類としたが、Ｐ^-領域とＮ⁺領域の２種類としても良いことは言うまでもない。
【０１６０】
＜Ｅ．実施の形態５＞
＜Ｅ−１．装置構成＞
本発明に係る半導体装置の実施の形態５として、図１８に半導体装置５００の構成を示す。
【０１６１】
図１８に示す半導体装置５００は、図１２に示す半導体装置３００と同様に、ＳＯＩ基板ＳＢ上に、ＲＦ回路部ＲＰおよびロジック部ＬＰが配設された構成を示している。
【０１６２】
ＲＦ回路部ＲＰにおいては、スパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応するＳＯＩ層３内に、互いに密接したＳＯＩ領域２６１〜２６９で構成されるＰＧシールド１０５（シールド層）が形成されている。そして、ＰＧシールド１０５上は部分分離酸化膜であるトレンチ分離酸化膜１７で覆われている。
【０１６３】
トレンチ分離酸化膜１７はロジック部ＬＰまで延在し、ロジック部ＬＰにおいては、トレンチ分離酸化膜１５によってＳＯＩ層３が分割され、ＳＯＩ領域７１および７２が形成されている。そして、ＳＯＩ領域７１および７２にはＭＯＳトランジスタＱ３１およびＱ３２がそれぞれ形成されている。
【０１６４】
なお、その他、図１２を用いて説明した半導体装置３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１６５】
ＰＧシールド１０５を構成するＳＯＩ領域２６１〜２６９は、隣り合う領域どうしで、それぞれ不純物濃度あるいは不純物の導電型が異なるように構成され、ＰＮジャンクションにより渦電流を遮断するように構成されている。
【０１６６】
図１８においては、ＳＯＩ領域２６１〜２６９が、それぞれＰ^-領域、Ｐ⁺領域、Ｐ^-領域、Ｎ⁺領域、Ｐ^-領域、Ｐ⁺領域、Ｐ^-領域、Ｎ⁺領域、Ｐ^-領域となっており、その平面視形状、電源電位および接地電位への接続、および動作は図１５を用いて説明したＰＧシールド１０４と同じである。
【０１６７】
なお、電源電位および接地電位への接続は、例えば図１８に示すように、層間絶縁膜４およびトレンチ分離酸化膜１７を貫通してＳＯＩ領域２６８（Ｎ⁺領域）に達するようにコンタクト部ＣＰ２を設け、コンタクト部ＣＰ２に電源電位あるいは接地電位に繋がる配線ＷＬ１を接続するようにすれば良い。
【０１６８】
＜Ｅ−２．作用効果＞
以上説明した半導体装置５００においては、図１５を用いて説明した半導体装置４００と同様に、ＰＧシールド１０５において渦電流を遮断することができ、渦電流による電磁誘導損失を被ることがない。
【０１６９】
また、ＰＧシールド１０５は、接地されたＰ⁺領域（低抵抗領域）を通じて静電誘導による電流を流すので、静電誘導損失を低減できることは言うまでもなく、ＰＧシールド１０５はＳＯＩ層３内に形成されるので、ＰＧシールドの形成のために新たな導体層は不要であり、装置構造が複雑になることもない。
【０１７０】
また、トレンチ分離酸化膜１７は、ロジック部ＬＰにおいてトレンチ分離酸化膜１５を形成する工程で同時に形成でき、またＳＯＩ領域への不純物の注入も容易なので製造工程が複雑になることを防止できる。
【０１７１】
すなわち、トレンチ分離酸化膜１５および１７を、図９〜図１１を用いて説明したのと同様の工程で形成した後、図１３を用いて説明した工程のように、トレンチ分離酸化膜１７の上部から、トレンチ分離酸化膜１７下部のＳＯＩ層にＰ型不純物およびＮ型不純物を選択的にイオン注入することでＰＧシールド１０５を形成できる。
【０１７２】
また、ロジック部ＬＰにおいては部分分離酸化膜であるトレンチ分離酸化膜１５により素子間を分離するので、トレンチ分離酸化膜１５の下部のウエル領域ＷＲを通じてチャネル形成領域（ボディ領域）の電位を固定することができ、基板浮遊効果による種々の問題を防止できる。
【０１７３】
＜Ｆ．実施の形態６＞
実施の形態５において説明した半導体装置５００においては、ＰＧシールド１０５上が部分分離酸化膜であるトレンチ分離酸化膜１７で覆われた構成を示したが、ＰＧシールドはスパイラルインダクタＳＩの平面方向の配設面積と少なくとも同等の面積を有するように形成されるので、広い面積に渡ってトレンチ分離酸化膜１７を設ける必要がある。
【０１７４】
ここで、トレンチ分離酸化膜の形成においては、トレンチに酸化膜を埋め込んだ後、不要な酸化膜をＣＭＰ処理で除去するが、トレンチ分離酸化膜を広い面積に渡って形成する場合には、当該トレンチ分離酸化膜が皿状に窪むディッシングが発生しやすくなる。
【０１７５】
図１９にディッシングが発生した状態を示す。図１９において、広い面積のトレンチ分離酸化膜１７Ａの表面が皿状に窪んでおり、狭い面積のトレンチ分離酸化膜１５は正常に形成されている。
【０１７６】
ディッシングが発生したトレンチ分離酸化膜の上部端縁部の形状は、正常なトレンチ分離酸化膜の上部端縁部の形状とは異なり、ＭＯＳトランジスタの特性に影響を及ぼす可能性がある。
【０１７７】
本発明に係る半導体装置の実施の形態６においては、このようなディッシングの発生を防止した構成について説明する。
【０１７８】
＜Ｆ−１．装置構成＞
本発明に係る半導体装置の実施の形態６として、図２０に半導体装置６００の構成を示す。
【０１７９】
図２０に示す半導体装置６００は、図１２に示す半導体装置３００と同様に、ＳＯＩ基板ＳＢ上に、ＲＦ回路部ＲＰおよびロジック部ＬＰが配設された構成を示している。
【０１８０】
ＲＦ回路部ＲＰにおいては、スパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応するＳＯＩ層３内に、互いに密接したＳＯＩ領域２７１〜２７９および、ＳＯＩ領域２７２、２７４、２７６および２７８上に形成されたシリサイド膜３４で構成されるＰＧシールド１０６（シールド層）が形成されている。
【０１８１】
ここで、ＳＯＩ領域２７１、２７３、２７５、２７７および２７９は、他のＳＯＩ領域よりも厚さが薄く、その上部には部分分離酸化膜であるトレンチ分離酸化膜１８が形成されている。なお、ＳＯＩ領域２７１上のトレンチ分離酸化膜はロジック部ＬＰまで延在している。
【０１８２】
そして、ロジック部ＬＰにおいては、トレンチ分離酸化膜１５によってＳＯＩ層３が分割され、ＳＯＩ領域７１および７２が形成されている。そして、ＳＯＩ領域７１および７２にはＭＯＳトランジスタＱ３１およびＱ３２がそれぞれ形成されている。
【０１８３】
なお、その他、図１２を用いて説明した半導体装置３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１８４】
ＰＧシールド１０６を構成するＳＯＩ領域２７１〜２７９は、隣り合う領域どうしで、それぞれ不純物濃度あるいは不純物の導電型が異なるように構成され、ＰＮジャンクションにより渦電流を遮断するように構成されている。
【０１８５】
図２０においては、ＳＯＩ領域２７１〜２７９が、それぞれＰ^-領域、Ｎ⁺領域、Ｐ^-領域、Ｐ⁺領域、Ｐ^-領域、Ｎ⁺領域、Ｐ^-領域、Ｐ⁺領域、Ｐ^-領域となっており、Ｐ^-領域上にトレンチ分離酸化膜１８が形成されている。
【０１８６】
ここで、図２１にＰＧシールド１０６の平面視形状を示す。ＰＧシールド１０６の平面視形状は、図２を用いて説明したＰＧシールド１０１の形状と同様であり、形状についての説明は省略する。なお、図２１におけるＸ−Ｘ線での断面が、図２０に示すＰＧシールド１０６の構成に対応する。
【０１８７】
図２１においては、渦電流を遮断するために、ＰＮジャンクションにより構成されるダイオードに逆バイアスを与えるので、ＳＯＩ領域２７２および２７６が電源電位（Ｖcc）に接続され、ＳＯＩ領域２７４および２７８が接地されている。
【０１８８】
＜Ｆ−２．作用効果＞
以上説明した半導体装置６００においては、ＰＧシールド１０６の形成領域には面積の狭いトレンチ分離酸化膜１８を形成するので、ディッシングの発生を防止できる。
【０１８９】
また、図１５を用いて説明した半導体装置４００と同様に、ＰＧシールド１０６において渦電流による電磁誘導損失を低減できる。
【０１９０】
また、ＰＧシールド１０６は、接地されたＰ⁺領域（高抵抗領域）を通じて静電誘導による電流を流すので、静電誘導損失を低減できることは言うまでもなく、ＰＧシールド１０６はＳＯＩ層３内に形成されるので、ＰＧシールドの形成のために新たな導体層は不要であり、装置構造が複雑になることもない。
【０１９１】
また、トレンチ分離酸化膜１８は、ロジック部ＬＰにおいてトレンチ分離酸化膜１５を形成する工程で同時に形成でき、シリサイド膜３４の形成もＳＯＩ領域への不純物の注入も容易なので、製造工程が複雑になることを防止できる。
【０１９２】
すなわち、トレンチ分離酸化膜１５および１８を、図９〜図１１を用いて説明したのと同様の工程で形成した後、ロジック部ＬＰのＭＯＳトランジスタＱ３１およびＱ３２の形成に際してのサリサイド工程において、露出したＳＯＩ領域上にシリサイド膜３４を同時に形成し、ＰＧシールド１０６の形成領域において、Ｐ型不純物およびＮ型不純物を選択的にイオン注入することでＰＧシールド１０６を形成できる。
【０１９３】
また、ロジック部ＬＰにおいては部分分離酸化膜であるトレンチ分離酸化膜１５により素子間を分離するので、トレンチ分離酸化膜１５の下部のウエル領域ＷＲを通じてチャネル形成領域（ボディ領域）の電位を固定することができ、基板浮遊効果による種々の問題を防止できる。
【０１９４】
＜Ｆ−３．変形例＞
図２０に示した半導体装置６００のＰＧシールド１０６においては、低濃度不純物領域（Ｐ^-領域）の左右のＳＯＩ領域はＰ⁺領域およびＮ⁺領域となっていたが、低濃度不純物領域の左右を同じ導電型にしても良い。
【０１９５】
半導体装置６００の変形例として、図２２に半導体装置６００Ａを示す。図２２におけるＰＧシールド１０６Ａ（シールド層）は、ＳＯＩ領域２７１、２７３、２７５、２７７および２４９をＮ^-領域とし、他の領域を全てＰ⁺領域としている。
【０１９６】
ここで、図２３にＰＧシールド１０６Ａの平面視形状を示す。ＰＧシールド１０６Ａの平面視形状は、図２を用いて説明したＰＧシールド１０１の形状と同様であり、形状についての説明は省略する。なお、図２３におけるＸ−Ｘ線での断面が、図２２に示すＰＧシールド１０６Ａの構成に対応する。
【０１９７】
図２３においては、渦電流を遮断するために、ＰＮジャンクションにより構成されるダイオードに逆バイアスを与えるので、ＳＯＩ領域２７２および２７６が電源（Ｖcc）に接続され、ＳＯＩ領域２７４および２７８が接地されている。
【０１９８】
このように接続することで、ＳＯＩ領域２７３および２７４で構成されるダイオード、ＳＯＩ領域２７４および２７５で構成されるダイオード、ＳＯＩ領域２７７および２７８で構成されるダイオードに逆バイアスが与えられ、渦電流を発生させる逆起電力により順バイアスされることが防止され、渦電流に起因する電磁誘導損失を被ることなく静電誘導損失を低減できる。
【０１９９】
また、ＳＯＩ領域が２種類だけで済むので、その注入工程においては注入マスクの重ね合わせ回数が少なくなり、マスクの重ね合わせに必要なマージンを小さくできるので、ＳＯＩ領域のパターンを微細化できる。
【０２００】
なお、以上の説明では、ＳＯＩ領域をＮ^-領域とＰ⁺領域の２種類としたが、Ｐ^-領域とＮ⁺領域の２種類としても良いことは言うまでもない。
【０２０１】
＜Ｇ．実施の形態７＞
以上説明した実施の形態６においては、ＰＧシールド形成領域におけるトレンチ分離酸化膜のディッシングを防止するための構成について示したが、以下に説明する実施の形態７の構成のようにしても良い。
【０２０２】
＜Ｇ−１．装置構成＞
本発明に係る半導体装置の実施の形態７として、図２４に半導体装置７００の構成を示す。なお、図２４においては簡単化のためＲＦ回路部ＲＰの構成だけを示している。
【０２０３】
図２４に示すようにＲＦ回路部ＲＰにおいては、スパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応するＳＯＩ層３内に、互いに密接したＳＯＩ領域２８１〜２８７、およびＳＯＩ領域２８２、２８４および２８６上に形成されたシリサイド膜３５で構成されるＰＧシールド１０７（シールド層）が形成されている。
【０２０４】
ここで、ＳＯＩ領域２８１、２８３、２８５および２８７は、他のＳＯＩ領域よりも厚さが薄く、その上部には部分分離酸化膜であるトレンチ分離酸化膜１９が形成されている。なお、ＳＯＩ領域２８１および２８７上のトレンチ分離酸化膜１９は他のトレンチ分離酸化膜１７よりも広く形成されている。
【０２０５】
そして、ＳＯＩ領域２８２、２８４および２８６上のシリサイド膜３５には、層間絶縁膜４を貫通して配設されたコンタクト部ＣＰ３が接続され、当該コンタクト部は層間絶縁膜４上に配設された接地に繋がる配線ＷＬ２に接続されている。
【０２０６】
なお、その他、図１２を用いて説明した半導体装置３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２０７】
ＰＧシールド１０７を構成するＳＯＩ領域２８１〜２８７は、ＳＯＩ領域２８２、２８４および２８６が全てＰ⁺領域となり、ＳＯＩ領域２８１、２８３、２８５および２８７がＮ^-領域となっており、ＰＮジャンクションにより渦電流を遮断するように構成されている。
【０２０８】
ここで、図２５にＰＧシールド１０７の平面視形状を示す。ＰＧシールド１０７の平面視形状は、シリサイド膜を有する矩形のＳＯＩ領域２８（ＳＯＩ領域２８２、２８４および２８６の総称）が、互いに間隔を開けてマトリクス状に配設された形状をなし、各ＳＯＩ領域２８の間にトレンチ分離酸化膜１９が配設されている。
【０２０９】
なお、図２５におけるＹ−Ｙ線での断面が、図２４に示すＰＧシールド１０７の構成に対応し、配線ＷＬ２は飛び飛びに配設されたＳＯＩ領域２８２、２８４および２８６上を辿るようにＬ字型に配設されている。
【０２１０】
また、シリサイド膜を有する他のＳＯＩ領域２８上にも配線が配設されるが、その配線経路は４隅のＳＯＩ領域２８以外は上記Ｌ字型となるように配設されており、各配線に与えられる電位は接地電位と電源電位が交互に与えられる。
【０２１１】
また、ＰＧシールド１０７から離れた位置には低濃度不純物領域を電源電位に接続するためのコンタクト領域ＣＲが配設されている。
【０２１２】
＜Ｇ−２．作用効果＞
このように接続することで、低濃度のＳＯＩ領域と高濃度のＳＯＩ領域で構成される全てのダイオードに逆バイアスが与えられ、渦電流を発生させる逆起電力により順バイアスされることが防止され、渦電流に起因する電磁誘導損失を被ることなく静電誘導損失を低減できる。
【０２１３】
また、ＰＧシールド１０７は、接地されたＰ⁺領域（高抵抗領域）を通じて静電誘導による電流を流すので、静電誘導損失を低減できることは言うまでもなく、ＰＧシールド１０７はＳＯＩ層３内に形成されるので、配線ＷＬ２の形成のための工程が必要となるものの、ＰＧシールドの形成のために新たな導体層は不要であり、装置構造が複雑になることもない。
【０２１４】
＜Ｇ−３．変形例１＞
以上説明した半導体装置７００においては、ＰＧシールド１０７のＳＯＩ領域を配線ＷＬ２で電気的に接続する構成について説明したが、配線ＷＬ２の代わりに図２６に示す半導体装置７００Ａのようにゲート配線を使用しても良い。
【０２１５】
すなわち、図２６に示す半導体装置７００ＡのＰＧシールド１０７Ａ（シールド層）においては、ＳＯＩ領域２８２、２８４および２８６上にはシリサイド膜は有さず、ＭＯＳトランジスタのゲート電極と同じ工程で形成された連続するゲート配線ＧＴＬがＳＯＩ領域２８２、２８４および２８６に直接に接する構成となっている。
【０２１６】
なお、トレンチ分離酸化膜１９上には、ＭＯＳトランジスタのゲート絶縁膜と同じ工程で形成された絶縁膜ＧＺＬが配設され、ゲート配線ＧＴＬ上にはＭＯＳトランジスタのシリサイド膜と同じ工程で形成されたシリサイド膜ＧＳＬが配設されている。
【０２１７】
なお、ゲート配線ＧＴＬの平面視形状は、図２５を用いて説明した配線ＷＬ２と同様に、Ｌ字型に配設されている。
【０２１８】
このような構成とすることで、ＳＯＩ領域を電気的に接続するための配線の製造工程を簡略化できる。
【０２１９】
＜Ｇ−４．変形例２＞
また、半導体装置７００においては、部分分離酸化膜であるトレンチ分離酸化膜１９で覆われたＳＯＩ領域と、それ以外のＳＯＩ領域との間でのＰＮジャンクションにより渦電流を遮断する構成を示したが、トレンチ分離酸化膜１９の代わりに、図２７および図２８で示す半導体装置７００Ｂおよび７００Ｃのように、完全分離酸化膜を用いて電気的に完全に分離されたＳＯＩ領域を形成するようにしても良い。
【０２２０】
図２７に示す半導体装置７００ＢのＰＧシールド１０７Ｂ（シールド層）は、完全分離酸化膜であるトレンチ分離酸化膜１９１によって電気的に完全に分離されている。
【０２２１】
図２８に示す半導体装置７００ＣのＰＧシールド１０７Ｃ（シールド層）は、完全分離酸化膜であるトレンチ分離酸化膜１９２によって電気的に完全に分離されている。
【０２２２】
ＰＧシールド１０７Ｂも１０７Ｃも、ＳＯＩ領域を完全に分離する点では同じであるが、トレンチ分離酸化膜１９２は、図示しないロジック部において、ＭＯＳトランジスタ間を部分分離する場合に、共通のレジストマスクを用いて形成することができ、新たな工程が増えることがなく、製造方法を簡略化することができる。
【０２２３】
＜Ｈ．実施の形態８＞
＜Ｈ−１．装置構成＞
本発明に係る半導体装置の実施の形態８として、図２９に半導体装置８００の構成を示す。なお、図２９に示す半導体装置８００は、簡単化のためＲＦ回路部ＲＰの構成だけを示している。
【０２２４】
図２９に示すようにＲＦ回路部ＲＰにおいては、スパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応するＳＯＩ層３内に、互いに密接したＳＯＩ領域２９１〜２９９と、ＳＯＩ領域２９１、２９３、２９５、２９７および２９９上に形成されたシリサイド膜３６とで構成されるＰＧシールド１０８（シールド層）が形成されている。
【０２２５】
そして、ＳＯＩ領域２９２、２９４、２９６および２９８の上部にはＭＯＳトランジスタのゲート電極と同じ断面構造を有する擬似ゲート電極ＭＤ１が配設されている。擬似ゲート電極ＭＤ１は、図示しないＭＯＳトランジスタと同様に、ゲート絶縁膜ＤＧＺ、ゲート電極ＤＧＴ、シリサイド膜ＤＧＳおよびサイドウォール絶縁膜ＤＧＷを有している。
【０２２６】
なお、シリサイド膜３６は擬似ゲート電極ＭＤ１のサイドウォール絶縁膜ＤＧＷの外側のＳＯＩ領域２９１、２９３、２９５、２９７および２９９上に配設されている。
【０２２７】
そして、ＳＯＩ領域２９１、２９３、２９５、２９７および２９９はＮ⁺領域となっており、ＳＯＩ領域２９２、２９４、２９６および２９８はＰ^-領域となっており、ＳＯＩ領域２９３および２９７上のシリサイド膜３６は電源電位（Ｖcc）に接続され、ＳＯＩ領域２９１、２９５および２９９上のシリサイド膜３６と、擬似ゲート電極ＭＤ１上のシリサイド膜ＤＧＳは接地されている。
【０２２８】
なお、その他、図１２を用いて説明した半導体装置３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２２９】
ここで、図３０にＰＧシールド１０８の平面視形状を示す。ＰＧシールド１０８の平面視形状は、図２を用いて説明したＰＧシールド１０１の形状と同様であり、形状についての説明は省略するが、ＰＧシールド１０８においてはトレンチ分離酸化膜１１であった部分が擬似ゲート電極ＭＤ１となっている点が大きく異なっている。なお、図３０におけるＸ−Ｘ線での断面が、図２９に示すＰＧシールド１０８の構成に対応する。
【０２３０】
ＰＧシールド１０８においては、渦電流を遮断するために、ＰＮジャンクションにより構成されるダイオードに逆バイアスを与えるので、ＳＯＩ領域２９３および２９７が電源電位に接続され、ＳＯＩ領域２９１、２９５および２９９が接地されている。
【０２３１】
なお、擬似ゲート電極ＭＤ１においては、ゲート電極ＤＧＴの下部がＰ^-領域となっており、その両側がＮ⁺領域となっているので、いわゆるＮチャネルＭＯＳトランジスタの形態となっているが、導電型を入れ替えてＰチャネルＭＯＳトランジスタの形態としても良いことは言うまでもない。その場合は、図３０に示す電源電位への配線と、接地電位への配線も入れ替えることになる。
【０２３２】
＜Ｈ−２．作用効果＞
ＳＯＩ領域２９２および２９３で構成されるダイオード、ＳＯＩ領域２９３および２９４で構成されるダイオード、ＳＯＩ領域２９６および２９７で構成されるダイオード、ＳＯＩ領域２９７および２９８で構成されるダイオードに逆バイアスが与えられ、渦電流を発生させる逆起電力により順バイアスされることが防止され、渦電流に起因する電磁誘導損失を被ることなく静電誘導損失を低減できる。
【０２３３】
また、ＰＧシールド１０８は、ＳＯＩ層３内に形成されるＳＯＩ領域２９１〜２９９とシリサイド膜３６とで構成される第１のＰＧシールドと、擬似ゲート電極ＭＤ１とで構成される第２のＰＧシールドとに区別でき、第１および第２のＰＧシールドをそれぞれ抵抗素子と想定すれば、これらは寄生キャパシタと接地電位との間に並列に接続されており、ＰＧシールドの抵抗値をさらに低減することができる。
【０２３４】
＜Ｈ−３．変形例＞
以上説明した半導体装置８００のＰＧシールド１０８においては、ゲート電極ＤＧＴの下部がＰ^-領域となり、その両側がＮ⁺領域となってＮチャネルＭＯＳトランジスタの形態を採る構成を示したが、この場合、ゲート電極ＤＧＴに電源電位を接続するとＭＯＳトランジスタとして動作してしまうので、ゲート電極ＤＧＴは接地電位に接続していたが、擬似ゲート電極ＭＤ１はＭＯＳトランジスタのゲート電極として使用するものではないので、ＳＯＩ層３内のＳＯＩ領域の不純物パターンはこれに限定されるものではない。
【０２３５】
例えば、図３１に示す半導体装置８００ＡのＰＧシールド１０８Ａ（シールド層）のように、ＳＯＩ領域２９１、２９５および２９９をＰ⁺領域とし、ＳＯＩ領域２９２、２９４、２９６および２９８をＰ^-領域とし、ＳＯＩ領域２９３および２９７をＮ⁺領域としても良い。
【０２３６】
そして、ＳＯＩ領域２９３および２９７を電源電位（Ｖcc）に接続し、ＳＯＩ領域２９１、２９５および２９９を接地し、擬似ゲート電極ＭＤ１のシリサイド膜ＤＧＳをゲート電位ＶGTに接続しても良い。
【０２３７】
このように接続することで、ＰＮジャンクションで構成されるダイオードに逆バイアスが与えられ、渦電流を発生させる逆起電力により順バイアスされることが防止され、渦電流を遮断することができるとともに、擬似ゲート電極ＭＤ１のゲート電極ＤＧＴにゲート電位ＶGTを与えてもＭＯＳトランジスタとしては機能せず、擬似ゲート電極ＭＤ１のゲート電極ＤＧＴの電位の選択の自由度が増すことになる。
【０２３８】
ここで、図３２にＰＧシールド１０８Ａの平面視形状を示す。ＰＧシールド１０８Ａの平面視形状は、図２を用いて説明したＰＧシールド１０１の形状と同様であり、形状についての説明は省略し、電位配置もまた図３１を用いて説明しているので説明は省略するが、図３２におけるＸ−Ｘ線での断面が、図３１に示すＰＧシールド１０８Ａの構成に対応する。
【０２３９】
＜Ｉ．実施の形態９＞
＜Ｉ−１．装置構成＞
本発明に係る半導体装置の実施の形態９として、図３３に半導体装置９００の構成を示す。なお、図３３に示す半導体装置９００は、簡単化のためＲＦ回路部ＲＰの構成だけを示している。
【０２４０】
図３０に示すようにＲＦ回路部ＲＰにおいては、スパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応するＳＯＩ層３内に、互いに密接したＳＯＩ領域２９１〜２９９と、ＳＯＩ領域２９１、２９３、２９５、２９７および２９９上に選択的に形成されたシリサイド膜３６とで構成されるＰＧシールド１０９（シールド層）が形成されている。
【０２４１】
そして、ＳＯＩ領域２９１、２９５および２９９はＰ⁺領域となっており、ＳＯＩ領域２９２、２９４、２９６および２９８はＰ^-領域となっており、ＳＯＩ領域２９３および２９７はＮ⁺領域となっており、ＳＯＩ領域２９３および２９７はシリサイド膜３６を介して電源電位（Ｖcc）に接続され、ＳＯＩ領域２９１、２９５および２９９はシリサイド膜３６を介して接地されている。
【０２４２】
ＰＧシールド１０９においては、渦電流を遮断するために、ＰＮジャンクションにより構成されるダイオードに逆バイアスを与えるので、ＳＯＩ領域２９３および２９７が電源電位に接続され、ＳＯＩ領域２９１、２９５および２９９が接地されている。
【０２４３】
ここで、図３４にＰＧシールド１０９の平面視形状を示す。ＰＧシールド１０９の平面視形状は、図２を用いて説明したＰＧシールド１０１の形状と同様であり、形状についての説明は省略するが、ＰＧシールド１０９においてはトレンチ分離酸化膜１１であった部分がシリサイド膜３６となっている点が大きく異なっている。なお、図３４におけるＸ−Ｘ線での断面が、図３３に示すＰＧシールド１０９の構成に対応する。
【０２４４】
なお、その他、図３１を用いて説明した半導体装置８００Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【０２４５】
＜Ｉ−２．製造方法＞
ＰＧシールド１０９の形成方法を簡単に説明すると、まず、ＳＯＩ層３にＰ型（あるいはＮ型不純物）を比較的低濃度に注入してＰ^-層（あるいはＮ^-層）を形成する。次に、レジストマスクを用いて、Ｐ型不純物を比較的高濃度に注入してＰ⁺領域であるＳＯＩ領域２９１、２９５および２９９を選択的に形成し、また、Ｎ型不純物を比較的高濃度に注入してＮ⁺領域であるＳＯＩ領域２９３および２９７を選択的に形成する。なお、この際、何れの不純物も高濃度に注入されていない領域がＰ^-領域として残る。
【０２４６】
そして、図３５に示すように、Ｐ^-領域であるＳＯＩ領域２９２、２９４、２９６および２９８を覆うようにシリサイドプロテクション膜ＰＴを形成する。
【０２４７】
シリサイドプロテクション膜は、シリサイド膜を形成すると不都合が生じるＭＯＳトランジスタのソース・ドレイン領域を覆い、シリサイド膜の形成を防止するための膜であり、シリコン酸化膜等の絶縁膜で形成される。
【０２４８】
そして、ＳＯＩ領域２９１、２９３、２９５、２９７および２９９を覆うように全面に渡ってコバルトやチタン等の金属膜ＭＦを形成し、シリサイド反応により当該金属膜をシリサイド膜３６１とする。そして、シリサイドプロテクション膜ＰＴ上の未反応の金属膜ＭＦを除去することで、シリサイド膜３６を選択的に形成することができる。
【０２４９】
なお、シリサイドプロテクション膜ＰＴは、Ｐ^-領域の両サイドのＳＯＩ領域上にも部分的に係合するように形成することで、シリサイド膜３６がＰ^-領域の両サイドのＳＯＩ領域上に形成されることを確実に防止できる。
【０２５０】
＜Ｉ−３．作用効果＞
図１５を用いて説明した半導体装置４００のＰＧシールド１０４においては、同様にＳＯＩ領域が密接する構成を示したが、各ＳＯＩ領域上に連続的にシリサイド膜を形成するとＰＮジャンクションによるダイオードが構成されなくなるのでシリサイド膜を形成しない構成を示した。しかし、シリサイド膜を全く有さないと、ＳＯＩ領域の抵抗値を低下させることが難しい場合があるが、ＰＧシールド１０９においては、飛び飛びながらもシリサイド膜を形成するのでＳＯＩ領域の抵抗値を低下させることができる。
【０２５１】
＜Ｉ−４．変形例＞
なお、以上説明した半導体装置９００のＰＧシールド１０９においては、Ｐ^-領域の両サイドのＳＯＩ領域の導電型が互いに異なる構成を示したが、図３６に示す半導体装置９００ＡのＰＧシールド１０９Ａ（シールド層）のように、低濃度領域の両サイドのＳＯＩ領域の導電型を同じとしても良い。
【０２５２】
すなわち、ＰＧシールド１０９Ａにおいては、ＳＯＩ領域２９２、２９４、２９６および２９８がＮ^-領域となっており、ＳＯＩ領域２９１、２９３、２９５、２９７および２９９が何れもＰ⁺領域となっている。
【０２５３】
そして、ＳＯＩ領域２９１、２９５および２９９は、シリサイド膜３６を介して接地され、ＳＯＩ領域２９３および２９７はシリサイド膜３６を介して電源電位（Ｖcc）に接続されている。
【０２５４】
このような構成とすることで、ＰＮジャンクションにより構成されるダイオードに逆バイアスが与えられ、渦電流を発生させる逆起電力により順バイアスされることが防止され、渦電流に起因する電磁誘導損失を被ることなく静電誘導損失を低減できる。
【０２５５】
また、ＳＯＩ領域が２種類だけで済むので、その注入工程においては注入マスクの重ね合わせ回数が少なくなり、マスクの重ね合わせに必要なマージンを小さくできるので、ＳＯＩ領域のパターンを微細化できる。
【０２５６】
なお、以上の説明では、ＳＯＩ領域をＮ^-領域とＰ⁺領域の２種類としたが、Ｐ^-領域とＮ⁺領域の２種類としても良いことは言うまでもない。
【０２５７】
＜Ｊ．実施の形態１０＞
＜Ｊ−１．装置構成＞
本発明に係る半導体装置の実施の形態１０として、図３７に半導体装置１０００の構成を示す。
【０２５８】
以上説明した本発明に係る実施の形態１〜１０においては、スパイラルインダクタによる静電誘導損失を防止するとともに、その内部における渦電流による電磁誘導損失を防止するＰＧシールドの構成について説明したが、静電誘導損失はスパイラルインダクタだけによって発生するものではなく、金属配線等の直線状に形成された導体線、あるいは曲線状の導体線においても発生する場合がある。すなわち、インダクタンス素子だけでなく、インダクタンスを有する構成であればあれば同じ課題を有する。本発明はスパイラルインダクタ以外のインダクタンス素子や、インダクタンスを有する構成にも適用できる。以下、一例として、直線状の配線によるインダクタンスによる静電誘導損失防止のために本発明を適用する構成を示す。
【０２５９】
図３７に示す半導体装置１０００において、配線ＷＬ３の下部に、その配設方向に沿って互いに独立した導体層ＣＬを配列して構成されたＰＧシールド２０１（シールド層）を配設し、導体層ＣＬを接地することで、配線ＷＬ３による静電誘導損失を防止できる。
【０２６０】
ここで、半導体装置１０００の断面構成の一例を図３８に示す。図３８に示す半導体装置１０００は、図６８を用いて説明した半導体装置９０を例に採れば、ＲＦ回路部ＲＰの構成だけを示している。
【０２６１】
図３８において、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢにおいて、ＳＯＩ層３の配線ＷＬ３の配設領域に対応する領域が複数のトレンチ分離酸化膜１３によって分割され、複数のＳＯＩ領域２２が形成されている。トレンチ分離酸化膜１２は、ＳＯＩ層３の表面から埋め込み酸化膜２の表面に達するように配設されたトレンチ内にシリコン酸化膜を埋め込むことで形成され、各ＳＯＩ領域２２は電気的に完全に分離されている。
【０２６２】
また、各ＳＯＩ領域２２の上部にはシリサイド膜３２が配設され、それぞれ複数のトレンチ分離酸化膜１３、ＳＯＩ領域２２、シリサイド膜３２によって、ＰＧシールド２０１が構成される。なお、ＳＯＩ領域２２とシリサイド膜３２とで構成される積層膜が図３７に示す導体層ＣＬに対応する。
【０２６３】
なお、ＳＯＩ領域２２およびシリサイド膜３２の平面視形状は、図３７に示すように配線ＷＬ３の幅方向の下部に確実に形成されるように、配線ＷＬ３の幅方向に延在する矩形である。
【０２６４】
ここで、スパイラルインダクタによるＰＧシールド内の渦電流は半導体基板の主面に平行な面内で発生するが、直線状の配線ＷＬ３による渦電流は、図３７において破線で示すように半導体基板に対して垂直な面内に発生する。そのため、導体層ＣＬの厚さは薄い方が良く、少なくとも、導体層ＣＬの短手方向の長さよりも小さくする。
【０２６５】
また、導体層ＣＬの長手方向の長さおよび導体層ＣＬ配設間隔は１〜３μｍ程度に設定されている。
【０２６６】
また、図３８に示すＰＧシールド２０１の断面構成は一例であり、この構成に限定されるものではない。
【０２６７】
＜Ｊ−２．作用効果＞
以上説明したように、半導体装置１０００においては、配線ＷＬ３の下部に、その配設方向に沿って互いに独立した導体層ＣＬを配列して構成されたＰＧシールド２０１を備えるので、配線ＷＬ３による静電誘導損失を防止できる。
【０２６８】
また、ＰＧシールド２０１はＳＯＩ層３内に形成されるので、ＰＧシールドの形成のために新たな導体層は不要であり、装置構造が複雑になることもない。
【０２６９】
＜Ｊ−３．変形例＞
また、導体層ＣＬ内の半導体基板に対して垂直な面内に発生する渦電流を防止するための構成としては導体層ＣＬを導体膜と絶縁膜の多層膜で構成することも有効である。
【０２７０】
すなわち、図３９に示す半導体装置１００１のように、ＳＯＩ層３内に導体膜ＣＦと絶縁膜ＺＦを交互に配設した多層膜で導体層ＣＬ１を形成する。
【０２７１】
そして、各導体膜ＣＦの電気的接続はＳＯＩ層３および導体層ＣＬ１を貫通するコンタクト部ＣＰ４によってなされ、コンタクト部ＣＰ４はＳＯＩ層３上に形成され、接地電位に繋がる配線ＷＬ４に接続される。
【０２７２】
このような構成により、導体層ＣＬ１内の半導体基板に対して垂直な面内に発生する渦電流は絶縁膜ＺＦによって遮断でき、渦電流による電磁誘導損失を被ることがない。
【０２７３】
また、多層膜の代わりに、導体と絶縁体の超格子構造が交互に積層された超格子膜を使用しても良い。
【０２７４】
＜Ｋ．実施の形態１１＞
以上説明した実施の形態１〜１０においては、ＳＯＩ基板上に形成された半導体装置において、スパイラルインダクタあるいは配線による静電誘導損失を防止するとともに、その内部で発生する渦電流による電磁誘導損失を防止するＰＧシールドの構成について説明したが、本発明の適用はＳＯＩ基板に限定されるものではなく、バルク基板と呼称されるシリコン基板に適用することもできる。
【０２７５】
＜Ｋ−１．装置構成＞
本発明に係る半導体装置の実施の形態１１として、図４０に半導体装置２０００の構成を示す。なお、図４０に示す半導体装置２０００は、図６８を用いて説明した半導体装置９０を例に採れば、ＲＦ回路部ＲＰの構成だけを示している。
【０２７６】
図４０において、Ｐ型のシリコン基板１のスパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応する領域が複数のトレンチ分離酸化膜１１１によって分割され、Ｐ型不純物が比較的高濃度（Ｐ⁺）に注入された複数の不純物領域１２１が形成されている。トレンチ分離酸化膜１１１は、シリコン基板１の表面から所定深さに達するように配設されたトレンチ内にシリコン酸化膜を埋め込むことで形成されている。
【０２７７】
そして、不純物領域１２１の下部にはＮ型不純物が比較的低濃度（Ｎ^-）に注入されたウエル領域ＮＷとなっている。
【０２７８】
また、各不純物領域１２１の上部にはシリサイド膜Ｓ１３１が配設され、それぞれ複数のトレンチ分離酸化膜１１１、不純物領域１２１、シリサイド膜１３１によって、ＰＧシールド３０１（シールド層）が構成される。
【０２７９】
その他、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２８０】
なお、図４０に示す断面構成は一例であり、この構成に限定されるものではなく、実施の形態１〜１０において説明した各種のＰＧシールドの構成を適用することができる。
【０２８１】
＜Ｋ−２．作用効果＞
以上説明したように、基板中に低濃度ウエル領域を形成し、その上にＰＧシールドを形成することで、高抵抗の低濃度ウエル領域が埋め込み酸化膜の代わりとなって、不純物領域１２１を互いに電気的に分離でき、バルク基板においても静電誘導損失を防止できるとともに渦電流による電磁誘導損失を被ることがないＰＧシールドを得ることができる。
【０２８２】
＜Ｌ．実施の形態１２＞
以上説明した実施の形態１〜１１においては、スパイラルインダクタあるいは配線による静電誘導損失を防止するとともに、その内部で発生する渦電流による電磁誘導損失を防止する各種ＰＧシールドの構成について説明したが、これらのＰＧシールドの下部の半導体基板中においてもスパイラルインダクタあるいは配線による電磁誘導損失が発生する可能性がある。以下、半導体基板中の電磁誘導損失を防止する構成について説明する。
【０２８３】
＜Ｌ−１．装置構成＞
本発明に係る半導体装置の実施の形態１２として、図４１に半導体装置３０００の構成を示す。
【０２８４】
図４１に示す半導体装置３０００は、図６８を用いて説明した半導体装置９０を例に採れば、ＲＦ回路部９１およびロジック部９２の一部分を示しており、それぞれＲＦ回路部ＲＰおよびロジック部ＬＰとして示す。
【０２８５】
図４１において、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢ上に、ＲＦ回路部ＲＰおよびロジック部ＬＰが配設されている。
【０２８６】
ＲＦ回路部ＲＰにおいては、ＳＯＩ層３のスパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応する領域が複数のトレンチ分離酸化膜１３によって分割され、複数のＳＯＩ領域２２が形成されている。そして、各ＳＯＩ領域２２の上部にはシリサイド膜３２が配設され、それぞれ複数のトレンチ分離酸化膜１３、ＳＯＩ領域２２、シリサイド膜３２によってＰＧシールド１０２が構成されている。
【０２８７】
そして、ＰＧシールド１０２の下部のシリコン基板１の内部には空洞部ＣＶが配設されている。
【０２８８】
空洞部ＣＶはスパイラルインダクタＳＩの平面方向の長さと同程度の深さ（最大で１００μｍ程度）を有し、平面方向の広がりは、少なくともスパイラルインダクタＳＩの形成領域を含むように設定されている。
【０２８９】
そして、埋め込み酸化膜２、ＳＯＩ層３、層間絶縁膜４および５、スパイラルインダクタＳＩを覆う絶縁膜６を貫通して空洞部ＣＶに達する開口部ＯＰが配設されている。
【０２９０】
なお、その他、図８を用いて説明した半導体装置２００と同じ構成については同じ符号を付し、説明は省略する。
【０２９１】
空洞部ＣＶの形成方法は、空洞部ＣＶ以外の絶縁膜６までの構成をＳＯＩ基板ＳＢ上に形成した後、シリコン基板１に達する開口部ＯＰを形成し、例えばＫＯＨ（水酸化カリウム）の２０％溶液を開口部ＯＰから注入し、シリコン基板１をエッチングする方法を採ることができる。また、下部ＯＰは最終的には絶縁膜等で埋め込まれる。
【０２９２】
なお、エッチング溶液としてはＫＯＨ溶液に限定されるものではなく、シリコン基板のみを溶かす溶液であれば他の溶液でも良い。例えばＮａＯＨなどの強アルカリ溶液も使用可能である。このような溶液は、カリウム（Ｋ）やナトリウム（Ｎａ）の汚染に注意する必要があるが、単純な物質であるので扱いやすい。また、カテコール（Ｃ₆Ｈ₆Ｏ₂）やＴＭＡＨ（水酸化テトラメチルアンモニウム：Ｎ(ＣＨ₃）₄ＯＨ)）水溶液などの有機物質を使用しても良い。どの溶液を用いるかはデバイス製造を行う半導体工場の全体の構成に合わせて選択すれば良い。なお、ＫＯＨ溶液等のエッチング溶液は温度によってエッチングレートが異なり、ＫＯＨの２０％溶液は、５０℃で１００ｎｍ／minのエッチングレートを有する。
【０２９３】
また、空洞部ＣＶはＳＯＩ基板ＳＢ上に何も形成しない状態で形成しておいても良いし、ＰＧシールド１０２までを形成した段階で形成しても良く、基本的にはどの段階で形成しても良い。
【０２９４】
＜Ｌ−２．作用効果＞
以上説明したように、半導体装置３０００はＰＧシールド１０２の下部のシリコン基板１の内部に空洞部ＣＶを有しているので、スパイラルインダクタによる静電誘導損失をＰＧシールド１０２により防止するとともに、ＰＧシールド１０２の内部で発生する渦電流による電磁誘導損失を被ることがない。また、シリコン基板１内で、スパイラルインダクタＳＩによる渦電流の発生を防止して、電磁誘導損失を低減することができる。
【０２９５】
なお、上記説明においてはＰＧシールド１０２を用いる構成を示したが、ＰＧシールドの形態はこれに限定されるものではなく、実施の形態１〜９を用いて説明した各種ＰＧシールドを適用できることは言うまでもない。
【０２９６】
＜Ｍ．実施の形態１３＞
以上説明した実施の形態１２においては、シリコン基板１の内部に空洞部ＣＶを備えることで、シリコン基板１内での電磁誘導損失を低減する構成について示したが、シリコン基板１内での電磁誘導損失を低減する構成はこれに限定されるものではなく、シリコン基板１内にポーラス層を設けることで渦電流の経路を遮断するようにしても良い。
【０２９７】
なお、本明細書におけるポーラス層は、多数のホールを有する層という意味だけでなく、多数のトレンチを有する層も意味する。
【０２９８】
＜Ｍ−１．装置構成＞
以下、本発明に係る半導体装置の実施の形態１３として、図４２に半導体装置４０００の構成を示す。
【０２９９】
なお、図４２において、埋め込み酸化膜２より上部の構成は、図８を用いて説明した半導体装置２００と同じであり、同じ構成については同じ符号を付し、説明は省略する。
【０３００】
図４２において、ＰＧシールド１０２の下部のシリコン基板１の内部にはポーラス層ＰＲが配設されている。
【０３０１】
ポーラス層ＰＲは、シリコン基板１の表面から内部にかけてエッチングにより形成された複数のトレンチあるいは複数のホール、あるいは陽極化成法により形成された複数のホールで構成されており、それらの内部は真空に近い状態あるいは絶縁物で埋め込まれた状態となっている。
【０３０２】
従って、スパイラルインダクタＳＩによって発生する渦電流は、その経路を遮断され、シリコン基板１内での電磁誘導損失を低減することができる。
【０３０３】
なお、ポーラス層ＰＲの平面視形状は、ホールの場合は、所定の領域全域に不規則にあるいは規則的に設けるようにすれば良いし、トレンチの場合には、少なくとも１つの方向に延在するトレンチを並列に配設することで渦電流を遮断することができる。
【０３０４】
なお、上記説明においてはＰＧシールド１０２を用いる構成を示したが、ＰＧシールドの形態はこれに限定されるものではなく、実施の形態１〜９を用いて説明した各種ＰＧシールドを適用できることは言うまでもない。
【０３０５】
＜Ｍ−２．製造方法＞
以下、図４３〜図５３を用いて、ポーラス層ＰＲを有するＳＯＩ基板ＳＢの形成方法について説明する。
【０３０６】
＜Ｍ−２−１．エッチング法＞
図４３〜図４６を用いてポーラス層ＰＲをエッチングにより形成する方法を説明する。なお、以下においては明確化のため、エッチングにより形成されたものをポーラス層ＰＲ１と呼称し、陽極化成法により形成されたものをポーラス層ＰＲ２と呼称する。
【０３０７】
まず、図４３に示すように、シリコン基板１を準備し、シリコン基板１の表面から内部にかけてエッチングにより複数のトレンチＴＲ１（あるいは複数のホール）を形成してポーラス層ＰＲ１を構成する。なお、複数のトレンチ（あるいは複数のホール）ＴＲ１は、少なくともＰＧシールド１０２の下部に対応する領域全域に配設され、その溝幅あるいは直径は１０ｎｍ〜５０ｎｍ程度、ポーラス層ＰＲ１の厚さは１０μｍ〜１００μｍ程度に設定されている。
【０３０８】
なお、複数のトレンチ（あるいは複数のホール）ＴＲ１の深さ（すなわちポーラス層ＰＲ１の厚さ）は、スパイラルインダクタＳＩの平面方向の長さと同程度にすることが望ましいが、スパイラルインダクタＳＩの平面方向の長さの１０分の１程度の深さであっても、電磁誘導損失の低減効果を得ることができる。
【０３０９】
次に、図４４に示す工程において、シリコン基板１上を覆うように、例えばシリコン酸化膜で絶縁膜ＺＦ１を形成し、ポーラス層ＰＲ１を埋め込む。
【０３１０】
図４５に、絶縁膜ＺＦ１を形成した状態のポーラス層ＰＲ１の詳細を示す。図４５に示すように、絶縁膜ＺＦ１は、ポーラス層ＰＲ１を構成するトレンチ（あるいはホール）ＴＲ１の内面を覆うように配設されるが、その内部を完全に埋め込むよりも早く開口部を塞ぐようなカバレッジ特性の絶縁膜を使用すれば、トレンチ（あるいはホール）ＴＲ１の内部には中空部ＨＬが形成される。
【０３１１】
この場合、絶縁膜ＺＦ１の形成を真空状態下で行っていれば、中空部ＨＬも真空状態となっており、誘電率が低いので静電誘導損失も低減することができる。
【０３１２】
なお、トレンチ（あるいはホール）ＴＲ１の内部を絶縁膜で埋め込んだ場合であっても、当該絶縁膜として例えばフッ素を含むプラズマ酸化膜（プラズマＣＶＤ法により形成されたシリコン酸化膜）等の誘電率が低い絶縁膜を使用することで静電誘導損失を低減することができる。
【０３１３】
なお、熱酸化を行って熱酸化膜を形成する場合も、上記と同様にトレンチ（あるいはホール）ＴＲ１の内部には中空部ＨＬを形成することができる。
【０３１４】
また、トレンチ（あるいはホール）ＴＲ１の内部をシリコン酸化膜等で埋め込んだ場合には、フッ素（Ｆ）イオンを注入することで誘電率を下げるようにすれば良い。
【０３１５】
次に、図４６に示す工程において、その主面上に所定厚さの絶縁膜ＺＦ２（例えばシリコン酸化膜）を備えるシリコン基板１Ａを準備し、絶縁膜ＺＦ１と絶縁膜ＺＦ２とが対面するように、シリコン基板１Ａと１とを貼り合わせる。
【０３１６】
その後、シリコン基板１ＡにＣＭＰ処理を施して、その厚さを薄くすることで、残ったシリコン基板１ＡがＳＯＩ層３となり、絶縁膜ＺＦ１およびＺＦ２が埋め込み酸化膜２となり、シリコン基板１中にポーラス層ＰＲ１を有したＳＯＩ基板ＳＢを得ることができる。
【０３１７】
なお、以上の説明においては、ポーラス層ＰＲ１を絶縁膜ＺＦ１で覆うことで、ポーラス層ＰＲ１の内部に中空部ＨＬを設ける工程を示したが、以下のような方法で、ポーラス層ＰＲ１を構成するトレンチあるいはホールの開口部を塞ぐようにしても良い。
【０３１８】
すなわち、図４７に示すようにシリコン基板１内にトレンチ（あるいはホール）ＴＲ１を形成した後、水素雰囲気中で数秒間、温度１０００℃以上の熱処理（水素アニール）を行う。すると、ポーラス層ＰＲ１の表面エネルギーの極小化によって表面原子の移動度が劇的に高められ、表面の自然酸化に起因してトレンチ（あるいはホール）ＴＲ１の開口部が還元除去される（図４８）。その結果、トレンチ（あるいはホール）ＴＲ１の内部が中空部ＨＬとなり、上面が平滑化されたポーラス層ＰＲ１が形成される（図４９）。
【０３１９】
これ以降の工程は図４６に示した工程と同様であるが、シリコン基板１の表面には絶縁膜を形成する必要がないので、シリコン基板１Ａの絶縁膜ＺＦ２は、シリコン基板１のポーラス層ＰＲ１が形成された側の主面と対面するように貼り合わせることになる。
【０３２０】
＜Ｍ−２−２．陽極化成法＞
次に、図５０〜図５３を用いてポーラス層ＰＲを陽極化成法により形成する方法を説明する。陽極化成法によるポーラス層の形成については、特許出願番号１１−１１７７７０の明細書中の図６〜図１０に開示されている。
【０３２１】
以下、その開示内容に基づいて説明すると、対向して配設され、陰極となる上部白金電極と、陽極となる下部白金電極とを有し、内部に化成溶液を満たす化成槽を準備する。
【０３２２】
次に、ポーラス層ＰＲ２を形成する側の主面が上部白金電極に向かうように、シリコン基板１を上部白金電極と下部白金電極との間に配置し、化成槽内にＨＦ溶液を満たす。そして、シリコン基板１に電流を流す。化成条件を、例えば、化成時間３０秒、化成電流密度１０ｍＡ／ｃｍ²とすると、シリコン基板１の上面が多孔質化され、シリコン基板１の主面内に、０．２μｍ程度の膜厚を有するポーラス層ＰＲ２が形成される。
【０３２３】
ポーラス層ＰＲ２に形成されるホールは、エッチングで形成されるような直線的な形状ではなく、入り組んだ形状となるが、簡略化のため図５０に示すような形状として示す。
【０３２４】
なお、ポーラス層ＰＲ２の厚さは化成時間および化成電流密度によって制御することができ、また、化成溶液の種類を変えることで制御することができる。また、ポーラス層ＰＲ２の密度（シリコン部分とホール部分との比に相当する）はＨＦ溶液の濃度によって制御することができる。
【０３２５】
また、ポーラス層ＰＲ２の厚さは、スパイラルインダクタＳＩの平面方向の長さと同程度にすることが望ましいが、スパイラルインダクタＳＩの平面方向の長さの１０分の１程度の厚さであっても、電磁誘導損失の低減効果を得ることができる。
【０３２６】
次に、先に説明したように、水素雰囲気中で数秒間、温度１０００℃以上の熱処理を行ことで、ホールの開口部を還元除去し、ホールの内部が中空部ＨＬとなり、ポーラス層ＰＲ２の上面が平滑化されたシリコン基板１を形成する（図５０）。
【０３２７】
なお、ポーラス層ＰＲ２はシリコン基板１内に選択的に形成されているが、これは、後に形成されるスパイラルインダクタＳＩの形成領域に対応して設けられており、ポーラス層ＰＲ２を形成しない領域上にはＨＦ溶液が接触しないようにマスクを形成しておけば良い。なお、ポーラス層ＰＲ２をシリコン基板１の全域に渡って配設するようにしても良いことは言うまでもない。
【０３２８】
なお、ポーラス層ＰＲ２をシリコン基板１の全域に渡って配設した構成においては、スパイラルインダクタによる電磁誘導損失だけでなく、配線による電磁誘導損失の低減効果も有することになる。
【０３２９】
次に、図５１に示すように、シリコン基板１Ｃ上にポーラス層ＰＲ２、エピタキシャル層ＥＸ、絶縁膜ＺＦ３が積層されたポーラス基板ＰＳＢを準備する。
【０３３０】
なお、ポーラス基板ＰＳＢの形成方法についても、特許出願番号１１−１１７７７０の明細書中の図６〜図１０に開示されている方法を採れば良く、まず、先に説明したポーラス層ＰＲ２の形成方法と同様の工程を経て、シリコン基板１Ｃの内部にポーラス層ＰＲ２１を形成する。ここで、ポーラス層ＰＲ２１の上面は、シリコン基板１Ｃの単結晶構造を維持しており、シリコン基板１Ｃと同様の結晶方位を有している。そこで次に、エピタキシャル成長法によって、ポーラス層ＰＲ２１の主面上に、所定厚さのエピタキシャル層ＥＸを形成する。なお、エピタキシャル層ＥＸは後にＳＯＩ層３となるので、ＳＯＩ層３の厚さと同等の厚さに形成される。
【０３３１】
その後、エピタキシャル層ＥＸ上に所定厚さの絶縁膜ＺＦ３を、例えばシリコン酸化膜で形成する。なお、絶縁膜ＺＦ３は後に埋め込み酸化膜２となるので、埋め込み酸化膜２の厚さと同等の厚さに形成される。
【０３３２】
次に、図５２に示す工程において、シリコン基板１のポーラス層ＰＲ２が形成された側の主面と、ポーラス基板ＰＳＢの絶縁膜ＺＦ３とが対面するように、シリコン基板１とポーラス基板ＰＳＢとを貼り合わせる。
【０３３３】
その後、図５３に示すように、ポーラス基板ＰＳＢのポーラス層ＰＲ２１を境界として、ポーラス層ＰＲ２１およびシリコン基板１Ｃを剥離するか、あるいは、エピタキシャル層ＥＸの上面までをＣＭＰ処理により研磨することで、シリコン基板１内にポーラス層ＰＲ２を有するＳＯＩ基板ＳＢを得ることができる。
【０３３４】
＜Ｍ−３．作用効果＞
以上説明したように、図４２に示す半導体装置４０００においては、スパイラルインダクタによる静電誘導損失をＰＧシールド１０２により防止するとともに、ＰＧシールド１０２の内部で発生する渦電流による電磁誘導損失を被ることがない。また、シリコン基板１内に形成されたポーラス層ＰＲを有し、その内部は真空に近い状態あるいは絶縁物で埋め込まれた状態となっているので、スパイラルインダクタＳＩによって発生する渦電流は、その経路を遮断され、シリコン基板１内での電磁誘導損失を低減することができる。
【０３３５】
＜Ｍ−４．変形例＞
以上説明した半導体装置４０００のポーラス層ＰＲの形成方法においては、ポーラス層ＰＲを備えたＳＯＩ基板ＳＢを準備し、その上に、ＰＧシールド１０２を始めとする構成を形成する例を示したが、以下、図５４を用いて説明するような製造方法を採用しても良い。
【０３３６】
図５４に示すように、ＳＯＩ層３上にトレンチ分離酸化膜ＰＴＩ等の構成を形成したＳＯＩ基板ＳＢを準備する。なお、ＳＯＩ層３においては、トレンチ分離酸化膜ＰＴＩだけでなく、ＭＯＳトランジスタ等が構成された状態であっても良い。
【０３３７】
そして、ＳＯＩ基板ＳＢの、スパイラルインダクタの配設領域に対応する領域のＳＯＩ層３および埋め込み酸化膜２を選択的に除去して開口部ＯＰ１を形成する。
【０３３８】
その後、ポーラス層ＰＲ２を形成する領域のシリコン基板１が露出し、開口部ＯＰ１の端縁部およびＳＯＩ層３上が覆われるようにレジストマスクＲＭ４を形成する。
【０３３９】
レジストマスクＲＭ４を形成したＳＯＩ基板ＳＢを、上部白金電極ＵＥと、陽下部白金電極ＬＥとを有する化成槽ＣＣ内に配設し、化成槽内にＨＦ溶液を満たして上部白金電極ＵＥと陽下部白金電極ＬＥとの間に電流を流すことで、シリコン基板１の露出部分にポーラス層ＰＲ２が形成される。
【０３４０】
ポーラス層ＰＲ２の形成後にレジストマスクＲＭ４を除去し、開口部ＯＰ１内に絶縁膜を形成して埋め込み酸化膜２を修復し、さらに当該絶縁膜上にシリコン層を形成してＳＯＩ層３を修復し、ＳＯＩ層３内にＰＧシールド１０２を形成することで半導体装置４０００と同様の構成を形成すれば良い。
【０３４１】
なお、実施の形態１〜１０において説明した各種ＰＧシールドを使用しない場合には、単に、開口部ＯＰ１を絶縁膜で埋め込むだけでも良い。
【０３４２】
＜Ｎ．実施の形態１４＞
以上説明した実施の形態１３においては、ＳＯＩ基板ＳＢのシリコン基板１内にポーラス層ＰＲを有する構成について示したが、ＳＯＩ基板のＳＯＩ層内にポーラス層を有した構成であっても良い。
【０３４３】
＜Ｎ−１．装置構成＞
以下、本発明に係る半導体装置の実施の形態１４として、図５５に半導体装置５０００の構成を示す。
【０３４４】
図５５においては、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２Ａと、埋め込み酸化膜２Ａ上に配設されたＳＯＩ層３Ａとで構成されるＳＯＩ基板ＳＢＡ上に配設されたＲＦ回路部を示している。
【０３４５】
スパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応するＳＯＩ層３Ａ内に、互いに密接したＳＯＩ領域２５１〜２５７で構成されるＰＧシールド１０５が形成されている。なお、ＰＧシールド１０５の構成は図１８を用いて説明した半導体装置５００と同一であり、さらにＳＯＩ領域２５８および２５９を有しているが、図においては省略している。
【０３４６】
そして、ＰＧシールド１０５上は部分分離酸化膜であるトレンチ分離酸化膜１７で覆われている。
【０３４７】
また、トレンチ分離酸化膜１７に隣接してＭＯＳトランジスタＱ４０が形成されている。ＭＯＳトランジスタＱ４０はトレンチ分離酸化膜１７で規定されるＳＯＩ領域８０上に配設されたゲート絶縁膜ＧＺ、ゲート絶縁膜ＧＺ上に配設されたゲート電極ＧＴ、ゲート電極ＧＴ上に配設されたシリサイド膜ＧＳおよび、それらの側面を覆うように配設されたサイドウォール絶縁膜ＧＷ１およびＧＷ２を備えている。
【０３４８】
ここで、サイドウォール絶縁膜ＧＷ２が形成される側のソース・ドレイン領域ＳＤ２は、反対側のソース・ドレイン領域ＳＤ１よりも広く形成され、サイドウォール絶縁膜ＧＷ２はソース・ドレイン領域ＳＤ２上に延在している。
【０３４９】
そして、サイドウォール絶縁膜ＧＷ１の外側のソース・ドレイン領域ＳＤ１の表面内にはシリサイド膜ＳＳ１が配設され、サイドウォール絶縁膜ＧＷ２の外側のソース・ドレイン領域ＳＤ２の表面内にはシリサイド膜ＳＳ２が配設されており、結果として、ゲート電極ＧＴがソース・ドレイン領域ＳＤ１寄りに配設され、いわゆるオフセットゲートとなっている。オフセットゲートはドレイン領域での電界集中を緩和し、ＭＯＳトランジスタの高耐圧化を図ることができるので、電力用半導体装置に適した構造である。
【０３５０】
なお、シリサイド膜ＳＳ１およびＳＳ２は、コンタクト部ＣＰ５およびＣＰ６によって上層の配線ＷＬ５およびＷＬ６に接続されている。
【０３５１】
なお、その他、図１８を用いて説明した半導体装置５００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０３５２】
そして、図５５に示すように、ＳＯＩ層３Ａの内部にはポーラス層ＰＲ３が配設されている。
【０３５３】
ポーラス層ＰＲ３は、シリコン基板１の表面から内部にかけて陽極化成法により形成された複数のホールで構成されており、それらの内部は真空に近い状態、あるいは絶縁物で埋め込まれた状態となっている。
【０３５４】
従って、スパイラルインダクタＳＩによって発生する渦電流は、その経路を遮断され、ＳＯＩ層３Ａ内での電磁誘導損失を低減することができる。
【０３５５】
＜Ｎ−２．製造方法＞
以下、図５６〜図５９を用いて、ポーラス層ＰＲ３をＳＯＩ層内に有するＳＯＩ基板ＳＢＡの形成方法について説明する。
【０３５６】
ポーラス層をＳＯＩ層内に有するＳＯＩ基板の形成方法については、特許出願番号１１−１６５９５１の明細書中の図１〜図９に開示されている。
【０３５７】
以下、その開示内容に基づいて説明すると、まず、図５６に示す工程において、シリコン基板１Ｄの主面内に、厚さ１μｍ程度のポーラス層ＰＲ３を陽極化成法により形成する。なお、ポーラス層ＰＲ３形成後、先に説明したように、水素雰囲気中で数秒間、温度１０００℃以上の熱処理を行ことで、ホールの開口部を還元除去してホールの内部を中空部とし、ポーラス層ＰＲ３の上面を平滑化しても良いことは言うまでもない。
【０３５８】
また、陽極化成法の代わりに、エッチングによりに複数のトレンチ（あるいはホール）を形成してポーラス層ＰＲ３を構成しても良い。
【０３５９】
次に、図５７に示すように、その主面上に所定厚さの絶縁膜ＺＦ４が形成されたシリコン基板１を準備する。なお、絶縁膜ＺＦ４は後に埋め込み酸化膜２Ａとなるので、埋め込み酸化膜２Ａの厚さと同等の厚さに形成される。
【０３６０】
そして、図５８に示す工程において、シリコン基板１Ｄのポーラス層ＰＲ３が形成された側の主面と、シリコン基板１の絶縁膜ＺＦ４とが対面するように、シリコン基板１と１Ｄとを貼り合わせる。
【０３６１】
その後、図５９に示すように、シリコン基板１ＤをＣＭＰ処理により研磨してその厚みを減らし、ポーラス層ＰＲ３と合わせてＳＯＩ層３Ａの厚さと同等の厚さに形成することで、ＳＯＩ層３Ａ内にポーラス層ＰＲ３を有するＳＯＩ基板ＳＢＡを得ることができる。
【０３６２】
なお、ＳＯＩ基板ＳＢＡの形成方法は上記方法に限定されるものではなく、特許出願番号１１−１６５９５１の明細書中の図１０〜図１９に開示された方法を用いても良い。
【０３６３】
すなわち、第１のシリコン基板に第１のポーラス層を形成し、その上にエピタキシャル成長法によって、所定厚さのエピタキシャル層を形成する。その後、エピタキシャル層の主面内に第２のポーラス層を形成し、第２のポーラス層上にシリコン酸化膜を形成してこれを第１の基板とする。
【０３６４】
その後、第２の基板として第２のシリコン基板を別途準備し、第１の基板のシリコン酸化膜と、第２の基板の主面とが対面するように両者を貼り合わせる。
【０３６５】
そして、第１のポーラス層を境として、第１のポーラス層および第１のシリコン基板を剥離することで、第２のシリコン基板、シリコン酸化膜、第２のポーラス層、エピタキシャル層が積層されたＳＯＩ基板を得ることができる。
【０３６６】
＜Ｎ−３．作用効果＞
以上説明したように、図５５に示す半導体装置５０００においては、スパイラルインダクタによる静電誘導損失をＰＧシールド１０５により防止するとともに、ＰＧシールド１０５の内部で発生する渦電流に起因する電磁誘導損失を被ることがない。また、ＳＯＩ層３Ａ内に形成されたポーラス層ＰＲ３を有し、その内部は真空に近い状態あるいは絶縁物で埋め込まれた状態となっているので、スパイラルインダクタＳＩによって発生する渦電流は、その経路を遮断され、ＳＯＩ層３Ａ内での電磁誘導損失を低減することができる。
【０３６７】
＜Ｏ．実施の形態１５＞
以上説明した実施の形態１２〜１４においては、ＳＯＩ基板上に形成された半導体装置において、シリコン基板内あるいはＳＯＩ層内にポーラス層を有し、シリコン基板内およびＳＯＩ層内でのスパイラルインダクタおよび配線による電磁誘導損失を防止する構成について説明したが、本発明の適用はＳＯＩ基板に限定されるものではなく、バルク基板と呼称されるシリコン基板に適用することもできる。
【０３６８】
＜Ｏ−１．装置構成＞
本発明に係る半導体装置の実施の形態１５として、図６０に半導体装置６０００の構成を示す。なお、図６０に示す半導体装置６０００は、図６８を用いて説明した半導体装置９０を例に採れば、ＲＦ回路部ＲＰおよびロジック部ＬＰの構成を示している。
【０３６９】
図６０において、Ｐ型のシリコン基板１のスパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応する領域が複数のトレンチ分離酸化膜１１１によって分割され、Ｐ型不純物が比較的高濃度（Ｐ⁺）に注入された複数の不純物領域１２１が形成されている。トレンチ分離酸化膜１１１は、シリコン基板１の表面から所定深さに達するように配設されたトレンチ内にシリコン酸化膜を埋め込むことで形成されている。
【０３７０】
また、各不純物領域１２１の上部にはシリサイド膜１３１が配設され、それぞれ複数のトレンチ分離酸化膜１１１、不純物領域１２１、シリサイド膜１３１によって、ＰＧシールド３０１が構成される。
【０３７１】
ロジック部ＬＰにおいては、トレンチ分離酸化膜１５によってＳＯＩ層３が分割され、ＳＯＩ領域６１および６２が形成され、ＳＯＩ領域６１および６２にはＭＯＳトランジスタＱ２１およびＱ２２がそれぞれ形成されている。
【０３７２】
なお、不純物領域１２１以下のシリコン基板１の内部にはＮ型不純物が比較的低濃度（Ｎ^-）に注入されたウエル領域ＮＷがシリコン基板１全域に渡って形成されているとともに、ウエル領域ＮＷを含めて不純物領域１２１以下のシリコン基板１の内部には所定厚さのポーラス層ＰＲ４がシリコン基板１全域に渡って形成されている。
【０３７３】
その他、図８に示した半導体装置２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０３７４】
＜Ｏ−２．作用効果＞
以上説明したように、図６０に示す半導体装置６０００においては、スパイラルインダクタによる静電誘導損失をＰＧシールド３０１により防止するとともに、ＰＧシールド３０１の内部で発生する渦電流に起因する電磁誘導損失を被ることがない。また、シリコン基板１内に形成されたポーラス層ＰＲ４を有し、その内部は真空に近い状態となっているので、スパイラルインダクタＳＩによって発生する渦電流は、その経路を遮断され、シリコン基板１内での電磁誘導損失を低減することができる。
【０３７５】
また、ポーラス層ＰＲ４はシリコン基板１の全域に渡って配設されているので、スパイラルインダクタによる電磁誘導損失だけでなく、配線による電磁誘導損失の低減効果も有することになる。
【０３７６】
＜Ｐ．実施の形態１６＞
以上説明した実施の形態１２〜１５においては、ＳＯＩ基板上あるいはバルクシリコン基板上に形成された半導体装置において、シリコン基板内あるいはＳＯＩ層内にポーラス層を有し、シリコン基板内およびＳＯＩ層内でのスパイラルインダクタおよび配線による電磁誘導損失を防止する構成について説明したが、実施の形態１〜１０において説明した各種ＰＧシールドをさらに改良した以下に説明する構成により、シリコン基板内およびＳＯＩ層内での電磁誘導損失を防止することができる。
【０３７７】
＜Ｐ−１．装置構成＞
本発明に係る半導体装置の実施の形態１６として、図６１に半導体装置７０００の構成を示す。なお、図６１に示す半導体装置７０００は、図６８を用いて説明した半導体装置９０を例に採れば、ＲＦ回路部ＲＰおよびロジック部ＬＰの構成を示している。
【０３７８】
図６１において、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢ上に、ＲＦ回路部ＲＰおよびロジック部ＬＰが配設されている。
【０３７９】
ＲＦ回路部ＲＰにおいては、ＳＯＩ層３のスパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応する領域が複数のトレンチ分離酸化膜１３によって分割され、複数のＳＯＩ領域２２が形成されている。トレンチ分離酸化膜１３は、ＳＯＩ層３の表面から埋め込み酸化膜２の表面に達するように配設されたトレンチ内にシリコン酸化膜を埋め込むことで形成され、各ＳＯＩ領域２２は電気的に完全に分離されている。
【０３８０】
また、各ＳＯＩ領域２２の上部にはシリサイド膜３２が配設され、それぞれ複数のトレンチ分離酸化膜１３、ＳＯＩ領域２２、シリサイド膜３２によって、ＰＧシールド１０２が構成される。
【０３８１】
ロジック部ＬＰにおいては、トレンチ分離酸化膜１５によってＳＯＩ層３が分割され、ＳＯＩ領域６１および６２が形成され、ＳＯＩ領域６１および６２にはＭＯＳトランジスタＱ２１およびＱ２２がそれぞれ形成されている。
【０３８２】
そして、それぞれのトレンチ分離酸化膜１３の下部には、トレンチ分離酸化膜１３で開口部が塞がれたトレンチＴＲ３が配設されている。
【０３８３】
トレンチＴＲ３は埋め込み酸化膜２を貫通してシリコン基板１の内部に達し、その深さは１００μｍ程度となっている。
【０３８４】
また、トレンチ分離酸化膜１３で開口部が塞がれたトレンチＴＲ３の内部には中空部ＨＬが形成されている。
【０３８５】
その他、図８に示した半導体装置２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０３８６】
＜Ｐ−２．製造方法＞
以下、図６２〜図６４を用いてＰＧシールド１０２およびトレンチＴＲ３の製造方法について説明する。
【０３８７】
まず、図９を用いて説明した半導体装置２００の製造方法と同様に、ＳＯＩ層３上に厚さ２０ｎｍ程度のシリコン酸化膜ＯＸおよび厚さ２００ｎｍ程度のシリコン窒化膜ＳＮを順次形成した後、パターニングによりシリコン酸化膜ＯＸ、シリコン窒化膜ＳＮおよびＳＯＩ層３の多層膜を、ＳＯＩ層３の下層部が残るようにエッチングし、トレンチ分離酸化膜１３、１４および１５が形成される領域にトレンチＴＲ１３１、ＴＲ１４１およびＴＲ１５を形成する。
【０３８８】
次に、図６２に示す工程において、トレンチＴＲ１３１、ＴＲ１４１の一部を覆うとともに、トレンチＴＲ１５を完全に覆うレジストマスクＲＭ２を用いて、トレンチＴＲ１３１、ＴＲ１４１のレジストマスクＲＭ２で覆われない部分をさらにエッチングすることによりＳＯＩ層３を貫通するトレンチＴＲ１３およびＴＲ１４を形成する。
【０３８９】
次に、レジストマスクＲＭ２を除去した後、図６３に示す工程において、トレンチＴＲ１３部分が開口部となるようにパターニングされたレジストマスクＲＭ２１を用いて、埋め込み酸化膜２を貫通してシリコン基板１の内部に達する深さ１００μｍ程度のトレンチＴＲ３を形成する。
【０３９０】
次に、レジストマスクＲＭ２１を除去した後、図６４に示す工程において、全面に渡って、トレンチＴＲ３の溝幅（例えば２００ｎｍ〜５００ｎｍ）よりも厚い、例えば厚さ５００ｎｍ程度のシリコン酸化膜ＺＦ５を形成して、トレンチＴＲ１３〜ＴＲ１５およびトレンチＴＲ３を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）処理によりシリコン窒化膜ＳＮの途中まで研磨し、その後、シリコン窒化膜ＳＮおよびシリコン酸化膜ＯＸを除去することで、トレンチ分離酸化膜１３〜１５およびトレンチ分離酸化膜１３で覆われたトレンチＴＲ１３を得る。
【０３９１】
シリコン酸化膜ＺＦ５は、トレンチＴＲ１３の内面を覆うように配設されるが、その内部を完全に埋め込むよりも早く開口部を塞ぐようなカバレッジ特性の絶縁膜を使用すれば、トレンチＴＲ３の内部には中空部ＨＬが形成される。
【０３９２】
この場合、絶縁膜ＺＦ５の形成を真空状態下で行っていれば、中空部ＨＬも真空状態となっており、誘電率が低いので静電誘導損失も低減することができる。
【０３９３】
なお、この後は、既存のＭＯＳトランジスタの製造工程（既存のサリサイド工程を含む）、層間絶縁膜の製造工程、配線層の製造工程、スパイラルインダクタの製造工程等を経て、半導体装置７０００を得る。
【０３９４】
なお、ＰＧシールド１０２の平面視形状は、例えば図２を用いて説明した形状を採用しても良いし、図３〜図７を用いて説明した形状を採用しても良く、トレンチＴＲ３の平面視形状は、各ＰＧシールドのトレンチ分離酸化膜の形状に相似した形状となる。
【０３９５】
＜Ｐ−３．作用効果＞
以上説明したように、図６１に示す半導体装置７０００においては、スパイラルインダクタによる静電誘導損失をＰＧシールド１０２により防止するとともに、ＰＧシールド１０２の内部で発生する渦電流による電磁誘導損失を被ることがない。また、トレンチ分離酸化膜１３の下部に配設され、埋め込み酸化膜２を貫通してシリコン基板１の内部に達するトレンチＴＲ３によって、スパイラルインダクタＳＩによって発生する渦電流の経路が遮断され、シリコン基板１内での電磁誘導損失を低減することができる。
【０３９６】
＜Ｐ−４．変形例１＞
以上説明した半導体装置７０００においては、ＰＧシールド１０２を構成するトレンチ分離酸化膜１３の下部に埋め込み酸化膜２を貫通してシリコン基板１の内部に達するトレンチＴＲ３を設けた構成を示したが、図６５に示す半導体装置８０００のように、ＰＧシールド１０１を構成するトレンチ分離酸化膜１１の下部に、埋め込み酸化膜２を貫通してシリコン基板１の内部に達するトレンチＴＲ４を設けるようにしても良い。
【０３９７】
トレンチＴＲ４の深さは１００μｍ程度となっており、レンチ分離酸化膜１１で開口部が塞がれたトレンチＴＲ４の内部には中空部ＨＬが形成されている。
【０３９８】
その他、図１に示した半導体装置１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０３９９】
＜Ｐ−５．変形例２＞
また、図６６に示す半導体装置９０００のように、ＰＧシールド１０３Ａを構成するトレンチ分離酸化膜１６の下部に、埋め込み酸化膜２を貫通してシリコン基板１の内部に達するトレンチＴＲ５を設けるようにしても良い。
【０４００】
トレンチＴＲ５の深さは１００μｍ程度となっており、レンチ分離酸化膜１６で開口部が塞がれたトレンチＴＲ５の内部には中空部ＨＬが形成されている。
【０４０１】
その他、図１４に示した半導体装置３００Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【０４０２】
＜Ｐ−６．変形例３＞
また、図６７に示す半導体装置８００１のように、Ｐ型のシリコン基板１のスパイラルインダクタＳＩ（平面構成は図７０参照）の配設領域に対応して形成されたＰＧシールド３０１を構成するトレンチ分離酸化膜１１１の下部に、所定深さのトレンチＴＲ６を設けるようにしても良い。
【０４０３】
トレンチＴＲ６の深さは１００μｍ程度となっており、レンチ分離酸化膜１１１で開口部が塞がれたトレンチＴＲ６の内部には中空部ＨＬが形成されている。
【０４０４】
その他、図４０に示した半導体装置２０００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０４０５】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、接地電位に接続された少なくとも１つの導電部と、少なくとも１つの導電部の平面内に、例えばスパイラルインダクタ等のインダクタンス素子によって誘起される渦電流の経路を遮断する少なくとも１つの電流遮断部とを有するシールド層を半導体基板の主面内に備えているので、静電誘導損失を低減できるとともに、シールド層内での渦電流の経路遮断され、電磁誘導損失をも低減できる。また、シールド層が半導体基板内に形成されるので、シールド層を例えばＭＯＳトランジスタの形成工程で同時に形成することにより、シールド層の形成のために新たな導体層は不要であり、装置構造が複雑になることもない。また、少なくとも１つの電流遮断部が埋め込み酸化膜に達する複数の分離酸化膜で構成され、少なくとも１つの導電部が、複数の分離酸化膜で電気的に分離された複数のＳＯＩ領域で構成されるので、複数のＳＯＩ領域を通じて電流が流れ、静電誘導損失を低減できるとともに、渦電流の経路が分離酸化膜により遮断されるので、渦電流による電磁誘導損失を被ることがない。
【０４０７】
本発明に係る請求項２記載の半導体装置によれば、複数の分離酸化膜のそれぞれが、所定の形成幅で、埋め込み酸化膜に延在する形状であり、いわゆる完全分離酸化膜の形状であるので、例えばＭＯＳトランジスタの形成部において完全分離酸化膜を用いて素子分離を行う場合に、同時に形成することができ、製造方法が複雑になることがない。
【０４０８】
本発明に係る請求項３記載の半導体装置によれば、複数の分離酸化膜のそれぞれは、第１の形成幅で埋め込み酸化膜上に延在する第１の部分と、第１の部分の下部に連続し、第１の形成幅よりも狭い第２の形成幅で埋め込み酸化膜の表面に延在する第２の部分とで構成される形状であり、いわゆる部分分離酸化膜の製造工程を経て形成されるので、例えばＭＯＳトランジスタの形成部において部分分離酸化膜を用いて素子分離を行う場合に、同時に形成することができ、製造方法が複雑になることがない。
【０４０９】
本発明に係る請求項４記載の半導体装置によれば、少なくとも１つの導電部が、ＳＯＩ層を薄くして所定厚さとなった複数のＳＯＩ領域で構成され、少なくとも１つの電流遮断部が、複数のＳＯＩ領域の間を埋めるように配設された絶縁膜で構成されているので、複数のＳＯＩ領域を通じて電流が流れ、静電誘導損失を低減できるとともに、渦電流の経路が絶縁膜により遮断されるので、渦電流による電磁誘導損失を被ることがない。また、少なくとも１つの導電部はＳＯＩ層を分割して形成されるので、シールド層の形成のために新たな導体層は不要であり、装置構造が複雑になることもない。
【０４１０】
本発明に係る請求項５記載の半導体装置によれば、インダクタンス素子の下の複数のＳＯＩ領域のそれぞれが、インダクタンス素子が上にない領域のＳＯＩ領域より半導体不純物を高濃度に有するので、抵抗値の低いＳＯＩ領域を得ることができる。
【０４１１】
本発明に係る請求項６記載の半導体装置によれば、複数のＳＯＩ領域のそれぞれが、その上面にシリサイド膜を有するので、抵抗値の低いＳＯＩ領域を得ることができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１の半導体装置の構成を示す断面図である。
【図２】 本発明に係る実施の形態１の半導体装置のＰＧシールドの平面構成を示す図である。
【図３】 ＰＧシールドの他の平面構成を示す図である。
【図４】 ＰＧシールドの他の平面構成を示す図である。
【図５】 ＰＧシールドの他の平面構成を示す図である。
【図６】 ＰＧシールドの他の平面構成を示す図である。
【図７】 ＰＧシールドの他の平面構成を示す図である。
【図８】 本発明に係る実施の形態２の半導体装置の構成を示す断面図である。
【図９】 本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。
【図１０】 本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。
【図１１】 本発明に係る実施の形態２の半導体装置の製造工程を示す断面図である。
【図１２】 本発明に係る実施の形態３の半導体装置の構成を示す断面図である。
【図１３】 本発明に係る実施の形態３の半導体装置の構成を示す断面図である。
【図１４】 本発明に係る実施の形態３の半導体装置の変形例の構成を示す断面図である。
【図１５】 本発明に係る実施の形態４の半導体装置の構成を示す断面図である。
【図１６】 本発明に係る実施の形態４の半導体装置のＰＧシールドの平面構成を示す図である。
【図１７】 本発明に係る実施の形態４の半導体装置の変形例の構成を示す断面図である。
【図１８】 本発明に係る実施の形態５の半導体装置の構成を示す断面図である。
【図１９】 ディッシングを説明する図である。
【図２０】 本発明に係る実施の形態６の半導体装置の構成を示す断面図である。
【図２１】 本発明に係る実施の形態６の半導体装置のＰＧシールドの平面構成を示す図である。
【図２２】 本発明に係る実施の形態６の半導体装置の変形例の構成を示す断面図である。
【図２３】 本発明に係る実施の形態６の半導体装置の変形例のＰＧシールドの平面構成を示す図である。
【図２４】 本発明に係る実施の形態７の半導体装置の構成を示す断面図である。
【図２５】 本発明に係る実施の形態７の半導体装置のＰＧシールドの平面構成を示す図である。
【図２６】 本発明に係る実施の形態７の半導体装置の変形例の構成を示す断面図である。
【図２７】 本発明に係る実施の形態７の半導体装置の変形例の構成を示す断面図である。
【図２８】 本発明に係る実施の形態７の半導体装置の変形例の構成を示す断面図である。
【図２９】 本発明に係る実施の形態８の半導体装置の構成を示す断面図である。
【図３０】 本発明に係る実施の形態８の半導体装置のＰＧシールドの平面構成を示す図である。
【図３１】 本発明に係る実施の形態８の半導体装置の変形例の構成を示す断面図である。
【図３２】 本発明に係る実施の形態８の半導体装置の変形例のＰＧシールドの平面構成を示す図である。
【図３３】 本発明に係る実施の形態９の半導体装置の構成を示す断面図である。
【図３４】 本発明に係る実施の形態９の半導体装置のＰＧシールドの平面構成を示す図である。
【図３５】 本発明に係る実施の形態９の半導体装置の製造工程を示す断面図である。
【図３６】 本発明に係る実施の形態９の半導体装置の変形例の構成を示す断面図である。
【図３７】 本発明に係る実施の形態１０の半導体装置の構成を示す斜視図である。
【図３８】 本発明に係る実施の形態１０の半導体装置の構成を示す断面図である。
【図３９】 本発明に係る実施の形態１０の半導体装置の変形例の構成を示す断面図である。
【図４０】 本発明に係る実施の形態１１の半導体装置の構成を示す断面図である。
【図４１】 本発明に係る実施の形態１２の半導体装置の構成を示す断面図である。
【図４２】 本発明に係る実施の形態１３の半導体装置の構成を示す断面図である。
【図４３】 本発明に係る実施の形態１３の半導体装置の製造工程を示す断面図である。
【図４４】 本発明に係る実施の形態１３の半導体装置の製造工程を示す断面図である。
【図４５】 本発明に係る実施の形態１３の半導体装置の製造工程を示す断面図である。
【図４６】 本発明に係る実施の形態１３の半導体装置の製造工程を示す断面図である。
【図４７】 水素アニールによりポーラス層に中空部を設ける工程を示す断面図である。
【図４８】 水素アニールによりポーラス層に中空部を設ける工程を示す断面図である。
【図４９】 水素アニールによりポーラス層に中空部を設ける工程を示す断面図である。
【図５０】 ポーラス層を陽極化成法により形成する工程を示す断面図である。
【図５１】 ポーラス層を陽極化成法により形成する工程を示す断面図である。
【図５２】 ポーラス層を陽極化成法により形成する工程を示す断面図である。
【図５３】 ポーラス層を陽極化成法により形成する工程を示す断面図である。
【図５４】 ポーラス層を陽極化成法により形成する他の方法を示す断面図である。
【図５５】 本発明に係る実施の形態１４の半導体装置の構成を示す断面図である。
【図５６】 本発明に係る実施の形態１４の半導体装置の製造工程を示す断面図である。
【図５７】 本発明に係る実施の形態１４の半導体装置の製造工程を示す断面図である。
【図５８】 本発明に係る実施の形態１４の半導体装置の製造工程を示す断面図である。
【図５９】 本発明に係る実施の形態１４の半導体装置の製造工程を示す断面図である。
【図６０】 本発明に係る実施の形態１５の半導体装置の構成を示す断面図である。
【図６１】 本発明に係る実施の形態１６の半導体装置の構成を示す断面図である。
【図６２】 本発明に係る実施の形態１６の半導体装置の製造工程を示す断面図である。
【図６３】 本発明に係る実施の形態１６の半導体装置の製造工程を示す断面図である。
【図６４】 本発明に係る実施の形態１６の半導体装置の製造工程を示す断面図である。
【図６５】 本発明に係る実施の形態１６の半導体装置の変形例の構成を示す断面図である。
【図６６】 本発明に係る実施の形態１６の半導体装置の変形例の構成を示す断面図である。
【図６７】 本発明に係る実施の形態１６の半導体装置の変形例の構成を示す断面図である。
【図６８】 高周波回路を備えた半導体装置の構成例を示すブロック図である。
【図６９】 インダクタによる静電誘導損失を説明する図である。
【図７０】 スパイラルインダクタおよびシールドプレートの構成を示す斜視図である。
【図７１】 パーフォレーテイッドシールドの構成を示す図である。
【符号の説明】
２ 埋め込み酸化膜、２ ＳＯＩ層、１１，１３，１６〜１９ トレンチ分離酸化膜、２１，２２，２３，２４１〜２４９，２６１〜２６９，２７１〜２７９，２８１〜２８９，２９１〜２９９ ＳＯＩ領域、３１，３２，３４ シリサイド膜、ＳＢ ＳＯＩ基板、ＳＩ スパイラルインダクタ、１０１〜１０８，１０６Ａ，１０７Ａ，１０７Ｂ，１０７Ｃ，１０８Ａ，１０９Ａ，２０１，３０１ ＰＧシールド、ＣＶ 空洞部、ＰＲ，ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４ ポーラス層、ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６ トレンチ。

Claims (6)

1. 半導体基板と、
   前記半導体基板の主面内に配設されたシールド層と、
   前記シールド層の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子とを備え、
   前記シールド層は、接地電位に接続された少なくとも１つの導電部と、前記少なくとも１つの導電部の平面内に少なくとも１つの電流遮断部とを有し、
   前記半導体基板は、
   土台となる基板部と、該基板部上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層とを備えるＳＯＩ基板であって、前記少なくとも１つの電流遮断部は、前記ＳＯＩ層の表面から前記ＳＯＩ層を貫通して前記埋め込み酸化膜に達する選択的に配設された複数の分離酸化膜を含み、前記少なくとも１つの導電部は、前記複数の分離酸化膜で電気的に分離された複数のＳＯＩ領域を含む、半導体装置。
2. 前記複数の分離酸化膜のそれぞれは、所定の形成幅で、前記埋め込み酸化膜の表面に延在する、請求項１記載の半導体装置。
3. 前記複数の分離酸化膜のそれぞれは、第１の形成幅で前記埋め込み酸化膜上に延在する第１の部分と、該第１の部分の下部に連続し、前記第１の形成幅よりも狭い第２の形成幅で前記埋め込み酸化膜の表面に延在する第２の部分とで構成される、請求項２記載の半導体装置。
4. 前記半導体基板は、
   土台となる基板部と、該基板部上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層とを備えるＳＯＩ基板であって、
   前記少なくとも１つの導電部は、前記ＳＯＩ層を薄くして所定厚さとなった複数のＳＯＩ領域を含み、
   前記少なくとも１つの電流遮断部は、少なくとも前記複数のＳＯＩ領域の間を埋めるように配設された絶縁膜を含む、請求項１記載の半導体装置。
5. 前記インダクタンス素子の下の前記複数のＳＯＩ領域のそれぞれは、前記インダクタンス素子が上にない領域の前記ＳＯＩ領域より半導体不純物を高濃度に有する、請求項４記載の半導体装置。
6. 前記複数のＳＯＩ領域のそれぞれは、その上面にシリサイド膜を有する、請求項４記載の半導体装置。

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