JPH10321802A - インダクタ素子 - Google Patents
インダクタ素子Info
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- JPH10321802A JPH10321802A JP13249897A JP13249897A JPH10321802A JP H10321802 A JPH10321802 A JP H10321802A JP 13249897 A JP13249897 A JP 13249897A JP 13249897 A JP13249897 A JP 13249897A JP H10321802 A JPH10321802 A JP H10321802A
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- Japan
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- semiconductor substrate
- coil
- inductor element
- insulator layer
- oxide film
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Abstract
(57)【要約】
【課題】 インダクタ素子におけるコイルの渦電流の発
生を抑制する。 【解決手段】 半導体基板１０上に形成された酸化膜２
０と、この酸化膜２０上に形成されたコイル３０とを、
有するインダクタ素子において、コイル３０下方の半導
体基板１０中に、格子状に絶縁体層４０を形成する。す
なわち、半導体基板１０の溝１０ａに、酸化膜外壁４２
とシリコン柱４４とからなる、絶縁体層４０を埋め込
む。この絶縁体層４０により、コイルに発生する渦電流
のパスを短くして、渦電流の発生を抑制するとともに、
寄生容量を低減して、渦電流の発生を抑制する。
生を抑制する。 【解決手段】 半導体基板１０上に形成された酸化膜２
０と、この酸化膜２０上に形成されたコイル３０とを、
有するインダクタ素子において、コイル３０下方の半導
体基板１０中に、格子状に絶縁体層４０を形成する。す
なわち、半導体基板１０の溝１０ａに、酸化膜外壁４２
とシリコン柱４４とからなる、絶縁体層４０を埋め込
む。この絶縁体層４０により、コイルに発生する渦電流
のパスを短くして、渦電流の発生を抑制するとともに、
寄生容量を低減して、渦電流の発生を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明はインダクタ素子に関
するものであり、特に、半導体基板中に発生する渦電流
による損失を低減した高周波用のＭＭＩＣ(Monolithic
Microwave Integrated Circuit)に好適なインダクタ素
子に関する。
するものであり、特に、半導体基板中に発生する渦電流
による損失を低減した高周波用のＭＭＩＣ(Monolithic
Microwave Integrated Circuit)に好適なインダクタ素
子に関する。
【０００２】
【従来の技術】図１０は、半導体基板上に形成された一
般的なインダクタ素子を平面的に示す図である。この図
１０からわかるように、このようなインダクタ素子に交
流電流を流すと、コイル４下方のシリコン基板中に渦電
流が発生し、この渦電流がコイル４により発生する磁界
を打ち消す方向に作用するという問題があった。すなわ
ち、こうして発生する渦電流により、インダクタ素子の
特性が悪くなり、Ｑ値が低下するという問題があった。
ここで、Ｑ値とは、共振回路等に用いられる部品として
のコイルの性能の良さを表す数値である。その定義は、
Ｑ＝ωＬ／Ｒで表される。ωは共振周波数における角速
度、Ｌはインダクタンス、Ｒは抵抗である。
般的なインダクタ素子を平面的に示す図である。この図
１０からわかるように、このようなインダクタ素子に交
流電流を流すと、コイル４下方のシリコン基板中に渦電
流が発生し、この渦電流がコイル４により発生する磁界
を打ち消す方向に作用するという問題があった。すなわ
ち、こうして発生する渦電流により、インダクタ素子の
特性が悪くなり、Ｑ値が低下するという問題があった。
ここで、Ｑ値とは、共振回路等に用いられる部品として
のコイルの性能の良さを表す数値である。その定義は、
Ｑ＝ωＬ／Ｒで表される。ωは共振周波数における角速
度、Ｌはインダクタンス、Ｒは抵抗である。
【０００３】かかる問題を解決するため、従来図１１に
示すインダクタ素子も提案されている。図１１（ａ）
は、そのインダクタ素子を平面的に示す図、図１１
（ｂ）は、その断面を示す図である。特に図１１（ｂ）
からわかるように、比較的、抵抗の低い、半導体基板２
上に、酸化膜３を形成し、この酸化膜３上にコイル４を
形成していた。半導体基板２は、不純物を含むシリコン
基板等から構成され、酸化膜３は、シリコン酸化膜等か
ら構成されていた。
示すインダクタ素子も提案されている。図１１（ａ）
は、そのインダクタ素子を平面的に示す図、図１１
（ｂ）は、その断面を示す図である。特に図１１（ｂ）
からわかるように、比較的、抵抗の低い、半導体基板２
上に、酸化膜３を形成し、この酸化膜３上にコイル４を
形成していた。半導体基板２は、不純物を含むシリコン
基板等から構成され、酸化膜３は、シリコン酸化膜等か
ら構成されていた。
【０００４】さらにここでは、コイル４を形成した後、
このコイル４直下における半導体基板２中に、中空部２
ａを形成していた。すなわち、酸化膜３に開孔３ａを形
成した後、半導体基板２を等方性エッチングによりエッ
チングしていた。このエッチングで、コイル４直下にお
ける半導体基板２の一部を除去することにより、寄生容
量の低減を図っていた。そして、この寄生容量の低減を
図ることにより、渦電流の発生を抑制していた。
このコイル４直下における半導体基板２中に、中空部２
ａを形成していた。すなわち、酸化膜３に開孔３ａを形
成した後、半導体基板２を等方性エッチングによりエッ
チングしていた。このエッチングで、コイル４直下にお
ける半導体基板２の一部を除去することにより、寄生容
量の低減を図っていた。そして、この寄生容量の低減を
図ることにより、渦電流の発生を抑制していた。
【０００５】
【発明が解決しようとする課題】特に、図１１（ａ）か
らわかるように、上記のようなインダクタ素子にあって
は、半導体基板２の一部を等方性エッチングで除去して
いたので、中空部２ａが横方向にまで広がってしまって
いた。すなわち、等方性エッチングで中空部２ａを所望
の大きさに正確に形成することは、困難であることか
ら、この中空部２ａをある程度コイル４より大きめに形
成せざるを得なかった。このため、半導体装置の集積度
を上げることが困難であった。すなわち、中空部２ａ上
には別のインダクタ素子や抵抗素子等の他の素子を形成
することができず、集積化を図ることが困難であった。
また、コイル４の形成後に、等方性エッチングをする必
要があることから、工程数が増加し、製造コストが増大
するという問題もあった。
らわかるように、上記のようなインダクタ素子にあって
は、半導体基板２の一部を等方性エッチングで除去して
いたので、中空部２ａが横方向にまで広がってしまって
いた。すなわち、等方性エッチングで中空部２ａを所望
の大きさに正確に形成することは、困難であることか
ら、この中空部２ａをある程度コイル４より大きめに形
成せざるを得なかった。このため、半導体装置の集積度
を上げることが困難であった。すなわち、中空部２ａ上
には別のインダクタ素子や抵抗素子等の他の素子を形成
することができず、集積化を図ることが困難であった。
また、コイル４の形成後に、等方性エッチングをする必
要があることから、工程数が増加し、製造コストが増大
するという問題もあった。
【０００６】そこで本発明は、半導体基板中に渦電流が
発生するのを抑制して、Ｑ値を向上させつつ、半導体装
置の集積度を上げることが可能なインダクタ素子を提供
することを目的とする。つまり、高周波電流を流した場
合でも、良好な特性を有するインダクタ素子を提供する
ことを目的とする。また、中空部が不必要に広がって、
素子の集積化の妨げになるのを防止することを目的とす
る。
発生するのを抑制して、Ｑ値を向上させつつ、半導体装
置の集積度を上げることが可能なインダクタ素子を提供
することを目的とする。つまり、高周波電流を流した場
合でも、良好な特性を有するインダクタ素子を提供する
ことを目的とする。また、中空部が不必要に広がって、
素子の集積化の妨げになるのを防止することを目的とす
る。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るインダクタ素子は、半導体基板上に形
成された絶縁膜と、前記絶縁膜上に形成されたコイル
と、を備えたインダクタ素子において、前記コイルの下
方における前記半導体基板内に、前記半導体基板を区切
るようにその深さ方向に向かって溝が形成され、この溝
中に絶縁体層が埋め込まれた、ことを特徴とするもので
ある。
め、本発明に係るインダクタ素子は、半導体基板上に形
成された絶縁膜と、前記絶縁膜上に形成されたコイル
と、を備えたインダクタ素子において、前記コイルの下
方における前記半導体基板内に、前記半導体基板を区切
るようにその深さ方向に向かって溝が形成され、この溝
中に絶縁体層が埋め込まれた、ことを特徴とするもので
ある。
【０００８】さらにまた、半導体基板上に形成された絶
縁膜と、前記絶縁膜上に形成されたコイルと、前記コイ
ルの下方における前記半導体基板内に形成され、前記半
導体基板と前記コイルとの間の寄生容量を低減する、中
空部と、を備えたインダクタ素子において、前記中空部
の周囲における前記半導体基板内に、その深さ方向に向
かって溝が形成され、この溝中に絶縁体層が埋め込ま
れ、この絶縁体層を前記中空部を形成する際のストッパ
として機能させた、ことを特徴とするものである。
縁膜と、前記絶縁膜上に形成されたコイルと、前記コイ
ルの下方における前記半導体基板内に形成され、前記半
導体基板と前記コイルとの間の寄生容量を低減する、中
空部と、を備えたインダクタ素子において、前記中空部
の周囲における前記半導体基板内に、その深さ方向に向
かって溝が形成され、この溝中に絶縁体層が埋め込ま
れ、この絶縁体層を前記中空部を形成する際のストッパ
として機能させた、ことを特徴とするものである。
【０００９】
（第１実施形態）本発明の第１実施形態を説明する。本
発明の第１実施形態は、コイルを有するインダクタ素子
に交流電流を流した場合に発生する渦電流を抑制するた
め、コイル下方の半導体基板内に、格子状に絶縁体層を
埋め込んだものである。以下に、より詳しく説明する。
発明の第１実施形態は、コイルを有するインダクタ素子
に交流電流を流した場合に発生する渦電流を抑制するた
め、コイル下方の半導体基板内に、格子状に絶縁体層を
埋め込んだものである。以下に、より詳しく説明する。
【００１０】図１及び図２に基づいて、本発明の第１実
施形態に係るインダクタ素子の構造を説明する。図１は
インダクタ素子を平面的に示す図であり、図２は図１に
おけるII−II線断面図である。
施形態に係るインダクタ素子の構造を説明する。図１は
インダクタ素子を平面的に示す図であり、図２は図１に
おけるII−II線断面図である。
【００１１】図２からわかるように、半導体基板１０上
には、絶縁膜としての、酸化膜２０が形成されている。
本実施形態においては、半導体基板１０はシリコン基板
により形成されており、酸化膜２０はＳｉＯ2により形
成されている。この酸化膜２０上には、コイル３０が形
成されている。
には、絶縁膜としての、酸化膜２０が形成されている。
本実施形態においては、半導体基板１０はシリコン基板
により形成されており、酸化膜２０はＳｉＯ2により形
成されている。この酸化膜２０上には、コイル３０が形
成されている。
【００１２】図１からわかるように、コイル３０は渦巻
き状に形成されいる。このコイル３０の始点３０ａと終
点３０ｂとは、図示しない接続配線により、他の素子へ
と接続されている。コイル３０下方の半導体基板１０に
は、格子状に絶縁体層４０が形成されている。すなわ
ち、本実施形態においては、図中における水平方向に６
本の絶縁体トレンチ４０（１）〜４０（６）が形成され
ており、垂直方向に６本の絶縁体トレンチ４０（７）〜
４０（１２）が形成されている。これら絶縁体トレンチ
４０（１）〜４０（１２）により、絶縁体層４０が形成
されている。
き状に形成されいる。このコイル３０の始点３０ａと終
点３０ｂとは、図示しない接続配線により、他の素子へ
と接続されている。コイル３０下方の半導体基板１０に
は、格子状に絶縁体層４０が形成されている。すなわ
ち、本実施形態においては、図中における水平方向に６
本の絶縁体トレンチ４０（１）〜４０（６）が形成され
ており、垂直方向に６本の絶縁体トレンチ４０（７）〜
４０（１２）が形成されている。これら絶縁体トレンチ
４０（１）〜４０（１２）により、絶縁体層４０が形成
されている。
【００１３】図２からわかるように、絶縁体層４０は半
導体基板１０中に、トレンチ状に形成されている。すな
わち、絶縁体層４０は、半導体基板１０の深さ方向に向
かって深く形成された溝１０ａに埋め込まれている。こ
の絶縁体層４０で、半導体基板１０を複数エリアに細か
く区切るようになっている。より詳しくは、絶縁体層４
０は、溝１０ａの内側を覆う酸化膜外壁４２と、この酸
化膜外壁４２の内側に位置するシリコン柱４４とから、
形成されている。本実施形態においては、酸化膜外壁４
２はＳｉＯ2から形成されており、シリコン柱４４は多
結晶シリコンから形成されている。絶縁体層４０の絶縁
性は、主として、酸化膜外壁４２により保たれている。
この絶縁体層４０は、半導体基板１０上に設けられるＳ
ＴＩ（Shallow Trench Isolation）素子分離領域と同様
の構造とすることにより、製造工程の削減を図ることが
可能となる。
導体基板１０中に、トレンチ状に形成されている。すな
わち、絶縁体層４０は、半導体基板１０の深さ方向に向
かって深く形成された溝１０ａに埋め込まれている。こ
の絶縁体層４０で、半導体基板１０を複数エリアに細か
く区切るようになっている。より詳しくは、絶縁体層４
０は、溝１０ａの内側を覆う酸化膜外壁４２と、この酸
化膜外壁４２の内側に位置するシリコン柱４４とから、
形成されている。本実施形態においては、酸化膜外壁４
２はＳｉＯ2から形成されており、シリコン柱４４は多
結晶シリコンから形成されている。絶縁体層４０の絶縁
性は、主として、酸化膜外壁４２により保たれている。
この絶縁体層４０は、半導体基板１０上に設けられるＳ
ＴＩ（Shallow Trench Isolation）素子分離領域と同様
の構造とすることにより、製造工程の削減を図ることが
可能となる。
【００１４】次に、図３及び図４に基づいて、上記イン
ダクタ素子の製造工程の一例を説明する。これら図３及
び図４は、よりわかりやすくするために、図２における
右側半分を拡大して示す、工程断面図である。図２にお
ける左側半分もこれと同様の工程で製造される。
ダクタ素子の製造工程の一例を説明する。これら図３及
び図４は、よりわかりやすくするために、図２における
右側半分を拡大して示す、工程断面図である。図２にお
ける左側半分もこれと同様の工程で製造される。
【００１５】図３（ａ）からわかるように、シリコン基
板からなる半導体基板１０の表面側にフォトレジストを
塗布し、光リソグラフィーでパターニングすることによ
り、フォトレジストＰＲを形成する。本実施形態におい
ては、このフォトレジストＰＲは、平面的に見た場合、
格子状にフォトレジストが除去されている。次に、ＲＩ
Ｅ(Reactive Ion Etching)により半導体基板１０をエッ
チングして、溝１０ａ、１０ａ、１０ａを形成する。
板からなる半導体基板１０の表面側にフォトレジストを
塗布し、光リソグラフィーでパターニングすることによ
り、フォトレジストＰＲを形成する。本実施形態におい
ては、このフォトレジストＰＲは、平面的に見た場合、
格子状にフォトレジストが除去されている。次に、ＲＩ
Ｅ(Reactive Ion Etching)により半導体基板１０をエッ
チングして、溝１０ａ、１０ａ、１０ａを形成する。
【００１６】次に、図３（ｂ）からわかるように、フォ
トレジストＰＲを剥離する。続いて、熱酸化により酸化
膜４２Ａを形成する。この酸化膜４２Ａは溝１０ａを含
む半導体基板１０の表面側に形成される。すなわち、溝
１０ａの内側は、酸化膜４２Ａで覆われる。次に、この
酸化膜４２Ａの表面側にポリシリコン層４４Ａを形成す
る。このポリシリコン層４４Ａで、溝１０ａ内は充填さ
れる。
トレジストＰＲを剥離する。続いて、熱酸化により酸化
膜４２Ａを形成する。この酸化膜４２Ａは溝１０ａを含
む半導体基板１０の表面側に形成される。すなわち、溝
１０ａの内側は、酸化膜４２Ａで覆われる。次に、この
酸化膜４２Ａの表面側にポリシリコン層４４Ａを形成す
る。このポリシリコン層４４Ａで、溝１０ａ内は充填さ
れる。
【００１７】次に、図４（ａ）からわかるように、ＲＩ
Ｅ等により、エッチバックをする。このエッチバックに
より、半導体基板１０上に形成された余分なポリシリコ
ン層４４Ａと酸化膜４２Ａとを、除去する。これによ
り、酸化膜外壁４２とシリコン柱４４とからなる絶縁体
層４０が形成される。すなわち、半導体基板１０の溝１
０ａ内に埋め込まれた絶縁体層４０が形成される。
Ｅ等により、エッチバックをする。このエッチバックに
より、半導体基板１０上に形成された余分なポリシリコ
ン層４４Ａと酸化膜４２Ａとを、除去する。これによ
り、酸化膜外壁４２とシリコン柱４４とからなる絶縁体
層４０が形成される。すなわち、半導体基板１０の溝１
０ａ内に埋め込まれた絶縁体層４０が形成される。
【００１８】次に、図４（ｂ）からわかるように、ＣＶ
Ｄ等によりＳｉＯ2を堆積して、酸化膜２０を形成す
る。続いて、この酸化膜２０上に、スパッタリングによ
りＡｌを堆積してアルミ層３０Ａを形成する。このアル
ミ層３０Ａを光リソグラフィーとＲＩＥにより渦巻き形
状にエッチングをする。このエッチングによりコイル３
０が形成される。これにより、インダクタ素子は完成す
るが、さらにこの上に酸化膜を形成して、接続配線等の
他の配線層を形成することも可能である。
Ｄ等によりＳｉＯ2を堆積して、酸化膜２０を形成す
る。続いて、この酸化膜２０上に、スパッタリングによ
りＡｌを堆積してアルミ層３０Ａを形成する。このアル
ミ層３０Ａを光リソグラフィーとＲＩＥにより渦巻き形
状にエッチングをする。このエッチングによりコイル３
０が形成される。これにより、インダクタ素子は完成す
るが、さらにこの上に酸化膜を形成して、接続配線等の
他の配線層を形成することも可能である。
【００１９】以上のように、本発明の第１実施形態にお
いては、コイル３０下方の半導体基板１０表面の溝１０
ａ中に、絶縁体層４０を格子状に埋め込んだ。このた
め、半導体基板１０内に発生する渦電流を抑制すること
ができる。すなわち、渦電流は絶縁体層４０中を通過す
ることができないため、渦電流のパスが短くなる。この
ため、渦電流の発生を抑制することができる。したがっ
て、この渦電流がコイル３０により発生する磁界を打ち
消す方向に作用するという問題を回避して、インダクタ
素子のＱ値を向上させることができる。つまり、インダ
クタ素子に高周波電流を流した場合における、渦電流損
失を低減して、特性を良好なものとすることができる。
いては、コイル３０下方の半導体基板１０表面の溝１０
ａ中に、絶縁体層４０を格子状に埋め込んだ。このた
め、半導体基板１０内に発生する渦電流を抑制すること
ができる。すなわち、渦電流は絶縁体層４０中を通過す
ることができないため、渦電流のパスが短くなる。この
ため、渦電流の発生を抑制することができる。したがっ
て、この渦電流がコイル３０により発生する磁界を打ち
消す方向に作用するという問題を回避して、インダクタ
素子のＱ値を向上させることができる。つまり、インダ
クタ素子に高周波電流を流した場合における、渦電流損
失を低減して、特性を良好なものとすることができる。
【００２０】また、絶縁体層４０により、寄生容量の削
減を図ることができ、この点からも、渦電流の発生を抑
制することができる。すなわち、絶縁体層４０がない半
導体基板においては、その半導体基板の全体の面積に応
じた寄生容量が発生する。これに対して、格子状に形成
された絶縁体層４０を有する半導体基板１０において
は、この絶縁体層４０により半導体基板１０が区切られ
ているので、コイル３０の下方に位置する絶縁体層４０
で囲まれた狭い面積のみに応じた寄生容量しか発生しな
い。このため、寄生容量の削減ができ、また、この寄生
容量の削減により渦電流の抑制も図ることができる。
減を図ることができ、この点からも、渦電流の発生を抑
制することができる。すなわち、絶縁体層４０がない半
導体基板においては、その半導体基板の全体の面積に応
じた寄生容量が発生する。これに対して、格子状に形成
された絶縁体層４０を有する半導体基板１０において
は、この絶縁体層４０により半導体基板１０が区切られ
ているので、コイル３０の下方に位置する絶縁体層４０
で囲まれた狭い面積のみに応じた寄生容量しか発生しな
い。このため、寄生容量の削減ができ、また、この寄生
容量の削減により渦電流の抑制も図ることができる。
【００２１】さらに、従来のように、コイル３０の下方
に中空部を形成しないので、半導体装置の集積化を図る
ことができる。すなわち、従来は中空部をコイル３０よ
りも大きめに形成せざるを得なかったことから、インダ
クタ素子と他の素子との間を大きくとらなければならな
かった。これに対し、本実施形態においては中空部を形
成する必要がないので、このインダクタ素子と他の素子
との間の距離を狭めることができる。つまり、半導体装
置の集積化を図ることができる。
に中空部を形成しないので、半導体装置の集積化を図る
ことができる。すなわち、従来は中空部をコイル３０よ
りも大きめに形成せざるを得なかったことから、インダ
クタ素子と他の素子との間を大きくとらなければならな
かった。これに対し、本実施形態においては中空部を形
成する必要がないので、このインダクタ素子と他の素子
との間の距離を狭めることができる。つまり、半導体装
置の集積化を図ることができる。
【００２２】そのうえ、従来のように、コイル３０形成
後に等方性エッチングをすることもないので、コイル３
０にダメージを与えるおそれもなくすことができる。し
かも、この等方性エッチング工程を省略することができ
るので、工程数の削減と製造コストの低減を図ることが
できる。
後に等方性エッチングをすることもないので、コイル３
０にダメージを与えるおそれもなくすことができる。し
かも、この等方性エッチング工程を省略することができ
るので、工程数の削減と製造コストの低減を図ることが
できる。
【００２３】（第２実施形態）以下に、本発明の第２実
施形態を説明する。本発明の第２実施形態は、コイルを
有するインダクタ素子に交流電流を流した場合に発生す
る渦電流を抑制するため、コイル下方の半導体基板内
に、並列状に絶縁体層を埋め込んだものである。以下
に、より詳しく説明する。
施形態を説明する。本発明の第２実施形態は、コイルを
有するインダクタ素子に交流電流を流した場合に発生す
る渦電流を抑制するため、コイル下方の半導体基板内
に、並列状に絶縁体層を埋め込んだものである。以下
に、より詳しく説明する。
【００２４】図５は本発明の第２実施形態を示す図であ
る。この図５は、インダクタ素子を平面的に示す図であ
り、第１実施形態における図１に相当する図である。こ
の図５からわかるように、第２実施形態のインダクタ素
子においては、絶縁体層４０は並列状に形成されてい
る。すなわち、図中における水平方向に６本の絶縁体ト
レンチ４０（１）〜４０（６）が平行に形成されてい
る。この点を除いては、第２実施形態のインダクタ素子
は、上記第１実施形態のインダクタ素子と同様の構造で
ある。
る。この図５は、インダクタ素子を平面的に示す図であ
り、第１実施形態における図１に相当する図である。こ
の図５からわかるように、第２実施形態のインダクタ素
子においては、絶縁体層４０は並列状に形成されてい
る。すなわち、図中における水平方向に６本の絶縁体ト
レンチ４０（１）〜４０（６）が平行に形成されてい
る。この点を除いては、第２実施形態のインダクタ素子
は、上記第１実施形態のインダクタ素子と同様の構造で
ある。
【００２５】以上のように、本発明の第２実施形態にお
いては、半導体基板１０表面に並列状に絶縁体層４０を
形成した。このため、第１実施形態と同様の効果を得る
ことができる。すなわち、渦電流パスを短くすることに
よる渦電流の抑制と、寄生容量を減少させることによる
渦電流の抑制とを、図ることができる。しかも、絶縁体
層４０は６本の絶縁体トレンチ４０（１）〜４０（６）
で形成されているので、絶縁体トレンチを密接して形成
する必要がなくなり、容易にインダクタ素子を製造する
ことができる。すなわち、第１実施形態のように、１２
本の絶縁体トレンチ４０（１）〜４０（１２）を形成す
るのに比べて、容易に絶縁体トレンチ４０（１）〜４０
（６）を形成することができる。
いては、半導体基板１０表面に並列状に絶縁体層４０を
形成した。このため、第１実施形態と同様の効果を得る
ことができる。すなわち、渦電流パスを短くすることに
よる渦電流の抑制と、寄生容量を減少させることによる
渦電流の抑制とを、図ることができる。しかも、絶縁体
層４０は６本の絶縁体トレンチ４０（１）〜４０（６）
で形成されているので、絶縁体トレンチを密接して形成
する必要がなくなり、容易にインダクタ素子を製造する
ことができる。すなわち、第１実施形態のように、１２
本の絶縁体トレンチ４０（１）〜４０（１２）を形成す
るのに比べて、容易に絶縁体トレンチ４０（１）〜４０
（６）を形成することができる。
【００２６】（第３実施形態）以下に、本発明の第３実
施形態を説明する。本発明の第３実施形態は、コイルを
有するインダクタ素子に交流電流を流した場合に発生す
る渦電流を抑制するため、コイル下方の半導体基板内
に、放射状に絶縁体層を埋め込んだものである。以下
に、より詳しく説明する。
施形態を説明する。本発明の第３実施形態は、コイルを
有するインダクタ素子に交流電流を流した場合に発生す
る渦電流を抑制するため、コイル下方の半導体基板内
に、放射状に絶縁体層を埋め込んだものである。以下
に、より詳しく説明する。
【００２７】図６は本発明の第３実施形態を示す図であ
る。この図６は、インダクタ素子を平面的に示す図であ
り、第１実施形態における図１に相当する図である。こ
の図６からわかるように、第３実施形態のインダクタ素
子においては、絶縁体層４０は放射状に形成されてい
る。すなわち、渦巻き状のコイル３０の中心部付近をそ
の交点として、放射状に４本の絶縁体トレンチ４０
（１）〜４０（４）が形成されている。この点を除いて
は、第３実施形態のインダクタ素子は、上記第１、第２
実施形態のインダクタ素子と同様の構造である。
る。この図６は、インダクタ素子を平面的に示す図であ
り、第１実施形態における図１に相当する図である。こ
の図６からわかるように、第３実施形態のインダクタ素
子においては、絶縁体層４０は放射状に形成されてい
る。すなわち、渦巻き状のコイル３０の中心部付近をそ
の交点として、放射状に４本の絶縁体トレンチ４０
（１）〜４０（４）が形成されている。この点を除いて
は、第３実施形態のインダクタ素子は、上記第１、第２
実施形態のインダクタ素子と同様の構造である。
【００２８】以上のように、本発明の第３実施形態にお
いては、半導体基板１０表面に放射状に絶縁体層４０を
形成した。このため、第１、２実施形態と同様の効果を
得ることができる。すなわち、渦電流パスを短くするこ
とによる渦電流の抑制と、寄生容量を減少させることに
よる渦電流の抑制とを、図ることができる。しかも、第
２実施形態よりもさらに絶縁体トレンチの本数が減少す
るので、より一層容易にインダクタ素子を製造すること
ができる。すなわち、４本の絶縁体トレンチ４０（１）
〜４０（４）で絶縁体層４０を形成することができるの
で、絶縁体トレンチ同士の間隔をより、広くとることが
でき、このため、絶縁体層４０を容易に形成することが
できる。
いては、半導体基板１０表面に放射状に絶縁体層４０を
形成した。このため、第１、２実施形態と同様の効果を
得ることができる。すなわち、渦電流パスを短くするこ
とによる渦電流の抑制と、寄生容量を減少させることに
よる渦電流の抑制とを、図ることができる。しかも、第
２実施形態よりもさらに絶縁体トレンチの本数が減少す
るので、より一層容易にインダクタ素子を製造すること
ができる。すなわち、４本の絶縁体トレンチ４０（１）
〜４０（４）で絶縁体層４０を形成することができるの
で、絶縁体トレンチ同士の間隔をより、広くとることが
でき、このため、絶縁体層４０を容易に形成することが
できる。
【００２９】（第４実施形態）以下に、本発明の第４実
施形態を説明する。本発明の第４実施形態は、コイルを
有するインダクタ素子に交流電流を流した場合に発生す
る渦電流を抑制するために、コイル下方の半導体基板内
に中空部を形成したインダクタ素子において、この中空
部の形成される領域をコイル下方にのみ限定するため
に、このコイルの周囲における半導体基板中に絶縁体層
を埋め込んだものである。以下に、より詳しく説明す
る。
施形態を説明する。本発明の第４実施形態は、コイルを
有するインダクタ素子に交流電流を流した場合に発生す
る渦電流を抑制するために、コイル下方の半導体基板内
に中空部を形成したインダクタ素子において、この中空
部の形成される領域をコイル下方にのみ限定するため
に、このコイルの周囲における半導体基板中に絶縁体層
を埋め込んだものである。以下に、より詳しく説明す
る。
【００３０】まず、図７に基づいて、本発明の第４実施
形態に係るインダクタ素子の構造を説明する。図７
（ａ）はインダクタ素子を平面的に示す図であり、図７
（ｂ）はその断面を示す図である。
形態に係るインダクタ素子の構造を説明する。図７
（ａ）はインダクタ素子を平面的に示す図であり、図７
（ｂ）はその断面を示す図である。
【００３１】図７（ａ）からわかるように、酸化膜２１
の内部には、渦巻き状のコイル３０が形成されている。
このコイル３０の中心付近の酸化膜２１には、開孔２２
が形成されている。コイル３０の周囲における半導体基
板１０中には、このコイル３０を囲うように絶縁体層４
０が形成されている。この絶縁体層４０は、コイル３０
と同様に矩形状に形成されている。絶縁体層４０に囲わ
れた内側部分には、中空部１２が形成されている。
の内部には、渦巻き状のコイル３０が形成されている。
このコイル３０の中心付近の酸化膜２１には、開孔２２
が形成されている。コイル３０の周囲における半導体基
板１０中には、このコイル３０を囲うように絶縁体層４
０が形成されている。この絶縁体層４０は、コイル３０
と同様に矩形状に形成されている。絶縁体層４０に囲わ
れた内側部分には、中空部１２が形成されている。
【００３２】図７（ｂ）からわかるように、絶縁体層４
０は半導体基板１０の深さ方向に向かって深く形成され
ている。絶縁体層４０は、上述の他の実施形態と同様
に、酸化膜外壁４２とシリコン柱４４とから、形成され
ている。上述のように、この絶縁体層４０の内側には、
中空部１２が形成されている。
０は半導体基板１０の深さ方向に向かって深く形成され
ている。絶縁体層４０は、上述の他の実施形態と同様
に、酸化膜外壁４２とシリコン柱４４とから、形成され
ている。上述のように、この絶縁体層４０の内側には、
中空部１２が形成されている。
【００３３】次に、図８及び図９に基づいて、上記イン
ダクタ素子の製造工程の一例を説明する。
ダクタ素子の製造工程の一例を説明する。
【００３４】図８（ａ）からわかるように、シリコン基
板からなる半導体基板１０の表面側にフォトレジストを
塗布し、光リソグラフィーでパターニングすることによ
り、フォトレジストＰＲを形成する。本実施形態におい
ては、このフォトレジストＰＲは、平面的に見た場合、
矩形状にフォトレジストが除去されている。次に、ＲＩ
Ｅ(Reactive Ion Etching)により半導体基板１０をエッ
チングして、溝１０ａを形成する。これにより、コイル
３０の形成予定領域の周囲に、溝１０ａが形成される。
板からなる半導体基板１０の表面側にフォトレジストを
塗布し、光リソグラフィーでパターニングすることによ
り、フォトレジストＰＲを形成する。本実施形態におい
ては、このフォトレジストＰＲは、平面的に見た場合、
矩形状にフォトレジストが除去されている。次に、ＲＩ
Ｅ(Reactive Ion Etching)により半導体基板１０をエッ
チングして、溝１０ａを形成する。これにより、コイル
３０の形成予定領域の周囲に、溝１０ａが形成される。
【００３５】次に、図８（ｂ）からわかるように、フォ
トレジストＰＲを剥離する。続いて、熱酸化により酸化
膜４２Ａを形成する。この酸化膜４２Ａは溝１０ａを含
む半導体基板１０の表面側に形成される。すなわち、溝
１０ａの内側を覆うように酸化膜４２Ａが形成される。
次に、この酸化膜４２Ａの表面側にポリシリコン層４４
Ａを形成する。このポリシリコン層４４Ａで、溝１０ａ
内は充填される。
トレジストＰＲを剥離する。続いて、熱酸化により酸化
膜４２Ａを形成する。この酸化膜４２Ａは溝１０ａを含
む半導体基板１０の表面側に形成される。すなわち、溝
１０ａの内側を覆うように酸化膜４２Ａが形成される。
次に、この酸化膜４２Ａの表面側にポリシリコン層４４
Ａを形成する。このポリシリコン層４４Ａで、溝１０ａ
内は充填される。
【００３６】次に、図９（ａ）からわかるように、ＲＩ
Ｅ等により、エッチバックをする。このエッチバックに
より、半導体基板１０上に形成された余分なポリシリコ
ン層４４Ａと酸化膜４２Ａとを、除去する。これによ
り、酸化膜外壁４２とシリコン柱４４とからなる絶縁体
層４０が形成される。次に、ＣＶＤ等によりＳｉＯ2を
堆積して、酸化膜２０を形成する。続いて、この酸化膜
２０上に、スパッタリングによりＡｌを堆積してアルミ
層３０Ａを形成する。このアルミ層３０Ａを光リソグラ
フィーとＲＩＥにより渦巻き形状にエッチングをする。
このエッチングによりコイル３０が形成される。
Ｅ等により、エッチバックをする。このエッチバックに
より、半導体基板１０上に形成された余分なポリシリコ
ン層４４Ａと酸化膜４２Ａとを、除去する。これによ
り、酸化膜外壁４２とシリコン柱４４とからなる絶縁体
層４０が形成される。次に、ＣＶＤ等によりＳｉＯ2を
堆積して、酸化膜２０を形成する。続いて、この酸化膜
２０上に、スパッタリングによりＡｌを堆積してアルミ
層３０Ａを形成する。このアルミ層３０Ａを光リソグラ
フィーとＲＩＥにより渦巻き形状にエッチングをする。
このエッチングによりコイル３０が形成される。
【００３７】次に、図９（ｂ）からわかるように、酸化
膜２０上とコイル３０上とに、ＣＶＤ等によりＳｉＯ2
を堆積して、酸化膜２１を形成する。この酸化膜２１中
に、コイル３０は埋設される。続いて、光リソグラフィ
ーとＲＩＥにより、酸化膜２０、２１に開孔２２を形成
する。次に、この開孔２２を通じて、ＣＤＥ（chemical
dry etching）やＥＤＰウェットエッチング等の等方性
エッチングをすることにより、半導体基板１０中に中空
部１２を形成する。これにより、インダクタ素子は完成
するが、さらにこの上に酸化膜を形成して、接続配線等
の他の配線層を形成することも可能である。
膜２０上とコイル３０上とに、ＣＶＤ等によりＳｉＯ2
を堆積して、酸化膜２１を形成する。この酸化膜２１中
に、コイル３０は埋設される。続いて、光リソグラフィ
ーとＲＩＥにより、酸化膜２０、２１に開孔２２を形成
する。次に、この開孔２２を通じて、ＣＤＥ（chemical
dry etching）やＥＤＰウェットエッチング等の等方性
エッチングをすることにより、半導体基板１０中に中空
部１２を形成する。これにより、インダクタ素子は完成
するが、さらにこの上に酸化膜を形成して、接続配線等
の他の配線層を形成することも可能である。
【００３８】以上のように、本発明の第４実施形態にお
いては、半導体基板１０中におけるコイル３０の周囲
に、絶縁体層４０を形成した。このため、中空部１２を
コイル３０下方の必要な領域にのみ形成することができ
る。すなわち、半導体基板１０に等方性エッチングによ
り中空部１２を形成する際に、絶縁体層４０をストッパ
として機能させることができる。これにより、中空部１
２が余分な領域まで形成されてしまうのを防止すること
ができる。つまり、中空部１２を正確な大きさで形成す
ることができる。その結果、隣接する他の素子との距離
を狭めることができ、半導体装置の集積化を図ることが
できる。
いては、半導体基板１０中におけるコイル３０の周囲
に、絶縁体層４０を形成した。このため、中空部１２を
コイル３０下方の必要な領域にのみ形成することができ
る。すなわち、半導体基板１０に等方性エッチングによ
り中空部１２を形成する際に、絶縁体層４０をストッパ
として機能させることができる。これにより、中空部１
２が余分な領域まで形成されてしまうのを防止すること
ができる。つまり、中空部１２を正確な大きさで形成す
ることができる。その結果、隣接する他の素子との距離
を狭めることができ、半導体装置の集積化を図ることが
できる。
【００３９】しかも、コイル３０を酸化膜２１中に埋設
してから、開孔２２や中空部１２を形成するので、これ
らの形成の際にコイル３０にダメージを与えるのを、回
避することができる。
してから、開孔２２や中空部１２を形成するので、これ
らの形成の際にコイル３０にダメージを与えるのを、回
避することができる。
【００４０】なお、本発明は上記実施形態に限定されず
種々に変形可能である。例えば、絶縁体層の本数及び間
隔は上記のものに限らず、コイル３０の大きさ、コイル
３０の渦巻き形状の巻き数等により、任意の本数及び間
隔とすることができる。また、本発明はＧａＡｓのよう
な化合物半導体や、埋め込み絶縁層を有するＳＯＩ基板
に対しても有効であることはいうまでもない。
種々に変形可能である。例えば、絶縁体層の本数及び間
隔は上記のものに限らず、コイル３０の大きさ、コイル
３０の渦巻き形状の巻き数等により、任意の本数及び間
隔とすることができる。また、本発明はＧａＡｓのよう
な化合物半導体や、埋め込み絶縁層を有するＳＯＩ基板
に対しても有効であることはいうまでもない。
【００４１】さらに、シリコン柱４４を省略して、Ｓｉ
Ｏ2のみで絶縁体層４０の全体を形成することもでき
る。また、シリコン柱４４は、非結晶シリコンで形成す
ることも可能である。しかも、絶縁体層４０は、半導体
基板１０上に設けられ素子どうしを互いに分離する素子
分離領域と同様の構造とすることにより、製造工程の削
減を図ることが可能となる。すなわち、両者を同様の構
造として、同一の製造工程で同時に製造することも可能
である。
Ｏ2のみで絶縁体層４０の全体を形成することもでき
る。また、シリコン柱４４は、非結晶シリコンで形成す
ることも可能である。しかも、絶縁体層４０は、半導体
基板１０上に設けられ素子どうしを互いに分離する素子
分離領域と同様の構造とすることにより、製造工程の削
減を図ることが可能となる。すなわち、両者を同様の構
造として、同一の製造工程で同時に製造することも可能
である。
【００４２】
【発明の効果】本発明によれば、コイル下方における半
導体基板内に、絶縁体層を埋め込んで半導体基板を区切
るようにしたので、コイルに交流電流を流した場合に生
ずる渦電流の発生を抑制することができる。すなわち、
渦電流パスを短くすることによる渦電流の抑制と、寄生
容量を減少させることによる渦電流の抑制とを、図るこ
とができる。
導体基板内に、絶縁体層を埋め込んで半導体基板を区切
るようにしたので、コイルに交流電流を流した場合に生
ずる渦電流の発生を抑制することができる。すなわち、
渦電流パスを短くすることによる渦電流の抑制と、寄生
容量を減少させることによる渦電流の抑制とを、図るこ
とができる。
【００４３】また、コイル下方の半導体基板内に中空部
の周囲に絶縁体層を形成したので、この中空部の形成さ
れる領域をコイル下方にのみに限定することができる。
このため、中空部が不必要に広がるのを防止して、素子
の集積化を図ることができる。
の周囲に絶縁体層を形成したので、この中空部の形成さ
れる領域をコイル下方にのみに限定することができる。
このため、中空部が不必要に広がるのを防止して、素子
の集積化を図ることができる。
【図１】本発明の第１実施形態におけるインダクタ素子
を平面的に示す図。
を平面的に示す図。
【図２】図１におけるII−II線断面図。
【図３】第１実施形態におけるインダクタ素子の工程断
面図の一部。
面図の一部。
【図４】第１実施形態におけるインダクタ素子の工程断
面図の一部。
面図の一部。
【図５】本発明の第２実施形態におけるインダクタ素子
を平面的に示す図。
を平面的に示す図。
【図６】本発明の第３実施形態におけるインダクタ素子
を平面的に示す図。
を平面的に示す図。
【図７】本発明の第４実施形態におけるインダクタ素子
を示す図。
を示す図。
【図８】第４実施形態におけるインダクタ素子の工程断
面図の一部。
面図の一部。
【図９】第４実施形態におけるインダクタ素子の工程断
面図の一部。
面図の一部。
【図１０】従来のインダクタ素子を平面的に示す図。
【図１１】別の従来のインダクタ素子を示す図。
１０ 半導体基板 １０ａ 溝 １２ 中空部 ２０ 酸化膜（絶縁膜） ２１ 酸化膜（絶縁膜） ２２ 開孔（エッチング開孔） ３０ コイル ４０ 絶縁体層 ４２ 酸化膜外壁 ４４ シリコン柱
Claims (9)
- 【請求項１】半導体基板上に形成された絶縁膜と、前記
絶縁膜上に形成されたコイルと、を備えたインダクタ素
子において、 前記コイルの下方における前記半導体基板内に、前記半
導体基板を区切るようにその深さ方向に向かって溝が形
成され、この溝中に絶縁体層が埋め込まれた、ことを特
徴とするインダクタ素子。 - 【請求項２】前記絶縁体層は、前記半導体基板の表面に
格子状に形成された前記溝に埋め込まれていることを特
徴とする請求項１に記載のインダクタ素子。 - 【請求項３】前記絶縁体層は、前記半導体基板の表面に
互いにほぼ並列状に形成された複数の溝に埋め込まれて
いることを特徴とする請求項１に記載のインダクタ素
子。 - 【請求項４】前記絶縁体層は、前記半導体基板の表面に
放射状に形成された溝に埋め込まれていることを特徴と
する請求項１に記載のインダクタ素子。 - 【請求項５】半導体基板上に形成された絶縁膜と、 前記絶縁膜上に形成されたコイルと、 前記コイルの下方における前記半導体基板内に形成さ
れ、前記半導体基板と前記コイルとの間の寄生容量を低
減する、中空部と、 を備えたインダクタ素子において、 前記中空部の周囲における前記半導体基板内に、その深
さ方向に向かって溝が形成され、この溝中に絶縁体層が
埋め込まれ、この絶縁体層を前記中空部を形成する際の
ストッパとして機能させた、ことを特徴とするインダク
タ素子。 - 【請求項６】前記半導体基板は、シリコンを含むシリコ
ン基板であり、前記絶縁膜は、シリコン酸化膜であるこ
とを特徴とする請求項１又は請求項５に記載のインダク
タ素子。 - 【請求項７】前記絶縁体層は、少なくとも一部に酸化膜
を備えて形成されることを特徴とする請求項１又は請求
項５に記載のインダクタ素子。 - 【請求項８】前記絶縁体層は、 前記溝の内側を覆う酸化膜外壁と、 前記酸化膜外壁の内側に位置する、多結晶シリコン又は
非結晶シリコンのいずれかからなる、シリコン柱と、 を備えて形成されることを特徴とする請求項１又は請求
項５に記載のインダクタ素子。 - 【請求項９】前記絶縁体層は、前記半導体基板上に設け
られる素子分離領域と同様の構造であることを特徴とす
る請求項１又は請求項５に記載のインダクタ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13249897A JPH10321802A (ja) | 1997-05-22 | 1997-05-22 | インダクタ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13249897A JPH10321802A (ja) | 1997-05-22 | 1997-05-22 | インダクタ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321802A true JPH10321802A (ja) | 1998-12-04 |
Family
ID=15082783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13249897A Pending JPH10321802A (ja) | 1997-05-22 | 1997-05-22 | インダクタ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10321802A (ja) |
Cited By (13)
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| EP1160841A2 (en) * | 2000-05-30 | 2001-12-05 | Programmable Silicon Solutions | Integrated inductive circuits |
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| FR2823377A1 (fr) * | 2001-04-06 | 2002-10-11 | St Microelectronics Sa | Ligne conductrice haute frequence sur un circuit integre |
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| US6849913B2 (en) | 2001-10-19 | 2005-02-01 | Nec Electronics Corporation | Integrated circuit including an inductor, active layers with isolation dielectrics, and multiple insulation layers |
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| US7075169B2 (en) | 2002-09-04 | 2006-07-11 | Kabushiki Kaisha Toshiba | Semiconductor device having a hollow region and method of manufacturing the same |
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-
1997
- 1997-05-22 JP JP13249897A patent/JPH10321802A/ja active Pending
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