FR2823377A1 - Ligne conductrice haute frequence sur un circuit integre - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 62
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 27
- 239000007787 solid Substances 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 20
- 239000011810 insulating material Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 229920000642 polymer Polymers 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 239000004642 Polyimide Substances 0.000 claims description 3
- 229920001610 polycaprolactone Polymers 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 230000008030 elimination Effects 0.000 claims description 2
- 238000003379 elimination reaction Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 11
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 230000008569 process Effects 0.000 description 8
- 230000001939 inductive effect Effects 0.000 description 7
- 239000012212 insulator Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- 150000001252 acrylic acid derivatives Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
L'invention concerne un procédé de formation d'au moins une ligne conductrice (L) destinée à recevoir des courants haute fréquence ou élevés, réalisée au-dessus d'une partie donnée d'un substrat massif (20) en dehors de laquelle sont formés d'autres éléments, comportant les étapes suivantes :a) creuser au moins une tranchée dans le substrat massif; b) former une zone isolante (26) dans la tranchée; etc) former ladite ligne conductrice à la verticale de la zone isolante.
Description
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LIGNE HAUTE FRÉQUENCE
La présente invention concerne la réalisation, dans une puce de circuit intégré dans et/ou sur laquelle sont formés d'autres composants actifs et/ou passifs ainsi que des lignes de connexion correspondantes, de dispositifs perturbateurs en termes de couplages parasites inductifs et/ou capacitifs. Plus particulièrement, la présente invention concerne la réalisation de lignes conductrices destinées à recevoir des courants haute fréquence et/ou élevés, telles qu'un enroulement inductif (inductance) destiné à servir d'antenne de téléphones mobiles, ou une ligne métallique destinée à servir d'électrode d'un condensateur de type métal/isolant/métal (MIM).
La présente invention concerne la réalisation, dans une puce de circuit intégré dans et/ou sur laquelle sont formés d'autres composants actifs et/ou passifs ainsi que des lignes de connexion correspondantes, de dispositifs perturbateurs en termes de couplages parasites inductifs et/ou capacitifs. Plus particulièrement, la présente invention concerne la réalisation de lignes conductrices destinées à recevoir des courants haute fréquence et/ou élevés, telles qu'un enroulement inductif (inductance) destiné à servir d'antenne de téléphones mobiles, ou une ligne métallique destinée à servir d'électrode d'un condensateur de type métal/isolant/métal (MIM).
De façon classique, on prévoit une zone isolante entre une telle ligne conductrice et les niveaux conducteurs sousjacents, tels qu'un substrat semiconducteur, afin d'éviter ou du moins de réduire d'éventuels couplages capacitifs et/ou inductifs dus à la circulation dans la ligne d'un courant haute fréquence ou/et élevé.
Les figures 1A à 1C illustrent, en vue en coupe schématique et partielle, des étapes classiques de formation de telles lignes sur une puce de circuit intégré. Par souci de clarté et à titre d'exemple non limitatif, on considérera ci-après la forma-
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tion d'une seule ligne, formant un enroulement inductif ou inductance.
La figure 1A illustre l'état d'un circuit intégré après des étapes initiales précédant la formation d'une inductance. A ce stade du procédé, un substrat semiconducteur massif 10, typiquement en silicium, dans et sur lequel sont réalisés divers éléments, est recouvert de couches conductrices successives, chaque couche comportant des portions conductrices séparées par des portions isolantes. Seules les deux dernières couches, Mn-1 et Mn, réalisées avant la formation de l'inductance sont détaillées en figure 1. Les diverses autres couches entre le
substrat 10 et la couche Min-l sont désignées globalement par la référence 11. La couche Mn-1 comporte des portions métalliques 12,13 séparées par des portions isolantes 14. De même, la couche supérieure Mn comporte des portions métalliques 15 séparées par des portions isolantes 16.
substrat 10 et la couche Min-l sont désignées globalement par la référence 11. La couche Mn-1 comporte des portions métalliques 12,13 séparées par des portions isolantes 14. De même, la couche supérieure Mn comporte des portions métalliques 15 séparées par des portions isolantes 16.
A l'étape suivante, illustrée en figure 1B, on dépose une couche isolante 17 de façon que sa surface supérieure soit sensiblement plane. La couche isolante 17 est particulièrement épaisse par rapport aux isolants 14,16 des couches sous-jacentes Mn-1, Mn. Ainsi, alors que les isolants 14,16 ont typiquement
une épaisseur de l'ordre de 0, 5 à 1, 5 gm, la couche isolante 17 présente une épaisseur comprise entre 5 et 20 um.
une épaisseur de l'ordre de 0, 5 à 1, 5 gm, la couche isolante 17 présente une épaisseur comprise entre 5 et 20 um.
Aux étapes suivantes, on dépose une couche isolante 18 de façon que sa surface supérieure soit plane. On ouvre cette couche isolante 18 selon le motif de l'inductance et on dépose une couche métallique 19, généralement du cuivre. La couche 19 est ensuite gravée de façon à ne la maintenir en place que dans le motif précédemment ouvert dans la couche 18. On veille à ce que seules des portions isolantes se trouvent dans chacune des couches Mn, Mn-1 et des couches sous-jacentes 11 à la verticale de l'inductance 19. La couche épaisse 17 a pour objet d'isoler les niveaux inférieurs (substrat 10 sous-jacent) de tout couplage parasite inductif ou capacitif avec l'inductance 19.
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nt résulte Un inconvénient du procédé décrit précédemment résulte de la nécessité de prévoir une couche isolante épaisse au-dessus des couches usuelles destinées aux interconnexions du circuit intégré, le métal destiné à la formation de l'inductance étant disposé au-dessus de cette couche isolante épaisse.
La présente invention vise un procédé de formation d'une ligne conductrice intégrée dans une puce de circuit intégré qui pallie les inconvénients de l'art antérieur.
Pour atteindre ces objets, la présente invention prévoit un procédé de formation d'au moins une ligne conductrice destinée à recevoir des courants haute fréquence ou élevés, réalisée au-dessus d'une partie donnée d'un substrat massif en dehors de laquelle sont formés d'autres éléments, comportant les étapes suivantes : a) creuser au moins une tranchée dans le substrat massif ; b) former une zone isolante dans la tranchée ; et c) former ladite ligne conductrice à la verticale de la zone isolante.
Selon un mode de réalisation de la présente invention, plusieurs tranchées sont creusées dans le substrat massif lors de l'étape a) ; l'étape b) consistant à déposer un matériau isolant dans les tranchées.
Selon un mode de réalisation de la présente invention, le dépôt du matériau isolant est effectué de façon à refermer les tranchées sans les remplir, en maintenant une bulle d'air dans chacune des tranchées.
Selon un mode de réalisation de la présente invention, l'étape de dépôt du matériau isolant est précédée d'un recuit propre à provoquer l'oxydation complète de piliers séparant deux tranchées.
Selon un mode de réalisation de la présente invention, le procédé comprend les étapes suivantes : creuser une seule tranchée dans le substrat massif
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déposer un matériau isolant dans la tranchée, de façon que sa surface supérieure soit sensiblement coplanaire avec la surface supérieure du substrat massif périphérique ; former dans et sur le substrat, en dehors de la verticale de la tranchée remplie par le matériau, au moins une partie des autres éléments ; creuser des cheminées de façon à découvrir partiellement la surface supérieure du matériau ; provoquer l'élimination du matériau, d'où il résulte la formation, dans le substrat massif, d'une cavité ; et refermer les cheminées en déposant un matériau isolant de façon à maintenir intacte la cavité.
Selon un mode de réalisation de la présente invention, le matériau est un polymère de la famille des polycaprolactones ou de la famille des polyimides.
Selon un mode de réalisation de la présente invention, l'au moins une ligne conductrice est formée à l'étape c) simulanément à des interconnexions métalliques de certains des autres dispositifs.
La présente invention prévoit également une ligne destinée à recevoir un courant haute fréquence ou élevé, formée dans une même puce de circuit intégré que d'autres éléments, et formée dans au moins une couche conductrice, à la verticale d'une zone isolante formée à l'intérieur d'un substrat massif et d'une permittivité électrique inférieure à toute autre zone isolante également formée à l'intérieur dudit substrat.
Selon un mode de réalisation de la présente invention, la zone isolante à la verticale de laquelle la ligne est formée comporte des vides.
Selon un mode de réalisation de la présente invention, la zone isolante à la verticale de laquelle est formée la ligne est une cavité.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers
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faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A à 1C illustrent, en vue en coupe partielle et schématique, un procédé de formation classique d'une ligne haute fréquence ; les figures 2A à 2E illustrent, en vue en coupe schématique et partielle, un mode de formation d'une zone d'isolation inductive et capacitive selon la présente invention appliquée à la réalisation d'une inductance haute fréquence ; la figure 3 illustre, en vue en coupe partielle et schématique, un autre mode de réalisation de l'invention ; et les figures 4A à 4D illustrent, en vue en coupe partielle et schématique, un autre mode de formation d'une zone isolante selon la présente invention.
Par souci de simplification, les mêmes éléments ont été désignés aux différentes figures par les mêmes références. En outre, comme cela est habituel dans le domaine des circuits intégrés, les figures ne sont pas tracées à l'échelle.
La présente invention propose de réaliser une zone isolante dans le substrat semiconducteur massif dans et sur lequel seront réalisés divers éléments tels que des composants actifs et/ou passifs ainsi que des lignes de connexion de ceux-ci. Des lignes conductrices dédiées à recevoir des courants haute fréquence et/ou élevés sont réalisées à la verticale de cette zone isolante, dans une couche conductrice, comme cela sera détaillé ci-après. Par souci de clarté et à titre d'exemple nonlimitatif, on décrira la présente invention appliquée à la formation d'une seule ligne conductrice haute fréquence constituant une inductance.
Comme l'illustre la figure 2A, la formation d'une inductance (ligne) selon l'invention commence par le creusement dans un substrat massif semiconducteur 20, par exemple en silicium, de tranchées parallèles 21 aussi rapprochées que possible. Les parties ou"piliers"22 du substrat 20 laissés en place entre
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deux tranchées 21 ont une section aussi petite que possible.
Leurs dimensions maximales seront définies ci-après.
Selon un mode de réalisation, à ce stade du procédé de fabrication, le substrat massif 20 est vierge de tout autre élément. Notamment, la définition de zones actives séparées par des zones d'isolement de champ n'a pas encore été réalisée.
Comme l'illustre la figure 2B, après enlèvement d'un masque de définition des tranchées 21, on procède à une gravure anisotrope du silicium du substrat 20 qui grave également la périphérie de la région où ont été formées les tranchées 21. Les piliers 22 séparant deux tranchées 21 s'abaissent d'une hauteur h par rapport à la surface supérieure du substrat périphérique 20.
Les tranchées 21 sont également approfondies de la hauteur h.
Au moins après cette étape de retrait, voire même avant, les tranchées 21 présentent de préférence une profondeur supérieure à celle qu'aurait une tranchée destinée à la formation d'une zone d'isolement de champ délimitant une zone active.
Ensuite, comme l'illustre la figure 2C, on procède à un recuit propre à oxyder complètement les piliers 22. Lors de ce recuit, les fonds des tranchées et les parties 23 du substrat 20 périphériques aux tranchées sont également oxydés.
Les dimensions des piliers 22 formés lors de l'étape décrite en relation avec la figure 2A, ainsi que les conditions d'oxydation sont optimisées les unes en fonction des autres afin de permettre une oxydation complète des piliers 22 en un temps relativement court.
Aux étapes suivantes, illustrées en figure 2D, les tranchées 21, ainsi que la partie supérieure vide en retrait h par rapport à la surface supérieure du substrat massif 20 périphérique, sont refermées à l'aide d'un matériau isolant 24. Plus particulièrement, le dépôt du matériau 24 est un dépôt spécifique propre à laisser dans les tranchées 21, c'est-à-dire entre deux piliers 22 précédemment oxydés, un intervalle d'air 25 ("air gap"). On a ainsi formé dans le substrat 20 une zone isolante épaisse 26 qui se distingue d'une zone d'isolement de champ
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classique au moins en ce qu'elle présente une permittivité électrique plus basse, c'est-à-dire une caractéristique d'isolement du substrat sous-jacent plus élevée. Cette permittivité réduite est liée soit à la formation des intervalles d'air 25. Cette réduction peut également être liée a une profondeur accrue par rapport à une zone d'isolement de champ classique. Une autre différence entre une zone 26 selon l'invention et une zone d'isolement de champ réside dans leur objet. Une zone d'isolement de champ est destinée à assurer une isolation horizontale, de très petite dimension, entre les composants actifs formés à la surface d'un substrat. Par contre, la zone isolante 26 est destinée, comme cela ressortira mieux de la description suivante, à assurer une isolation verticale dans l'épaisseur du substrat sur une surface donnée, correspondant aux dimensions d'une ligne.
Le procédé se poursuit alors par des étapes usuelles.
Par exemple, on définit, par des régions isolantes (zones d'isolement de champ), dans le substrat 20, des zones actives dans lesquelles sont formés divers composants actifs et/ou passifs.
Ensuite, comme l'illustre la figure 2E, le procédé de réalisation du circuit intégré se poursuit par la formation audessus du substrat 20 de plusieurs couches conductrices. On veille à ne former aucun élément, c'est-à-dire ni composant, ni ligne d'interconnexion (routage), à la verticale de la zone 26.
On forme ainsi diverses couches désignées globalement en figure 2E par la référence 27. Enfin, on arrive à une certaine couche Mn-1 dans laquelle sont réalisées des interconnexions (lignes ou vias) métalliques 28 séparées par des portions iso-
lantes 29. La partie de la couche Mn-1 à la verticale de la zone 26 est constituée seulement par une portion isolante.
lantes 29. La partie de la couche Mn-1 à la verticale de la zone 26 est constituée seulement par une portion isolante.
Selon un mode de réalisation, la couche suivante, Mn, comporte des interconnexions 31 et des spires 32 de l'inductance L à l'intérieur d'un isolant 30. Ces interconnexions 31 et spires 32 sont formées simultanément en un même matériau conducteur peu résistif, de préférence métallique, par exemple du cuivre. Les interconnexions 31 correspondent à des interconnexions qui
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auraient normalement été formées dans la dernière couche de métallisation d'un circuit intégré donné.
Selon une variante non représentée, la couche suivante Mn est dédiée à la formation des seules spires 32 en un matériau conducteur peu résistif, de préférence métallique, par exemple du cuivre.
A titre d'exemple non limitatif, le substrat 20 est en silicium monocristallin. Les tranchées 21 présentent une profondeur comprise entre 1 et 50 yam, par exemple de 10 gm. Les piliers 22 ont une largeur comprise entre 0,1 et 1 gm, par exemple de 0, 2 gem. Le retrait h est compris entre 0,3 et 1 izm, par exemple de 0,5 jim. Le recuit d'oxydation est effectué à une température
relativement élevée, de l'ordre de 1000OC, pendant un temps relativement long de 10 à 30 mn.
relativement élevée, de l'ordre de 1000OC, pendant un temps relativement long de 10 à 30 mn.
La figure 3 illustre le résultat d'un autre mode de réalisation d'une zone isolante selon l'invention. Ce mode de réalisation diffère de celui décrit précédemment en relation avec la figure 2 essentiellement en ce que des piliers de silicium 22 séparant deux tranchées creusées dans un substrat massif 20 ne sont pas oxydés. Supprimer l'oxydation décrite précédemment (figure 2C) permet de former la zone isolante 26 à un stade quelconque du procédé de réalisation du circuit intégré global avant la formation de l'inductance L.
Par exemple, comme l'illustre la figure 3, on forme sur un substrat massif 20 diverses couches conductrices successives.
La référence 27 désigne un nombre quelconque de couches dans lesquelles sont réalisés divers éléments tels que des composants passifs et/ou actifs et des lignes d'interconnexion. Une telle couche Mn-3 comporte des portions métalliques 33 séparées par des portions isolantes 34. Une portion isolante 34 est prévue à la verticale de la zone de l'inductance L. Lors de la réalisation d'une couche Mn-2, l'ensemble des couches inférieures 27, Mn-3 ainsi que le substrat massif 20 sont ouverts selon un motif de tranchées tel que décrit précédemment en relation avec la figure 2A. Les tranchées, séparées dans le substrat 20 par des piliers
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de silicium 22, sont ensuite refermées par un matériau isolant 35, de préférence, de façon à maintenir des vides 36 dans les tranchées. On notera que les tranchées présentent dans le substrat massif 20 une profondeur supérieure à celle de tranchées destinées à la formation de zones d'isolement de champ délimitant des zones actives. On forme ainsi une zone isolante 37 dans le substrat massif 20. Ensuite, la partie supérieure plane du matériau 35 (couche Mn-2) est ouverte sélectivement, puis on dépose et on grave un matériau conducteur, de préférence métallique, par exemple du cuivre, de façon à former des portions conductrices 38 en dehors de la verticale de la zone 37. Le procédé se poursuit ensuite par la formation de diverses autres couches de métallisation. On a représenté en figure 3 une couche Mn-1 dans laquelle des portions isolantes 39 séparent des portions métalliques 40. On veille à ce que seulement une portion isolante 39 se trouve à la verticale de la zone isolante 37.
Enfin, dans la couche suivante Mn, on forme, dans une couche isolante 30, des spires 32 d'une inductance L, par exemple simultanément, comme cela a été décrit précédemment en relation avec la figure 2E, à des lignes d'interconnexion 31.
Bien entendu, ce mode de réalisation peut être modifié.
Ainsi, le nombre de couches formées sur le substrat massif 20 avant l'ouverture des tranchées peut être modifié de toute façon appropriée. Notamment, les tranchées peuvent être creusées directement dans le substrat massif 20, avant la formation de couches conductrices sur celui-ci. De même, la formation de la zone 37 peut être effectuée seulement immédiatement avant la formation de l'inductance L, depuis la couche Mn.
Les figures 4A à 4D illustrent, en vue en coupe partielle et schématique, un autre mode de réalisation de la présente invention.
Comme l'illustre la figure 4A, ce mode de réalisation commence en formant dans un substrat massif 20 une zone remplie d'un matériau 41. Par exemple, on creuse dans le substrat 20 une tranchée que l'on remplit du matériau 41 dont la nature sera
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précisée ci-après en relation avec la figure 4C. La surface supérieure du matériau 41 est coplanaire avec la surface supé- rieure du substrat massif périphérique 20.
A ce stade du procédé, le substrat 20 peut avoir déjà subi d'autres traitements. Par exemple, des zones actives peuvent avoir été définies par des zones d'isolement de champ et des régions des zones actives peuvent avoir été sélectivement dopées.
Aux étapes suivantes, illustrées en figure 4B, le procédé se poursuit par des étapes usuelles. Par exemple, on forme ou achève de former dans le substrat massif 20 des composants actifs et/ou passifs. Ensuite, on forme sur le substrat massif 20 diverses couches conductrices. A titre d'exemple nonlimitatif, on a représenté en figure 4B la formation de deux couches au-dessus du substrat 20. Une première couche, formée directement sur le substrat 20, comporte au moins une portion conductrice 42 formée dans une couche isolante 43. De même, la deuxième couche, formée au-dessus de la première, comporte au moins un élément conducteur 44 noyé dans un isolant 45.
Aux étapes suivantes, illustrées en figure 4C, on ouvre des cheminées 46 dans l'empilement des diverses couches formées sur le substrat massif 20 de façon à découvrir partiellement la surface supérieure du matériau 41. De telles cheminées 46 sont formées en pratique dans un empilement de matériaux isolants, de préférence le même matériau tel que l'oxyde de silicium (Si02)- En effet, de façon similaire à ce qui a été décrit précédemment en relation avec les figures 2 et 3, on veillera à ne former audessus du matériau 41 aucun élément. Une fois les cheminées 46 ouvertes, on procède à un traitement propre à éliminer seulement le matériau 41. On forme ainsi, dans le substrat 20, une cavité 47. Le matériau 41 est un isolant poreux ou un polymère choisi de façon à remplir les deux contraintes ci-après : être suffisamment résistant pour supporter les contraintes mécaniques imposées par l'empilement de niveaux formé au-dessus de lui ; et - pouvoir être facilement éliminé de façon sélective.
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Selon un mode de réalisation, le matériau 41 est un polymère qui est facilement éliminé par une solution de gravure présentant une grande sélectivité par rapport aux isolants 43,45 qu'elle doit traverser pour atteindre le matériau 41. Par exemple, le matériau 41 sera une résine photosensible, par exemple de la famille des polyhydroxystirènes, habituellement utilisée pour la réalisation de masques. Ce matériau présente l'avantage d'être déjà utilisé dans les procédés courants de formation de circuits intégrés, et d'être facilement éliminé par des solutions de gravure sélectives par rapport aux matériaux isolants couramment utilisés. De telles résines sont par exemple des résines JSR, des novolaques, des acrylates.
Selon un autre mode de réalisation, le matériau 41 sera un polymère qui s'évaporera à une température relativement peu élevée de l'ordre de quelques centaines de degrés Celsius, par exemple 300OC, c'est-à-dire suffisamment basse pour ne pas endommager les éléments (régions dopées dans le substrat, composants, lignes, vias...) formés dans d'autres parties du circuit intégré. De tels polymères seront, par exemple, choisis dans la famille des polycaprolactones ou des polyimides.
On veillera lors de la formation des cheminées 46 à en former autant que nécessaire pour évacuer le matériau 41 sans affecter la stabilité ultérieure du circuit.
Aux étapes suivantes, illustrées en figure 4D, on dépose une couche isolante 48 de façon que sa surface supérieure soit sensiblement plane. Le dépôt de la couche 48 est effectué de telle façon que la cavité 47 demeure. La couche 48 ferme l'ouverture supérieure des cheminées 46, de préférence sans les remplir.
Ensuite, le procédé se poursuit par des étapes similaires à celles décrites précédemment et non représentées en figure 4 de formation dans la couche isolante 48 de portions conductrices, de formation éventuelle de couches intermédiaires et de la couche supérieure dans laquelle sont formées les lignes conductrices destinées à recevoir des courants haute fréquence
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et/ou élevés et, éventuellement, simultanément les lignes d'interconnexion. Cette couche supérieure peut être la couche 48 elle-même.
Un avantage de ce mode de réalisation par rapport aux réalisations précédentes, est d'assurer une protection maximale entre la ligne et le substrat massif 20. En effet, l'absence de tout matériau dans la cavité 47 limite les risques de couplage parasite au maximum.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, à chaque fois qu'une ou plusieurs couches ont été représentées aux différentes figures, elles ne sont décrites qu'à titre d'exemples non-limitatifs. De très nombreuses ou aucune couches pourraient être formées. De plus, lorsqu'on a décrit dans les deux premiers modes de réalisation d'une zone isolante 26,37 dans un substrat massif 20, en relation avec les figures 2D ou 3, un dépôt d'une couche isolante 24,35 de façon à refermer les tranchées 21 en maintenant des vides 25,36 dans celles-ci, la couche isolante concernée 24,35 pourrait être déposée de façon à remplir complètement ces tranchées.
Dans la description précédente, on a indiqué que les diverses couches conductrices déposées au-dessus du substrat constitueraient des couches ou lignes d'interconnexion. Des portions de ces couches peuvent définir des plots. Une ligne d'interconnexion peut s'étendre sur plusieurs épaisseurs de couches conductrices. En outre, l'homme de l'art notera que la nature et/ou la disposition de ces couches conductrices pourra être utilisée pour constituer des composants élémentaires, généralement passifs (tels que condensateurs et résistances) et éventuellement actifs (tels que diodes). L'homme de l'art saura en outre adapter les constituants et dimensions des différents matériaux utilisés à une technologie donnée.
De plus, dans la description précédente, on a appliqué la présente invention à la formation d'une inductance. Toutefois, la présente invention s'applique à la formation de toute ligne
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conductrice parcourue par un courant haute fréquence et/ou élevé pour éviter des couplages inductifs et/ou capacitifs entre cette ligne conductrice et des niveaux conducteurs inférieurs. Par exemple, une telle zone peut être utilisée sous des lignes de propagation d'un signal de synchronisation ou d'horloge haute fréquence ou encore sous une capacité de type MIM.
De même, on a représenté et décrit à titre d'exemple non-limitatif la formation d'une inductance dans une seule couche conductrice (Mn). Toutefois, la ligne formée à la verticale d'une zone isolante selon l'invention peut s'étendre dans plus d'une couche.
Claims (10)
1. Procédé de formation d'au moins une ligne conductrice (L) destinée à recevoir des courants haute fréquence ou élevés, réalisée au-dessus d'une partie donnée d'un substrat massif (20) en dehors de laquelle sont formés d'autres éléments, caractérisé en ce qu'il comporte les étapes suivantes : a) creuser au moins une tranchée (21) dans le substrat massif ; b) former une zone isolante (26 ; 37 ; 47) dans la tranchée ; et c) former ladite ligne conductrice à la verticale de la zone isolante.
2. Procédé selon la revendication 1, caractérisé en ce que plusieurs tranchées (21) sont creusées dans le substrat massif (20) lors de l'étape a) ; l'étape b) consistant à déposer un matériau isolant (24 ; 35) dans lesdites tranchées.
3. Procédé selon la revendication 2 ou 3, caractérisé en ce que le dépôt du matériau isolant (24) est effectué de façon à refermer les tranchées (21) sans les remplir, en maintenant une bulle d'air (25 ; 36) dans chacune desdites tranchées.
4. Procédé selon la revendication 2, caractérisé en ce que l'étape de dépôt du matériau isolant (24) est précédée d'un recuit propre à provoquer l'oxydation complète de piliers (22) séparant deux tranchées (21).
5. Procédé selon la revendication 1, caractérisé en ce qu'il comprend les étapes suivantes : creuser une seule tranchée dans le substrat massif (20) ; déposer un matériau isolant (41) dans ladite tranchée, de façon que sa surface supérieure soit sensiblement coplanaire avec la surface supérieure du substrat massif périphérique ; former dans et sur le substrat, en dehors de la verticale de ladite tranchée remplie par ledit matériau, au moins une partie des autres éléments ;
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creuser des cheminées (46) de façon à découvrir partiellement la surface supérieure dudit matériau ; provoquer l'élimination du matériau, d'où il résulte la formation, dans le substrat massif, d'une cavité (47) ; et refermer les cheminées (46) en déposant un matériau isolant (48) de façon à maintenir intacte la cavité.
6. Procédé selon la revendication 5, caractérisé en ce que le matériau (41) est un polymère de la famille des polycaprolactones ou de la famille des polyimides.
7. Procédé selon l'une quelconque des revendications 1 à 6, caractérisé en ce que l'au moins une ligne conductrice (L) est formée à l'étape c) simultanément à des interconnexions métalliques (32) de certains des autres dispositifs.
8. Ligne (L) destinée à recevoir un courant haute fréquence ou élevé formée dans une même puce de circuit intégré que d'autres éléments, caractérisée en ce qu'elle est formée dans au moins une couche conductrice (Mn), à la verticale d'une zone isolante (26,37, 47) formée à l'intérieur d'un substrat massif (20) et d'une permittivité électrique inférieure à toute autre zone isolante également formée à l'intérieur dudit substrat.
9. Ligne (L) selon la revendication 7, caractérisée en ce que la zone isolante (26,37) à la verticale de laquelle elle est formée comporte des vides (25,36).
10. Ligne (L) selon la revendication 7, caractérisée en ce que la zone isolante (47) à la verticale de laquelle elle est formée est une cavité.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0104693A FR2823377B1 (fr) | 2001-04-06 | 2001-04-06 | Ligne conductrice haute frequence sur un circuit integre |
| US10/117,782 US6949444B2 (en) | 2001-04-06 | 2002-04-05 | High-frequency line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0104693A FR2823377B1 (fr) | 2001-04-06 | 2001-04-06 | Ligne conductrice haute frequence sur un circuit integre |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2823377A1 true FR2823377A1 (fr) | 2002-10-11 |
| FR2823377B1 FR2823377B1 (fr) | 2004-07-16 |
Family
ID=8862026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0104693A Expired - Lifetime FR2823377B1 (fr) | 2001-04-06 | 2001-04-06 | Ligne conductrice haute frequence sur un circuit integre |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6949444B2 (fr) |
| FR (1) | FR2823377B1 (fr) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10143936A1 (de) * | 2001-09-07 | 2003-01-09 | Infineon Technologies Ag | Verfahren zur Bildung eines SOI-Substrats, vertikaler Transistor und Speicherzelle mit vertikalem Transistor |
| US7985977B2 (en) * | 2007-12-11 | 2011-07-26 | Hvvi Semiconductors, Inc. | Sacrificial pillar dielectric platform |
| US7811896B2 (en) * | 2007-12-11 | 2010-10-12 | Hvvi Semiconductors, Inc. | Semiconductor structure and method of manufacture |
| TWI664695B (zh) * | 2017-06-01 | 2019-07-01 | 世界先進積體電路股份有限公司 | 半導體裝置之隔離區塊的製造方法、半導體裝置及其製造方法 |
| US10115626B1 (en) | 2017-07-17 | 2018-10-30 | Vanguard International Semiconductor Corporation | Methods for forming isolation blocks of semiconductor devices, semiconductor devices and methods for manufacturing the same |
| US11081364B2 (en) * | 2019-02-06 | 2021-08-03 | Micron Technology, Inc. | Reduction of crystal growth resulting from annealing a conductive material |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677709A (ja) * | 1992-08-28 | 1994-03-18 | Nissan Motor Co Ltd | 半導体ミリ波装置 |
| JPH10321802A (ja) * | 1997-05-22 | 1998-12-04 | Toshiba Corp | インダクタ素子 |
| DE19847440A1 (de) * | 1997-12-22 | 1999-06-24 | Inst Halbleiterphysik Gmbh | Integrierte Schaltung mit verringerten parasitären kapazitiven Einflüssen und Verfahren zu ihrer Herstellung |
| WO2001004955A1 (fr) * | 1999-07-12 | 2001-01-18 | Robert Bruce Davies | Plate-forme monolithique a faible constante dielectrique pour composants passifs et procede |
| JP2001077315A (ja) * | 1999-06-30 | 2001-03-23 | Toshiba Corp | 集積回路装置及びその製造方法、並びに回路基板及びその製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4888300A (en) * | 1985-11-07 | 1989-12-19 | Fairchild Camera And Instrument Corporation | Submerged wall isolation of silicon islands |
| JPS63122261A (ja) * | 1986-11-12 | 1988-05-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5648340A (en) * | 1991-10-31 | 1997-07-15 | Barnea; Eytan R. | Gestational agents for controlling cell proliferation |
| US5098856A (en) * | 1991-06-18 | 1992-03-24 | International Business Machines Corporation | Air-filled isolation trench with chemically vapor deposited silicon dioxide cap |
| US5204280A (en) * | 1992-04-09 | 1993-04-20 | International Business Machines Corporation | Process for fabricating multiple pillars inside a dram trench for increased capacitor surface |
| US5516720A (en) * | 1994-02-14 | 1996-05-14 | United Microelectronics Corporation | Stress relaxation in dielectric before metallization |
| US5466630A (en) * | 1994-03-21 | 1995-11-14 | United Microelectronics Corp. | Silicon-on-insulator technique with buried gap |
| US5595926A (en) * | 1994-06-29 | 1997-01-21 | Industrial Technology Research Institute | Method for fabricating a DRAM trench capacitor with recessed pillar |
| TW363278B (en) * | 1998-01-16 | 1999-07-01 | Winbond Electronics Corp | Preparation method for semiconductor to increase the inductive resonance frequency and Q value |
| JP3214441B2 (ja) * | 1998-04-10 | 2001-10-02 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6071805A (en) * | 1999-01-25 | 2000-06-06 | Chartered Semiconductor Manufacturing, Ltd. | Air gap formation for high speed IC processing |
| KR100369324B1 (ko) * | 1999-12-02 | 2003-01-24 | 한국전자통신연구원 | 평면형 마이크로 공동구조 제조 방법 |
| US6406975B1 (en) * | 2000-11-27 | 2002-06-18 | Chartered Semiconductor Manufacturing Inc. | Method for fabricating an air gap shallow trench isolation (STI) structure |
| US6498069B1 (en) * | 2001-10-17 | 2002-12-24 | Semiconductor Components Industries Llc | Semiconductor device and method of integrating trench structures |
-
2001
- 2001-04-06 FR FR0104693A patent/FR2823377B1/fr not_active Expired - Lifetime
-
2002
- 2002-04-05 US US10/117,782 patent/US6949444B2/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677709A (ja) * | 1992-08-28 | 1994-03-18 | Nissan Motor Co Ltd | 半導体ミリ波装置 |
| JPH10321802A (ja) * | 1997-05-22 | 1998-12-04 | Toshiba Corp | インダクタ素子 |
| DE19847440A1 (de) * | 1997-12-22 | 1999-06-24 | Inst Halbleiterphysik Gmbh | Integrierte Schaltung mit verringerten parasitären kapazitiven Einflüssen und Verfahren zu ihrer Herstellung |
| JP2001077315A (ja) * | 1999-06-30 | 2001-03-23 | Toshiba Corp | 集積回路装置及びその製造方法、並びに回路基板及びその製造方法 |
| WO2001004955A1 (fr) * | 1999-07-12 | 2001-01-18 | Robert Bruce Davies | Plate-forme monolithique a faible constante dielectrique pour composants passifs et procede |
Non-Patent Citations (3)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 018, no. 326 (E - 1565) 21 June 1994 (1994-06-21) * |
| PATENT ABSTRACTS OF JAPAN vol. 1999, no. 03 31 March 1999 (1999-03-31) * |
| PATENT ABSTRACTS OF JAPAN vol. 2000, no. 20 10 July 2001 (2001-07-10) * |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2823377B1 (fr) | 2004-07-16 |
| US6949444B2 (en) | 2005-09-27 |
| US20020164867A1 (en) | 2002-11-07 |
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