FR2978296A1 - Puce electronique comportant des piliers de connexion, et procede de fabrication - Google Patents

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Abstract

Puce électronique comportant un substrat semi-conducteur (1), recouvert d'une couche isolante (4) comportant des niveaux métalliques d'interconnexions (3), et des piliers d'interconnexion (10) connectés auxdits niveaux métalliques d'interconnexion (3), lesdits piliers (110) formant des régions proéminentes (111) par rapport à la face supérieure de ladite couche isolante (4), et aptes à réaliser un contact électrique, dans lequel lesdits piliers (110) présentent une portion encastrée (115) dans un logement formé dans l'épaisseur d'au moins ladite couche isolante (4).

Description

-1- PUCE ELECTRONIOUE COMPORTANT DES PILIERS DE CONNEXION, ET PROCEDE DE FABRICATION
Domaine technique L'invention se rattache au domaine de la microélectronique. Elle concerne plus précisément des agencements particuliers concernant les piliers d'interconnexion qui sont ménagés sur les faces des puces pour permettre leur connexion avec des puces adjacentes ou des boitiers de packaging.
Arrière plan de l'invention De façon générale, les composants électroniques peuvent comporter plusieurs circuits intégrés réalisés à l'intérieur de puces distinctes, qui sont associées à l'intérieur d'un même boîtier dit de « packaging ». Il est nécessaire de réaliser des connexions électriques entre les différentes pistes des puces qui ont besoin d'être connectées entre elles, ainsi qu'entre les puces et les différentes pistes électriques qui sortent du boîtier de packaging.
Une solution employée consiste à créer à l'intérieur de la couche le substrat de la puce, des vias d'interconnexions traversantes qui sont réalisées à base d'un 20 matériau conducteur, tel que du cuivre ou analogue.
D'un côté, ces vias sont connectées aux pistes des zones fonctionnelles internes du circuit intégré. A leur autre extrémité, ces vias débouchent sur une des faces de la puce. Ces vias peuvent être présents sur la face supérieure de la puce, 25 ou face « avant », c'est-à-dire du côté où le substrat comporte les zones actives dans lesquelles sont implantés les transistors ou analogues. Il est cependant fréquent que ces vias débouchent sur la face opposée, ou face « arrière » de la puce.
30 Il est également possible de réaliser des zones de connexion du côté de la face avant de la puce, en réalisant des zones de connexion reliées à un des niveaux 2978296 -2- de métallisation, généralement le niveau de métallisation supérieur, réalisés dans la couche isolante (ou couche de « back-end ») qui recouvre le substrat.
Des zones proéminentes sont créées sur l'une et/ou l'autre des faces de la 5 puce. Elles sont agencées pour d'une part, être connectées aux vias d'interconnexion ou au niveau de métallisation, et d'autre part, pour pouvoir être soudées aux puces adjacentes ou au boîtier de packaging.
Un mode de réalisation connu consiste à utiliser en tant que zones 10 proéminentes des boules ou sphères métalliques, généralement dénommées « bumps » qui sont déposées sur les faces avant et/ou arrière de la puce, au niveau des zones pertinentes, qui viendront au contact des connexions de la puce adjacente.
15 La technique des « bumps » a été progressivement supplantée par une technique dite de « piliers » de connexion, pour augmenter la densité de points de connexion. En effet, les « bumps » présentent une géométrie sphérique de sorte que leur encombrement, rapporté à la surface de contact effective par lequel transite le courant, n'est pas optimal.
A l'inverse, les piliers d'interconnexion possèdent une géométrie cylindrique, de sorte qu'il est possible d'en implanter un nombre plus important par unité de surface.
Ces piliers d'interconnexion sont généralement réalisés à partir de cuivre. Ils sont réalisés par des dépôts électrolytiques à partir de couches amorces déposées dans des zones appropriées de la face de la puce en question.
Exposé de l'invention Or, la Demanderesse a constaté que certaines opérations, dans le cadre de la fabrication de la puce ou de l'association de différentes puces entre elles, peuvent présenter des risques d'endommagement des piliers d'interconnexion. 2978296 -3- En effet, à certains stades de la fabrication de la puce, il est nécessaire d'opérer sur la face arrière de la puce. Pour accéder à cette face arrière, la puce doit être manipulée en étant associée par sa face avant à un organe de support 5 mécanique, de dimensions largement supérieures à celles de la puce. Pour ce faire, la face avant de la puce est solidarisée à un organe de support, également appelé « poignée », par l'intermédiaire d'un matériau adhésif.
Après réalisation des opérations sur la face arrière, il est nécessaire de 10 désolidariser la puce de l'organe de support.
Cette désolidarisation se fait par un chauffage de l'adhésif et l'application d'un effort transversal, qui provoque le cisaillement de la couche d'adhésif et le décollement de la puce par rapport à l'origine de support. Dans le cas où la face 15 avant comporte des piliers d'interconnexion, la Demanderesse a constaté que l'effort transversal appliqué par cet organe en contact avec la face avant peut provoquer l'arrachement des piliers d'interconnexion, ou des délaminations dans l'empilement les couches métalliques d'interconnexion de la puce, pouvant causer une défaillance de cette dernière. 20 Par ailleurs, dans le cas où la puce est reportée par sa face avant dans un boitier de packaging (de type BGA pour « Bali Grid Array »), ou directement sur une carte électronique, la Demanderesse a constaté que la différence de coefficient d'expansion thermique entre le silicium de la puce et les matériaux qui composent 25 le boitier ou la carte, peuvent solliciter les piliers d'interconnexion, avec les mêmes risques qu'évoqués ci-dessus.
Pour amoindrir voire annuler ces risques, la Demanderesse a imaginé une nouvelle disposition concernant la mise en place des piliers d'interconnexion. Ainsi, selon un mode de réalisation, il est prévu une puce électronique comportant un substrat semi-conducteur, recouvert d'une couche isolante 30 2978296 -4- comportant des niveaux métalliques d'interconnexions, et des piliers d'interconnexion connectés auxdits niveaux métalliques d'interconnexion, lesdits piliers formant des régions proéminentes par rapport à la face supérieure de ladite couche isolante, et aptes à réaliser un contact électrique, dans laquelle lesdits 5 piliers présentent une portion encastrée dans un logement formé dans l'épaisseur d'au moins ladite couche isolante.
Selon différentes variantes de réalisation, le logement peut être formé dans une fraction de l'épaisseur de ladite couche isolante, ou traverser ladite couche 10 isolante et une partie de l'épaisseur du substrat.
En pratique, la couche isolante peut comporter une couche métallique traversée par ledit logement.
15 Selon divers modes de réalisation, la section de la fraction encastrée du pilier d'interconnexion peut être inférieure ou identique à la section de la partie proéminente dudit pilier.
Selon certains modes de réalisation, le logement peut présenter une couche 20 isolante interposée entre d'une part, le matériau du pilier et d'autre part, la couche isolante et le substrat.
Par ailleurs, le pilier peut présenter un épaulement venant au contact de ladite couche métallique. En pratique, la profondeur du logement peut être comprise entre environ 20 et 50% de la hauteur de la partie proéminente du pilier. Complémentairement il est prévu un procédé de fabrication d'une puce 30 électronique comportant un substrat semi-conducteur, recouvert d'une couche isolante comportant des niveaux métalliques d'interconnexions, dans lequel on réalise au moins un logement dans l'épaisseur d'au moins ladite couche isolante, la 25
-5- réalisation dudit logement rendant apparente une fraction desdits niveaux métalliques d'interconnexion, et dans lequel on forme à l'intérieur de chaque logement un pilier d'interconnexion, ledit pilier venant au contact de ladite fraction desdits niveaux métalliques d'interconnexion, ledit pilier formant une région proéminentes par rapport à la face supérieure de ladite couche isolante.
Selon diverses variantes, on réalise le logement en traversant l'intégralité de l'épaisseur ladite couche isolante, ou encore une fraction seulement de l'épaisseur ladite couche isolante. Dans certains cas, il est avantageux de déposer une couche de matériau isolant dans ledit logement avant la réalisation du pilier d'interconnexion.
Description sommaire des figures 15 Certaines caractéristiques de l'invention, ainsi que les avantages qui en découlent, ressortiront bien de la description des modes de réalisation qui suit, à l'appui des figures annexées données à titre d'exemple non limitatif, et dans lesquelles : La figure 1 est une vue en coupe partielle d'une puce incluant un pilier 20 d'interconnexion selon un premier mode de réalisation. Les figures 2 à 13 sont des vues en coupe analogue à la figure 1 illustrant les différentes étapes permettant de réaliser le pilier de connexion illustré à la figure 1. Les figures 14 sont une vue en coupe partielle d'une puce incluant un pilier d'interconnexion selon un second mode de réalisation. 25 Les figures 15 à 19 sont des vues en coupe analogue à la figure 14 illustrant les différentes étapes permettant de réaliser le pilier de connexion illustré à la figure 14.
Description détaillée 30 Lors de la fabrication d'une puce électronique, on procède généralement à la réalisation d'une zone fonctionnelle 2 sur une des faces d'une plaquette semi-conducteur, également appelée « wafer ». Cette zone fonctionnelle inclut des 2978296 -6- différents transistors ou analogue nécessaires pour la réalisation des fonctions dédiées à la puce. Cette zone fonctionnelle 2, réalisée dans la couche de substrat semi-conducteur 1 est connectée à différents niveaux métalliques d'interconnexion 3 réalisés à l'intérieur d'une couche isolante, typiquement à base 5 d'oxyde ou analogue, et également appelée couche de « back-end ».
La zone fonctionnelle 2 a été représentée de façon simplifiée dans la mesure où elle n'est pas indispensable pour comprendre l'invention.
10 Les différents niveaux métalliques d'interconnexion 3 permettent de réaliser la connexion entre la zone fonctionnelle 2 et la face supérieure de la couche de back-end 4. Dans sa partie la plus supérieure, la couche de back-end 4 porte des zones métallisées 5, typiquement à base de cuivre, d'aluminium ou analogue sur laquelle sont réalisées les zones de connexion avec les éléments adjacents, qui peuvent être d'autres puces ou le boitier de packaging par exemple.
Classiquement, la face supérieure de la couche de back-end 4 est recouverte d'une couche de passivation 7 qui peut être de nature variée, et par exemple formée d'une couche de nitrure de silicium déposée sur une couche d'oxyde elle- même dopée, par exemple au phosphore.
Dans la forme illustrée à la figure 1, la puce comporte un pilier d'interconnexion 10, qui possède une portion 11 apparente au-dessus de la couche de passivation 7. Cette portion apparente est surmontée d'un dôme 12 destinée à faciliter la soudure avec les éléments adjacents, et typiquement à base d'un alliage d'étain argent.
Les piliers d'interconnexion 10 comportent une fraction 15 qui est encastrée à l'intérieur de la puce et qui traverse la couche de back-end 4 et une partie de la 30 couche de substrat 1. 2978296 -7- On note que la largeur de la portion encastrée 15 montrée en coupe est inférieure à la largeur de la portion apparente 11 du pilier. Cette différence de largeur définit un épaulement 16 par lequel le pilier repose sur la couche métallique 5 établissement ainsi le contact électrique entre le pilier 10 et les 5 niveaux d'interconnexion 3.
En pratique, la profondeur d'ancrage du pilier 10 c'est-à-dire la hauteur de la portion encastrée 15, est comprise entre environ 20 et 50 % de la hauteur de la portion apparente 11, c'est-à-dire celle située au-dessus de la couche de 10 passivation 7.
Cet ancrage profond peut-être privilégié pour les piliers d'interconnexion de dimensions importantes, c'est-à-dire typiquement les piliers présentant un diamètre supérieur à 25 micromètres, et présentant une hauteur supérieure à 30 micromètres. Un tel pilier d'interconnexion peut être réalisé selon un procédé illustré aux figures 2 à 13.
Ainsi, à un certain stade de la fabrication de la puce, et comme illustré à la 20 figure 2, la couche de passivation 7 est gravée à l'aplomb de la couche de métallisation 5 afin de définir une ouverture 18 rendant apparente une fraction de la couche de métallisation 5.
Dans une deuxième étape illustrée à la figure 3, on procède au dépôt d'un 25 masque de photolithogravure 19, qui est ensuite éliminé dans une zone 20 située à l'aplomb de l'ouverture 18, laissant apparente les couches de métallisation 5. On notera que l'ouverture 20 présente des dimensions inférieures à l'ouverture 18, de manière à ce qu'une partie du masque de résine recouvre la fraction périphérique 21 de l'ouverture 18, pour former la future zone de contact électrique avec le pilier, et correspondant à l'épaulement 16 illustré à la figure 1. 15 2978296 -8- Dans une étape ultérieure illustrée à la figure 4, on procède à différentes étapes de gravure permettant d'éliminer les couches accessibles par l'ouverture 20. Une première gravure permet ainsi d'éliminer la couche de métallisation 5. Une seconde gravure permet d'éliminer la couche d'oxyde de silicium formant la 5 couche de back-end. Une troisième étape permet ensuite de graver une fraction de l'épaisseur de la couche de substrat 1 pour former ainsi le puits 22 qui formera le logement de la partie encastré du pilier 10. La couche de résine 19 est ensuite éliminée.
10 Dans une étape ultérieure illustrée à la figure 5, l'ensemble reçoit le dépôt d'une couche isolante, typiquement à base d'oxyde de silicium, qui peut avantageusement être déposée par une technique de SACVD (pour Sub Atmospheric Chemical Vapour Deposition).
15 On notera que ce dépôt s'effectue de manière conforme, c'est-à-dire qu'il tapisse les flancs du puis 22, permettant ainsi de générer une isolation entre d'une part, les matériaux qui seront ensuite déposés à l'intérieur du puits, et d'autre part, le reste du composant et en particulier la couche de substrat 1.
20 Dans une étape ultérieure illustrée à la figure 6, on procède au dépôt d'un masque de résine 30 qui obture partiellement le puits 22. Cette couche de résine 30 est ensuite éliminée pour être conservée seulement dans la fraction 31 qui se trouve à l'aplomb du puits 22. Cette fraction de résine 31 permet de protéger les flancs du puits 22, et en particulier la couche d'oxyde 23. Dans une étape ultérieure illustrée 25 à la figure 8, la couche d'oxyde qui avait été déposée pleine plaque est ensuite éliminée dans les portions apparentes. Selon le type de l'oxyde utilisé, la gravure peut être réalisée par voie sèche ou humide. Elle demeure comme déjà évoqué à l'intérieur du puits 22.
30 Dans une étape ultérieure illustrée à la figure 9, la couche de résine 31 est ensuite éliminée pour laisser apparent l'ensemble du puits 22 dans lequel sera déposé ultérieurement la partie encastrée du pilier. 2978296 -9- Dans une étape ultérieure illustrée à la figure 10, on procède au dépôt pleine plaque tout d'abord d'une couche de barrière à la diffusion du cuivre 33, qui peut typiquement être à base de tantale et/ou de nitrure de tantale, voire de nitrure de 5 titane.
Cette couche est déposée par un procédé de dépôt physique en phase vapeur (ou PVD), pour une épaisseur de l'ordre de centaines de nanomètres. Par la suite, on procède au dépôt d'une couche amorce de cuivre 34, également par un procédé 10 de PVD.
On notera que du fait du retrait de l'isolant 23 sur les zone d'épaulement 21, comme précédemment illustré par la figure 8, les couches conductrices 33 et 34 sont électriquement reliées à la couche de métallisation 5. 15 Par la suite et comme illustré à la figure 11, on procède au dépôt d'un masque 36 de résine photosensible qui est ensuite ouvert au niveau du puits 22 pour former l'ouverture 37. On notera que cette ouverture 37 rend apparentes les portions 21 de la couche de métallisation 5 recouvertes par les couches conductrices 33 et 34 , 20 permettant ainsi de réaliser la connexion électrique entre le pilier et le niveau de métallisation 5, étant entendu que les flancs verticaux du puits 22 sont recouverts d'une couche d'oxyde 23 qui recouvre partiellement les flancs latéraux de l'ouverture réalisée dans la couche de métallisation 5.
25 Par la suite, et comme illustrée à la figure 12, on procède au dépôt de cuivre par voie électrolytique, par prise de contact électrique en bord de plaque, au niveau de la couche amorce 34.
Le dépôt de cuivre 40 est interrompu lorsque la hauteur souhaitée du pilier est 30 atteinte. Le dépôt de cuivre se poursuit par le dépôt d'un matériau conducteur, à bas point de fusion, et typiquement en alliage à base d'étain/argent. Puis, comme 2978296 -10- illustrée à la figure 13, le masque de résine 36 est éliminé pour rendre apparent la partie visible 11 du pilier et le dépôt 40 d'étain/argent.
La couche amorce 34 et la couche barrière à la diffusion du cuivre 33 sont 5 ensuite éliminées pour rendre apparente la couche de passivation initiale 7.
Une étape de recuit ultérieure permet de donner au dépôt d'étain/argent 40 une forme de dôme tel qu'illustrée à la figure 1.
10 Selon un autre mode de réalisation illustré à la figure 14, le pilier de cuivre 110 présente une portion enfouie 115 qui présente une section analogue à la section de la portion apparente 111. Cette portion encastrée 115 pénètre à l'intérieur de la couche d'oxyde de back-end 4, sans venir au contact de la couche de substrat 1. 15 De ce fait, la couche de back-end 4 étant par nature isolante, il n'est pas nécessaire de procéder, comme pour le premier mode de réalisation, au dépôt d'une couche d'isolation à l'intérieur du logement accueillant le pilier. Ceci a pour avantage de simplifier le procédé de fabrication, dans le cas où l'ancrage 20 mécanique n'a pas besoin d'être extrêmement résistant.
Un procédé de fabrication pour obtenir la structure de la figure 14 inclut, comme illustré à la figure 15 une première étape analogue à celle illustrée à la figure 2, qui consiste à graver la couche de passivation de manière à laisser 25 apparente une portion 118 de la couche de métallisation 5.
Dans une seconde étape illustrée à la figure 16, on procède à la gravure de la portion apparente 118 de la couche de métallisation 5, puis à la gravure de la couche de back-end 4, située en dessous de manière à définir le puits 122. On 30 notera que ce puits 122 présente une largeur sensiblement identique à celle de l'ouverture 18 formée sur la couche de passivation et ne pénètre pas dans le substrat 1. 2978296 -11- Dans une étape ultérieure on procède au dépôt par PVD par exemple, d'une couche barrière à la diffusion du cuivre, puis au dépôt d'une couche amorce de cuivre, réalisées sur l'intégralité de la surface du wafer. Dans une étape ultérieure illustrée à la figure 17, on procède au dépôt d'un masque de résine 136 à l'intérieur duquel est réalisé un évidement 137 à l'aplomb du puits 122.
10 Puis dans une étape ultérieure, on procède à un dépôt électrolytique pour former le pilier de cuivre 110, et pour dépôt ultérieur de matériaux de type étain/argent permettant la soudure du pilier avec d'autres composants ou le boitier de packaging.
15 Puis dans une étape illustrée à la figure 19, on élimine le masque de résine 136 ainsi que les couches amorce 134 et la couche barrière à la diffusion 133 pour libérer le pilier 110.
Une étape ultérieure de recuit permet de donner au dépôt d'argent/étain la 20 forme de dôme, tel qu'illustré à la figure 14.
Il ressort de ce qui précède que les modes de réalisation décrit permettent d'assurer un ancrage des piliers d'interconnexion qui diminuent très fortement les risques d'arrachement sous efforts transversaux et les risques de délamination au 25 sein des couches d'interconnexion métalliques. Selon le niveau de contrainte estimé, il est ainsi possible de réaliser un ancrage particulièrement profond, jusqu'à l'intérieur de la couche de substrat semi-conducteur. Lorsque le niveau de contraintes à supporter est moindre, on pourra se contenter d'un ancrage uniquement dans la couche de back-end, pour profiter d'un procédé simplifié de 30 formation des piliers. 5

Claims (1)

  1. REVENDICATIONS1/ Puce électronique comportant un substrat semi-conducteur (1), recouvert d'une couche isolante (4) comportant des niveaux métalliques d'interconnexions (3), et des piliers d'interconnexion (10) connectés auxdits niveaux métalliques d'interconnexion (3), lesdits piliers (110) formant des régions proéminentes (111) par rapport à la face supérieure de ladite couche isolante (4), et aptes à réaliser un contact électrique, dans laquelle lesdits piliers (110) présentent une portion encastrée (115) dans un logement formé dans l'épaisseur d'au moins ladite couche isolante (4). 2/ Puce électronique selon la revendication 1 dans laquelle le logement est formé dans une fraction de l'épaisseur de ladite couche isolante (4). 3/ Puce électronique selon la revendication 1 dans laquelle le logement traverse ladite couche isolante (4) et une partie de l'épaisseur du substrat (1). 4/ Puce électronique selon l'une des revendications précédentes dans laquelle la 20 couche isolante comporte une couche métallique (5) traversée par ledit logement. 5/ Puce électronique selon la revendication 3 dans laquelle la section de la fraction encastrée (15) du pilier d'interconnexion est inférieure à la section de la partie proéminente (11) dudit pilier. 6/ Puce électronique selon la revendication 2 dans laquelle la section de la fraction encastrée (115) du pilier d'interconnexion (110) est identique à la section de la partie proéminente (111) dudit pilier. 30 7/ Puce électronique selon la revendication 3 dans laquelle le logement présente une couche isolante (23) interposée entre d'une part, le matériau du pilier (10) et d'autre part, la couche isolante (4) et le substrat (1). 25 2978296 -13- 8/ Puce électronique selon les revendications 3 et 4 dans laquelle le pilier présente un épaulement (16) venant au contact de ladite couche métallique (5). 5 9/ Puce électronique selon la revendication 8, dans laquelle la profondeur du logement est comprise entre 20 et50% de la hauteur de la partie proéminente (11, 111) du pilier. 10/ Procédé de fabrication d'une puce électronique comportant un substrat semi- 10 conducteur (1), recouvert d'une couche isolante (4) comportant des niveaux métalliques d'interconnexions (3), dans lequel on réalise au moins un logement dans l'épaisseur d'au moins ladite couche isolante (4), la réalisation dudit logement rendant apparente une fraction desdits niveaux métalliques d'interconnexion (3), et dans lequel on forme à l'intérieur de chaque logement un 15 pilier d'interconnexion (10,110), ledit pilier venant au contact de ladite fraction desdits niveaux métalliques d'interconnexion (3), ledit pilier (10,110) formant une région proéminentes (11,111) par rapport à la face supérieure de ladite couche isolante (4). 11/ Procédé selon la revendication 10, dans lequel on réalise le logement en traversant l'intégralité de l'épaisseur ladite couche isolante (4). 12/ Procédé selon la revendication 11, dans lequel on dépose une couche de matériau isolant dans ledit logement avant la réalisation du pilier d'interconnexion. 13/ Procédé selon la revendication 10, dans lequel on réalise le logement en traversant une fraction seulement de l'épaisseur ladite couche isolante (4).25
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