FR2973938A1 - Procédés de formation de structures semi-conductrices collées, et structures semi-conductrices formées par ces procédés - Google Patents

Procédés de formation de structures semi-conductrices collées, et structures semi-conductrices formées par ces procédés Download PDF

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Abstract

Des procédés de formation de structures semi-conductrices collées consistent à fournir une première structure semi-conductrice comprenant une structure de dispositif, coller une deuxième structure semi-conductrice à la première structure semi-conductrice au-dessous d'environ 400 °C, former une interconnexion traversante à travers la deuxième structure semi-conductrice et dans la première structure semi-conductrice, et coller une troisième structure semi-conductrice à la deuxième structure semi-conductrice d'un côté de celle-ci opposé à la première structure semi-conductrice. Dans des modes de réalisation supplémentaires, une première structure semi-conductrice est fournie. Des ions sont implantés dans une deuxième structure semi-conductrice. La deuxième structure semi-conductrice est collée à la première structure semi-conductrice. La deuxième structure semi-conductrice est fracturée le long d'un plan d'implantation d'ions, une interconnexion traversante est formée au moins partiellement à travers les première et deuxième structures semi-conductrices, et une troisième structure semi-conductrice est collée à la deuxième structure semi-conductrice d'un côté de celle-ci opposé à la première structure semi-conductrice . Des structures semi-conductrices collées sont formées en utilisant ces procédés.

Description

PROCEDES DE FORMATION DE STRUCTURES SEMI-CONDUCTRICES COLLEES, ET STRUCTURES SEMI-CONDUCTRICES FORMEES PAR CES PROCEDES Domaine technique [1] Des modes de réalisation de la présente invention concernent généralement des procédés de formation de structures semi-conductrices collées, et les structures semi-conductrices collées résultantes formées en utilisant ces procédés.
Contexte [2] L'intégration tridimensionnelle (3D) de deux structures semi-conductrices ou plus peut produire un certain nombre d'avantages pour les applications microélectroniques. Par exemple, l'intégration tridimensionnelle de composants microélectroniques peut résulter en une amélioration de la performance électrique et de la consommation d'énergie tout en réduisant l'aire de l'empreinte du dispositif. Voir, par exemple, P. Garrou, et d'autres « The Handbook of 3D Integration », Wiley-VCH (2008). [3] L'intégration tridimensionnelle de structures semi-conductrices peut s'effectuer en fixant une puce semi-conductrice à une ou plusieurs puces semi-conductrices supplémentaires (c'est-à-dire, puce à puce (D2D)), une puce semi-conductrice à une ou plusieurs tranches semi-conductrices (c'est-à-dire, puce à tranche (D2W)), ainsi qu'une tranche semi-conductrice à une ou plusieurs tranches semi-conductrices supplémentaires (c'est-à-dire, tranche à tranche (W2W)), ou une combinaison de celles-ci. [4] Souvent, les structures semi-conductrices individuelles (par exemple, les puces ou les tranches) peuvent être relativement minces et difficiles à manipuler avec un équipement pour traiter les structures semi-conductrices. Ainsi, des puces ou les tranches dites « de support » peuvent être attachées aux structures semi-conductrices réelles qui comprennent dans celles-ci les composants actifs et passifs de dispositifs à semi-conducteurs fonctionnels. Les puces ou les tranches de support ne comprennent généralement pas les composants actifs ou passifs d'un dispositif à semi-conducteurs à former. Ces puces et tranches de support sont appelées ici « substrats supports ». Les substrats supports augmentent l'épaisseur globale des structures semi- xr 2973938 2 conductrices et facilitent la manipulation des structures semi-conductrices (en fournissant un support structurel aux structures semi-conductrices relativement plus minces) par un équipement de traitement utilisé pour traiter les composants actifs et/ou passifs dans les structures semi-conductrices collées à ceux-ci qui 5 comprendront les composants actifs et passifs d'un dispositif à semi-conducteurs à fabriquer sur celles-ci. Ces structures semi-conductrices qui comprennent les composants actifs et/ou passifs d'un dispositif à semi-conducteurs à fabriquer sur celles-ci, ou qui comprendront finalement les composants actifs et/ou passifs d'un dispositif à semi-conducteurs à fabriquer sur celles-ci à la fin du procédé de 10 fabrication, sont appelées ici « substrats de dispositif ». [5] Les techniques de collage utilisées pour le collage d'une structure semi-conductrice à une autre structure semi-conductrice peuvent être classées de différentes manières, l'une selon qu'une couche de matériau intermédiaire est prévue entre les deux structures semi-conductrices pour les coller l'une à l'autre, 15 et la seconde selon que l'interface de collage permet aux électrons (c'est-à-dire, au courant électrique) de traverser l'interface. Les procédés dits « de collage direct » sont des procédés dans lesquels une liaison chimique directe solide-solide est établie entre deux structures semi-conductrices pour les coller l'une à l'autre sans utiliser un matériau de collage intermédiaire entre les deux structures 20 semi-conductrices pour les coller l'une à l'autre. Des procédés de collage direct métal-métal ont été développés pour coller un matériau métallique à la surface d'une première structure semi-conductrice à un matériau métallique à la surface d'une deuxième structure semi-conductrice. [6] Les procédés de collage direct métal-métal peuvent également être 25 classés par la plage de température dans laquelle chacun est effectué. Par exemple, certains procédés de collage direct métal-métal sont effectués à des températures relativement élevées, résultant en une fusion au moins partielle du matériau métallique au niveau de l'interface de collage. Ces procédés de collage direct peuvent être indésirables pour une utilisation dans le collage de structures 30 semi-conductrices traitées qui comprennent une ou plusieurs structures de dispositif, étant donné que les températures relativement élevées peuvent affecter de manière négative les structures de dispositif précédemment formées. [7] Les procédés de « collage par thermo-compression » sont des procédés de collage direct dans lesquels une pression est appliquée entre les 35 surfaces de collage à des températures élevées entre deux cents degrés Celsius (200 °C) et environ cinq cent degrés Celsius (500 °C), et souvent entre environ trois cent degrés Celsius (300 °C) et environ quatre cents degrés Celsius (400 °C). [8] Des procédés de collage direct supplémentaires ont été développés qui peuvent être effectués à des températures de deux cents degrés Celsius (200 °C) ou moins. Ces procédés de collage direct effectués à des températures de deux cents degrés Celsius (200 °C) ou moins sont appelés ici procédés de collage direct « à température ultra faible ». Les procédés de collage direct à température ultra faible peuvent être effectués en retirant soigneusement les impuretés superficielles et les composés superficiels (par exemple, des oxydes natifs), et en augmentant l'aire de contact étroit entre les deux surfaces à l'échelle atomique. L'aire de contact étroit entre les deux surfaces est généralement obtenue en polissant les surfaces de collage pour réduire la rugosité de surface jusqu'à des valeurs proches de l'échelle atomique, en appliquant une pression entre les surfaces de collage résultant en une déformation plastique, ou à la fois en polissant les surfaces de collage et en appliquant une pression pour atteindre cette déformation plastique. [9] Certains procédés de collage direct à température ultra faible peuvent être effectués sans l'application d'une pression entre les surfaces de collage au niveau de l'interface de collage, bien qu'une pression puisse être appliquée entre les surfaces de collage au niveau de l'interface de collage dans d'autres procédés de collage direct à température ultra faible afin d'obtenir une résistance de collage appropriée au niveau de l'interface de collage. Les procédés de collage direct à température ultra faible dans lesquels une pression est appliquée entre les surfaces de collage sont souvent appelés dans l'art procédés de « collage assisté de surfaces » ou « SAB ». Ainsi, telles qu'utilisées ici, les expressions « collage assisté de surfaces » et « SAB » désignent et comprennent n'importe quel procédé de collage direct dans lequel un premier matériau est directement collé à un deuxième matériau en mettant en butée le premier matériau contre le deuxième matériau et en appliquant une pression entre les surfaces de collage au niveau de l'interface de collage à une température de deux cents degrés Celsius (200 °C) ou moins. [10] Les substrats supports sont généralement attachés à des substrats de dispositif en utilisant un adhésif. Des procédés de collage similaires peuvent 35 également être utilisés pour fixer une structure semi-conductrice qui comprend les composants actifs et/ou passifs d'un ou de plusieurs dispositifs à semi-conducteurs dans celle-ci à une autre structure semi-conductrice qui comprend également les composants actifs et/ou passifs d'un ou de plusieurs dispositifs à semi-conducteurs dans celle-ci. [011] Les puces semi-conductrices peuvent comporter des connexions électriques qui ne correspondent pas aux connexions sur les autres structures semi-conductrices auxquelles elles doivent être connectées. Un dispositif d'interposition (c'est-à-dire, une structure supplémentaire) peut être placé entre deux structures semi-conductrices ou entre une puce semi-conductrice et un boîtier semi-conducteur pour réacheminer et aligner les connexions électriques appropriées. Le dispositif d'interposition peut comporter une ou plusieurs pistes conductrices et un ou plusieurs trous d'interconnexion utilisés pour établir un contact correct entre les structures semi-conductrices souhaitées.
Bref résumé [012] Des modes de réalisation de la présente invention peuvent fournir des procédés et des structures pour former des structures semi-conductrices et, plus particulièrement, des procédés et des structures pour former des structures semi-conductrices collées. Ce résumé est fourni pour introduire une sélection de concepts, sous une forme simplifiée, qui sont décrits davantage dans la description détaillée de modes de réalisation de l'invention. Ce résumé n'est pas destiné à identifier des caractéristiques principales ou des caractéristiques essentielles de l'objet revendiqué, et n'est pas destiné non plus à être utilisé pour limiter l'étendue de l'objet revendiqué. [013] Dans certains modes de réalisation, la présente invention comprend des procédés de formation de structures semi-conductrices collées. Selon ces procédés, une première structure est fournie qui comprend au moins une structure de dispositif. Une deuxième structure semi-conductrice est collée à la première structure semi-conductrice à une température ou des températures au- dessous d'environ 400 °C. Au moins une interconnexion traversante est formée à travers la deuxième structure semi-conductrice et dans la première structure semi-conductrice jusqu'à ladite au moins une structure de dispositif. La deuxième structure semi-conductrice est collée sur un côté de celle-ci opposé à la première structure semi-conductrice à une troisième structure semi-conductrice. M 2973938 5 [14] Dans des modes de réalisation supplémentaires de procédés de formation de structures semi-conductrices collées, une première structure semi-conductrice est fournie qui comprend au moins une structure de dispositif. Des ions sont implantés dans une deuxième structure semi-conductrice pour former 5 un plan d'implantation d'ions dans la deuxième structure semi-conductrice. La deuxième structure semi-conductrice est collée à la première structure semi-conductrice, et la deuxième structure semi-conductrice est fracturée le long du plan d'implantation d'ions. Une partie de la deuxième structure semi-conductrice reste collée à la première structure semi-conductrice. Au moins une 10 interconnexion traversante est formée à travers la partie de la deuxième structure semi-conductrice restant collée à la première structure semi-conductrice, dans la première structure semi-conductrice, et jusqu'à ladite au moins une structure de dispositif. La deuxième structure semi-conductrice est collée sur un côté de celle-ci opposé à la première structure semi-conductrice à une troisième structure 15 semi-conductrice. [15] Dans d'autres modes de réalisation, la présente invention comprend des structures semi-conductrices formées en tant que partie des procédés décrits dans le présent document. Par exemple, une structure semi-conductrice collée comprend une première structure semi-conductrice comprenant au moins une 20 structure de dispositif, et une deuxième structure semi-conductrice collée à la première structure semi-conductrice. La deuxième structure semi-conductrice comprend une partie d'une structure semi-conductrice relativement plus épaisse fracturée. Au moins une interconnexion traversante s'étend à travers la deuxième structure semi-conductrice, au moins partiellement à travers la première structure 25 semi-conductrice, et jusqu'à ladite au moins une structure de dispositif.
Brève description des dessins [16] Les modes de réalisation de la présente invention peuvent être plus complètement compris en faisant référence à la description détaillée qui suit de 30 modes de réalisation de la présente invention et aux figures jointes, sur lesquelles : [17] les figures 1 à 10 sont des vues schématiques en coupe transversale simplifiées de structures semi-conductrices et illustrent des exemples de modes de réalisation de l'invention pour former des structures semi- J' 2973938 6 conductrices collées et des exemples de modes de réalisation de l'invention de structures semi-conductrices collées ; [18] les figures 11 à 33 sont des vues schématiques en coupe transversale simplifiées de structures semi-conductrices et illustrent des 5 exemples de modes de réalisation supplémentaires de l'invention pour former des structures semi-conductrices collées, comprenant un substrat support, et des exemples de modes de réalisation supplémentaires de l'invention de structures semi-conductrices collées ; [19] les figures 34 et 35 sont des vues schématiques en coupe 10 transversale simplifiées de structures semi-conductrices et illustrent des exemples de modes de réalisation de l'invention pour former des structures semi-conductrices collées, combinant les procédés des figures précédentes ; et [20] les figures 36 à 39 sont des vues schématiques en coupe transversale simplifiées de structures semi-conductrices et illustrent d'autres 15 exemples de modes de réalisation de l'invention pour former des structures semi-conductrices collées.
Description détaillée [21] Les illustrations présentées ici ne sont pas des vues réelles d'un 20 matériau, d'un dispositif, d'un système, ou d'un procédé particulier, mais sont simplement des représentations idéalisées qui sont utilisées pour décrire des modes de réalisation de l'invention. [22] Les rubriques utilisées ici ne devraient pas être considérées comme limitant l'étendue des modes de réalisation de l'invention telle que définie par les 25 revendications ci-dessous et leurs équivalents légaux. Les concepts décrits dans n'importe quelle rubrique spécifique sont généralement applicables à d'autres sections dans la spécification entière. [23] Aucune des références citées, indépendamment de la manière selon laquelle elles sont caractérisées ici, n'est admise en tant qu'art antérieur 30 par rapport à l'invention de l'objet revendiqué ici. [24] Telle qu'utilisée ici, l'expression « structure semi-conductrice » désigne et comprend n'importe quelle structure qui est utilisée dans la formation d'un dispositif à semi-conducteurs. Les structures semi-conductrices comprennent, par exemple, des puces et des tranches (par exemple, des substrats supports et des substrats de dispositif), ainsi que des ensembles ou des structures composites qui comprennent deux puces et/ou tranches ou plus intégrées de manière tridimensionnelle les unes avec les autres. Les structures semi-conductrices comprennent également des dispositifs à semi-conducteurs totalement fabriqués, ainsi que des structures intermédiaires formées pendant la fabrication de dispositifs à semi-conducteurs. [25] Telle qu'utilisée ici, l'expression « structure semi-conductrice traitée » désigne et comprend n'importe quelle structure semi-conductrice qui comprend une ou plusieurs structures de dispositif au moins partiellement formées. Les structures semi-conductrices traitées sont un sous-ensemble de structures semi-conductrices, et toutes les structures semi-conductrices traitées sont des structures semi-conductrices. [26] Telle qu'utilisée ici, l'expression « structure semi-conductrice collée » désigne et comprend n'importe quelle structure qui comprend deux structures semi-conductrices ou plus qui sont collées les unes aux autres. Les structures semi-conductrices collées sont un sous-ensemble de structures semi-conductrices, et toutes les structures semi-conductrices collées sont des structures semi-conductrices. En outre, les structures semi-conductrices collées qui comprennent une ou plusieurs structures semi-conductrices traitées sont également des structures semi-conductrices traitées. [027] Telle qu'utilisée ici, l'expression « structure de dispositif » désigne et comprend n'importe quelle partie d'une structure semi-conductrice traitée, c'est-à-dire comprend, ou définit au moins une partie d'un composant actif ou passif d'un dispositif à semi-conducteurs à former sur ou dans la structure semi-conductrice. Par exemple, les structures de dispositif comprennent des composants actifs et passifs de circuits intégrés tels que des transistors, des transducteurs, des condensateurs, des résistances, des lignes conductrices, des trous d'interconnexion conducteurs, et des pastilles de contact conductrices. [028] Telle qu'utilisée ici, l'expression « interconnexion traversante » ou « TWI » désigne et comprend n'importe quel trou d'interconnexion conducteur s'étendant à travers au moins une partie d'une première structure semi-conductrice qui est utilisé pour réaliser une interconnexion structurelle et/ou électrique entre la première structure semi-conductrice et une deuxième structure semi-conductrice à travers une interface entre la première structure semi-conductrice et la deuxième structure semi-conductrice. Les interconnexions traversantes sont également désignées dans l'art par d'autres expressions, telles que « trous d'interconnexion à travers le silicium / le substrat » ou « TSV », et « trous d'interconnexion à travers la tranche », ou « TWV ». Les TWI s'étendent généralement à travers une structure semi-conductrice dans une direction généralement perpendiculaire aux surfaces principales généralement plates de la structure semi-conductrice (c'est-à-dire, dans une direction parallèle à l'axe « Z »). [29] Telle qu'utilisée ici, l'expression « surface active », lorsqu'elle est utilisée en relation avec une structure semi-conductrice traitée, désigne et comprend une surface principale exposée de la structure semi-conductrice traitée qui a été, ou qui sera, traitée pour former une ou plusieurs structures de dispositif dans et/ou sur la surface principale exposée de la structure semi-conductrice traitée. [30] Telle qu'utilisée ici, l'expression « surface arrière », lorsqu'elle est utilisée en relation avec une structure semi-conductrice traitée, désigne et comprend une surface principale exposée de la structure semi-conductrice traitée d'un côté de la structure semi-conductrice traitée opposé à une surface active de la structure semi-conductrice. [31] Telle qu'utilisée ici, l'expression « matériau semi-conducteur de type III-V » désigne et comprend n'importe quel matériau composé principalement d'un ou de plusieurs éléments provenant du groupe IIIA de la table périodique (B, Al, Ga, ln et Ti) et d'un ou de plusieurs éléments provenant du groupe VA de la table périodique (N, P, As, Sb et Bi). [32] Telle qu'utilisée ici, l'expression « coefficient de dilatation thermique », lorsqu'elle est utilisée par rapport à un matériau ou une structure, désigne le coefficient de dilatation thermique linéaire moyen du matériau ou de la structure à température ambiante. [33] Des modes de réalisation de l'invention comprennent des procédés et des structures pour former des structures semi-conductrices et, plus particulièrement, des structures semi-conductrices qui comprennent des structures semi-conductrices collées et des procédés de formation de ces structures semi-conductrices collées. Des interconnexions traversantes peuvent être formées dans ces structures semi-conductrices, et peuvent être utilisées au lieu de dispositifs d'interposition distincts entre les structures. Les interconnexions traversantes peuvent être formées entièrement à partir d'une surface active, ou peuvent être formées en étages, à la fois à partir de la surface active et de la surface arrière. [34] Dans certains modes de réalisation, des interconnexions traversantes et/ou des structures de gestion de chaleur électriquement isolées peuvent être utilisées pour améliorer la résistance thermique dans les structures semi-conductrices collées. Dans certains modes de réalisation, des interconnexions traversantes et/ou des structures de gestion de chaleur électriquement isolées peuvent être utilisées pour améliorer la différence entre les coefficients de dilatation thermique d'une structure semi-conductrice et d'autres structures auxquelles la structure semi-conductrice peut être collée. Des modes de réalisation des procédés et des structures de l'invention peuvent être utilisés à diverses fins, telles que, par exemple, pour des procédés d'intégration tridimensionnelle et pour former des structures intégrées tridimensionnelles. De multiples structures semi-conductrices formées par les procédés des modes de réalisation de l'invention peuvent être empilées les unes sur les autres, connectant la surface active ou arrière d'une structure semi-conductrice à la surface active ou arrière de l'autre. La surface restante de chaque structure peut être attachée à des structures supplémentaires. [35] Des exemples de modes de réalisation de l'invention sont décrits ci- 2 0 dessous avec référence aux figures 1 à 39. [36] Dans un mode de réalisation, la présente invention comprend la fourniture d'une première structure semi-conductrice 100, comme montré sur la figure 1, comportant une surface active 102 et une surface arrière 104. La surface active 102 peut être d'un premier côté de la première structure semi- 25 conductrice 100, la surface arrière 104 étant d'un deuxième côté opposé. La première structure semi-conductrice 100 peut comprendre au moins une structure de dispositif 108 formée dans et/ou sur un substrat 106. Le substrat 106 peut comprendre, par exemple, un ou plusieurs matériaux semi-conducteurs tels que du silicium (Si), du germanium (Ge), un matériau semi-conducteur III-V, etc. 30 En outre, le substrat 106 peut comprendre monocristal de matériau semi-conducteur, et peut comprendre une ou plusieurs couches épitaxiales de matériau semi-conducteur. Dans des modes de réalisation supplémentaires, le substrat 106 peut comprendre un ou plusieurs matériaux diélectriques tels qu'un oxyde (par exemple, le dioxyde de silicium (SiO2) ou l'oxyde d'aluminium (AI203)), 35 un nitrure (par exemple, le nitrure de silicium (Si3N4), le nitrure de bore (BN)), etc. [037] En faisant référence brièvement à la figure 5, une deuxième structure semi-conductrice 112 peut être prévue au-dessus de (par exemple, sur) la surface active 102 de la première structure semi-conductrice 100 pour former une structure semi-conductrice collée 500. La deuxième structure semi- conductrice 112 peut comprendre une couche relativement mince de matériau, telle que l'un quelconque des matériaux mentionnés ci-dessus en relation avec le substrat 106. A titre d'exemple et non de limitation, la deuxième structure semi-conductrice 112 peut avoir une épaisseur moyenne d'environ un micron ou moins, d'environ 0,5 micron ou moins, ou même d'environ 0,07 micron ou moins. [038] En tant qu'exemple non limitatif, la deuxième structure semi-conductrice 112 peut être prévue sur la surface active 102 de la première structure semi-conductrice 100 en utilisant ce qui est appelé dans l'art procédé SMART-CUTTM. Par exemple, comme montré sur la figure 3, une structure semi-conductrice 300 peut être formée qui comprend une couche de collage 110. La couche de collage 110 peut comprendre une ou plusieurs couches de matériaux de collage, tels que, par exemple, l'oxyde de silicium, le nitrure de silicium et des mélanges de ceux-ci. La couche de collage 110 peut être formée sur la surface active 102 de la première structure semi-conductrice 100 pour former une surface active aplanie, améliorant de ce fait le collage à des structures semi- 2 0 conductrices suivantes. [039] La couche de collage 110 peut être disposée entre la surface active 102 de la première structure semi-conductrice 100 et une autre couche de matériau semi-conducteur 111, et peut être utilisée pour coller la première structure semi-conductrice 100 à la couche de matériau semi-conducteur 111. La 25 première structure semi-conductrice 100 peut être collée à la couche de matériau semi-conducteur 111 en utilisant la couche de collage 110 à une température d'environ 400 °C ou moins, ou même à environ 350 °C ou moins, pour éviter de provoquer un dommage thermique des structures de dispositif 108 dans la première structure semi-conductrice 100. 30 [040] Dans certains modes de réalisation de l'invention, la couche de matériau semi-conducteur 111 peut comprendre un substrat semi-conducteur massif, tel que, par exemple, du silicium, du germanium ou un semi-conducteur composite III-V. Dans certains modes de réalisation, la couche de matériau semi-conducteur 111 peut comprendre une ou plusieurs couches épitaxiales 35 disposées les unes sur les autres, formant une structure de couches semi- conductrices. Dans certains modes de réalisation de l'invention, la couche de matériau semi-conducteur 111 peut être attachée à un substrat sacrificiel optionnel 115, comme montré en pointillés sur la figure 3. Le substrat sacrificiel optionnel 115 peut être attaché à la couche de matériau semi-conducteur 111 d'un côté de celui-ci opposé à la première structure semi-conductrice 100. [41] Une partie 113 de la couche de matériau semi-conducteur 111 (avec le substrat sacrificiel optionnel 115) peut être retirée de la couche de matériau semi-conducteur 111, laissant une deuxième structure semi-conductrice 112 derrière. Autrement dit, la structure semi-conductrice 200 (de la figure 2) et la deuxième structure semi-conductrice 112 peuvent être retirées de la partie 113 de la couche de matériau semi-conducteur 111, (avec le substrat sacrificiel optionnel 115 s'il est utilisé), pour former une structure intermédiaire 400, montrée sur la figure 4. [42] A titre d'exemple et non de limitation, le procédé SMART-CUTTM peut être utilisé pour séparer la partie 113 de la couche de matériau semi-conducteur 111 (et le substrat sacrificiel 115 s'il est utilisé) de la structure semi-conductrice 200 et de la structure semi-conductrice 112. De tels procédés sont décrits en détail, par exemple, dans le brevet US n° RE39 484 de Bruel (publié le 6 février 2007), le brevet US n° 6 303 468 d'Aspar et d'autres (publié le 16 octobre 2001), le brevet US n° 6 335 258 d'Aspar et d'autres (publié le 1 er janvier 2002), le brevet US n° 6 756 286 de Moriceau et d'autres (publié le 29 juin 2004), le brevet US n° 6 809 044 d'Aspar et d'autres (publié le 26 octobre 2004), et le brevet US n° 6 946 365 d'Aspar et d'autres (20 septembre 2005). [43] En résumé, une pluralité d'ions (par exemple, un ou plusieurs d'ions d'hydrogène, d'hélium, ou de gaz inertes) peuvent être implantés dans la couche de matériau semi-conducteur 111. Dans certains modes de réalisation de l'invention, la pluralité d'ions peuvent être implantés dans la couche de matériau semi-conducteur 111 avant de coller la couche de matériau semi-conducteur 111 à la structure semi-conductrice 200. Par exemple, des ions peuvent être implantés dans la couche de matériau semi-conducteur 111, avant le collage, à partir d'une source d'ions (non montrée) positionnée d'un côté de la couche de matériau semi-conducteur 111 adjacent à la surface 105, comme illustré sur la figure 3. [44] Les ions peuvent être implantés le long d'une direction sensiblement perpendiculaire à la couche de matériau semi-conducteur 111. Comme cela est connu dans l'art, la profondeur à laquelle les ions sont implantés dans la couche de matériau semi-conducteur 111 est au moins partiellement fonction de l'énergie avec laquelle les ions sont implantés dans la couche de matériau semi-conducteur 111. Généralement, les ions implantés avec moins d'énergie seront implantés à des profondeurs relativement moins importantes, tandis que des ions implantés avec une énergie plus grande seront implantés à des profondeurs relativement plus importantes. [45] Les ions peuvent être implantés dans la couche de matériau semi-conducteur 111 avec une énergie prédéterminée sélectionnée pour implanter les ions à une profondeur souhaitée dans la couche de matériau semi-conducteur 111. Les ions peuvent être implantés dans la couche de matériau semi-conducteur 111 avant ou après le collage de la couche de matériau semi-conducteur 111 à la première structure semi-conductrice 100. En tant qu'exemple non limitatif particulier, le plan d'implantation d'ions 117 peut être disposé dans la couche de matériau semi-conducteur 111 à une profondeur par rapport à la surface 105 telle que l'épaisseur moyenne de la deuxième structure semi-conductrice 112 soit dans une plage s'étendant d'environ mille nanomètres (1000 nm) à environ cent nanomètres (100 nm). Comme cela est connu dans l'art, inévitablement, au moins certains ions peuvent être implantés à des profondeurs autres que la profondeur d'implantation souhaitée, et un graphe de la concentration des ions en fonction de la profondeur dans la couche de matériau semi-conducteur 111 par rapport à la surface exposée 105 de la couche de matériau semi-conducteur 111 (par exemple, avant le collage) peut présenter une courbe généralement en forme de cloche (symétrique ou asymétrique) ayant un maximum à la profondeur d'implantation souhaitée. [46] Lors de l'implantation d'ions dans la couche de matériau semi-conducteur 111, les ions peuvent définir un plan d'implantation d'ions 117 (illustré par un trait en pointillés sur la figure 3) dans la couche de matériau semi-conducteur 111. Le plan d'implantation d'ions 117 peut comprendre une couche ou une région dans la couche de matériau semi-conducteur 111 qui est alignée avec (par exemple, centrée autour du) le plan de concentration d'ions maximum dans la structure semi-conductrice 300. Le plan d'implantation d'ions 117 peut définir une zone de faiblesse dans la structure semi-conductrice 300 le long de laquelle la structure semi-conductrice 300 peut être clivée ou fracturée dans un procédé ultérieur. Par exemple, la structure semi-conductrice 300 peut être chauffée pour amener la structure semi-conductrice 300 à se cliver ou se fracturer le long du plan d'implantation d'ions 117. Pendant ce procédé de clivage, cependant, la température de la structure semi-conductrice 300 peut être maintenue à environ 400 °C ou moins, ou même à environ 350 °C ou moins pour éviter d'endommager des structures de dispositif 108 dans la première structure semi-conductrice 100. De manière optionnelle, des forces mécaniques peuvent être appliquées à la structure semi-conductrice 300 pour provoquer ou faciliter le clivage de la structure semi-conductrice 300 le long du plan d'implantation d'ions 117. [047] Dans des modes de réalisation supplémentaires, la deuxième structure semi-conductrice 112 peut être prévue sur la surface active 102 de la première structure semi-conductrice 100 en liant une couche relativement épaisse de matériau (par exemple, une couche ayant une épaisseur moyenne supérieure à environ 100 microns) à la première structure semi-conductrice 100, et en amincissant par la suite la couche de matériau relativement épaisse à partir du côté de celle-ci opposé à la première structure semi-conductrice 100. Par exemple, comme montré sur la figure 2, la couche de collage 110, comprenant un ou plusieurs matériaux de collage, tels qu'une couche d'oxyde, peut être prévue au-dessus de (par exemple, sur) la surface active 102 de la première structure semi-conductrice 100. Comme montré sur la figure 4, une surface de collage 114 d'une deuxième structure semi-conductrice 112 peut être collée à la couche de collage 110 sur la surface active 102. Dans des modes de réalisation supplémentaires, la couche de collage 110 peut être prévue sur la surface de collage 114 de la deuxième structure semi-conductrice 112, ou à la fois sur la surface active 102 de la première structure semi-conductrice 100 et la surface de collage 114 de la deuxième structure semi-conductrice 112. [048] La deuxième structure semi-conductrice 112 peut être amincie en retirant un matériau d'une surface principale exposée de la deuxième structure semi-conductrice 112. Par exemple, la deuxième structure semi-conductrice 112 peut être amincie en utilisant un procédé chimique (par exemple, un procédé de gravure chimique humide ou à sec), un procédé mécanique (par exemple, un procédé de meulage ou de rodage), ou par un procédé de polissage chimicomécanique (CMP). Ces procédés peuvent être effectués à une température ou des températures d'environ 400 °C ou moins, ou même d'environ 350 °C ou moins, pour éviter d'endommager des structures de dispositif 108 dans la première structure semi-conductrice 100. [049] Dans encore d'autres modes de réalisation, la deuxième structure semi-conductrice 112 peut être formée in situ au-dessus de (par exemple, sur) la surface active 102 de la première structure semi-conductrice 100. Par exemple, le deuxième semi-conducteur 112 peut être formé en déposant un matériau de la deuxième structure semi-conductrice 112, tel que l'un ou plusieurs du silicium, du silicium polycristallin, ou du silicium amorphe, sur la surface active 102 de la première structure semi-conductrice 100 en une épaisseur souhaitable. A titre d'exemple et non de limitation, la deuxième structure semi-conductrice 112 peut avoir une épaisseur moyenne d'environ un micron ou moins, d'environ 0,5 micron ou moins, ou même d'environ 0,3 micron ou moins. Dans ces modes de réalisation, le procédé de dépôt peut être effectué à une température ou des températures d'environ 400 °C ou moins, ou même d'environ 350 °C ou moins, pour éviter d'endommager des structures de dispositif 108 dans la première structure semi-conductrice 100. Par exemple, un procédé de dépôt à basse température pour former la deuxième structure semi-conductrice 112 peut être effectué en utilisant des procédés de dépôt chimique en phase vapeur assisté par plasma, comme cela est connu dans l'art. [050] Comme montré sur la figure 5, au moins une interconnexion traversante 116 peut être formée à travers la deuxième structure semi-conductrice 112 jusqu'à la première structure semi-conductrice 100, connectant structurellement et électriquement à une structure de dispositif électriquement conductrice 108. Autrement dit, chaque interconnexion traversante 116 peut s'étendre jusqu'à une ou plusieurs structures de dispositif 108, de sorte qu'un contact physique et électrique soit établi entre l'interconnexion traversante 116 et lesdites une ou plusieurs structures de dispositif 108. [051] L'interconnexion traversante 116 peut être formée en gravant un trou ou un trou d'interconnexion à travers la deuxième structure semi-conductrice 112 jusqu'à la première structure semi-conductrice 100, et en remplissant par la suite le trou ou le trou d'interconnexion avec un ou plusieurs matériaux électriquement conducteurs, ou par n'importe quel autre procédé connu dans l'art. De manière optionnelle, une autre couche de collage 118, telle qu'une couche d'oxyde, peut être prévue sur la surface principale exposée de la deuxième structure semi-conductrice 112 dans un procédé à basse température (par exemple, à environ 400 °C ou moins, ou même à environ 350 °C ou moins), formant la structure semi-conductrice 500 de la figure 5. La couche de collage 118 peut être formée sur la deuxième structure semi-conductrice 112 avant de former ladite au moins une interconnexion traversante 116. De nouveau, chacun des procédés utilisés pour former l'interconnexion traversante 116, comprenant la formation du trou ou du trou d'interconnexion, et le remplissage du trou ou du trou d'interconnexion avec un matériau électriquement conducteur, peut être effectué à une température ou des températures d'environ 400 °C ou moins, ou même d'environ 350 °C ou moins, pour éviter d'endommager des structures de dispositif 108. [52] Comme montré sur la figure 6, une troisième structure semi-conductrice 120 peut être collée, à travers l'interface de collage 119, à la surface active 102' de la structure semi-conductrice 500 pour former la structure semi-conductrice collée 600. Ce procédé de collage peut être effectué à une faible température d'environ 400 °C ou moins, ou même d'environ 350 °C ou moins, pour éviter d'endommager la structure de dispositif 108. Dans certains modes de réalisation, la troisième structure semi-conductrice 120 peut être au moins sensiblement similaire à la structure semi-conductrice 500 montrée sur la figure 5 (et peut être formée comme décrit ci-dessus en relation avec la structure semi- 2 0 conductrice 500). La troisième structure semi-conductrice 120 peut être au moins sensiblement similaire à la structure semi-conductrice 500, mais peut comprendre un agencement différent de structures de dispositif 108'. [53] La troisième structure semi-conductrice 120 peut avoir une surface active d'un premier côté de la troisième structure semi-conductrice 120, et une 25 surface arrière d'un deuxième côté opposé. La troisième structure semi-conductrice peut comprendre un substrat 106' et au moins une structure de dispositif 108' formée dans et/ou sur le substrat 106'. La deuxième structure semi-conductrice 112 peut fonctionner en tant que dispositif d'interposition entre la troisième structure semi-conductrice 120 et la première structure semi- 30 conductrice 100. Comme montré sur la figure 6, la troisième structure semi-conductrice 120 peut également comprendre une deuxième structure semi-conductrice 112' comme décrit ci-dessus qui peut également fonctionner en tant que dispositif d'interposition entre la troisième structure semi-conductrice 120 et la structure semi-conductrice 500. [54] La troisième structure semi-conductrice 120 peut réaliser un contact électrique avec au moins une interconnexion traversante 116 de la structure semi-conductrice 500. Par exemple, les interconnexions traversantes 116' de la troisième structure semi-conductrice 120 peuvent être collées (par exemple, couplées structurellement et électriquement) aux interconnexions traversantes 116, à travers l'interface de collage 119, pour former la structure semi-conductrice 500. [55] Dans certains modes de réalisation, les interconnexions traversantes 116' peuvent être collées aux interconnexions traversantes 116 en prévoyant des bossages ou billes conducteurs de matériau métallique (par exemple, un alliage de soudure) sur l'une des interconnexions traversantes 116' et des interconnexions traversantes 116, ou sur les deux, et en chauffant les bossages ou billes conducteurs de matériau métallique pour amener le matériau métallique des bossages ou billes conducteurs à fondre et refondre, après quoi le matériau métallique peut être refroidi et solidifié pour former un collage entre les interconnexions traversantes 116' et les interconnexions traversantes 116. Dans ces modes de réalisation, le matériau métallique des bossages ou billes conducteurs de matériau métallique peut avoir un point de fusion au-dessous d'environ 400 °C, ou même au-dessous d'environ 350 °C, pour permettre l'exécution du procédé de collage à ces températures relativement basses pour éviter d'endommager les structures de dispositif 108, 108'. [56] Dans des modes de réalisation supplémentaires, les interconnexions traversantes 116' peuvent être directement collées aux interconnexions traversantes 116 dans un procédé de collage direct métal-métal sans prévoir le moindre adhésif ou autre matériau de collage entre elles. Par exemple, un tel procédé de collage direct peut comprendre l'un quelconque d'un procédé de collage direct par thermo-compression, d'un procédé de collage direct à température ultra faible et d'un procédé de collage direct assisté de surfaces, tels que les procédés précédemment définis ici. [057] Dans certains modes de réalisation, la troisième structure semi-conductrice 120 peut être collée à la structure semi-conductrice 500 en utilisant la couche de collage 118, telle qu'une couche d'oxyde, ou d'autres matériaux de collage. De nouveau, un tel procédé de collage peut être effectué à une température ou des températures au-dessous d'environ 400 °C, ou même au- dessous d'environ 350 °C, pour éviter d'endommager les structures de dispositif 108, 108'. [58] Dans un mode de réalisation, la structure semi-conductrice 500 peut être placée en contact électrique avec un autre substrat 122, tel qu'une carte de circuit imprimé, comme montré sur la figure 7. La structure semi-conductrice 500 peut comporter des bossages conducteurs 123 connectant la structure semi-conductrice 500 au substrat 122. Les bossages conducteurs 123 peuvent être réalisés en or, en cuivre, en argent, ou en un autre métal conducteur, et peuvent être formés en déposant un matériau sur les interconnexions traversantes 116, en déposant un matériau sur le substrat 122 ou par n'importe quel autre procédé connu dans l'art. Dans un tel mode de réalisation, la deuxième structure semi-conductrice 112 agit également en tant que dispositif d'interposition entre la première structure semi-conductrice 100 et le substrat 122. [59] Dans un autre mode de réalisation, montré en tant que structure semi-conductrice 800 sur la figure 8, au moins une structure de gestion de chaleur 124 peut être formée dans la deuxième structure semi-conductrice 112. La structure de gestion de chaleur 124 peut être formée en gravant un trou ou un trou d'interconnexion dans la deuxième structure semi-conductrice 112, et en remplissant par la suite le trou ou le trou d'interconnexion avec un ou plusieurs matériaux électriquement conducteurs, ou par n'importe quel autre procédé connu dans l'art. La structure de gestion de chaleur 124 peut s'étendre jusqu'à ou dans la première structure semi-conductrice 100, comme montré sur la figure 8. [60] La figure 9 illustre un mode de réalisation supplémentaire d'une structure semi-conductrice 900 qui est similaire à la structure semi-conductrice 800, mais dans laquelle la structure de gestion de chaleur 124 est disposée entièrement dans la deuxième structure semi-conductrice 112. Dans les structures semi-conductrices 800 et 900, la structure de gestion de chaleur 124 peut comprendre au moins une pastille ou structure « factice », constituée d'un matériau qui est relativement thermiquement conducteur tel qu'un métal qui est isolé électriquement de toute structure de dispositif 108. [61] La figure 10 est utilisée pour illustrer un procédé similaire à celui précédemment décrit, utilisé pour fixer une troisième structure semi-conductrice 120 à la structure semi-conductrice 800 de la figure 8 (ou la structure semi-conductrice 900 de la figure 9) pour former une structure semi-conductrice 1000 résultante montrée sur la figure 10. Le troisième semi-conducteur 120 peut lui- même comprendre une quatrième structure semi-conductrice 112' collée à la surface active de la troisième structure semi-conductrice 120. Au moins une interconnexion traversante 116 peut connecter la structure semi-conductrice 500 à la troisième structure semi-conductrice 120 par l'intermédiaire de la deuxième structure semi-conductrice 112 et de la quatrième structure semi-conductrice 112'. [062] La structure de gestion de chaleur 124 peut être utilisée pour améliorer la gestion thermique du système en équilibrant la résistance thermique verticale avec la diffusion de chaleur latérale. En modifiant la taille, le nombre, la composition, l'emplacement, la forme, ou la profondeur des structures de gestion de chaleur 124, le coefficient de dilatation thermique présenté par le dispositif d'interposition, qui comprend la deuxième structure semi-conductrice 112 avec la structure de gestion de chaleur 124 dans celle-ci, peut être adapté à une valeur souhaitée. [063] Par exemple, le coefficient de dilatation thermique du dispositif d'interposition peut être adapté pour au moins sensiblement correspondre au coefficient de dilatation thermique de la première structure semi-conductrice 100 à laquelle le dispositif d'interposition est collé, ou pour au moins sensiblement correspondre au coefficient de dilatation thermique d'une autre structure à laquelle la structure semi-conductrice 800 ou 900 peut être collée (par exemple, la troisième structure semi-conductrice 120 de la figure 10). Les structures de gestion de chaleur 124 peuvent être constituées d'un ou de plusieurs métaux tels que le cuivre, le tungstène, l'aluminium, ou un alliage basé sur un ou plusieurs de ces métaux, ou n'importe quel autre matériau qui est relativement thermiquement conducteur. La taille, le nombre, la composition, l'emplacement, la forme, ou la profondeur des interconnexions traversantes 116 peuvent également être modifiés pour amener le dispositif d'interposition à présenter un coefficient de dilatation thermique souhaitable. Dans certains modes de réalisation, le rapport entre le coefficient de dilatation thermique du dispositif d'interposition (la deuxième structure semi-conductrice 112 avec les structures de gestion de chaleur 124 dans celle-ci) et le coefficient de dilatation thermique de la première structure semi-conductrice 100 peut être dans une plage s'étendant d'environ 0,67 à environ 1,5, dans une plage s'étendant d'environ 0,9 à environ 1,1, ou le rapport peut être d'environ 1,0. C'est-à-dire que le coefficient de dilatation thermique du dispositif d'interposition peut être au moins sensiblement égal au coefficient de dilatation thermique de la première structure semi-conductrice 100. [64] Dans certains modes de réalisation de l'invention, deux ensembles d'interconnexions traversantes peuvent être formés à partir des côtés opposés d'une structure semi-conductrice. C'est-à-dire que l'un peut être formé à travers la surface active comme décrit ci-dessus, et l'autre peut être formé à travers une surface arrière. Les interconnexions traversantes peuvent être connectées l'une à l'autre dans la structure semi-conductrice, et peuvent faire passer des signaux électriques à travers les structures semi-conductrices à d'autres structures de dispositif. [65] Par exemple, une structure semi-conductrice 1100, comme montré sur la figure 11, comporte une surface active 202 sur un premier côté de la structure semi-conductrice 1100, et une surface arrière 204 sur un deuxième côté opposé de la structure semi-conductrice 1100. La structure semi-conductrice 1100 peut comporter au moins une structure de dispositif 208 formée dans et/ou sur un substrat 206. Le substrat 206 peut comprendre un semi-conducteur 210 et un isolant 212. Le substrat 206 peut en outre comprendre une ou plusieurs couches supplémentaires 214, telles qu'une couche supplémentaire de matériau semi-conducteur. Le semi-conducteur 210 peut comprendre une couche d'un ou de plusieurs matériaux semi-conducteurs, tels que le silicium (Si), le germanium (Ge), un matériau semi-conducteur III-V, etc. En outre, le substrat 206 peut comprendre un monocristal de matériau semi-conducteur, ou une couche épitaxiale de matériau semi-conducteur. L'isolant 212 peut comprendre une ou plusieurs couches de matériaux diélectriques telles qu'un oxyde (par exemple, le dioxyde de silicium (SiO2) ou l'oxyde d'aluminium (AI203)), un nitrure (par exemple, le nitrure de silicium (Si3N4) ou le nitrure de bore (BN)), etc. [66] Au moins une première interconnexion traversante 216 peut être formée à travers la structure semi-conductrice 1100 pour former la structure semi-conductrice 1200, comme montré sur la figure 12. Ladite au moins une première interconnexion traversante 216 peut être formée à partir de la surface active 202, partiellement à travers le substrat 206, connectant à au moins une structure de dispositif 208. Autrement dit, chaque première interconnexion traversante 216 peut s'étendre jusqu'à une ou plusieurs structures de dispositif 208, de sorte qu'un contact physique et électrique soit établi entre la première interconnexion traversante 216 et lesdites une ou plusieurs structures de dispositif 208. La première interconnexion traversante 216 peut être formée en gravant un trou ou un trou d'interconnexion à travers la structure semi-conductrice 1100, et en remplissant par la suite le trou ou le trou d'interconnexion avec un ou plusieurs matériaux électriquement conducteurs, ou par n'importe quel autre procédé connu dans l'art. Ces procédés peuvent être effectués à une température ou des températures d'environ 400 °C ou moins, ou même au-dessous d'environ 350 °C ou moins, comme indiqué précédemment. [067] Une ou plusieurs couches supplémentaires 217 peuvent être ajoutées de manière optionnelle à la surface active de structure semi-conductrice 1200, comme montré sur la figure 13. Lesdites une ou plusieurs couches supplémentaires 217 peuvent comprendre des couches de collage supplémentaires. Les couches de collage supplémentaires peuvent être utilisées pour aplanir la surface active 202 de la structure semi-conductrice 1200 pour faciliter le collage de la structure semi-conductrice 1200 à un substrat support 220. Lors de l'ajout de couches supplémentaires 217, la couche ajoutée en dernier comprend la surface active 202. La surface active 202 peut être collée à une surface de collage 218 du substrat support 220 pour former la structure semi-conductrice 1300 de la figure 13. Avec le substrat support 220 fournissant un support structurel, le substrat 206 de la structure semi-conductrice 1300 peut être aminci en retirant un matériau de celui-ci, en utilisant, par exemple, un procédé de polissage chimico-mécanique (CMP) ou n'importe quel autre procédé connu dans l'art. Ces procédés peuvent également être effectués à une température ou des températures d'environ 400 °C ou moins, ou même au-dessous d'environ 350 °C ou moins, comme examiné précédemment. [068] Comme montré sur les figures 14 et 15, au moins une deuxième interconnexion traversante 222 peut être formée à travers une partie du substrat 206 aminci. La deuxième interconnexion traversante 222 peut être située et orientée de sorte qu'un contact physique et électrique soit établi entre la deuxième interconnexion traversante 222 et la première interconnexion traversante 216. Ainsi, une connexion électrique est établie entre la structure de dispositif 208 et la deuxième interconnexion traversante 222 par l'intermédiaire de la première interconnexion traversante 216. [069] La deuxième interconnexion traversante 222 peut avoir une taille et/ou une forme en coupe différentes de celles de la première interconnexion 35 traversante 216. Par exemple, la deuxième interconnexion traversante 222 peut avoir une plus petite taille en coupe que la première interconnexion traversante 216, comme illustré dans la structure semi-conductrice 1400 de la figure 14. Dans des modes de réalisation supplémentaires, la deuxième interconnexion traversante 222 peut avoir une plus grande taille en coupe que la première interconnexion traversante 216, comme illustré dans la structure semi-conductrice 1500 de la figure 15. Dans encore d'autres modes de réalisation, la deuxième interconnexion traversante 222 peut avoir la même taille en coupe que la première interconnexion traversante 216. Le coefficient de dilatation thermique des structures semi-conductrices 1400 et 1500 peut être adapté à une valeur souhaitée en modifiant la taille, le nombre, la composition, l'emplacement et/ou la profondeur de la première interconnexion traversante 216, de la deuxième interconnexion traversante 222, ou à la fois de la première interconnexion traversante 216 et de la deuxième interconnexion traversante 222. [70] La formation de la deuxième interconnexion traversante 222 séparément de la première interconnexion traversante 216 peut résulter en un meilleur rendement que lors de la formation d'une interconnexion traversante entièrement à travers le substrat 206 de la structure semi-conductrice 1100 (de la figure 11) en une étape unique. La formation de la deuxième interconnexion traversante 222 séparément de la première interconnexion traversante peut améliorer le rendement en diminuant le rapport d'aspect (AR) des procédés de gravure et parce que la deuxième interconnexion traversante 222 peut être formée entièrement à travers un matériau homogène unique. [71] La deuxième interconnexion traversante 222 peut être formée à une température ou à des températures d'environ 400 °C ou moins, ou même au- dessous d'environ 350 °C ou moins en utilisant des procédés précédemment décrits. [72] Dans certains modes de réalisation, une première interconnexion traversante 216 peut être formée à différentes profondeurs dans une structure semi-conductrice. C'est-à-dire que la première interconnexion traversante 216 peut être formée à travers plus ou moins de couches de matériau que le nombre décrit ci-dessus. Une deuxième interconnexion traversante 222 peut ensuite être formée de sorte qu'elle rencontre la première interconnexion traversante 216 et réalise un contact électrique. [73] Par exemple, comme montré sur la figure 16, la structure semi- conductrice 1600 a une surface active 202 d'un premier côté de la structure semi-conductrice 1600, et une surface arrière 204 d'un deuxième côté opposé de la structure semi-conductrice 1600. La structure semi-conductrice 1600 peut comporter au moins une structure de dispositif 208 formée dans et/ou sur un substrat 206. Le substrat 206 peut comprendre un semi-conducteur 210 et un isolant 212. Le substrat 206 peut en outre comprendre une ou plusieurs couches supplémentaires 214, telles qu'une couche supplémentaire de matériau semi-conducteur. Le semi-conducteur 210 peut comprendre une couche d'un ou de plusieurs matériaux semi-conducteurs tels que le silicium (Si), le germanium (Ge), un matériau semi-conducteur III-V, etc. En outre, le substrat 206 peut comprendre un monocristal de matériau semi-conducteur, ou une couche épitaxiale de matériau semi-conducteur. L'isolant 212 peut comprendre une ou plusieurs couches de matériaux diélectriques tels qu'un oxyde (par exemple, le dioxyde de silicium (SiO2) ou l'oxyde d'aluminium (AI203)), un nitrure (par exemple, le nitrure de silicium (Si3N4) ou le nitrure de bore (BN)), etc. [074] Une première interconnexion traversante 216 peut être formée à travers la structure semi-conductrice 1600 à partir de la surface active 202, à travers le semi-conducteur 210, et au moins partiellement à travers l'isolant 212. La première interconnexion traversante 216 peut être formée comme décrit ci-dessus, et peut s'étendre à travers ou jusqu'à une ou plusieurs structures de 2 0 dispositif 208. [75] Une ou plusieurs couches supplémentaires 217 (par exemple, des couches de collage supplémentaires) peuvent, en option, être ajoutées à la surface active 202 de la structure semi-conductrice 1600 pour former la structure semi-conductrice 1700 montrée sur la figure 17. Lors de l'ajout de couches 25 supplémentaires 217, la couche ajoutée en dernier comprend la surface active 202. La surface active 202 peut être collée à une surface de collage 218 d'un substrat support 220 pour former la structure semi-conductrice 1700. Avec le substrat support 220 fournissant un support structurel, le substrat 206 de la structure semi-conductrice 1700 peut être aminci en retirant un matériau de celui- 30 ci, en utilisant, par exemple, un polissage chimico-mécanique ou n'importe quel autre procédé connu dans l'art. [76] Au moins une deuxième interconnexion traversante 222 peut ensuite être formée à travers lesdites une ou plusieurs couches supplémentaires 214 et l'isolant 212 pour former les structures semi-conductrices 1800 et 1900 des 35 figures 18 et 19. La deuxième interconnexion traversante 222 peut avoir une section transversale qui diffère quant à au moins l'une de la taille et de la forme d'une section transversale de la première interconnexion traversante 216. Par exemple, la section transversale de la deuxième interconnexion traversante 222 peut être plus petite que la section transversale de la première interconnexion traversante 216, comme dans la structure semi-conductrice 1800 de la figure 18, ou plus grande que la section transversale de la première interconnexion traversante 216, comme dans la structure semi-conductrice 1900 de la figure 19. Dans des modes de réalisation supplémentaires, la deuxième interconnexion traversante 222 peut avoir une forme en coupe qui a une taille et une forme identiques à celles de la section transversale de la première interconnexion traversante 216. Le coefficient de dilatation thermique des structures semi-conductrices 1800 et 1900 peut être personnalisé à une valeur souhaitée en modifiant la taille, le nombre, la composition, l'emplacement, la forme, ou la profondeur de la première interconnexion traversante 216, de la deuxième interconnexion traversante 222, ou des deux. [77] La première interconnexion traversante 216 et la deuxième interconnexion traversante 222 peuvent être formées à une température ou à des températures d'environ 400 °C ou moins, ou même d'environ 350 °C ou moins, pour éviter d'endommager les structures de dispositif 208 comme examiné précédemment. [78] La figure 20 montre une vue agrandie d'une partie de la structure semi-conductrice 1800 de la figure 18, et la figure 21 montre une vue agrandie de la partie de la figure 20 dans le cercle en pointillés montré dans celle-ci. Comme montré sur la figure 21, dans certains modes de réalisation, un arrêt de gravure 224 peut être disposé entre le semi-conducteur 210 et l'isolant 212 pour faciliter la formation de la première interconnexion traversante 216 et de la deuxième interconnexion traversante 222, comme examiné ci-dessous. [79] La première interconnexion traversante 216 peut être formée d'une manière similaire à celle décrite précédemment en faisant référence à la figure 12. Cependant, dans des modes de réalisation décrits ci-dessous, l'ajout d'un arrêt de gravure 224 peut faciliter la fabrication d'une interconnexion traversante. Par exemple, une couche de masque à motifs (non montrée) peut être appliquée à la surface active 202 pour protéger les zones à ne pas graver. La structure exposée à travers la couche de masque à motifs peut ensuite être soumise à un agent de gravure sélectif en utilisant un procédé de gravure chimique humide, un procédé de gravure ionique réactive sèche, ou n'importe quel autre procédé de gravure connu dans l'art. La structure peut être gravée de manière sélective jusqu'à l'arrêt de gravure 224, formant un trou ou un trou d'interconnexion dans celle-ci. Autrement dit, le procédé de gravure effectuera une gravure à travers la structure semi-conductrice 1800 et un arrêt sélectif sur l'arrêt de gravure 224. L'arrêt de gravure 224 peut comprendre une couche de matériau qui ne sera pas gravée ou qui sera gravée à une vitesse sensiblement inférieure à celle des matériaux environnants. A titre d'exemple et non de limitation, l'arrêt de gravure 224 peut comprendre une couche d'un nitrure tel que le nitrure de silicium (Si3N4). L'arrêt de gravure 224 peut être entre des couches du substrat 206, auquel cas une ou plusieurs couches peuvent être gravées avec la structure. Une fois qu'un trou ou un trou d'interconnexion a été gravé dans la structure jusqu'à l'arrêt de gravure 224, le trou ou le trou d'interconnexion peut être rempli d'un ou de plusieurs matériaux électriquement conducteurs pour former la première interconnexion traversante 216. [080] La deuxième interconnexion traversante 222 peut être formée d'une manière similaire. D'abord, une couche de masque à motifs (non montrée) peut être appliquée à la surface arrière 204 pour protéger les zones à ne pas graver. Le substrat 206 exposé à travers la couche de masque dessinée peut ensuite être soumis à un agent de gravure sélectif en utilisant un procédé de gravure chimique humide, un procédé de gravure ionique réactive à sec, ou n'importe quel autre procédé de gravure connu dans l'art. Le substrat 206 peut être gravé de manière sélective jusqu'à l'arrêt de gravure 224. Le procédé de gravure effectuera une gravure à travers la structure semi-conductrice et un arrêt sélectif sur l'arrêt de gravure 224. Pour connecter la deuxième interconnexion traversante à la première interconnexion traversante, le matériau de l'arrêt de gravure 224 exposé dans le trou d'interconnexion ou le trou peut être retiré. Comme mentionné précédemment, l'arrêt de gravure 224 peut être constitué d'un matériau sensiblement imperméable aux agents de gravure utilisés pour former les trous ou les trous d'interconnexion à travers la structure et le substrat 206. Autrement dit, la vitesse de gravure d'un procédé de gravure sélectionné peut être sensiblement plus faible à travers l'arrêt de gravure que la vitesse de gravure à travers la structure et le substrat 206. Pour retirer l'arrêt de gravure 224 et permettre la connexion électrique des interconnexions traversantes 216 et 222, un procédé de gravure différent ou une chimie différente peut être sélectionné. Le procédé de gravure différent peut retirer l'arrêt de gravure 224 à une vitesse sensiblement supérieure à la vitesse de gravure du procédé de gravure utilisé pour former les trous ou les trous d'interconnexion à travers la structure et le substrat 206. Ce procédé de gravure différent peut être inefficace pour graver les autres matériaux de la structure et du substrat 206. [81] Sur la figure 21, des exemples de structures de dispositif 208 sont montrés en tant que transistor 208' comprenant une région de source 230, une électrode de grille 231 et une région de drain 232. Ces caractéristiques sont données à titre d'exemple uniquement et ne sont pas destinées à limiter les types de structures de dispositif 208 dans la structure semi-conductrice 1800. Au moins une structure d'isolement de tranchée peu profonde 226 peut être disposée adjacente à (par exemple, autour de) la première interconnexion traversante 216. La structure d'isolement de tranchée peu profonde 226 peut isoler les interconnexions traversantes 216 et 222 de la ou des structures de dispositif 208, ainsi qu'isoler des structures de dispositif supplémentaires (non montrées) des structures de dispositif 208'. [82] Dans certains modes de réalisation, au moins une partie de la deuxième interconnexion traversante 222 peut s'étendre latéralement et recouvrir une partie du semi-conducteur 210, et la deuxième interconnexion traversante 222 peut s'étendre latéralement au-delà d'une frontière périphérique de la structure d'isolement de tranchée peu profonde 226, comme montré sur la figure 21. [83] Dans certains modes de réalisation, la structure d'isolement de tranchée peu profonde 226 peut avoir une largeur supérieure à celle de la deuxième interconnexion traversante 222. Par exemple, sur la figure 22, la deuxième interconnexion traversante 222 peut être plus étroite dans une section latérale que la structure d'isolement de tranchée peu profonde 226 et peut par conséquent ne pas recouvrir le semi-conducteur 210 subsistant après la formation de la première interconnexion traversante 216 et de la structure d'isolement de tranchée peu profonde 226. Dans d'autres modes de réalisation, montrés sur la figure 23, la deuxième interconnexion traversante 222 peut être plus étroite en section latérale que la première interconnexion traversante 216. Autrement dit, la section transversale de la deuxième interconnexion traversante 222 peut être plus petite que la section transversale de la première interconnexion traversante 216. La partie de l'arrêt de gravure 224 subsistant après la formation de la deuxième interconnexion traversante 222 peut par conséquent recouvrir une partie de la première interconnexion traversante 216, comme montré sur la figure 23. [84] Dans d'autres modes de réalisation, la structure semi-conductrice peut avoir un nombre de couches de matériau différent. Par exemple, le substrat de la structure semi-conductrice 2400, montré sur la figure 24, ne comporte pas de couches supplémentaires 214, comparé au substrat 206 de la structure semi-conductrice 1800 sur la figure 20. Néanmoins, les interconnexions traversantes 216 et 222 peuvent être formées d'une manière au moins sensiblement similaire.
La structure semi-conductrice 2400 peut être formée sans couches supplémentaires 214, ou les couches supplémentaires 214 peuvent être entièrement retirées avant de former ladite au moins une deuxième interconnexion traversante 222. Un avantage de ne pas avoir de couches supplémentaires 214 est que le procédé de gravure peut être effectué à travers un matériau homogène unique, plutôt qu'à travers deux couches différentes ou plus. Les agents de gravure peuvent avoir différentes vitesses de gravure à travers différents matériaux. Ainsi, la gravure à travers un matériau homogène peut être plus uniforme que la gravure à travers différents matériaux. Comme décrit en faisant référence à la figure 21, la deuxième interconnexion traversante 222 peut s'étendre latéralement au-delà d'une périphérie latérale de la structure d'isolement de tranchée peu profonde 226, comme montré sur la figure 25. Dans d'autres modes de réalisation, la deuxième interconnexion traversante 222 peut ne pas s'étendre au-delà d'une périphérie latérale de la structure d'isolement de tranchée peu profonde 226, mais peut être plus large que la première interconnexion traversante 216, comme montré sur la figure 26. La deuxième interconnexion traversante 222 peut également avoir une section transversale plus petite que la première interconnexion traversante 216, comme montré sur la figure 27. [85] Certains modes de réalisation de l'invention peuvent également comporter au moins une structure de gestion de chaleur 234 formée dans le substrat 206. Les figures 28 et 29 montrent des structures semi-conductrices 2800 et 2900 comportant des structures de gestion de chaleur 234 formées uniquement dans le substrat 206. Les structures de gestion de chaleur peuvent être formées d'une manière similaire à la formation d'interconnexions traversantes, comme examiné précédemment ici. Par exemple, une couche de masque à motifs (non montrée) peut être appliquée au substrat 206 pour protéger les zones à ne pas graver. La structure exposée à travers la couche de masque à motifs peut ensuite être soumise à un agent de gravure. Le trou résultant peut être rempli d'un matériau pour former la structure de gestion de chaleur 234. Le matériau formant la structure de gestion de chaleur ne doit pas être électriquement conducteur, bien qu'il puisse l'être. Le matériau peut être sélectionné pour avoir des propriétés de transfert de chaleur souhaitables (par exemple, des propriétés qui amènent la structure semi-conductrice globale à avoir un coefficient de dilatation thermique souhaitable). [086] Les structures de gestion de chaleur 234 peuvent également être formées sur deux couches ou plus, comme sur le substrat 206 et l'isolant 212, comme montré dans les structures semi-conductrices 3000 et 3100 des figures 30 et 31. Quel que soit l'emplacement, les structures de gestion de chaleur 234 peuvent comprendre au moins une pastille métallique factice, isolée électriquement des structures de dispositif 208. L'isolement électrique peut être dû à une barrière physique entre les structures de gestion de chaleur 234 et les structures de dispositif 208 ou peut être le résultat d'une faible conductivité électrique du matériau des structures de gestion de chaleur 234. [087] Les structures de gestion de chaleur 234 peuvent améliorer la gestion thermique du système en équilibrant la résistance thermique verticale avec la diffusion de chaleur latérale. En modifiant la taille, le nombre, la composition, l'emplacement, la forme, ou la profondeur des structures de gestion de chaleur 234, le coefficient de dilatation thermique peut être adapté à une valeur souhaitée. Ce coefficient de dilatation thermique souhaité peut être sélectionné pour correspondre au coefficient de dilatation thermique d'une autre structure semi-conductrice à laquelle les structures semi-conductrices 2800, 2900, 3000 et 3100 peuvent être collées ultérieurement. Les structures de gestion de chaleur 234 peuvent être constituées d'un ou de plusieurs métaux tels que le cuivre, le tungstène, l'aluminium, l'étain, l'argent ou un alliage basé sur un ou plusieurs de ces métaux, ou n'importe quel autre matériau qui est relativement plus thermiquement conducteur que le substrat 206. Des modifications des structures de gestion de chaleur 234 peuvent être utilisées au lieu ou conjointement avec des modifications de la taille, du nombre, de la composition, de l'emplacement, de la forme, ou de la profondeur de la première interconnexion traversante 216 et de la deuxième interconnexion traversante 222 pour obtenir un coefficient de dilatation thermique souhaité. [88] Dans certains modes de réalisation, une ou plusieurs couches d'interconnexion conductrices 236 peuvent être formées sur le substrat 206 pour modifier l'emplacement des contacts électriques. Par exemple, sur les figures 32 et 33, les structures semi-conductrices 3200 et 3300 comportent chacune de multiples couches d'interconnexion conductrices 236 sur le substrat 206 des structures semi-conductrices 1500 et 1400, respectivement. Une couche d'interconnexion conductrice 236 peut avoir un matériau conducteur en contact avec la deuxième interconnexion traversante 222. Chaque couche d'interconnexion conductrice 236 peut avoir un matériau conducteur en contact avec une autre couche d'interconnexion conductrice 236. Les couches d'interconnexion conductrices 236 peuvent réaliser collectivement des connexions électriques entre divers points sur la surface de la structure semi- conductrice 200 et les structures de dispositif 208. [89] Les couches d'interconnexion conductrices 236 peuvent être formées par n'importe quel procédé connu dans l'art. Par exemple, une ou plusieurs couches diélectriques supplémentaires peuvent être déposées sur le substrat 206. Une couche de masque à motifs peut être appliquée aux couches diélectriques supplémentaires pour protéger les zones à ne pas graver. Les couches diélectriques supplémentaires peuvent ensuite être soumises à un agent de gravure sélectif à travers la couche de masque à motifs, en utilisant un procédé de gravure chimique humide, un procédé de gravure ionique réactive sèche, ou n'importe quel autre procédé de gravure connu dans l'art. Les trous ou les vides (généralement appelés trous d'interconnexion) formés peuvent ensuite être remplis d'un ou de plusieurs matériaux électriquement conducteurs pour former les couches d'interconnexion conductrices 236. [90] Les couches d'interconnexion métalliques conductrices 236 peuvent être utilisées pour réacheminer des contacts électriques pour qu'ils correspondent aux contacts sur d'autres structures semi-conductrices. L'utilisation de couches d'interconnexion conductrices permet d'éviter le besoin d'utiliser un dispositif d'interposition séparé. Le fait d'éviter l'utilisation d'un dispositif d'interposition séparé peut réduire les coûts de production et de maintenance en limitant le nombre de parties différentes nécessaires et en limitant les problèmes d'absence de correspondance thermique. Les couches d'interconnexion conductrices 236 peuvent avoir des coefficients de dilatation thermique adaptés de manière à correspondre aux coefficients de dilatation thermique des structures semi-conductrices 1500 et 1400 ou d'autres structures semi-conductrices auxquelles les structures semi-conductrices 3200 et 3300 peuvent être collées. [91] Les multiples procédés décrits ci-dessus peuvent être combinés en une structure semi-conductrice unique. Par exemple, la figure 34 montre une structure semi-conductrice 3400 avec des interconnexions traversantes 316 formées à travers la surface active, comme montré sur la figure 8, combinées avec des interconnexions traversante 316' formées en étages à travers à la fois les surfaces actives et arrière, comme montré sur la figure 32. N'importe laquelle des interconnexions traversantes 316 peut connecter aux structures de dispositif 308, peut prendre la place de dispositifs d'interposition séparés, et peut contribuer à l'obtention d'un coefficient de dilatation thermique souhaité de la structure semi-conductrice 3400. [92] Comme décrit en faisant référence aux modes de réalisation précédents, la structure semi-conductrice 3400 peut comporter une surface arrière 304, et peut comprendre au moins une structure de dispositif 308 formée dans et/ou sur un substrat 306. Au moins une interconnexion traversante 316 peut être formée à travers la surface arrière 304, connectant à la structure de dispositif 308. La structure semi-conductrice 3400 peut comprendre un semi-conducteur 310 et un isolant 312. En outre, les interconnexions traversantes 316 peuvent être formées à travers le semi-conducteur 310 et l'isolant 312. Une ou plusieurs couches d'interconnexion conductrices 336 peuvent être formées sur le substrat 306, et peuvent connecter aux interconnexions traversantes 316. Au moins une structure de gestion de chaleur 324 peut être formée dans la structure semi-conductrice 3400 pour faciliter l'obtention d'un coefficient de dilatation thermique souhaité. [93] Dans un autre mode de réalisation montré sur la figure 35, la structure semi-conductrice 3400 peut être placée en contact électrique avec un autre substrat 320, tel qu'une carte de circuit imprimé. La structure semi-conductrice 3400 peut comporter des bossages conducteurs 344 connectant la structure semi-conductrice 3400 au substrat 320. Les bossages conducteurs 344 peuvent être formés par n'importe quel procédé connu dans l'art, tel que par dépôt d'un ou de plusieurs métaux. Une structure semi-conductrice supplémentaire 346 peut être placée en contact électrique avec la structure semi-conductrice 3400 d'un côté opposé au substrat 320. Des points de collage métalliques 348 peuvent connecter la structure semi-conductrice 300 à la structure semi-conductrice supplémentaire 346. Ces points de collage métalliques 348 peuvent être formés en déposant et refondant des bossages ou des billes conducteurs, comme décrit ici précédemment. Dans ces procédés, le procédé de collage peut être effectué à une température ou des températures d'environ 400 °C ou moins, ou même d'environ 350 °C ou moins, pour éviter de provoquer un dommage thermique des structures de dispositif. Dans des modes de réalisation supplémentaires, les points de collage métalliques peuvent être formés en utilisant un procédé de collage direct métal-métal sans utiliser d'adhésif ou un autre matériau de collage intermédiaire. Par exemple, un tel procédé de collage direct peut comprendre l'une quelconque d'un procédé de collage direct par thermo-compression, d'un procédé de collage direct à température ultra faible et d'un procédé de collage direct assisté de surfaces, tels que les procédés qui ont été définis précédemment ici. [94] Dans certains modes de réalisation, les structures semi-conductrices peuvent être formées par des couches plus épaisses que nécessaire dans le produit final. Cela peut être effectué pour éviter les problèmes associés à la manipulation de tranches semi-conductrices très minces. Les structures semi-conductrices peuvent être amincies ultérieurement, après avoir formé des interconnexions traversantes et d'autres caractéristiques. Par exemple, des modes de réalisation de l'invention peuvent utiliser la structure semi-conductrice 1100 (de la figure 11). L'épaisseur de la structure semi- conductrice 1100 et en particulier du substrat 206 peut être formée par des couches plus épaisses que nécessaire dans le produit final. Par exemple, la couche isolante 212 peut avoir une épaisseur d'au moins environ 100 pm, d'au moins environ 300 pm, ou même d'au moins environ 500 pm. En augmentant l'épaisseur de couche de l'isolant 212, les problèmes de manipulation de structures semi-conductrices très minces peuvent être évités, et un meilleur contrôle du rapport d'aspect de la gravure peut être possible. [95] La présente invention comprend également la formation d'une structure semi-conductrice 3600, comme montré sur la figure 36, comportant une surface active 402 d'un premier côté de la structure semi-conductrice 3600, et une surface arrière 404 d'un deuxième côté opposé de la structure semi- conductrice 3600 et comprenant au moins une structure de dispositif 408 sur et/ou au-dessus d'un substrat 406. Le substrat 406 peut comprendre une structure similaire à celle du substrat 206 (de la figure 11), c'est-à-dire, comprenant un semi-conducteur 410, un isolant 412 et une ou plusieurs couches supplémentaires 414, telles qu'une couche supplémentaire de matériau semi-conducteur. Dans certains modes de réalisation, le substrat 406 peut également comprendre une ou plusieurs couches d'isolant supplémentaires 415 et une ou plusieurs couches semi-conductrices supplémentaires 416. Les couches 410, 414 et 416 peuvent comprendre un ou plusieurs matériaux semi-conducteurs tels que du silicium (Si), du germanium (Ge), un matériau semi-conducteur III-V, etc. En outre, le substrat 406 peut comprendre un monocristal de matériau semi-conducteur, ou une couche épitaxiale de matériau semi-conducteur. Les couches d'isolant 412 et 415 peuvent comprendre une ou plusieurs couches de matériaux diélectriques tels qu'un oxyde (par exemple, le dioxyde de silicium (SiO2) ou l'oxyde d'aluminium (AI203)), un nitrure (par exemple, le nitrure de silicium (Si3N4) ou le nitrure de bore (BN)), etc. [96] Comme décrit précédemment avec référence à la figure 5, au moins une interconnexion traversante 416 peut être formée à travers la structure semi-conductrice 3600 à partir de la surface active 402 à travers la couche semi- 2 0 conductrice 410, la couche isolante 412 et lesdits un ou plusieurs substrats 406 supplémentaires 414 par gravure comme décrit ci-dessus ou par n'importe quel autre procédé connu dans l'art. L'interconnexion traversante 416 peut connecter à la structure de dispositif 408. En ajoutant des couches de semi-conducteur et d'isolant, les problèmes de manipulation de structures semi-conductrices très 25 minces peuvent être évités, et un meilleur contrôle du rapport d'aspect de la gravure peut être possible. Par exemple, lesdites une ou plusieurs couches semi-conductrices peuvent être gravées de préférence sur lesdites une ou plusieurs couches d'isolant par la sélection du procédé de gravure et de la chimie. Autrement dit, lesdites une ou plusieurs couches d'isolant peuvent être utilisées 30 en tant qu'arrêt de gravure pour faciliter la formation de l'interconnexion traversante 416. [97] L'interconnexion traversante 416 peut être formée à travers de multiples couches semi-conductrices 410 et 414, et à travers les couches d'isolant 412, comme montré sur la figure 36. Dans un autre mode de réalisation, 35 l'interconnexion traversante 416 peut être formée à travers une couche semi- conductrice 410 unique, en s'arrêtant au niveau d'un isolant 412, comme montré dans la structure semi-conductrice 3700 sur la figure 37. La surface active 402 de la structure semi-conductrice 3700 peut être collée à un substrat support 422, comme illustré sur la figure 38. La structure semi-conductrice 3700 peut être amincie en retirant du matériau de celle-ci, en utilisant un procédé de polissage chimico-mécanique ou n'importe quel autre procédé connu dans l'art. Dans certains modes de réalisation, une couche semi-conductrice 416 entière et un isolant 415 entier peuvent être retirés, comme montré par la structure semi-conductrice 3800 sur la figure 38. L'amincissement de la structure semi- conductrice 400 peut laisser l'interconnexion traversante 416 exposée, comme montré par la structure semi-conductrice 3900 sur la figure 39. Dans ces modes de réalisation, d'autres structures semi-conductrices (non montrées) peuvent être connectées électriquement à l'interconnexion traversante exposée 420. [098] Dans les procédés décrits ci-dessus, chacun des divers procédés de fabrication effectués en tant que partie de ceux-ci peut être effectué à une température ou des températures d'environ 400 °C ou moins, ou même d'environ 350 °C ou moins, pour éviter de provoquer un dommage thermique des structures de dispositif précédemment fabriquées dans les structures semi-conductrices traitées. Autrement dit, dans les procédés décrits ci-dessus, chacun des divers procédés de fabrication effectués en tant que partie de ceux-ci peut être effectué sans exposer les structures semi-conductrices à des températures au-dessus d'environ 400 °C, ou même à des températures au-dessus d'environ 350 °C, pour éviter de provoquer un dommage thermique des structures de dispositif précédemment fabriquées dans les structures semi-conductrices traitées.

Claims (22)

  1. REVENDICATIONS1. Procédé de formation d'une structure semi-conductrice collée, comprenant : la fourniture d'une première structure semi-conductrice comprenant au moins une structure de dispositif ; le collage d'une deuxième structure semi-conductrice à la première structure semi-conductrice à une température ou des températures au-dessous d'environ 400 °C ; la formation d'au moins une interconnexion traversante à travers la deuxième structure semi-conductrice et dans la première structure semi-conductrice jusqu'à ladite au moins une structure de dispositif ; et le collage de la deuxième structure semi-conductrice d'un côté de celle-ci opposé à la première structure semi-conductrice à une troisième structure semi- conductrice.
  2. 2. Procédé selon la revendication 1, dans lequel le collage de la deuxième structure semi-conductrice à la première structure semi-conductrice comprend : le collage d'une structure semi-conductrice relativement plus épaisse à la première structure semi-conductrice ; et l'amincissement de la structure semi-conductrice relativement plus épaisse pour former la deuxième structure semi-conductrice, la deuxième structure semi-conductrice comprenant une partie relativement plus mince de la structure semi-conductrice relativement plus épaisse restant collée à la première structure semi-conductrice.
  3. 3. Procédé selon la revendication 2, dans lequel l'amincissement de la structure semi-conductrice relativement plus épaisse pour former la deuxième structure semi-conductrice comprend : l'implantation d'ions dans la structure semi-conductrice relativement plus épaisse le long d'un plan d'implantation d'ions ; et la fracture de la structure semi-conductrice relativement plus épaisse le long du plan d'implantation d'ions.35
  4. 4. Procédé selon la revendication 3, dans lequel l'implantation d'ions dans la structure semi-conductrice relativement plus épaisse comprend l'implantation d'ions dans la structure semi-conductrice relativement plus épaisse avant de coller la structure semi-conductrice relativement plus épaisse à la première structure semi-conductrice.
  5. 5. Procédé selon la revendication 3, dans lequel la fracture de la structure semi-conductrice relativement plus épaisse le long du plan d'implantation d'ions comprend la fracture de la structure semi-conductrice relativement plus épaisse le long du plan d'implantation d'ions après le collage de la structure semi-conductrice relativement plus épaisse à la première structure semi-conductrice.
  6. 6. Procédé selon la revendication 5, dans lequel la fracture de la structure semi-conductrice relativement plus épaisse le long du plan d'implantation d'ions comprend le chauffage de la structure semi-conductrice relativement plus épaisse à une température ou des températures au-dessous d'environ 400 °C pour amener la structure semi-conductrice relativement plus épaisse à se fracturer le long du plan d'implantation d'ions.
  7. 7. Procédé selon la revendication 1, comprenant en outre la sélection de la deuxième structure semi-conductrice pour qu'elle soit au moins sensiblement composée de silicium.
  8. 8. Procédé selon la revendication 7, comprenant en outre la sélection de la deuxième structure semi-conductrice pour qu'elle soit au moins sensiblement composée de silicium monocristallin.
  9. 9. Procédé selon la revendication 1, comprenant en outre la formation de ladite au moins une interconnexion traversante à travers la deuxième structure semi-conductrice et dans la première structure semi-conductrice jusqu'à ladite au moins une structure de dispositif à une température ou des températures au-dessous d'environ 400 °C.
  10. 10. Procédé selon la revendication 1, comprenant en outre la formation d' au moins une structure de gestion de chaleur dans la deuxième structure semi-conductrice.
  11. 11. Procédé selon la revendication 10, dans lequel la formation d'au moins une structure de gestion de chaleur comprend la formation d'au moins une pastille métallique factice, isolée électriquement de ladite au moins une structure de dispositif dans la première structure semi-conductrice.
  12. 12. Procédé selon la revendication 10, comprenant en outre l'adaptation d'un coefficient de dilatation thermique de la deuxième structure semi-conductrice en modifiant au moins l'un d'une taille, d'un nombre, d'une composition, d'un emplacement et d'une forme de ladite au moins une structure de gestion de chaleur.
  13. 13. Procédé selon la revendication 12, comprenant en outre l'adaptation du coefficient de dilatation thermique de la deuxième structure semi-conductrice de sorte qu'un rapport entre le coefficient de dilatation thermique de la deuxième structure semi-conductrice et un coefficient de dilatation thermique de la première structure semi-conductrice soit entre 0,67 et 1,5.
  14. 14. Procédé selon la revendication 13, comprenant en outre l'adaptation du coefficient de dilatation thermique de la deuxième structure semi-conductrice de sorte que le rapport soit entre 0,9 et 1,1.
  15. 15. Procédé selon la revendication 14, comprenant en outre l'adaptation du coefficient de dilatation thermique de la deuxième structure semi-conductrice pour qu'il soit au moins sensiblement égal à un coefficient de dilatation thermique de la première structure semi-conductrice.
  16. 16. Procédé selon la revendication 1, comprenant en outre le collage de la deuxième structure semi-conductrice à la troisième structure semi-conductrice à une température ou des températures au-dessous d'environ 400 °C. 30 4 . 2973938 36
  17. 17. Procédé selon la revendication 1, comprenant en outre la formation de structures de dispositif supplémentaires sur la deuxième structure semi-conductrice après avoir collé la deuxième structure semi-conductrice à la première structure semi-conductrice et avant de coller la deuxième structure 5 semi-conductrice à la troisième structure semi-conductrice.
  18. 18. Structure semi-conductrice collée, comprenant : une première structure semi-conductrice comprenant au moins une structure de dispositif ; 10 une deuxième structure semi-conductrice collée à la première structure semi-conductrice, la deuxième structure semi-conductrice comprenant une partie d'une structure semi-conductrice relativement plus épaisse fracturée ; et au moins une interconnexion traversante s'étendant à travers la deuxième structure semi-conductrice, au moins partiellement à travers la première structure 15 semi-conductrice, et jusqu'à ladite au moins une structure de dispositif.
  19. 19. Structure semi-conductrice selon la revendication 18, comprenant en outre au moins une structure de gestion de chaleur dans la deuxième structure semi-conductrice.
  20. 20. Structure semi-conductrice selon la revendication 18, comprenant en outre une troisième structure semi-conductrice collée à la deuxième structure semi-conductrice d'un côté de celle-ci opposé à la première structure semi-conductrice. 25
  21. 21. Structure semi-conductrice selon la revendication 18, dans laquelle la deuxième structure semi-conductrice a un coefficient de dilatation thermique au moins sensiblement égal à un coefficient de dilatation thermique de la première structure semi-conductrice.
  22. 22. Structure semi-conductrice selon la revendication 18, dans laquelle la deuxième structure semi-conductrice est au moins sensiblement composée de silicium. 20 ; 4 37. Structure semi-conductrice selon la revendication 22, dans laquelle la deuxième structure semi-conductrice est au moins sensiblement composée de silicium monocristallin.
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TW101107761A TWI509713B (zh) 2011-03-31 2012-03-07 形成結合的半導體結構之方法及用該方法所形成之半導體結構
KR1020120030634A KR101426362B1 (ko) 2011-03-31 2012-03-26 접합 반도체 구조 형성 방법 및 그 방법에 의해 형성된 반도체 구조
CN201210090879.4A CN102738025B (zh) 2011-03-31 2012-03-30 形成键合半导体结构的方法和用该方法形成的半导体结构

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014126798A1 (fr) * 2013-02-12 2014-08-21 Qualcomm Incorporated Circuits intégrés (ci) tridimensionnels (3d) (ci3d) formés par réduction ionique, coupure ionique, et procédés et systèmes apparentés
US8984463B2 (en) 2012-11-28 2015-03-17 Qualcomm Incorporated Data transfer across power domains
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030129829A1 (en) * 2002-01-08 2003-07-10 David Greenlaw Three-dimensional integrated semiconductor devices
US20030157748A1 (en) * 2002-02-20 2003-08-21 Kim Sarah E. Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6809044B1 (en) * 1999-06-30 2004-10-26 Commissariat A L'energie Atomique Method for making a thin film using pressurization
US20060197181A1 (en) * 2005-03-03 2006-09-07 Takashi Noguchi Semiconductor device, stacked structure, and manufacturing method
US20070224776A1 (en) * 2006-03-21 2007-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a 3D interconnect and resulting structures
US20090057880A1 (en) * 2007-09-03 2009-03-05 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor package, stacked module, card, system and method of manufacturing the semiconductor device
US20100213578A1 (en) * 2009-02-25 2010-08-26 Micron Technology, Inc. Methods of forming integrated circuits and resulting structures
US20100295136A1 (en) * 2009-04-14 2010-11-25 NuPGA Corporation Method for fabrication of a semiconductor device and structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809044B1 (en) * 1999-06-30 2004-10-26 Commissariat A L'energie Atomique Method for making a thin film using pressurization
US20030129829A1 (en) * 2002-01-08 2003-07-10 David Greenlaw Three-dimensional integrated semiconductor devices
US20030157748A1 (en) * 2002-02-20 2003-08-21 Kim Sarah E. Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US20060197181A1 (en) * 2005-03-03 2006-09-07 Takashi Noguchi Semiconductor device, stacked structure, and manufacturing method
US20070224776A1 (en) * 2006-03-21 2007-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a 3D interconnect and resulting structures
US20090057880A1 (en) * 2007-09-03 2009-03-05 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor package, stacked module, card, system and method of manufacturing the semiconductor device
US20100213578A1 (en) * 2009-02-25 2010-08-26 Micron Technology, Inc. Methods of forming integrated circuits and resulting structures
US20100295136A1 (en) * 2009-04-14 2010-11-25 NuPGA Corporation Method for fabrication of a semiconductor device and structure

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8984463B2 (en) 2012-11-28 2015-03-17 Qualcomm Incorporated Data transfer across power domains
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US9098666B2 (en) 2012-11-28 2015-08-04 Qualcomm Incorporated Clock distribution network for 3D integrated circuit
WO2014126798A1 (fr) * 2013-02-12 2014-08-21 Qualcomm Incorporated Circuits intégrés (ci) tridimensionnels (3d) (ci3d) formés par réduction ionique, coupure ionique, et procédés et systèmes apparentés
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US9583179B2 (en) 2013-03-15 2017-02-28 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICs), 3DIC processor cores, and methods

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