FR3051971A1 - - Google Patents

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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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Abstract

L'invention concerne un procédé permettant de former une structure semi-conductrice comprenant l'introduction, dans des conditions choisies, de composés d'hydrogène et d'hélium dans un support temporaire (1) afin de former une zone de faiblesse (2) à une profondeur prédéterminée à l'intérieur de celui-ci , et pour définir une couche superficielle (3) et une partie résiduelle (4) du support temporaire (1) ; la formation d'une couche d'interconnexion (5) sur le support temporaire (1) ; la mise en place d'au moins une puce à semi-conducteur (6) sur la couche d'interconnexion (5) et la fourniture d'énergie au support temporaire (1) pour détacher la partie résiduelle (4) et fournir la structure semiconductrice .

Description

PROCEDE DE FABRICATION D'UNE STRUCTURE SEMI-CONDUCTRICE COMPRENANT UN INTERPOSEUR
DOMAINE DE L'INVENTION
La présente invention concerne un procédé de fabrication d'une structure semi-conductrice comprenant un interposeur.
ARRIERE-PLAN TECHNOLOGIQUE DE L'INVENTION
Les interposeurs sont couramment utilisés sous la forme d'éléments passifs permettant d'empiler les puces à semi-conducteurs ou les microplaquettes côte à côte, afin de les connecter les unes avec les autres et avec l'environnement extérieur. Les interposeurs permettent de mélanger les puces ou les microplaquettes ayant des fonctions différentes (unités centrales, mémoire, entrée/sortie) afin de former des dispositifs semi-conducteurs encapsulés présentant des configurations à large bande passante et des facteurs de forme compacts. Ils évitent d'avoir à intégrer tous les éléments fonctionnels au niveau de la microplaquette, et abrègent le temps nécessaire à la mise au- point des dispositifs.
Le document US2013/0214423 rappelle qu'un interposeur est habituellement constitué d'une couche de matériau suffisamment épaisse pour être rigide (par exemple d'environ 200 microns, voire plus), et présente, sur ses faces opposées des plages de contact permettant une connexion à la puce à semi-conducteurs et/ou à des connecteurs externes. Un interposeur comprend également des vias conducteurs qui le traversent, afin de connecter électriquement les plages de contact sur ses faces opposées.
Il est généralement difficile de former des vias ayant un rapport de forme élevé (défini comme étant la longueur d'un via divisée par la dimension de sa section), par exemple un rapport supérieur à 5. Par conséquent, les vias ont une dimension de section transversale minimum qui est typiquement supérieure à 20 microns. Cette dimension limite le nombre de vias qui - peuvent être formés sur une surface donnée de l'interposeur, et limite donc la densité d'intégration du dispositif semi-conducteur encapsulé final. Les dispositifs moins compacts posent également des problèmes en tant que tels, car ils ne peuvent pas être mis en place dans des articles de faibles dimensions (Smart phones, montres connectées, etc.). , Les dispositifs moins compacts limitent également les performances, puisque les lignes de connexion nécessairement plus longues risquent d'affecter la largeur de bande et la latence de propagation des signaux.
Une nouvelle approche des interposeurs, telle que celle qui est décrite dans le document US2014/0191419, qui ne nécessitent pas de vias traversants, suscite un intérêt grandissant. Cependant, de nouvelles améliorations doivent être apportées dans l'évolution du boîtier à semi-conducteur et de son procédé de fabrication.
OBJET DE L'INVENTION
La présente invention a pour objectif de former un dispositif semi-conducteur comprenant au moins une puce à semi-conducteur ou une microplaquette, et un interposeur permettant d'acheminer des signaux électriques à partir de/vers des éléments conducteurs de la au moins une puce à semi-conducteur. L'interposeur ne contient aucun via traversant.
RESUME DE L'INVENTION
Pour ce faire, l'invention concerne un procédé permettant de former une structure semi-conductrice qui comprend : ♦ l'implantation d'ions hydrogène et hélium dans un support temporaire, dans des conditions d'implantation choisies, afin de former une zone de faiblesse à une profondeur prédéterminée à l'intérieur de celui-ci, et pour définir une couche superficielle et une partie résiduelle du support temporaire ; • la formation d'une couche d'interconnexion sur le support temporaire, la couche d'interconnexion comprenant des plages de contact et des chemins électriquement conducteurs entre les plages de contact ; • la mise en place d'au moins une puce à semi-conducteur sur la couche d'interconnexion afin de coupler électriquement les éléments conducteurs de la puce avec les plages de contact de la couche d'interconnexion ; • la fourniture d'énergie au support temporaire afin de détacher la partie résiduelle et de fournir la structure semi-conductrice.
Selon encore d'autres caractéristiques non restrictives de l'invention, prises soit seules, soit en une combinaison techniquement faisable quelconque : • les conditions d'implantation sont choisies de telle manière que les étapes de la formation de la couche d'interconnexion et de la mise en place de la puce à semi-conducteur peuvent être réalisées sans provoquer le détachement de la partie résiduelle du support temporaire ; • les conditions- choisies pour l'introduction des composés d'hélium comprennent l'implantation d'ions hélium en une dose comprise entre 1 et 2 10^16 at/cm^3 ; et avec une énergie d'implantation de 40 keV voire plus ; • les conditions choisies pour l'introduction des composés d'hydrogène comprennent l'iipplantation d'ions hydrogène en une dose comprise entre 0,5 to 1,5 ΙΟ'Ίβ at/cm''3 ; et avec une énergie d'implantation de 25 keV voire plus ; • la couche d'interconnexion présente une première surface du côté de la puce à semi-conducteur et une seconde surface opposée à la première surface, et dans lequel les plages de contact sont disposées à la fois sur la première et sur la seconde surface ; • le procédé comprend l'enlèvement de la couche superficielle après le détachement de la partie résiduelle afin d'exposer au moins certaines plages de contact de la seconde surface de la couche d'interconnexion ; • le procédé comprend la · formation d'une fonctionnalité en saillie, telle qu'une micro-bosse ou des plots métalliques, sur les plages de contact de la première surface afin de faciliter le couplage électrique des éléments conducteurs de la puce à semi-conducteur avec les plages de contact ; • le procédé comprend la formation de dispositifs élémentaires sur et/ou dans la couche superficielle ; • la couche superficielle présente une épaisseur inférieure à environ 10 microns, de préférence inférieure à 1 micron, et encore plus de préférence comprise entre 50 et 600 nm ; • la distance qui sépare deux plages de contact juxtaposées est comprise entre 0,2 microns et 2 microns ; • le procédé comprend une étape d'assemblage d'un renfort sur l'arrière de la au moins une puce à semi-conducteur ; • l'étape d'assemblage est exécutée après l'étape de mise en place de la au moins une puce à semi-conducteur sur la couche d'interconnexion ; • l'étape d'assemblage comprend en outre une étape de remplissage afin de fournir un matériau de remplissage dans l'espace libre qui entoure la au moins une puce ; • le procédé comprend en outre une étape de découpage de la structure semi-conductrice afin de fournir au moins un dispositif semi-conducteur brut, et une étape d'encapsulation du au moins un dispositif semi-conducteur brut afin de former un dispositif à semi-conducteur final.
FI6DRES
De nombreux autres caractéristiques et avantages de la présente invention apparaitront à la lecture de la description détaillée suivante, prise conjointement avec les dessins joints, sur lesquels : - les Figures 1 et 2 représentent des structures semi-conductrices qui peuvent être fabriquées grâce au procédé selon l'invention ; - la Figure 3 représente une étape d'introduction de composés d'hydrogène et d'hélium dans un support temporaire ; - la Figure 4 représente une étape de formation d'une couche d'interconnexion ; la Figure 5 représente une étape de mise en place d'au moins une puce à semi-conducteur sur la couche d'interconnexion ; la Figure 6 représente une étape d'assemblage d'un renfort ; la Figure 7 représente une étape de fourniture d'énergie au support temporaire afin de détacher une partie résiduelle ; - la Figure 8 représente la structure semi-conductrice après l'enlèvement de la partie résiduelle du support temporaire.
DESCRIPTION DETAILEO DK MODES DE REALISATION SPECIFIQUES DE L'INVENTION
Pour simplifier la description suivante, les mêmes références seront utilisées pour des' éléments identiques ou des éléments ayant la même fonction dans les différents modes de réalisation de l'invention qui seront décrits.
La Figure 1 représente une structure semi-conductrice 10 qui peut être fabriquée grâce au procédé de la présente invention.
La structure semi-conductrice 10 comprend un interposeur qui consiste en une couche d'interconnexion 5. La couche d'interconnexion 5 comprend des plages de contact 5a de préférence disposées sur ses deux surfaces ; et des chemins électriquement conducteurs 5b entre les plages de contact 5a. La couche d'interconnexion 5 peut présenter une épaisseur inférieure à 20 microns, et typiquement comprise entre 5 et 10 microns. Certaines plages de contact 5a sont électriquement couplées à des éléments conducteurs 6a d'au moins une puce à semi-conducteur 6. D'autres plages de contact 5a, spécifiquement celles qui sont disposées sur la surface exposée de la couche d'interconnexion 5, peuvent fournir une connexion extérieure entrée/sortie de la structure semi-conductrice 10.
Comme représenté sur la figure 1, les plages de contact 5a peuvent être disposées sur chacune des surfaces de la couche d'interconnexion 5 avec une densité importante. Par exemple, la distance séparant deux plages juxtaposées 5a peut être comprise entre 0,2 et 2 microns.
De préférence, une pluralité de puces à semi-conducteurs 6 sont disposées et électriquement couplées à la couche d'interconnexion 5. Les puces 6 peuvent avoir des tailles différentes, des fonctions différentes et être conçues à partir de technologies différentes. Par exemple, une puce 6 peut être une CPU de technologie 14nm, alors qu'une autre puce 6 peut être une puce entrée/sortie de technologie 0,25 micron. Chaque puce 6 peut être, par exemple, une puce à mémoire DRAM ou SRAM, une CPU, une GPU, un microcontrôleur, ou une puce entrée/sortie.
En option, la structure semi-conductrice 10 peut comprendre des puces 6 supplémentaires positionnées sur la surface exposée de la couche d'interconnexion 5 (non représentée sur la figure 1) .
La couche d'interconnexion 5 permet de co-intégrer ces différentes puces ayant des fonctions différentes pour réaliser un dispositif semi-conducteur fonctionnel. Des chemins électriquement conducteurs 5b de la couche d'interconnexion 5 permettent de connecter électriquement ensemble les éléments conducteurs 6a des différentes puces 6, afin qu'ils puissent coopérer sur le plan fonctionnel. Pour permettre un schéma complexe d'interconnexion, la couche d'interconnexion 5 peut être composée d'une pluralité de sous-couches d'interconnexion empilées, par exemple de 2 à 4 sous-couches .
Pour faciliter le couplage électrique des éléments conducteurs 6a des puces 6 avec les plages de contact 5a de la couche d'interconnexion 5, les plages de contact et/ou les éléments conducteurs 6a peuvent être muni (e)s d'éléments en saillie 7a, 7b, telles que des micro-bosses.
La structure semi-conductrice 10 de la figure 1 comprend également un renfort 8 placé sur l'arrière des puces 6 pour fournir un support rigide à la structure. Le renfort 8 peut être constitué de tout matériau approprié, tel que le silicium ou un matériau époxy. L'espace entre les puces 6, le renfort 8 et la couche d'interconnexion 5 peut être rempli d'un matériau de remplissage isolant, tel que de l'oxyde de silicium, afin d'assurer la protection et d'augmenter la rigidité de la structure semi-conductrice 10.
En option, et tel que représenté sur la figure 2, la structure semi-conductrice 10 peut comprendre une couche superficielle 3 par dessus, ou partiellement par dessus, la couche d'interconnexion 5, sur sa surface opposée aux puces 6. La couche superficielle 3 peut comprendre des dispositifs élémentaires 11 couplés à certaines des plages de contact 5a de la couche d'interconnexion 5. Des dispositifs élémentaires 11 peuvent fournir des fonctions supplémentaires aux puces 6. Ils peuvent correspondre à des transistors à couche mince, des diodes PN, ou des dispositifs photoniques par exemple.
La structure semi-conductrice 10 des figures 1 ou 2 peut être découpée pour former des dispositifs semi-conducteurs bruts, qui peuvent alors être encapsulés pour former des dispositifs semi-conducteurs finaux, comme cela est habituel dans l'art antérieur. L'encapsulation peut comprendre la formation de liaisons filaires sur certaines des plages de contact 5a disposées sur la surface exposée de la couche d'interconnexion 5 afin de fournir une connexion extérieure aux dispositifs.
La présente invention s'oriente vers un procédé de fabrication de la structure semi-conductrice 10, telle que celle représentée sur les figures 1 ou 2.
En référence à la figure 3, le procédé comprend une étape d'introduction de composés d'hydrogène et d'hélium, comme des ions hydrogène et des ions hélium, dans un support temporaire 1 afin de former une zone de faiblesse 2 à une profondeur prédéterminée dans le support 1. Les composés d'hydrogène et d'hélium peuvent être introduits par implantation. La zone de faiblesse 2 définit une couche superficielle 3 et une partie résiduelle 4 du support temporaire 1.
Pour des raisons de coût et de disponibilité, le support peut correspondre à une tranche de silicium, de forme circulaire et de dimensions normalisées. Par exemple, la tranche de silicium peut présenter un diamètre of 200 ou 300 mm, et une épaisseur comprise entre 300 to 900 microns. Mais le procédé selon l'invention n'est pas limité à ce matériau, cette forme et cette taille du support temporaire. En résumé, le support temporaire est choisi de manière à fournir une pièce autonome, rigide, et bon marché. Le support temporaire 1 peut être revêtu d'une, voire de plusieurs couche (s) de matériau en surface, tel qu'un matériau semi-conducteur, un matériau conducteur ou un matériau isolant. En conséquence, la couche superficielle 3 peut également comprendre une, voire plusieurs couche(s) en surface du support temporaire 1.
En fonction des conditions d'implantation qui vont être décrites plus en détails dans une partie suivante de la description, la couche superficielle 3 peut présenter une épaisseur inférieure à environ 10 microns, ou inférieure à 1 micron. De préférence, cette épaisseur est comprise entre 50 to 600 nm. Dans certains exemples, la couche superficielle 3 sera complètement enlevée de la structure finale, si bien que son épaisseur n'a pas de réelle importance. Une couche superficielle 3 plus mince facilite néanmoins son enlèvement. L'épaisseur de la couche superficielle est typiquement inférieure d'une ou deux décimale(s) à l'épaisseur de la partie résiduelle 4. Par conséquent, l'épaisseur de la partie résiduelle 4 est très semblable à l'épaisseur du support temporaire 1.
La zone de faiblesse 2 est fournie pour permettre et pour faciliter l'enlèvement du support temporaire {et plus précisément, dans la partie résiduelle 4 du support temporaire 1), au cours d'une étape ultérieure de détachement du procédé de fabrication de la structure semi-conductrice 10.
La zone de faiblesse 2 doit donc être précisément contrôlée afin qu'elle reste suffisamment stable au cours de l'étape suivante du processus, avant l'enlèvement de la partie résiduelle 4. L'affaiblissement de la zone 2 peut être particulièrement affecté par les bilans thermiques impliqués dans lesdites étapes suivantes. "Suffisamment stable" signifie que l'affaiblissement de la zone 2, ou toute autre évolution de la zone de faiblesse 2 au cours des étapes suivantes du procédé avant le détachement, ne doit pas se développer en une déformation de la couche superficielle 3 ou ne doit pas provoquer le détachement prématuré de la partie résiduelle 4.
La zone de faiblesse 2 doit cependant être suffisamment fragilisée, de telle sorte que la fourniture d'une quantité raisonnable d'énergie au cours de l'étape de détachement, permette l'enlèvement de la partie résiduelle 4.
Selon l'invention, le degré de fragilisation de la zone 2 est contrôlé avec une grande précision en choisissant les conditions d'introduction (c'est-à-dire d'implantation) des composés d'hydrogène et d'hélium. Cette sélection doit également prendre en considération le matériau du support temporaire 1, qui peut affecter l'évolution de la fragilisation de la zone 2, et prendre également en considération les bilans thermiques (voire plus généralement les bilans énergétiques) associés aux étapes du procédé appliquées au support temporaire préalablement à l'étape de détachement.
Par exemple, l'implantation d'ions hydrogène et hélium peut être réalisée conformément aux conditions suivantes d'implantation dans un support temporaire en silicium : • une dose d'hydrogène comprise entre 0,5 to 1,5 ΙΟ'Ίδ at/cm''3 ; et avec une implantation d'énergie of 25 keV voire plus. • une dose d'hélium comprise entre 1 et 2 ΙΟ'Ίβ at/cm^3 ; et avec une implantation d'énergie de 40 keV voire plus.
Les ions hydrogène et les ions hélium peuvent être successivement implantés dans le support temporaire 1, par exemple en implantant tout d'abord les ions hélium. Il est également possible d'implanter les ions hydrogène en premier.
Avec ces composés implantés et ces conditions d'implantation, il a été démontré que le support temporaire pouvait recevoir un bilan thermique équivalent à environ 4 heures de traitement à 250 °C sans subir de déformations de surface ou provoquer de détachement de la partie résiduelle 4. "Bilan thermique équivalent" signifie une température élevée pendant une courte période de temps ; ou une température basse pendant une longue période de temps peut également être appliquée au support temporaire 1.
Ce bilan thermique acceptable est plus large que celui qui aurait pu être appliqué sur un support temporaire muni d'une zone de faiblesse qui aurait été formée par les composés d'hydrogène seuls, les composés d'hélium seuls, ou tout autre composé.
Dans certains cas, le procédé selon l'invention peut comprendre une étape de formation de dispositifs élémentaires 11 dans et/ou sur la couche superficielle 3. Cette étape peut être réalisée avant ou après la formation de la zone de faiblesse 2. Les dispositifs élémentaires 11 peuvent correspondre à des transistors à couche mince, des diodes PN, ou des dispositifs photoniques par exemple. De préférence, les dispositifs élémentaires remplissent des fonctions électriques simples ou de guidage de la lumière, qui ne requièrent pas des niveaux élevés de performances, puisque la qualité du matériau de la couche superficielle 3 peut être détériorée par la formation de la zone de faiblesse 2.
Les dispositifs élémentaires sont formés grâce à toutes les techniques connues dans l'industrie des semi-conducteurs, comme le dépôt, la gravure, l'implantation ou la diffusion de dopant, etc.
Les dispositifs élémentaires 11 peuvent être formés après la formation de la zone de faiblesse 2, mais de préférence, les dispositifs élémentaires 11 sont formés avant, de telle sorte que leur formation ne contribue pas au bilan thermique acceptable qui peut être reçu par le support temporaire 1.
Le bilan thermique associé à la formation de dispositifs élémentaires 11, dans le cas où ils sont formés après la création de la zone de faiblesse 2, doit être bien inférieur au bilan thermique acceptable, c'est-à-dire bien inférieur à environ 250 °C pendant 4 heures ou bien inférieur à environ 350 “C pendant 20 minutes, par exemple.
Tel que représenté sur la figure 4, le procédé selon l'invention comprend également une étape de formation, sur le support temporaire 1, de la couche d'interconnexion 5 comprenant des plages de contact 5a et un chemin électriquement conducteur 5b entre les plages de contact 5a.
Au cours de cette étape du processus, la couche d'interconnexion 5 présente une première surface, en contact avec le support temporaire 1 et une seconde surface exposée. De préférence, les plages de contact 5a sont disposées sur les deux surfaces de la couche d'interconnexion 5.
La couche d'interconnexion 5 peut être formée à l'aide de la technique classique comme la métallisation ou le double damasquinage. Elle peut comprendre les étapes successives de dépôt de substance diélectrique, de gravure suivant des motifs définis de résine photosensible, de dépôt de barrière, dépôt d'aluminium ou de cuivre (par exemple par galvanoplastie) , et de planarisation (par exemple par planarisation chimique-mécanique). La couche d'interconnexion 5 peut être constituée d'une pluralité de sous-couches interconnectées empilées, par exemple de 2 à 4 sous-couches, afin de créer un schéma plus complexe d'interconnexion. Le schéma d'interconnexion est conçu de telle sorte que les puces 6 de la structure semi-conductrice 10 sont couplées ensemble fonctionnellement et couplées à des connexions extérieures.
Le bilan thermique associé à la formation de la couche d'interconnexion 5 est typiquement inférieur à 250 °C pendant quelques heures, en fonction du nombre de sous-couches qui sont comprises dans la couche d'interconnexion 5. En combinaison avec tous les autres bilans thermiques qui précèdent l'étape de détachement, il ne doit pas excéder le bilan thermique acceptable de, par exemple, 4 heures de traitement à 250 “C.
Du fait que les plages de contact 5a et chemins conducteurs 5b sont essentiellement formés par la technique du dépôt, la couche d'interconnexion 5 ne nécessite pas la formation de vias dans un matériau épais et rigide. La densité des plages de contact 5a au niveau de la première ou de la seconde surface peut être particulièrement élevée. Par exemple, la distance qui sépare deux plages de contact 5a juxtaposées peut être comprise entre 0,2 micron et 2 microns. La dimension de chaque plage (de sa section de surface) peut être de la même taille, entre 0,2 micron et 2 micron, θ'" est au moins 5 fois plus petit que la dimension qu'un via typique doit avoir dans l'approche traditionnelle de l'interposeur.
Cette étape de formation de la couche d'interconnexion 5 peut également comprendre la formation d'éléments en saillie 7a sur au moins certaines des plages de contact 5a de la surface exposée afin de faciliter le couplage avec les éléments conducteurs 6a des puces 6. Les éléments en saillie 7a sur les plages de contact 5a peuvent consister en micro-bosses. Ces micro-bosses 7a peuvent être formées par croissance sélective du métal sur les plages de contact 6a. Selon une variante, des plots métalliques peuvent être formés par gravure du matériau isolant qui entoure les plages 6a pour qu'ils émergent au-dessus de la surface exposée, suivie par une fusion du métal en saillie afin de former les plots.
Si le processus de formation des éléments en saillie 7a implique un bilan thermique significatif, le bilan thermique global appliqué à la zone de faiblesse 2 qui précède l'étape de détachement, ne doit pas excéder le bilan thermique acceptable de, par exemple, 4 heures de traitement à 250 “C ou 20 minutes à 350 °C.
Tel que représenté sur la figure 5, le procédé de fabrication de la structure semi-conductrice 10 comprend en outre une étape de mise en place d'au moins une puce 6 sur la couche d'interconnexion 5 et de couplage électrique de l'élément conducteur 8a de la puce 8 avec les plages de contact 5a.
La puce 6 peut comprendre des éléments en saillie 7b, similaires à ceux décrits en faisant référence aux éléments en saillie 7a formés sur les plages de contact 5a, comme les micro-bosses ou les plots métalliques afin de faciliter leur connexion électrique avec la couche d'interconnexion 5. Les éléments en saillie 7b des puces 6 peuvent être en contact avec les éléments en saillie 7a de la couche d'interconnexion (tel que représenté sur la figure 5) ou être directement en contact avec les plages de contact 5a.
Selon une variante, un contact direct peut être formé entre les éléments conducteurs 8a des puces 6 et les plages de contact 5a, par exemple par liaison "moléculaire" directe ou liaison adhésive des deux éléments.
De préférence, l'étape de mise en place d'au moins une puce 6 implique la mise en place d'une pluralité de puces 6. Ceci peut être réalisé à l'aide de la technique bien connue du "pick and place" (saisie et mise en place).
Cette étape est de préférence réalisée à température ambiante, de telle sorte qu'elle ne contribue pas de manière significative au bilan thermique acceptable qui précède l'étape de détachement.
Comme expliqué ci-dessus, les puces 6 peuvent être de différentes taille, technologie et fonctions. Chaque puce 6 peut être une mémoire DRAM ou SRAM, une CPU, une GPU, un microcontrôleur, un dispositif entrée/sortie.
Un groupe choisi de puces, par exemple une puce DRAM, une puce GPU et une puce I/O peut être placé dans la position qui leur est destinée sur la couche d'interconnexion 5 et elles peuvent être couplées électriquement ensemble par la couche d'interconnexion 5 de manière fonctionnelle.
La structure semi-conductricé 10 peut être composée d'une pluralité de ces groupes de telle sorte que, après découpe et encapsulation, une pluralité de dispositifs semi-conducteurs peuvent être fabriqués collectivement.
Une fois que la puce 6 a été mise en place sur la couche d'interconnexion 5, l'espace libre qui entoure les puces 6, au-dessus de la couche d'interconnexion 5 peut être rempli d'un matériau de remplissage isolant 9, dans le but de protéger et de rigidifier l'ensemble. Le matériau de remplissage peut consister en de l'oxyde de silicium disposé sur la couche d'interconnexion 5 et autour des puces 6 grâce à une technique de dépôt sur verre par rotation. Le dépôt et le remplissage du matériau sont facilités si celui-ci présente une faible densité.
De préférence également, et tel que représenté sur la figure 6, le processus selon l'invention comprend une étape d'assemblage d'un renfort 8 sur l'arrière des puces 6. Le renfort 8 est constitué d'un matériau suffisamment épais et rigide pour que la structure semi-conductrice 10 soit autonome une fois que le substrat temporaire 1 est enlevé.
Le renfort 8 peut être composé, par exemple, d'une tranche de silicium ou d'une pièce de matériau époxy. Ses dimensions doivent au moins correspondre aux dimensions du support temporaire 1. L'ensemble peut être obtenu par liaison adhésive, par liaison directe ou toute autre technique. De préférence, la technique choisie n'implique pas l'exposition à une température supérieure à la température ambiante, afin d'éviter d'affecter la zone de faiblesse 2 et de provoquer le détachement prématuré de la partie résiduelle 4 du support 1.
Dans une autre approche, l'arrière des puces 6 peut être positionné en premier et fixé dans une position prédéterminée sur le renfort 8, et ensuite l'ensemble formé des puces 6 et du renfort 8 est mis en place sur la couche de connexion 6, et couple électriquement tous les éléments conducteurs 6a des puces 6 avec les plages de contact 5a.
Quelle que soit l'approche choisie pour la mise en place des puces 6 sur la couche d'interconnexion 5 et l'assemblage du renfort 8, le processus a pour résultat la configuration représentée sur la figure 6. si le processus d'assemblage du renfort ou l'étape de remplissage de l'espace autour de la puce 6 avec du matériau isolant 9 implique un bilan thermique significatif, the bilan thermique global appliqué à la zone de faiblesse 2 qui précède l'étape de détachement, ne doit cependant pas excéder le bilan thermique acceptable de, par exemple, 4 heures de traitement à 250 “C.
Le procédé de fabrication de la structure semi-conductrice 10 comprend en outre une étape de fourniture d'énergie au support temporaire 1, et plus particulièrement à la zone de faiblesse 2, pour détacher la partie résiduelle 4 et fournir la structure semi-conductrice 10. Cette étape est représentée sur la figure 7. L'énergie peut être une énergie thermique, comme un recuit autour de 400 °C pendant une période de 10 minutes à environ 2 heures. Tout autre traitement thermique qui mène au détachement de la partie résiduelle 4 du support temporaire 1 peut être approprié. Selon une variante, l'énergie fournie peut être une énergie mécanique, comme l'insertion d'une lame au niveau de la zone de faiblesse 2 du support temporaire 1.
Quelle que soit sa forme, l'énergie appliquée, en combinaison avec l'énergie reçue au niveau de la zone de faiblesse au cours des étapes précédentes, mène au détachement de la partie résiduelle 4 du support 1, afin de fournir la structure semi-conductrice 10 représentée sur la figure 8.
Au cours d'une étape suivante, en option, la couche superficielle 3 peut être enlevée soit complètement (si aucun dispositif élémentaire 11 n'a été formé au cours d'une étape précédente) ou partiellement (afin de préserver les dispositifs élémentaires 11). L'enlèvement peut être réalisé par gravure sélective sèche ou humide, par exemple en utilisant KOH (oxyde de potassium) dans le cas où le support temporaire est en silicium.
Les structures semi-conductrices 10 qui peuvent être obtenues grâce au procédé exposé sont représentées sur les figures 1 et 2.
Bien entendu, l'invention n'est pas limitée au mode de réalisation particulier du procédé qui a été décrit. L'invention inclut également tous les modes de réalisation alternatifs ou les étapes supplémentaires dans le cadre des revendications jointes.
Par exemple, des dispositifs élémentaires 11 ou des dispositifs élémentaires 11 supplémentaires peuvent également être formés dans la couche superficielle 3, après l'étape de la fourniture d'énergie et le détachement de la partie résiduelle 4 du support temporaire 1.
Dans une étape optionnelle qui peut être exécutée après l'étape de détachement, une puce 6 supplémentaire peut être mise en place par-dessus la surface exposée de la couche d'interconnexion 5, et couplée électriquement aux plages de contact 5a.
Comme cela a été mentionné ci-dessus, cette structure semi-conductrice 10 peut être découpée pour former des dispositifs semi-conducteurs bruts, qui peuvent ensuite être encapsulés de façon à former des dispositifs semi-conducteurs finaux comme cela est habituel dans l'art antérieur. L'encapsulation peut comprendre the formation de liaisons filaires sur certaines des plages de contact 5a disposées sur la surface exposée de la couche d'interconnexion 5 afin de fournir une connexion extérieure aux dispositifs.

Claims (14)

  1. REVENDICATIONS
    1. Procédé permettant de former une structure semi-conductrice (10) comprenant: • l'introduction, dans des conditions choisies, de composés d'hydrogène et d'hélium dans un support temporaire (1) afin de former une zone de faiblesse (2) à une profondeur prédéterminée à l'intérieur de celui-ci, et pour définir une couche superficielle (3) et une partie résiduelle (4) du support temporaire (1) ; • la formation d'une couche d'interconnexion (5) sur le support temporaire (1) , la couche d'interconnexion comprenant des plages de contact (5a) et des chemins électriquement conducteurs (5b) entre les plages de contact (5a) ; • la mise en place d'au moins une puce. à semi-conducteur (6) sur la couche d'interconnexion (5) afin de coupler électriquement les éléments conducteurs de la puce (6a) avec les plages de contact (5a) de la couche d'interconnexion (5) ; • la fourniture d'énergie au support temporaire (1) afin de détacher la partie résiduelle (4) et de fournir la structure semi-conductrice (10).
  2. 2. Procédé selon la revendication 1, dans lequel les conditions d'implantation sont choisies de telle manière que les étapes de la formation de la couche d'interconnexion (5) et de la mise en place de la puce à semi-conducteur (6) peuvent être réalisées sans provoquer le détachement de la partie résiduelle (4) du support temporaire (1).
  3. 3. Procédé selon l'une quelconque des revendications précédentes, dans lequel les conditions choisies pour l'introduction des composés d'hélium comprennent l'implantation d'ions hélium en une dose comprise entre 1 et 2 ΙΟ'Ίβ at/cm^'S ; et avec une énergie d'implantation de 40 keV voire plus.
  4. 4. Procédé selon l'une quelconque des revendications précédentes, dans lequel les conditions choisies pour l'introduction des composés d'hydrogène comprennent l'implantation d'ions hydrogène en une dose comprise entre 0,5 et 1,5 10^16 at/cm''3 ; et avec une énergie d'implantation de 25 keV voire plus.
  5. 5. Procédé selon l'une quelconque des revendications précédentes, dans lequel la couche d'interconnexion (5) présente une première surface du côté de la puce à semi-conducteur (6) et une seconde surface opposée à la première surface, et dans lequel les plages de contact (5a) sont disposées à la fois sur la première et sur la seconde surface.
  6. 6. Procédé selon revendication 5, comprenant en outre au moins l'enlèvement partiel de la couche superficielle (3) après le détachement de la partie résiduelle (4) afin d'exposer au moins certaines plages de contact (5a) de la seconde surface de la couche d'interconnexion (5).
  7. 7. Procédé selon revendication 5 ou 6, comprenant en outre la formation d'une fonctionnalité (7a) en saillie, telle qu'une micro-bosse ou des plots métalliques, sur les plages de contact (5a) de la première surface afin de faciliter le couplage électrique des éléments conducteurs (6a) de la puce à semi-conducteur (6) avec les plages de contact (5a).
  8. 8. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre l'étape de la formation de dispositifs élémentaires (11) sur et/ou dans la couche superficielle (3) .
  9. 9. Procédé selon l'une quelconque des revendications précédentes, dans lequel la couche superficielle (3) présente une épaisseur inférieure à environ 10 microns, de préférence inférieure à 1 micron, et encore plus de préférence comprise entre 50 et 600 nm.
  10. 10. Procédé selon l' une quelconque des revendications précédentes, dans lequel la distance qui sépare deux plages de contact (5a) juxtaposées est comprise entre 0,2 microns et 2 microns.
  11. 11. Procédé selon l'une quelconque des revendications précédentes, comprenant en outre une étape d'assemblage d'un renfort (8) sur l'arrière de la au moins une puce à semi-conducteur (6).
  12. 12. Procédé selon la revendication précédente dans lequel l'étape d'assemblage est exécutée après l'étape de mise en place de la au moins une puce à semi-conducteur (6) sur la couche d'interconnexion (5).
  13. 13. Procédé selon la revendication précédente, dans lequel l'étape d'assemblage comprend en outre une étape de remplissage afin de fournir un matériau de remplissage (9) dans l'espace libre qui entoure la au moins une puce (6).
  14. 14. Procédé selon l'une quelconqpae des revendications précédentes, comprenant en outre une étape de découpage de la structure semi-conductrice (10) afin de fournir au moins un dispositif semi-conducteur brut, et une étape d'encapsulation du au moins un dispositif semi-conducteur brut afin de former un dispositif à semi-conducteur final.
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