KR102397140B1 - 임의의 관통 비아가 없는 인터포저를 포함하는 반도체 구조의 제조 방법 - Google Patents

임의의 관통 비아가 없는 인터포저를 포함하는 반도체 구조의 제조 방법 Download PDF

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KR102397140B1
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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
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    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
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Abstract

본 발명은 반도체 구조를 형성하는 방법에 관한 것으로, 내부의 미리 결정된 깊이에 약화 평면(2)을 형성하고 임시 지지체(1)의 표면 층(3) 및 잔여 부분(4)을 한정하기 위해, 선택된 조건들에서 임시 지지체(1)에 수소 및 헬륨 종(예를 들어, 이온들)을 도입시키는 단계; 임시 지지체(1) 상에 상호연결 층(5)을 형성하는 단계; 적어도 하나의 반도체 칩(6)을 상호연결 층(5) 상에 배치하는 단계; 적어도 하나의 반도체 칩(6)의 후면 상에 보강재(8)를 조립하는 단계; 및 잔여 부분(4)을 분리하고 반도체 구조를 제공하기 위해 열 에너지를 임시 지지체(1)에 제공하는 단계를 포함한다. 상호연결 층(5)은 임의의 관통 비아가 없는 인터포저를 형성한다.

Description

임의의 관통 비아가 없는 인터포저를 포함하는 반도체 구조의 제조 방법
본 발명은 인터포저를 포함하는 반도체 구조의 제조를 위한 방법에 관한 것이다.
인터포저들은 일반적으로 반도체 칩들 또는 다이들을 나란히 적층하여 이들을 서로 및 외부 환경에 연결시키도록 허용하는 수동 엘리먼트들로서 사용된다. 인터포저들은 상이한 기능들(프로세싱 유닛들, 메모리, 입력/출력)을 갖는 칩들 또는 다이들을 혼합하여, 높은 대역폭 구성들 및 콤팩트한 폼 팩터들을 나타내는 패키징된 반도체 디바이스들을 형성하도록 허용한다. 이는 모든 기능적 엘리먼트들을 다이 레벨에서 통합하는 것을 회피하고 디바이스 개발 시간을 가속화한다.
US2013/0214423호는, 인터포저가 일반적으로 강성(예를 들어, 약 200 마이크로미터 이상)이 되도록 충분히 두꺼운 재료 층으로 형성되어, 그 대향 면들 상에, 반도체 칩들 및/또는 외부 커넥터들에 대한 연결을 위한 접촉 패드들을 제공하는 것을 상기시킨다. 인터포저는 또한, 이를 통해 확장되어 그 대향 면들 상의 접촉 패드들을 전기적으로 연결시키는 전도 비아들을 포함한다.
높은 종횡비(비아의 길이를 그 단면의 치수로 나눈 것으로 정의됨), 예를 들어, 5보다 큰 비를 갖는 비아들을 형성하는 것은 일반적으로 곤란하다. 따라서, 비아들은 일반적으로 20 마이크로미터보다 큰 최소 단면 치수를 갖는다. 이러한 치수는 인터포저의 주어진 표면에 형성될 수 있는 비아들의 수를 제한하고, 따라서 최종적으로 패키징된 반도체 디바이스의 집적 밀도를 제한한다. 따라서, 덜 콤팩트한 디바이스들은 작은 치수(스마트 폰들, 연결된 시계들 등)를 갖는 물품들에 배치될 수 없기 때문에 문제가 된다. 덜 콤팩트한 디바이스들은 또한 성능을 제한하는데, 이는, 필요한 더 긴 연결 라인들이 전파 신호들의 대역폭 및 레이턴시에 영향을 미칠 수 있기 때문이다.
통과 비아를 요구하지 않는 US2014/0191419호에 설명된 것과 같은 새로운 인터포저 접근법이 많은 주목을 받고 있다.
예를 들어, US20030219969호는 실리콘 기판을 사용하여 제조된 미세 구조화된 인터포저로 패키징된 반도체 디바이스의 제조 방법을 개시한다. 방법은, 실리콘 기판 상에 박리가능한 수지 층을 형성하는 단계, 박리가능한 수지 층 상에 배선 층을 형성하는 단계, 배선 기판 상에 반도체 칩들을 장착하는 단계, 복수의 반도체 칩들을 밀봉 수지로 밀봉함으로써 반도체 디바이스들을 형성하는 단계, 밀봉 수지측으로부터 반도체 디바이스들을 다이싱(dicing)하지만 실리콘 기판을 남김으로써 반도체 디바이스들을 개별화하는 단계, 및 개별화된 반도체 디바이스들 각각을 실리콘 기판으로부터 박리하는 단계를 포함한다.
이러한 제조 공정은 특히 구현하기 곤란하다. 이는, 디바이스들 상에 견인력들을 인가할 때 수지 층에서 기판으로부터 완전한 디바이스를 정밀하게 제거하는 것이 가능하도록 구조의 연속적 인터페이스들에서 접착력들을 미세하게 제어하는 것을 요구한다. 이와 동시에 수지 층은 초기 단계의 제조 공정 동안 실리콘 기판 상의 상이한 층들을 함께 유지하기에 충분한 접착을 제공해야 한다.
본 발명은 적어도 하나의 반도체 칩 또는 다이, 및 적어도 하나의 반도체 칩의 전도성 피처들로부터/로 전기 신호들을 라우팅하기 위한 인터포저를 포함하는 반도체 디바이스를 형성하는 것을 목적으로 한다. 인터포저에는 어떠한 관통 비아도 없고, 제조 공정은 구현하기에 단순하다.
이러한 효과를 위해, 본 발명은 다음을 포함하는 반도체 구조를 형성하는 방법에 관한 것이다:
내부의 미리 결정된 깊이에 약화 평면을 형성하고 임시 지지체의 표면 층 및 잔여 부분을 한정하기 위해, 선택된 주입 조건들에서 임시 지지체에 수소 및 헬륨 이온들을 주입하는 단계;
임시 지지체 상에 상호연결 층을 형성하는 단계 - 상호연결 층은 접촉 패드들 및 접촉 패드들 사이의 전기 도전성 경로들을 포함함 -;
칩의 전도성 피처들을 상호연결 층의 접촉 패드들과 전기적으로 결합하기 위해 상호연결 층 상에 적어도 하나의 반도체 칩을 배치하는 단계;
적어도 하나의 반도체 칩의 후면 상에 보강재를 조립하는 단계;
잔여 부분을 분리하고 반도체 구조를 제공하기 위해 열 에너지 및 선택적으로 기계적 에너지를 임시 지지체에 제공하는 단계.
임시 지지체에 열 에너지를 제공하는 단계는 약화 평면을 추가로 약화되게 하고, 이와 동시에 구조의 나머지에 대한 보강재의 접착을 강화할 수 있다. 이는, 적절한 힘들의 인가에 의해 그리고 구조의 나머지로부터 보강재를 분리할 위험 없이, 지지체의 잔여 부분의 분리 및 이의 제거를 용이하게 한다.
단독으로 또는 임의의 기술적으로 실현가능한 조합으로 본 발명의 추가적인 비제한적 특징들에 따르면:
헬륨 종의 선택된 도입 조건들은 1×1016 내지 2×1016 at/cm2에 포함된 선량으로 및 40 keV 내지 200 keV에 포함된 주입 에너지로 헬륨 이온들을 주입하는 것을 포함하고;
수소 종의 선택된 도입 조건들은 0.5×1016 내지 1.5×1016 at/cm2에 포함된 선량으로 및 25 keV 내지 200 keV에 포함된 주입 에너지로 수소 이온들을 주입하는 것을 포함하고;
상호연결 층은 반도체 칩의 측면 상에 제1 표면 및 제1 표면에 대향하는 제2 표면을 제공하고, 접촉 패드들은 제1 및 제2 표면들 둘 모두 상에 배치되고;
방법은 상호연결 층의 제2 표면의 적어도 일부 접촉 패드들을 노출시키기 위해 잔여 부분의 분리 이후 표면 층을 제거하는 단계를 포함하고;
방법은 반도체 칩의 전도성 피처들과 접촉 패드들의 전기적 결합을 용이하게 하기 위해 제1 표면의 접촉 패드들 상에 마이크로범프들 또는 금속 스터드들과 같은 등장하는 피처를 형성하는 단계를 포함하고;
방법은 표면 층 상에 및/또는 내에 기본 디바이스들을 형성하는 단계를 포함하고;
표면 층은 약 10 마이크로미터 미만, 바람직하게는 1 마이크로미터 미만, 보다 바람직하게는 50 내지 600 nm에 포함된 두께를 나타내고;
2개의 병치된 접촉 패드들을 분리시키는 거리는 0.2 마이크로미터 내지 2 마이크로미터에 포함되고;
조립 단계는 적어도 하나의 반도체 칩을 상호연결 층 상에 배치하는 단계 이후 또는 이전에 수행되고;
조립 단계는 적어도 하나의 칩을 둘러싸는 자유 공간에 충전재를 제공하기 위해 언더필링(underfilling)하는 단계를 더 포함하고;
방법은 적어도 하나의 원시 반도체 디바이스를 제공하기 위해 반도체 구조를 다이싱하는 단계, 및 최종 반도체 디바이스를 형성하기 위해 적어도 하나의 원시 반도체 디바이스를 패키징하는 단계를 포함하고;
상호연결 층은 200 nm 내지 20 마이크로미터에 포함된 두께를 나타내고;
상호연결 층의 형성과 연관된 열 버짓은 4 시간 동안 250°C 미만이거나 또는 350°C에서 20 분 이하이고;
열 에너지를 제공하는 단계는 10 분 내지 2 시간에 포함된 기간 동안 200 ℃ 내지 450 ℃에 포함된 온도를 인가하는 단계를 포함한다.
본 발명의 많은 다른 특징들 및 이점들은 첨부된 도면들과 관련하여 고려될 때 다음의 상세한 설명을 읽음으로써 명백해질 것이다.
도 1 및 도 2는 본 발명에 따른 방법에 의해 제조될 수 있는 반도체 구조들을 표현한다.
도 3은 임시 지지체 내에 수소 및 헬륨 종을 도입하는 단계를 표현한다.
도 4는 상호연결 층을 형성하는 단계를 표현한다.
도 5는 적어도 하나의 반도체 칩을 상호연결 층 상에 배치하는 단계를 표현한다.
도 6은 보강재를 조립하는 단계를 표현한다.
도 7은 잔여 부분을 분리하기 위해 임시 지지체에 에너지를 제공하는 단계를 표현한다.
도 8은 임시 지지체의 잔여 부분의 제거 이후의 반도체 구조를 표현한다.
이하의 설명을 단순화하기 위해, 동일한 엘리먼트들 또는 설명될 본 발명의 상이한 실시예들에서 동일한 기능을 달성하는 엘리먼트들에 대해 동일한 참조 부호들이 사용된다.
도 1은 본 발명의 방법에 의해 제조될 수 있는 반도체 구조(10)를 표현한다.
반도체 구조(10)는 상호연결 층(5)으로 구성된 인터포저를 포함한다. 상호연결 층(5)은 바람직하게는 그 표면들 둘 모두 상에 배치된 접촉 패드들(5a); 및 접촉 패드들(5a) 사이의 전기 전도성 경로들(5b)을 포함한다. 상호연결 층(5)은 200 nm 내지 20 마이크로미터에 포함된 두께, 및 전형적으로 5 내지 10 마이크로미터에 포함된 두께를 나타낼 수 있다. 일부 접촉 패드들(5a)은 적어도 하나의 반도체 칩(6)의 전도성 피처들(6a)에 전기적으로 결합된다. 다른 접촉 패드들(5a), 특히 상호연결 층(5)의 노출된 표면 상에 배치된 것들은 반도체 구조(10)의 외부 입력/출력 연결을 제공할 수 있다.
도 1에 나타낸 바와 같이, 접촉 패드들(5a)은 상호연결 층(5)의 각각의 표면들 상에 큰 밀도로 배치될 수 있다. 예를 들어, 2개의 병치된 패드들(5a)을 분리하는 거리는 0.2 내지 2 마이크로미터에 포함될 수 있다.
바람직하게는, 복수의 반도체 칩들(6)이 배치되어 상호연결 층(5)에 전기적으로 결합된다. 칩들(6)은 상이한 크기들일 수 있고, 상이한 기능들을 가질 수 있고, 상이한 기술들에 따라 제조될 수 있다. 예를 들어, 하나의 칩(6)은 14 nm 기술 CPU일 수 있는 한편, 다른 칩(6)은 0.25 마이크로미터 기술 입력/출력 칩일 수 있다. 각각의 칩(6)은 예를 들어 DRAM 또는 SRAM 메모리 칩, CPU, GPU, 마이크로제어기, 또는 입력/출력 칩일 수 있다.
선택적으로, 반도체 구조(10)는 상호연결 층(5)의 노출된 표면 상에 위치된 추가적인 칩들(6)을 포함할 수 있다(도 1에 나타내지 않음).
상호연결 층(5)은 상이한 기능을 갖는 그러한 상이한 칩들을 함께 통합하여 기능적 반도체 디바이스를 실현하도록 허용한다. 상호연결 층(5)의 전기 전도성 경로들(5b)은 상이한 칩들(6)의 전도성 피처들(6a)을 전기적으로 함께 연결하여 이들이 기능적으로 협동할 수 있도록 허용한다. 복합적 상호연결 방식을 허용하기 위해, 상호연결 층(5)은 복수의 적층된 상호연결 서브층들, 예를 들어, 2개 내지 4개의 서브층들로 구성될 수 있다.
상호연결 층(5)의 접촉 패드들(5a)와 칩들(6)의 전도성 피처들(6a)의 전기적 결합을 용이하게 하기 위해, 접촉 패드들 및/또는 전도성 피처들(6a)이 마이크로 범프들과 같은 등장하는 피처들(7a, 7b)과 함께 제공될 수 있다.
도 1의 반도체 구조(10)는 또한 구조에 강성 지지체를 제공하기 위해 칩들(6)의 후면 상에 배치된 보강재(8)를 포함한다. 보강재(8)는 실리콘 또는 에폭시 재료와 같은 임의의 적절한 재료로 제조될 수 있다. 칩들(6), 보강재(8) 및 상호연결 층(5) 사이의 자유 공간은 반도체 구조(10)의 보호 및 증가된 강성을 위해 실리콘 이산화물과 같은 절연 충전재로 채워질 수 있다.
선택적으로, 그리고 도 2에 나타난 바와 같이, 반도체 구조(10)는 칩들(6)에 대향하는 그 표면 상의 상호연결 층(5) 위에 또는 부분적으로 위에 표면 층(3)을 포함할 수 있다. 표면 층(3)은 상호연결 층(5)의 접촉 패드들(5a) 중 일부에 결합된 기본 디바이스들(11)을 포함할 수 있다. 기본 디바이스들(11)은 칩들(6)에 추가적인 기능들을 제공할 수 있다. 이들은 예를 들어, 박막 트랜지스터들, PN 다이오드들 또는 포토닉스 디바이스들에 대응할 수 있다.
도 1 또는 도 2의 반도체 구조(10)는 다이싱되어 원시 반도체 디바이스들을 형성할 수 있고, 이는 그 다음, 당업계에서 통상적인 바와 같이 최종 반도체 디바이스들을 형성하도록 패키징될 수 있다. 패키징은 상호연결 층(5)의 노출된 표면 상에 배치된 접촉 패드들(5a) 중 일부 상의 와이어 본드들의 형성을 포함하여 디바이스들에 외부 연결을 제공할 수 있다.
본 발명은 도 1 또는 도 2 상에 표현된 것과 같은 반도체 구조(10)의 제조 방법에 관한 것이다.
도 3을 참조하면, 방법은 수소 이온들 및 헬륨 이온들과 같은 수소 및 헬륨 종을 임시 지지체(1)에 도입하여 지지체(1)의 미리 결정된 깊이에 약화 평면(2)을 형성하는 단계를 포함한다. 수소 및 헬륨 종은 주입에 의해 도입될 수 있다.
약화 평면(2)은 표면 층(3) 및 임시 지지체(1)의 잔여 부분(4)을 정의한다.
비용 및 이용가능성의 이유들로, 지지체는 원형 및 정규화된 치수들의 실리콘 웨이퍼에 대응할 수 있다. 예를 들어, 실리콘 웨이퍼는 200 또는 300 mm의 직경 및 300 내지 900 마이크로미터에 포함된 두께를 나타낼 수 있다. 그러나, 본 발명에 따른 방법은 임시 지지체의 이러한 재료, 형상 및 크기에 제한되지 않는다. 일반적으로, 임시 지지체는 값 싸고 단단한 자체 지지 재료 편부를 제공하도록 선택된다. 임시 지지체(1)는 반도체 재료, 도체 재료 또는 절연 재료와 같은 재료의 하나 이상의 표면 층들로 코팅될 수 있다. 결과적으로, 표면 층(3)은 또한 임시 지지체(1)의 표면 층들 중 하나 이상을 포함할 수 있다.
설명의 다음 부분에서 보다 상세하게 설명될 주입 조건들에 따라, 표면 층(3)은 약 10 마이크로미터 미만, 또는 1 마이크로미터 미만의 두께를 나타낼 수 있다. 바람직하게는, 이러한 두께는 50 내지 600 nm에 포함된다. 일부 경우에서, 표면 층(3)은 최종 구조체로부터 완전히 제거되어 그 두께는 특별히 중요하지는 않다. 그럼에도 불구하고 더 얇은 표면 층(3)은 그의 제거를 용이하게 한다.
표면 층 두께는 전형적으로 잔여 부분(4)의 두께보다 10배 또는 20배 더 낮다. 따라서, 잔여 부분(4)의 두께는 임시 지지체(1)의 두께와 매우 유사하다.
약화 평면(2)은 반도체 구조체(10)를 제조하기 위한 방법의 후속하는 분리 단계에서 임시 지지체 (및 보다 정확하게는 임시 지지체(1)의 잔여 부분(4))의 제거를 허용하고 용이하게 하기 위해 제공된다.
따라서, 약화 평면(2)은 잔여 부분(4)의 제거 이전에 공정의 다음 단계에서 충분히 안정하게 유지되도록 정확하게 제어되어야 한다. 평면(2)의 약화는 특히 이러한 후속 단계들에 수반된 열 버짓들에 의해 영향받을 수 있다. "충분히 안정하다"는 것은, 분리 이전의 방법의 다음 단계들 동안 평면(2)의 약화 또는 약화 평면(2)의 임의의 다른 진화가 (예를 들어, 주입된 표면의 블리스터링(blistering)을 통해) 표면 층(3)의 변형으로 발전해서는 안된다는 것 또는 잔여 부분(4)의 조기 분리를 초래하지 않아야 함을 의미한다.
그러나, 약화 평면(2)은 충분히 약화되어 분리 단계에서 합리적인 양의 에너지를 제공하는 것이 잔여 부분(4)의 제거를 허용해야 한다.
본 발명에 따르면, 평면(2)의 약화 정도는 수소 및 헬륨 종의 도입(즉, 주입) 조건을 선택함으로써 정밀하게 제어된다. 선택은 평면(2)의 약화의 진화에 영향을 미칠 수 있는 임시 지지체(1)의 재료를 고려해야 하며 또한 분리 단계 이전에 임시 지지체에 적용되는 공정 단계들과 연관된 열 버짓들(또는 더 일반적으로 에너지 버짓)을 고려해야 한다.
예를 들어, 수소 및 헬륨 이온들의 주입은 특히 실리콘 임시 지지체에서 다음의 주입 조건들에서 수행될 수 있다:
25 keV의, 또는 더 일반적으로 10 keV 내지 200 keV, 또는 10 keV 내지 80 keV에 포함되는 주입 에너지에서 0.5×1016 내지 1.5×1016 at/cm2에 포함되는 수소 선량.
40 keV의, 또는 더 일반적으로 10 keV 내지 200 keV, 또는 10 keV 내지 80 keV에 포함되는 주입 에너지에서 1×1016 내지 2×1016 at/cm2에 포함되는 헬륨 선량.
수소 이온들 및 헬륨 이온들은 예를 들어 헬륨 이온들을 먼저 주입함으로써 임시 지지체(1)에 연속적으로 주입될 수 있다. 수소 이온들을 먼저 주입하는 것이 또한 가능하다. 일반적으로, 헬륨 및 수소 종의 주입 에너지는, 임시 지지체의 깊이를 따른 이들 각각의 분포 프로파일의 피크들이 서로 가깝게 위치되도록, 즉 150 nm 미만이 되도록 제안된 범위들에서 선택된다.
이러한 주입된 종 및 주입 조건들로, 임시 지지체는 표면 변형을 나타내거나 잔여 부분(4)의 분리를 초래하지 않고 250°C에서 약 4 시간의 처리와 등가인 열 버짓을 수용할 수 있음을 나타냈다. "등가 열 버짓"이라는 것은, 더 짧은 시간 기간 동안 더 높은 온도; 또는 더 긴 시간 기간 동안 더 낮은 온도가 또한 임시 지지체(1)에 적용될 수 있음을 의미한다.
이러한 열 버짓은 주입된 표면에 보강재를 제공하지 않고 임시 지지체에 적용된다는 점을 또한 주목해야 한다. 따라서, 동일한 주입 조건들 및 적용된 열 버짓에 대해, 블리스터 개발의 동력학은 보강재가 제공될 주입된 기판들의 파단 동역학과 상이하다.
본 발명의 발명자들은, 수용가능한 열 버짓(즉, 표면 변형 및/또는 조기 분리를 초래하지 않음)이, 오직 수소 종, 오직 헬륨 종 또는 임의의 다른 종에 의해 형성될 약화 평면을 구비한 임시 지지체에 적용될 것보다 더 넓다는 것을 관찰하였다. 이들은 특히 표면 변형을 나타내거나 잔여 부분(4)의 분리를 초래하지 않고, 250℃(또는 그 미만)에서 4 시간의 처리의 열 버짓 또는 20 분(또는 그 미만) 동안 350℃의 열 버짓을 적용하는 것이 가능함을 관찰하였다.
일부 경우들에서, 본 발명에 따른 방법은 표면 층(3)에 및/또는 상에 기본 디바이스들(11)을 형성하는 단계를 포함할 수 있다. 이러한 단계는 약화 평면(2)의 형성 이전에 또는 이후에 수행될 수 있다. 기본 디바이스들(11)은 예를 들어, 박막 트랜지스터들, PN 다이오드들 또는 포토닉스 디바이스들에 대응할 수 있다. 바람직하게는 기본 디바이스들은 높은 성능 레벨들을 요구하지 않는 단순한 전기 또는 광 안내 함수들을 수행하는데, 이는 표면 층(3)의 재료 품질이 약화 평면(2)의 형성에 의해 악화될 수 있기 때문이다.
기본 디바이스들은 증착, 에칭, 도펀트 주입 또는 확산 등과 같은 반도체 산업에 공지된 모든 기술들에 의해 형성된다.
기본 디바이스들(11)은 약화 평면(2)의 형성 후에 형성될 수 있지만, 바람직하게 기본 디바이스들(11)은 그 형성이 임시 지지체(1)에 의해 수용될 수 있는 허용가능한 열 버짓에 기여하지 않도록 이전에 형성된다.
기본 디바이스들(11)의 형성과 연관된 열 버짓은, 이들이 약화 평면(2)의 생성 후에 형성된 경우, 허용가능한 열 버짓보다 훨씬 적어야 하는데, 즉, 4 시간 동안 약 250 ℃보다 훨씬 낮거나 예를 들어, 20 분 동안 약 350 ℃보다 훨씬 낮아야 한다.
도 4에 표현된 바와 같이, 본 발명에 따른 방법은 또한 임시 지지체(1) 상에, 접촉 패드들(5a) 및 접촉 패드들(5a) 사이의 전기 전도성 경로(5b)를 포함하는 상호연결 층(5)을 형성하는 단계를 포함한다.
이러한 공정 스테이지에서, 상호연결 층(5)은 임시 지지체(1)와 접촉하는 제1 표면 및 제2의 노출된 표면을 제공한다. 바람직하게는, 접촉 패드들(5a)은 상호연결 층(5)의 양 표면들 상에 배치된다.
상호연결 층(5)은 금속화 또는 듀얼 다마신(damascene)과 같은 종래의 기술을 사용하여 형성될 수 있다. 이는 유전체 증착, 정의된 포토레지스트 패턴들에 따른 에칭, 배리어 증착, (예를 들어, 전기도금에 의한) 알루미늄 또는 구리 증착 및 (예를 들어, 화학 기계적 평탄화에 의한) 평탄화의 연속적 단계들을 포함할 수 있다. 상호연결 층(5)은 더 복잡한 상호연결 방식을 생성하기 위해, 복수의 적층된 상호연결된 서브층들, 예를 들어, 2개 내지 4개의 서브층들로 구성될 수 있다. 상호연결 방식은, 반도체 구조(10)의 칩(6)이 함께 외부 연결들에 기능적으로 결합되도록 설계된다.
상호연결 층(5)의 형성과 연관된 열 버짓은 통상적으로 상호연결 층(5)에 포함된 서브층들의 수에 따라 수 시간 동안 250 ℃ 아래에 있다. 분리 단계에 선행하는 모든 다른 열 버짓들과 함께, 예를 들어 250 ℃에서 4 시간의 처리의 허용가능한 열 버짓을 초과해서는 안된다.
접촉 패드들(5a) 및 전도성 경로들(5b)은 본질적으로 증착 기술에 의해 형성되기 때문에, 상호연결 층(5)은 두껍고 단단한 재료에서 비아들의 형성을 요구하지 않는다. 제1 또는 제2 표면에서 접촉 패드들(5a)의 밀도는 특히 높을 수 있다. 예를 들어, 2개의 병치된 접촉 패드들(5a)을 분리하는 거리는 0.2 마이크로미터 내지 2 마이크로미터에 포함될 수 있다. (표면 섹션의) 각각의 패드의 치수는 0.2 마이크로미터 내지 2 마이크로미터의 동일한 크기일 수 있다. 이것은 전통적인 인터포저 접근법에서 필요한 전형적인 비아의 치수보다 적어도 5배 더 작다.
상호연결 층(5)을 형성하는 이러한 단계는 또한 칩들(6)의 전도성 피처들(6a)과의 결합을 용이하게 하기 위해 노출된 표면의 접촉 패드들(5a) 중 적어도 일부 상에 등장하는 피처들(7a)을 형성하는 단계를 포함할 수 있다. 접촉 패드들(5a) 상에 등장하는 피처들(7a)은 마이크로 범프들로 구성될 수 있다. 이러한 마이크로 범프들(7a)은 접촉 패드들(6a) 상에 선택적 금속 성장에 의해 형성될 수 있다. 대안적으로, 금속 스터드들은 패드들(6a)을 둘러싸는 절연 재료를 에칭하여 노출된 표면 위로 등장하게 하고, 후속적으로 등장하는 금속을 용융시켜 스터드들을 형성함으로써 형성될 수 있다.
등장하는 피처들(7a)을 형성하는 공정이 상당한 열 버짓을 수반하는 경우, 분리 단계에 선행하는 약화 평면(2)에 적용되는 전체 열 버짓은 예를 들어 250 ℃에서 4 시간 또는 350 ℃에서 20 분의 처리의 허용가능한 열 버짓을 초과하지 않아야 한다.
도 5에 표현된 바와 같이, 반도체 구조(10)를 제조하는 방법은 적어도 하나의 칩(6)을 상호연결 층(5) 상에 배치하고 칩(8)의 전도성 피처(8a)를 접촉 패드들(5a)과 전기적으로 결합시키는 단계를 더 포함한다.
칩(6)은 상호연결 층(5)과의 전기적 접속을 용이하게 하기 위해 마이크로 범프들 또는 금속 스터드들과 같은 접촉 패드들(5a) 상에 형성된 등장하는 피처들(7a)을 참조하여 설명된 것들과 유사한 등장하는 피처들(7b)을 포함할 수 있다. 칩들(6)의 등장하는 피처들(7b)은 (도 5에 표현된 바와 같이) 상호연결 층들의 등장하는 피처들(7a)에 접촉하거나 접촉 패드들(5a)과 직접 접촉할 수 있다.
대안적으로, 예를 들어 2개의 엘리먼트들의 직접적 "분자" 결합 또는 접착 결합에 의해 칩들(6)의 전도성 피처들(8a)과 접촉 패드들(5a) 사이에 직접 접촉이 형성될 수 있다.
바람직하게는, 적어도 하나의 칩(6)을 배치하는 단계는 복수의 칩들(6)을 배치하는 단계를 수반한다. 이것은 널리 공지된 "픽 앤드 플레이스(pick and place)" 기술들에 달성될 수 있다.
이러한 단계는 실온에서 수행되는 것이 바람직하여, 분리 단계에 선행하는 허용가능한 열 버짓에 상당히 기여하지 않는다.
전술한 바와 같이, 칩들(6)은 상이한 크기, 기술 및 기능들일 수 있다. 각각의 칩(6)은 DRAM 또는 SRAM 메모리, CPU, GPU, 마이크로제어기, 입력/출력 디바이스일 수 있다.
칩들의 선택된 그룹, 예를 들어, DRAM 칩, GPU 칩 및 I/O 칩은 상호연결 층(5) 상의 이들의 의도된 위치에 배치될 수 있고 기능적 방식으로 상호연결 층(5)에 의해 함께 전기적으로 결합될 수 있다.
반도체 구조(10)는 다이싱 및 패키징 후에 복수의 반도체 디바이스들이 집합적으로 제조될 수 있도록 복수의 그러한 그룹으로 구성될 수 있다.
일단 칩(6)이 상호연결 층(5) 상에 배치되면, 상호연결 층(5) 위에서 칩(6)을 둘러싸는 자유 공간은 절연 충전재(9)로 채워져 조립체를 보호 및 강화할 수 있다. 충전재는 스핀 온 글라스 기술에 의해 상호연결 층(5) 상에 및 칩들(6) 주위에 배치된 실리콘 산화물로 구성될 수 있다. 재료의 증착 및 언더필링은 낮은 밀도를 나타내는 경우 촉진된다.
바람직하게는 또한, 도 6에 표현된 바와 같이, 본 발명에 따른 공정은 칩들(6)의 후면 상에 보강재(8)를 조립하는 단계를 포함한다. 보강재(8)는 일단 임시 기판(1)이 제거되면 반도체 구조(10)가 독립형이 되도록 충분히 두껍고 강성인 재료로 제조된다.
보강재(8)는 예를 들어 실리콘 웨이퍼 또는 에폭시 재료 편부로 제조될 수 있다. 이의 치수는 적어도 임시 지지체(1)의 치수에 대응해야 한다.
조립체는 접착 본딩, 직접 본딩 또는 임의의 다른 기술에 의해 제조될 수 있다. 바람직하게는, 선택된 기술은 약화 평면(2)에 영향을 미치는 것을 회피하고 지지체(1)의 잔여 부분(4)의 조기 분리를 초래하도록, 실온보다 높은 온도에의 노출을 수반하지 않는다.
대안적인 접근법에서, 칩들(6)의 후면은 먼저 보강재(8)상의 미리 결정된 위치에 위치되고 고정될 수 있으며, 그 다음, 칩들(6) 및 연결 층(6) 위에 배치된 보강재(8)로 형성된 조립체는 칩들(6)의 모든 전도성 피처들(6a)을 접촉 패드들(5a)에 전기적으로 결합시킨다.
칩들(6)을 상호연결 층(5) 상에 배치하고 보강재(8)를 조립하기 위해 선택된 접근법이 무엇이든, 공정은 도 6에 표현된 구성을 초래한다.
보강재를 조립하는 공정 또는 절연재(9)로 칩(6) 주위의 공간을 언더필링하는 단계가 상당한 열 버짓을 수반하는 경우, 분리 단계에 선행하는 약화 평면(2)에 적용되는 전체 열 버짓은 예를 들어 250 ℃에서 4 시간의 처리의 허용가능한 열 버짓을 초과하지 않아야 한다.
반도체 구조(10)를 제조하는 방법은 잔여 부분(4)을 분리하고 반도체 구조(10)를 제공하기 위해, 임시 지지체(1), 특히 약화 평면(2)에 에너지를 제공하는 단계를 더 포함한다. 이러한 단계는 도 7에 표현되어 있다.
제공된 에너지는 10 분 내지 약 2 시간의 기간 동안 약 400 ℃ 및 보다 일반적으로는 200 ℃ 내지 450 ℃에 포함되는 어닐링과 같은 열 에너지일 수 있다. 임시 지지체(1)로부터 잔여 부분(4)의 분리를 초래하는 임의의 다른 열 처리가 적합할 수 있다. 열 처리(및 일부 경우 대안적으로 열 에너지)에 추가로, 제공된 에너지는 임시 지지체(1)의 약화 평면(2)의 레벨에서 블레이드의 삽입과 같은 기계적 에너지이다.
그 형태가 무엇이든 간에, 적용된 에너지는 선행 단계들에서 약화 평면에서 수용된 에너지와 조합하여, 도 8에 표현된 반도체 구조(10)를 제공하기 위해 지지체(1)의 잔여 부분(4)의 분리를 초래한다.
임시 지지체(1)에 열 에너지를 제공하는 단계는 특히 유리한데, 이는, 약화 평면을 추가로 약화되게 하고, 이와 동시에 구조의 나머지에 대한 보강재(8)의 접착을 강화하기 때문이다. 따라서, 이는, 적절한 힘들의 인가에 의해 그리고 구조의 나머지로부터 보강재(8)를 분리할 위험 없이, 지지체(1)의 잔여 부분(4)의 분리 및 이의 제거를 용이하게 한다.
선택적인 후속 단계에서, 표면 층(3)은 완전히(이전 단계에서 어떠한 기본 디바이스들(11)도 형성되지 않은 경우) 또는 (기본 디바이스들(11)을 보존하기 위해) 부분적으로 제거될 수 있다. 제거는 예를 들어 임시 지지체가 실리콘 내에 있는 경우 KOH를 사용하여 선택적 건식 또는 습식 에칭에 의해 수행될 수 있다.
노출된 방법으로부터 생성될 수 있는 반도체 구조들(10)은 도 1 및 도 2에 표현되어 있다.
당연히, 본 발명은 설명된 방법의 특정 실시예에 제한되지 않는다. 본 발명은 또한 첨부된 청구항들의 범위 내의 모든 대안적인 실시예들 또는 추가적인 단계들을 포함한다.
예를 들어, 에너지를 제공하는 단계 및 임시 지지체(1)의 잔여 부분(4)의 분리 후에, 기본 디바이스들(11) 또는 추가적인 기본 디바이스들(11)이 표면 층(3)에 또한 형성될 수 있다.
분리 단계 후에 발생할 수 있는 선택적인 단계에서, 추가적인 칩(6)은 상호연결 층(5)의 노출된 표면 위에 배치되고 접촉 패드(5a)에 전기적으로 결합될 수 있다.
앞서 언급된 바와 같이, 이러한 반도체 구조(10)는 다이싱되어 원시 반도체 디바이스들을 형성할 수 있고, 이는 그 다음, 당업계에서 통상적인 바와 같이 최종 반도체 디바이스들을 형성하도록 패키징될 수 있다. 패키징은 상호연결 층(5)의 노출된 표면 상에 배치된 접촉 패드들(5a) 중 일부 상의 와이어 본드들의 형성을 포함하여 디바이스들에 외부 연결을 제공할 수 있다.

Claims (16)

  1. 반도체 구조(10)를 형성하는 방법으로서,
    내부의 미리 결정된 깊이에 약화 평면(2)을 형성하고 임시 지지체(1)의 표면 층(3) 및 잔여 부분(4)을 한정하기 위해, 상기 임시 지지체(1)에 수소 종 및 헬륨 종을 도입시키는 단계로서, 상기 수소 종은 0.5×1016 내지 1.5×1016 at/cm2에 포함된 선량 및 10 keV 내지 200 keV에 포함된 주입 에너지로 도입되며, 상기 헬륨 종은 1×1016 내지 2×1016 at/cm2에 포함된 선량 및 10 keV 내지 200 keV에 포함된 주입 에너지로 도입되는, 단계;
    상기 임시 지지체(1) 상에 상호연결 층(5)을 형성하는 단계로서, 상기 상호연결 층(5)은 접촉 패드들(5a) 및 상기 접촉 패드들(5a) 사이의 전기 도전성 경로들(5b)을 포함하고, 상기 상호연결 층(5)의 형성과 연관된 열 버짓(thermal budget)은 4 시간 동안 250 ℃ 미만이거나 또는 350 ℃에서 20 분 이하인, 단계;
    칩의 전도성 피처들(conductive features)(6a)을 상기 상호연결 층(5)의 접촉 패드들(5a)과 전기적으로 결합하기 위해 상기 상호연결 층(5) 상에 적어도 하나의 반도체 칩(6)을 배치하는 단계;
    상기 적어도 하나의 반도체 칩(6)의 후면 상에 보강재(8)를 조립하는 단계;
    상기 잔여 부분(4)을 분리하고 상기 반도체 구조(10)를 제공하기 위해 열 에너지 및 선택적으로 기계적 에너지를 상기 임시 지지체(1)에 제공하는 단계;를 포함하며,
    상기 상호연결 층(5)은 상기 반도체 칩(6)의 측면 상에 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 제공하고, 상기 접촉 패드들(5a)은 상기 제1 및 제2 표면들 둘 모두 상에 배치되고,
    상기 방법은, 상기 상호연결 층(5)의 상기 제2 표면의 적어도 일부 접촉 패드들(5a)을 노출시키기 위해 상기 잔여 부분(4)의 분리 이후 상기 표면 층(3)을 적어도 부분적으로 제거하는 단계를 더 포함하는,
    방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 반도체 칩(6)의 전도성 피처들(6a)과 상기 접촉 패드들(5a)의 전기적 결합을 용이하게 하기 위해 상기 제1 표면의 접촉 패드들(5a) 상에 마이크로범프 또는 금속 스터드들과 같은 등장하는 피처(7a)를 형성하는 단계를 더 포함하는,
    방법.
  7. 제1항에 있어서,
    상기 표면 층(3) 상에 및/또는 내에 기본 디바이스들(11)을 형성하는 단계를 더 포함하는,
    방법.
  8. 제1항에 있어서,
    상기 표면 층(3)은 10 마이크로미터 미만, 또는 1 마이크로미터 미만, 또는 50 내지 600 nm에 포함된 두께를 나타내는,
    방법.
  9. 제1항에 있어서,
    2개의 병치된 접촉 패드들(5a)을 분리시키는 거리는 0.2 마이크로미터 내지 2 마이크로미터에 포함되는,
    방법.
  10. 제1항에 있어서,
    상기 조립하는 단계는 상기 상호연결 층(5) 상에 상기 적어도 하나의 반도체 칩(6)을 배치하는 단계 이후 수행되는,
    방법.
  11. 제1항에 있어서,
    상기 조립하는 단계는 상기 상호연결 층(5) 상에 상기 적어도 하나의 반도체 칩(6)을 배치하는 단계 이전에 수행되는,
    방법.
  12. 제10항 또는 제11항에 있어서,
    상기 조립하는 단계는 상기 적어도 하나의 칩(6)을 둘러싸는 자유 공간에 충전재(9)를 제공하기 위해 언더필링(underfilling)하는 단계를 더 포함하는,
    방법.
  13. 제1항에 있어서,
    적어도 하나의 원시 반도체 디바이스를 제공하기 위해 상기 반도체 구조(10)를 다이싱하는 단계, 및 최종 반도체 디바이스를 형성하기 위해 상기 적어도 하나의 원시 반도체 디바이스를 패키징하는 단계를 더 포함하는,
    방법.
  14. 제1항에 있어서,
    상기 상호연결 층(5)은 200 nm 내지 20 마이크로미터에 포함된 두께를 나타내는,
    방법.
  15. 삭제
  16. 제1항에 있어서,
    상기 열 에너지를 제공하는 단계는 10 분 내지 2 시간에 포함된 기간 동안 200°C 내지 450℃에 포함된 온도를 인가하는 단계를 포함하는,
    방법.
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