KR101163218B1 - 반도체 칩 및 그 제조방법 - Google Patents

반도체 칩 및 그 제조방법 Download PDF

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Abstract

본 발명의 반도체 칩은, 상면에 본딩패드를 구비한 반도체기판과, 본딩패드와 연결되며 반도체기판의 상면에 대향하는 하면으로 노출되는 다수의 관통전극들을 구비하는 관통전극군과, 그리고 다수의 관통전극들과 각각 연결되며 상면에 형성되는 다수의 퓨즈들을 구비하는 퓨즈박스를 포함한다.

Description

반도체 칩 및 그 제조방법{Semiconductor chip and method of fabricating the same}
본 발명은 반도체 칩 및 그 제조방법에 관한 것으로서, 특히 관통실리콘비아(TSV; Through Silicon Via)를 갖는 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
반도체 집적회로의 패키징 기술중 3차원 적층 기술은 전자소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 통상적으로 이를 적층 칩 패키지(stack chip package)라 한다. 적층 칩 패키지 기술은 단순화된 공정으로 패키지의 제조단가를 낮출 수 있으며, 또한 대량생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다. 즉, 기존의 적층 칩 패키지는, 기판의 칩 부착영역에 복수개의 칩이 부착된 상태에서, 각 칩의 본딩패드와 기판의 전도성 회로패턴 사이에 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하며, 이는 결국 반도체 패키지의 크기를 증가시키는 원인으로 작용한다. 이에 따라 최근 스택 패키지의 한 예로 관통전극, 예컨대 관통실리콘비아(TSV)를 이용한 구조가 각광받고 있는데, 이 구조는 특히 웨이퍼 단계에서 각 칩 내의 관통실리콘비아(TSV)를 형성한 후, 이 관통실리콘비아(TSV)에 의해 수직으로 칩들 사이에 전기적 연결이 이루어지도록 한 구조이다.
도 1은 이와 같은 관통실리콘비아(TSV)를 갖는 반도체 칩 제조방법을 개략적으로 나타내 보인 플로챠트이다. 도 1을 참조하면, 먼저 반도체기판에 소자를 형성한다(단계 110). 소자는 반도체 메모리소자이거나, 반도체 로직소자이거나, 또는 반도체 파워소자일 수도 있다. 경우에 따라서는 반도체소자와 함께 수동소자도 함께 형성될 수 있다. 다음에 불량 배선을 복구하기 위한 퓨즈 리페어(fuse refair)를 수행한다(단계 120). 퓨즈 리페어를 수행하기 전에, 불량 배선을 찾기 위한 웨이퍼 테스트 과정을 수행할 수 있다. 다음에 관통실리콘비아(TSV)를 형성한다(단계 130). 관통실리콘비아(TSV)는 반도체기판을 관통하여 본딩패드를 노출시키는 비아홀을 형성하고, 비아홀 내부를 금속막으로 매립시킴으로써 형성할 수 있다. 다음에 관통실리콘비아(TSV)를 갖는 웨이퍼들을 수직방향으로 적층하여 웨이퍼 레벨 패키지를 형성한다(단계 140).
그런데 이와 같은 과정을 수행하는데 있어서, 하나의 패드에 하나의 관통실리콘비아(TSV)가 연결되므로, 관통실리콘비아(TSV)가 적절하게 형성되지 못한 경우, 예컨대 금속막이 비아홀을 완전히 매립하지 못하여 본딩패드가 오픈(open)되는 경우, 불량인 관통실리콘비아(TSV)를 리페어할 수 없다는 문제가 있다. 더욱이 웨이퍼 레벨 패키지에 대한 테스트는 웨이퍼들을 수직으로 적층하여 웨이퍼 레벨 패키지를 형성한 후에 수행되기 때문에, 테스트 결과 하나의 칩이 불량으로 판정나는 경우, 그 웨이퍼 레벨 패키지에 적층된 다른 모든 칩들도 폐기하여야 하며, 이에 따라 생산성이 저하된다는 문제가 있다. 또한 관통실리콘비아를 형성하기 전에 이미 퓨즈 리페어를 수행하였으므로, 관통실리콘비아가 형성된 후에 발견된 불량 배선에 대한 리페어가 수행될 수 없다는 문제도 있다.
본 발명이 해결하려는 과제는, 불량인 관통실리콘비아나 불량인 배선을 관통실리콘비아 형성 후에도 리페어할 수 있도록 하는 반도체 칩 및 그 제조방법을 제공하는 것이다.
본 발명의 일 예에 따른 반도체 칩은, 상면에 본딩패드를 구비한 반도체기판과, 본딩패드와 연결되며 반도체기판의 상면에 대향하는 하면으로 노출되는 다수의 관통전극들을 구비하는 관통전극군과, 그리고 다수의 관통전극들과 각각 연결되며 상면에 형성되는 다수의 퓨즈들을 구비하는 퓨즈박스를 포함한다.
일 예에서, 다수의 관통전극들 중 어느 하나만 본딩패드와 전기적으로 연결된다. 이 경우, 본딩패드와 전기적으로 연결되는 관통전극은 다수의 퓨즈들 중 어느 하나의 퓨즈를 통해 본딩패드와 전기적으로 연결된다.
일 예에서, 퓨즈박스는 비아홀을 통해 반도체기판 하부로 노출된다.
일 예에서, 다수의 퓨즈들은 다수의 홀을 통해 반도체기판 하부로 노출된다.
일 예에서, 본딩패드와 다수의 관통전극들을 연결시키는 재배선을 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 칩 제조방법은, 상면에 본딩패드와 본딩패드와 연결되는 다수의 퓨즈들을 구비하는 뷰즈박스를 각각 구비한 다수의 반도체 칩을 포함하는 웨이퍼를 준비하는 단계와, 다수의 퓨즈와 각각 연결되며 반도체기판의 상면에 대향하는 하면으로 노출되는 다수의 관통전극들을 구비하는 관통전극군을 형성하는 단계와, 그리고 다수의 관통전극들 중 어느 하나를 선택하기 위한 리페어 단계를 포함한다.
일 예에서, 관통전극군을 형성하는 단계는, 본딩패드를 노출시키는 절연층을 웨이퍼의 상면에 형성하는 단계와, 절연층이 형성된 웨이퍼의 상면에 대향하는 하면이 노출되도록 웨이퍼를 캐리어에 부착하는 단계와, 노출된 하면으로부터 다수의 블라인드 비아홀을 형성하는 단계와, 그리고 다수의 블라인드 비아홀에 다수의 관통전극을 형성하는 단계를 포함한다. 이 경우, 관통전극군을 형성하는 단계는, 다수의 퓨즈들을 웨이퍼 하면으로 노출시키는 비아홀을 형성하는 단계를 더 포함할 수 있다. 이 경우, 비아홀을 형성하는 단계는, 퓨즈박스를 한번에 노출시키는 비아홀을 형성하여 수행할 수 있다. 비아홀을 형성하는 단계는, 다수의 퓨즈들을 각각 노출시키는 다수의 홀을 형성하여 수행할 수도 있다. 비아홀을 형성하는 단계는, 블라인드 비아홀을 형성하는 단계와 동시에 수행될 수도 있다. 리페어 단계는, 비아홀에 의해 노출된 다수의 퓨즈들 중 어느 하나 이상을 커팅하여 수행할 수 있다.
본 발명에 따르면, 퓨즈 형성 공정을 관통실리콘비아와 동시에 수행하고, 하나의 본딩패드에 연결되는 관통실리콘비아를 복수개 형성한 후, 퓨즈 리페어를 통해 관통실리콘비아를 선택함으로써, 불량 배선 및 불량 관통실리콘비아를 관통실리콘비아 형성 후에도 리페어할 수 있다는 이점이 제공된다.
도 1은 종래의 관통실리콘비아(TSV)를 갖는 반도체 칩 제조방법을 개략적으로 나타내 보인 플로챠트이다.
도 2는 본 발명의 일 예에 따른 반도체 칩의 평면도이다.
도 3은 도 2의 선 Ⅲ-Ⅲ'을 따라 나타내 보인 반도체 칩의 단면도이다.
도 4는 본 발명의 일 예에 따른 반도체 칩 제조방법을 개략적으로 나타내 보인 플로차트이다.
도 5 내지 도 8은 도 4의 일부 단계들을 보다 상세하게 설명하기 위해 나타내 보인 단면도들이다.
도 2 및 도 3을 참조하면, 본 실시예에 따른 반도체 칩은, 상호 대향하는 상면(201) 및 하면(202)을 갖는 반도체기판(200)의 상면(201)에 배치된 본딩패드(260)와, 본딩패드(260)에 연결되며 반도체기판(200)의 하면(202)으로 노출되는 다수의 관통전극들(281, 282, 283)을 구비하는 관통전극군(280)과, 그리고 다수의 관통전극들(281, 282, 283)과 각각 연결되며 반도체기판(200)의 상면(201)에 형성되는 다수의 퓨즈(290)들을 구비하는 퓨즈박스(270)를 포함한다. 비록 도면에 나타내지는 않았지만, 반도체기판(200)에는 능동소자들 및/또는 수동소자들이 형성되어 있으며, 본딩패드(260) 및 퓨즈(290)들은 이와 같은 능동소자들 및/또는 수동소자들과 전기적으로 연결되어 있다. 또한, 반도체기판(200)의 상면(201) 위에는, 본딩패드(260) 및 퓨즈(290)들을 노출시키는 개구부를 갖는 패시베이션(passivation)층(미도시)이 배치될 수 있다.
반도체기판(200)의 상면(201)에는 접착층(220)을 매개로 임시기판(240)이 부착된다. 임시기판(240)은 글라스(glass) 재질이거나, 실리콘 재질일 수 있다. 임시 기판(240)은 반도체기판(200)의 하부를 일정 두께 제거함으로써 얇아진 반도체기판(200)에 대한 처리(handling)를 용이하게 하기 위해서 임시로 부착되어지는 것으이다. 따라서 접착층(220)은, 반도체기판(200)에 대한 처리가 이루어진 후에 임시기판(240)을 쉽게 제거하기 위해 간단한 처리, 예컨대 UV선 조사처리로 접착력이 약해져서 쉽게 제거할 수 있는 물질로 이루어진다.
본딩패드(260)는, 도전성의 관통전극군(280)을 구성하는 다수의 관통전극들, 즉 제1 관통전극(281), 제2 관통전극(282), 및 제3 관통전극(283) 중 어느 하나에 전기적으로 연결된다. 제1 관통전극(281), 제2 관통전극(282), 및 제3 관통전극(283)은 반도체기판(200)을 관통하며 상호 이격되도록 배치된다. 이와 같은 본딩패드(260)와 관통전극(281, 282, 또는 283)의 연결은 다수의 퓨즈(290)들 중 어느 하나를 통해 이루어진다. 경우에 따라서는 하나 이상의 관통전극들이 하나의 본딩패드(260)에 전기적으로 연결될 수도 있다. 통상적으로 제1 관통전극(281), 제2 관통전극(282), 및 제3 관통전극(283)은 금속막으로 이루어지지만, 낮은 저항의 도전성을 갖는 한 반드시 금속막에 한정되는 것은 아니다. 비록 도면에 나타내지는 않았지만, 본딩패드(260)와 다수의 관통전극들(281, 282, 283)은 재배선(re-distribution layer)를 통해 연결될 수도 있다.
퓨즈박스(270)은 반도체기판(200)의 하면(202)부터 시작하여 반도체기판(200)을 관통하는 비아홀(390)을 통해 반도체기판(200)의 하부로 노출된다. 경우에 따라서는 퓨즈박스(270) 내의 다수의 퓨즈(290)들은 다수의 홀들을 통해 반도체기판(200) 하부로 노출될 수도 있다. 비아홀(390)에 의해 노출된 퓨즈(290)는, 통상의 퓨즈 리페어(fuse repair) 공정을 통해, 제1 관통전극(281), 제2 관통전극(282), 및 제3 관통전극(283) 가운데 하나를 선택하는데 사용된다. 경우에 따라서는 복수개의 관통전극이 선택될 수도 있다. 이때 불량 상태인 관통전극은 선택에서 제외된다. 일 예로, 제1 관통전극(281) 및 제2 관통전극(282)이 불량 상태이고, 제3 관통전극(283)은 정상인 경우, 제1 관통전극(281) 및 제2 관통전극(282)은 퓨즈 리페어를 통해 본딩패드(260)와의 전기적 연결이 차단되며, 따라서 정상인 제3 관통전극(283)만이 본딩패드(260)에 연결된 관통전극으로 사용할 수 있다. 이와 같은 퓨즈 리페어를 위해 제1 관통전극(281), 제2 관통전극(282) 및 제3 관통전극(283)과, 퓨즈(290)들 사이에는 전기적인 연결 및 차단을 위한 배선 구조가 미리 형성된다. 이와 같은 배선 구조는 반도체기판(200) 내에 소자들을 형성하는 공정 중에 형성하는 것이 일반적이다.
도 4는 본 발명의 일 실시예에 따른 반도체 칩 제조방법을 개략적으로 나타내 보인 플로차트이다. 그리고 도 5 내지 도 8은 도 4의 일부 단계들을 보다 상세하게 설명하기 위해 나타내 보인 단면도들이다. 특히 도 8은 도 7의 "B"로 나타낸 부분을 확대하여 나타낸 도면으로서, 설명의 간단을 위해 도 8에서 도 7의 패시베이션층 및 절연층은 생략하였다.
먼저 도 4를 참조하면, 웨이퍼의 다수의 반도체 칩 각각에 반도체소자를 형성한다(단계 410). 반도체소자는 메모리소자이거나, 로직로자이거나, 또는 파워소자일 수도 있다. 경우에 따라서는 반도체소자와 함께 수동소자도 함께 형성할 수도 있다. 반도체소자를 형성한 후에는, 표면에 본딩패드를 형성하고, 본딩패드와 연결되는 다수의 퓨즈들을 구비하는 퓨즈박스를 형성한다. 다음에 웨이퍼를 관통하여 패드를 노출시키는 블라인드 비아홀과, 그리고 웨이퍼를 관통하여 퓨즈를 노출시키는 비아홀을 형성한다(단계 420).
블라인드 비아홀과, 비아홀을 형성하는 과정을 보다 상세하게 설명하면, 도 5에 나타낸 바와 같이, 상면(201) 및 하부면(22)을 갖는 웨이퍼(200)의 상면(201)에 본딩패드(260) 및 퓨즈(290)를 형성한다. 다음에 본딩패드(260) 및 퓨즈(290)를 노출시키는 개구부를 갖는 패시베이션(passivation)층(210)을 웨이퍼(200)의 상면(201) 위에 형성한다. 패시베이션층(210)은 질화막으로 형성할 수 있지만, 이에 한정되는 것은 아니다. 패시베이션층(210) 위에 절연층(230)을 형성한다. 이 절연층(230)은 본딩패드(260)의 일부 표면을 노출시키는 개구부(231)를 갖는다. 따라서 퓨즈(290)은 비록 패시베이션층(210)에 의해 노출되지만, 그 위의 절연층(230)으로 덮이므로 절연상태가 된다.
다음에 도 6에 나타낸 바와 같이, 절연층(210)이 형성된 웨이퍼(200)에 임시 웨이퍼(240)를 부착시킨다. 임시 웨이퍼(240)의 부착은 접착제로 이루어진 접착층(220)을 통해 이루어진다. 임시 웨이퍼(240)는 후속 공정에서 웨이퍼(200)의 하부를 일정 두께 제거하고, 이에 따라 두께가 매우 얇아진 웨이퍼(200)에 대한 처리(handling)를 용이하게 하기 위해서 임시로 부착되어지는 것이다. 다음에 웨이퍼(200)의 하부를 일정 두께만큼 제거하는데, 일 예로 도면에서 A-A'로 나타낸 점선 아래 부분을 모두 제거하여 웨이퍼(200)의 두께를 감소시킨다.
다음에 도 7 및 도 8에 나타낸 바와 같이, 웨이퍼(200)를 관통하여 본딩패드(260)를 노출시키는 다수의 블라인드 비아홀들(381, 382, 383)과, 웨이퍼(200)를 관통하여 퓨즈(290)를 노출시키는 비아홀(390)을 형성한다. 블라인드 비아홀들(381, 382, 383)과, 비아홀(390)의 형성은 동시에 수행되지만, 경우에 따라서는 별개로 진행할 수도 있다. 이와 같은 비아홀들을 형성하기 위해, 통상의 방법을 사용하여 웨이퍼(200)의 하면(202) 위에 포토레지스트막패턴을 형성하고, 이 포토레지스트막패턴을 식각마스크로 웨이퍼(200)의 노출부분에 대한 식각을 수행하여 본딩패드(260) 및 퓨즈(290)를 노출시킨다. 이때 비아홀(390)은 퓨즈박스를 한번에 노출시키도록 형성할 수 있고, 또는 다수의 퓨즈들이 각각 노출되도록 형성할 수도 있다.
블라인드 비아홀들(381, 382, 383)과 비아홀(390)을 형성한 후에는, 블라인드 비아홀들(381, 382, 383)을 채우는 관통전극을 형성한다(단계 430). 구체적으로 도 3에 나타낸 바와 같이, 본딩패드(260)를 노출시키는 블라인드 비아홀들(381, 382, 383) 내부를 금속막으로 매립시켜 제1 관통전극(281), 제2 관통전극(282), 및 제3 관통전극(283)을 형성한다. 금속막 매립은, 블라인드 비아홀들(381, 382, 383) 내부에 금속 시드를 형성한 후, 통상의 전기도금법을 사용하여 수행할 수 있다.
다음에 불량한 배선을 복구하기 위해 비아홀(390)에 의해 노출된 퓨즈에 대한 퓨즈 리페어(fuse refair)를 수행한다(단계 440). 퓨즈 리페어는 비아홀(390)에 의해 노출된 다수의 퓨즈(290)들 중 어느 하나 이상을 커팅(cutting)하여 수행한다. 퓨즈 리페어를 수행하기 전에, 불량 배선을 찾기 위한 웨이퍼 테스트 과정을 수행할 수 있다. 이 과정에서 제1 관통전극(281), 제2 관통전극(282), 및 제3 관통전극(283)에 대한 테스트도 함께 수행될 수 있다. 이 테스트에서, 예컨대 제1 관통전극(281) 및 제2 관통전극(282)이 불량인 경우, 퓨즈 리페어를 통해 불량인 제1 관통전극(281) 및 제2 관통전극(282)에 연결된 퓨즈를 커팅하여 전기적 연결을 차단한다. 퓨즈 리페어를 수행한 후에는, 관통전극을 갖는 웨이퍼들을 수직방향으로 적층하여 웨이퍼 레벨 패키지를 형성한다(단계 450).
200...실리콘 웨이퍼 260...본딩패드
280...관통전극군 281...제1 관통전극
282...제2 관통전극 283...제3 관통전극
270...퓨즈박스 290...퓨즈

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 상면에 본딩패드와 상기 본딩패드와 연결되는 다수의 퓨즈들을 구비하는 퓨즈박스를 각각 구비한 다수의 반도체 칩을 포함하는 웨이퍼를 준비하는 단계;
    상기 본딩패드를 노출시키는 절연층을 상기 웨이퍼의 상면에 형성하는 단계;
    상기 절연층이 형성된 웨이퍼의 상면에 대향하는 하면이 노출되도록 상기 웨이퍼를 캐리어에 부착하는 단계;
    상기 노출된 하면으로부터 다수의 블라인드 비아홀을 형성하는 단계;
    상기 다수의 블라인드 비아홀에 상기 다수의 관통전극들을 형성하여 상기 다수의 퓨즈와 각각 연결되며 상기 웨이퍼의 상면에 대향하는 하면으로 노출되는 다수의 관통전극들을 구비하는 관통전극군을 형성하는 단계; 및
    상기 다수의 관통전극들 중 어느 하나를 선택하기 위한 리페어 단계를 포함하는 반도체 칩 제조방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 관통전극군을 형성하는 단계는, 상기 다수의 퓨즈들을 상기 웨이퍼 하면으로 노출시키는 비아홀을 형성하는 단계를 더 포함하는 반도체 칩 제조방법.
  10. 제9항에 있어서,
    상기 비아홀을 형성하는 단계는, 상기 퓨즈박스를 한번에 노출시키는 비아홀을 형성하여 수행하는 반도체 칩 제조방법.
  11. 제9항에 있어서,
    상기 비아홀을 형성하는 단계는, 상기 다수의 퓨즈들을 각각 노출시키는 다수의 홀을 형성하여 수행하는 반도체 칩 제조방법.
  12. 제9항에 있어서,
    상기 비아홀을 형성하는 단계는, 상기 블라인드 비아홀을 형성하는 단계와 동시에 수행되는 반도체 칩 제조방법.
  13. 제9항에 있어서,
    상기 리페어 단계는, 상기 비아홀에 의해 노출된 상기 다수의 퓨즈들 중 어느 하나 이상을 커팅하여 수행하는 반도체 칩 제조방법.
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