CN112420643A - 半导体结构及其制造方法 - Google Patents

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CN112420643A
CN112420643A CN201911157760.2A CN201911157760A CN112420643A CN 112420643 A CN112420643 A CN 112420643A CN 201911157760 A CN201911157760 A CN 201911157760A CN 112420643 A CN112420643 A CN 112420643A
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CN
China
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semiconductor
die
bonding
semiconductor die
layer
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陈明发
叶松峯
刘醇鸿
史朝文
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas

Abstract

一种半导体结构包含接合在一起的第一半导体管芯及第二半导体管芯。第一半导体管芯包含第一半导体衬底、设置在第一半导体衬底下方的第一内连线结构以及设置在第一内连线结构下方且通过第一内连线结构电耦合到第一半导体衬底的第一接合导体。第二半导体管芯包含第二半导体衬底和设置在第二半导体衬底下方且电耦合到第二半导体衬底的第二内连线结构以及穿透第二半导体衬底且延伸到第二内连线结构中以电耦合到第二内连线结构的半导体穿孔。第一接合导体从第一内连线结构朝向半导体穿孔延伸以将第一半导体管芯电连接到第二半导体管芯。对应于半导体穿孔的第一接合导体小于半导体穿孔。

Description

半导体结构及其制造方法
技术领域
本发明的实施例是涉及一种半导体结构及其制造方法，特别是涉及一种适于应用在三维集成电路的半导体结构及其制造方法。
背景技术
近年来，半导体行业已由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度的持续改进而经历快速发展。在很大程度上，最小特征大小的持续减小已带来集成密度的改进，这允许将更多组件集成到给定区域中。举例来说，集成组件占据的面积接近于半导体晶片的表面，但在二维(two-dimensional，2D)集成电路形成中可实现的密度存在实体限制。举例来说，这些限制中的一个限制来自于随着半导体装置的数目增加，半导体装置之间的内连的数目及长度明显增大。由于现存的集成电路设计规则要求在半导体结构中布置导电配线的间距减小，因此正不断努力开发形成半导体结构的新机制。
发明内容
根据一些实施例，半导体结构包含第一半导体管芯和接合到第一半导体管芯的第二半导体管芯。第一半导体管芯包含第一半导体衬底、设置在第一半导体衬底下方的第一内连线结构以及设置在第一内连线结构下方且通过第一内连线结构电耦合到第一半导体衬底的第一接合导体。第二半导体管芯包含第二半导体衬底和设置在第二半导体衬底下方且电耦合到第二半导体衬底的第二内连线结构以及穿透第二半导体衬底且延伸到第二内连线结构中以电耦合到第二内连线结构的半导体穿孔。第一半导体管芯的第一接合导体从第一半导体管芯的第一内连线结构朝向第二半导体管芯的半导体穿孔延伸以将第一半导体管芯电连接到第二半导体管芯，对应于第二半导体管芯的半导体穿孔的第一半导体管芯的第一接合导体小于半导体穿孔。
根据一些实施例，半导体结构包含载体管芯、设置于载体管芯上且电耦合到载体管芯的管芯堆叠以及横向地密封管芯堆叠的绝缘密封体。管芯堆叠包含多个层级，所述层级中的至少一个包含半导体管芯。半导体管芯包含第一半导体衬底和设置于第一半导体衬底下方且电耦合到所述第一半导体衬底的内连线结构、设置于内连线结构下方且电耦合到所述内连线结构的第一接合导体以及穿透第一半导体衬底且延伸到内连线结构中以电耦合到所述内连线结构的第一半导体穿孔。层级中的一个的第一半导体穿孔与层级中的上方一个的第一接合导体接触，面向第一接合导体的第一半导体穿孔的表面积大于面朝向第一半导体穿孔的第一接合导体的表面积。
根据一些实施例，一种制造半导体结构的方法包含至少以下步骤。将管芯堆叠接合到载体管芯。管芯堆叠包含彼此堆叠的多个半导体管芯。半导体管芯中的每一个包含形成于前侧的接合导体和形成于背侧的半导体穿孔。半导体管芯中的一个的前侧的接合导体对应于半导体管芯中的下方一个的背侧的半导体穿孔。接合导体的周长小于半导体穿孔的周长。绝缘密封体形成为覆盖管芯堆叠。多个导电端子形成于载体管芯上方与管芯堆叠相对。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
图1是绘示根据本公开的一些实施例的半导体管芯的示意性剖视图。
图2A到图2D是绘示根据本公开的一些实施例的半导体管芯制造方法中的各个阶段的示意性剖视图。
图3A到图3C是绘示根据本公开的一些实施例的载体管芯制造方法中的各个阶段的示意性剖视图。
图4A到图4F是绘示根据本公开的一些实施例的半导体结构制造方法中的各个阶段的示意性剖视图。
图5A是绘示根据本公开的一些实施例的图4C中勾勒的虚线区域A的放大的示意性剖视图。
图5B是绘示根据本公开的一些实施例的在图5A中的半导体管芯的接合界面的接合导体与半导体穿孔的关系的示意性仰视图。
图5C是绘示根据本公开的一些实施例的图4F中勾勒的虚线区域B的放大的示意性剖视图。
图6A到图6D是绘示根据本公开的一些实施例的形成半导体结构的制造方法中的各个阶段的示意性剖视图。
图7A到图7E是绘示根据本公开的一些实施例的半导体结构制造方法中的各个阶段的示意性剖视图。
图8A到图8C是根据本公开的一些实施例的用于暴露在图7A或图7B中勾勒的虚线区域C中的导电通孔的工艺期间的中间步骤的放大的示意性剖视图。
图9A到图9C是绘示根据本公开的一些实施例的半导体结构制造方法中的各个阶段的示意性剖视图。
图10到图12是绘示根据本公开的一些实施例的管芯堆叠的相邻层级之间的接合界面的放大的示意性剖视图。
图13A是绘示根据本公开的一些实施例的管芯堆叠的相邻层级之间的接合界面的放大的示意性剖视图。
图13B是示出根据本公开的一些实施例的在图13A中的半导体管芯的接合界面的接合导体的关系的示意性仰视图。
图14到图17是绘示根据本公开的一些实施例的管芯堆叠的相邻层级之间的接合界面的放大的示意性剖视图。
图18A是绘示根据本公开的一些实施例的管芯堆叠的相邻层级之间的接合界面的放大的示意性剖视图。
图18B是绘示根据本公开的一些实施例的接合导体与导电接垫的贯孔的关系的示意性平面图。
图19到图22是绘示根据本公开的一些实施例的半导体管芯的不同配置的示意性剖视图。
图23是绘示根据本公开的一些实施例的半导体结构的应用的示意性剖视图。
附图标号说明
10A'、10B、10B1、10B2、10BN、10C'、22B1、22B2、24B1、24B2、32B1、32B2、34B1、34B2、36B1、36B2、42B1、42B2、44B1、44B2、46B1、46B2、52B1、52B2、62B、64B、66B、68B：半导体管芯；
10BT：最顶部半导体管芯；
10C：载体管芯；
20：绝缘密封体；
20'：绝缘材料；
30、CT：导电端子；
31：凸块；
32：金属盖；
100、200'、300'：管芯堆叠；
110、210：半导体衬底；
110b、210b：背面；
110s：侧壁；
120、120'、220：内连线结构；
130、130'、230、330：TSV；
130a、350a：第一部分；
130b、350b：第二部分；
140：介电层；
150、242、342、350、350'：接合导体；
150a、342a：接垫部分；
150b、342b：通孔部分；
160、244、344：虚拟导体；
240、240'、340、340'：接合结构；
246、346：接合介电层；
A、B、C：虚线区域；
AP、AP1：导电接垫；
BS：背侧；
C1：第一组件；
C2：第二组件；
CR1、CR2：中心；
CV：导电通孔；
D、Wa、Wg、Wt：宽度；
DL：介电衬层；
FS：前侧；
G：间隙；
IF：接合界面；
IS：隔离材料；
IS1、IS2、IS3、ISL、ISN：隔离层；
Lt：长度；
Lv1：第一层级；
Lv2：第二层级；
Lvt：最顶部层级；
M1、M2：金属化图案；
OX1、OX2、OX3：介电材料层；
PS1：钝化层；
PS2：后钝化层；
PT：保护层；
RE：圆边；
S1、S2、S3、S4：半导体结构；
SA1、SA2、SA2'、SA3、SA4：表面积；
SC：组件总成；
T1、T2、T3、T4、T4'：厚度；
TB：临时接合层；
TC、TC1：临时载体；
TH：贯孔；
TP：带框；
UF：底胶层；
W1：经薄化的半导体晶片；
W1'：半导体晶片；
WS：晶片堆叠。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例来简化本公开。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或设置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或设置，使得第一特征和第二特征可不直接接触的实施例。另外，本公开可在各个实例中重复附图标号和/或字母。此重复是出于简单和清晰的目的，本身并不指示所论述的各种实施例和/或配置之间的关系。
此外，为易于描述，本文中可使用空间相对术语，例如“在…下方”、“下方”、“下部”、“在…上方”、“上部”等等，来描述如图式中所示出的一个元件或特征与另外一或多个元件或特征的关系。除了图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。所述设备可以其它方式定向(旋转90度或处于其它定向)，本文中所使用的与空间相关的描述词可类似地相应地进行解释。
还可包含其它特征和工艺。举例来说，可包含测试结构以辅助对3D封装或3DIC装置的校验测试。测试结构可包含例如形成于重布线层中或衬底上的测试接垫，所述衬底允许对3D封装或3DIC的测试、探针和/或探针卡的使用等等。可对中间结构以及最终结构执行校验测试。另外，本文中所公开的结构和方法可与并有已知良品管芯(known good die，KGD)的中间校验的测试方法结合使用以增加良率并降低成本。
图1是绘示根据本公开的一些实施例的半导体管芯的示意性剖视图。参考图1，提供多个半导体管芯10A'。半导体管芯10A'可形成于半导体晶片(未示出)中。举例来说，将半导体晶片处理成包含多个管芯区，随后在形成之后，可测试半导体晶片。举例来说，探测和测试半导体晶片的每一管芯区的功能性和性能，仅已知良品管芯(known good die，KGD)经选择且用于后续的处理。在一些实施例中，半导体晶片附接到包含胶带的临时载体或框架，随后半导体晶片沿划线(未示出)被单体化以形成个别的半导体管芯10A'。举例来说，带框(tape frame)TP用于在单体化工艺期间将半导体晶片固持在适当位置。从相同的半导体晶片单体化或从不同的半导体晶片单体化的半导体管芯10A'可竖直堆叠以如稍后将结合附图式所详细描述的在后续工艺中形成管芯堆叠。
在一些实施例中，半导体管芯10A'包含具有形成于其中的半导体装置(未示出)的半导体衬底110、形成于半导体衬底110上的内连线结构120、形成于半导体衬底110中且延伸到内连线结构120中的多个导电通孔130、形成于内连线结构120上且与半导体衬底110相对的介电层140和形成于内连线结构120上方且由介电层140横向地覆盖的多个接合导体150。举例来说，半导体管芯10A'具有彼此相对的前侧FS和背侧BS。接合导体150分布于前侧FS且通过介电层140以可触及的方式显露出来，背侧BS可被视为远离内连线结构120和接合导体150的一侧。
举例来说，半导体衬底110包含块状半导体、绝缘体上半导体(semiconductor-on-insulator,SOI)衬底、其它支撑衬底(例如石英、玻璃等等)、其组合等等，衬底可为掺杂或未掺杂的。在一些实施例中，半导体衬底110包含元素半导体(例如呈结晶、多晶或非晶结构等等的硅或锗)、化合物半导体(例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟等等)、合金半导体(例如硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)等等)、其组合或其它合适的材料。举例来说，化合物半导体衬底可具有多层结构或衬底可包含多层化合物半导体结构。在一些实施例中，合金SiGe形成于硅衬底上方。在其它实施例中，SiGe衬底是应变的。半导体衬底110可包含形成于其中或其上的半导体装置(未图示)，半导体装置可以是或可包含有源装置(例如晶体管、二极管等等)及/或无源装置(例如电容器、电阻器、电感器等等)或其它合适的电子组件。在一些实施例中，半导体装置形成在接近内连线结构120的半导体衬底110的一侧。
半导体衬底110可包含在前道工序(front-end-of-line,FEOL)中形成的电路(未示出)，内连线结构120可在后道工序(back-end-of-line,BEOL)中形成。在一些实施例中，内连线结构120包含形成于半导体衬底110上方且覆盖半导体装置的层间介电(inter-layer dielectric,ILD)层和形成于ILD层上方的金属间介电(inter-metallizationdielectric,IMD)层。在一些实施例中，ILD层和IMD层由低K介电材料或极低K(extremelow-K,ELK)材料形成，例如氧化物、二氧化硅、硼磷硅玻璃(borophosphosilicate glass,BPSG)、磷硅酸盐玻璃(phosphosilicate glass,PSG)氟化硅酸盐玻璃(fluorinatedsilicate glass,FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合等等。ILD层和IMD层可包含不限于此的任何合适数目的介电材料层。
举例来说，内连线结构120包含一或多个介电层，金属化图案形成于半导体衬底110上。金属化图案可嵌入于介电层(例如IMD层)中，金属化图案(例如金属线、金属通孔、金属垫等等)可由例如铜、金、铝、类似物或其组合的导电材料形成。在一些实施例中，内连线结构120电耦合到彼此形成于半导体衬底110之中及/或之上的半导体装置且电耦合到外部组件(例如测试垫、接合导体等等)。举例来说，介电层中的金属化图案在半导体衬底110的半导体装置之间路由电信号。半导体装置和金属化图案互连以执行包含存储结构(例如存储单元)、处理结构、输入/输出(input/output)电路等等的一或多个功能。内连线结构120的最外层可以是由一或多种合适的介电材料制成的钝化层，所述介电材料例如氧化硅、氮化硅、低k介电质、聚酰亚胺、这些的组合等。在一些实施例中，半导体管芯10A'包含设置在内连线结构120的顶部金属化图案上方且电耦合到所述顶部金属化图案的导电接垫(例如图5A中所示出的导电接垫AP)，内连线结构120的钝化层可具有暴露导电接垫的至少一部分以用于测试或用于进一步电连接的开口。
在一些实施例中，导电通孔130形成为延伸到半导体衬底110中。导电通孔130可与内连线结构120的金属化图案物理且电接触。举例来说，当导电通孔130最初形成时，导电通孔130嵌入于半导体衬底110中且可能未延伸到半导体衬底110的背侧BS。在一些实施例中，半导体管芯10A'的厚度T1介于约100微米到约600微米的范围内。在其它实施例中，当半导体衬底110薄化成具有以可触及的方式显露于背侧BS的导电通孔130时，导电通孔130可被称为半导体穿孔(through semiconductor via,TSV)或在半导体衬底110为硅衬底时可被称为硅穿孔(through silicon via)。在一些实施例中，导电通孔130中的每一个包含阻隔材料(例如TiN、Ta、TaN、Ti等；未示出)和导电材料(例如铜、钨、铝、银、其组合等；未示出)。阻隔材料可形成于导电材料与半导体衬底110之间。在一些实施例中，介电衬层(例如氮化硅、氧化物、聚合物、其组合等；标记在图8A中)形成于导电通孔的阻隔材料与半导体衬底110之间。
在一实施例中，导电通孔130通过在半导体衬底110中形成凹口且在所述凹口中沉积介电衬层、阻隔材料以及导电材料，以及去除半导体衬底110上的多余材料而形成。举例来说，半导体衬底110的凹口内衬有介电衬层以使导电通孔130与半导体衬底110横向地分离。导电通孔130可通过使用通孔在先(via-first)方法形成。举例来说，导电通孔130在内连线结构120形成期间形成。替代地，导电通孔130(亦即TSV)通过使用通孔在后(via-last)方法形成，并且可在内连线结构120形成之后形成。
在一些实施例中，介电层140形成于内连线结构120上。举例来说，介电层140包含一或多个介电材料层(例如氮化硅、氧化硅、高密度等离子体(high-density plasma,HDP)氧化物、正硅酸乙酯(tetra-ethyl-ortho-silicate,TEOS)、未掺杂硅酸盐玻璃(undopedsilicate glass,USG)、类似物或其组合)。在一些实施例中，横向地覆盖接合导体150的介电层140随后用于接合。应了解，介电层140可包含取决于工艺要求而插设于介电材料层之间的刻蚀终止材料层(未示出)。举例来说，刻蚀终止材料层不同于上方或下方的介电材料层。刻蚀终止材料层可由相对于上方或下方的介电材料层具有高刻蚀选择性的材料形成，以用于终止对介电材料层的刻蚀。稍后将结合图式详细描述介电层140的结构。
接合导体150(例如接合通孔及/或接合垫)形成于内连线结构120上方以提供到电路和半导体装置的外部电连接。接合导体150可由例如铜、金、铝、类似物或其组合的导电材料形成。接合导体150可通过内连线结构120电耦合到半导体衬底110的半导体装置。接合导体150可与介电层140实质上齐平以用于接合。出于说明性目的提供以上实例，其它实施例可利用更少或额外元件(例如导电接垫)，稍后将结合放大图描述半导体管芯的细节。
图2A到图2D是绘示根据本公开的一些实施例的半导体管芯制造方法中的各个阶段的示意性剖视图。为易于理解，所有图式中相同的元件指代相同的参考标号且本文中不再对其予以赘述。参考图2A，半导体晶片W1'已完成所有阶段的处理。举例来说，半导体晶片W1'包含多个管芯区，每一个管芯区可包含集成电路装置(例如逻辑管芯、存储器管芯、射频管芯、功率管理管芯、微机电系统(micro-electro-mechanical-system,MEMS)管芯、类似物或这些的组合)。管芯区的配置可类似于图1中所描述的半导体管芯10A'的配置。举例来说，每一管芯区包含半导体衬底110、内连线结构120、导电通孔130、介电层140以及接合导体150。
参考图2B，半导体晶片W1'通过临时接合层TB放置在临时载体TC上。临时载体TC的材料可包含玻璃、金属、陶瓷、硅、塑料、其组合、其多层或可在后续处理中为半导体晶片W1'提供结构支撑的其它合适材料。在一些实施例中，临时载体TC由玻璃制成，用于将半导体晶片W1'粘着到临时载体TC的临时接合层TB包含聚合物粘着层(例如管芯贴合膜(die attachfilm,DAF))、紫外线(ultra-violet,UV)固化层，如光热转换(light-to-heat conversion,LTHC)离型涂层、UV胶(其在曝照于辐射源(例如UV光或激光)时降低或失去其粘附性)。可使用其它合适的临时粘着剂。在一些实施例中，临时载体TC是硅晶片，临时接合层TB包括含硅的介电材料(例如氧化硅、氮化硅等等)或用于接合的其它合适的介电材料。举例来说，接合包含氧化物对氧化物接合(oxide-to-oxide bonding)，半导体晶片W1'的介电层140接合到临时接合层TB。替代地，省略临时接合层TB。在一些实施例中，半导体晶片W1'的前侧FS附接到临时载体TC，半导体晶片W1'的背侧BS面朝上以用于后续处理。
参考图2C和图2D，半导体晶片W1'通过例如研磨、化学机械抛光(chemicalmechanical polishing,CMP)、其组合或其它合适的薄化技术来进行薄化，以形成经薄化的半导体晶片W1。举例来说，对半导体晶片W1'的背侧BS执行薄化工艺，使导电通孔130在半导体衬底110的背面110b以可触及的方式被显露出来。由于导电通孔130延伸穿过半导体衬底110，导电通孔130可被称为半导体穿孔(TSV)或在半导体衬底110是硅衬底时被称为硅穿孔。在一些实施例中，在薄化之后，经薄化的半导体晶片W1的厚度T2介于约5微米到约500微米的范围内。
继续参照图2D，在薄化晶片背侧之后，经薄化的半导体晶片W1安装在带框TP上。在一些实施例中，图2C中绘示的结构倒转(例如上下翻转)以使半导体衬底110的背面110b设置于带框TP上。接着，可对临时载体TC执行剥离(de-bonding)工艺以从经薄化的半导体晶片W1移除。举例来说，对临时接合层TB施加外部能量(例如UV光或激光)。替代地，临时载体TC的去除工艺可包含机械剥离工艺、研磨工艺、刻蚀工艺等等。在一些实施例中，通过使用合适的溶剂、清洁剂或其它清洁技术执行清洁工艺以从经薄化的半导体晶片W1去除临时接合层TB的残留物。随后，对经薄化的半导体晶片W1执行单体化工艺。举例来说，带框TP在单体化工艺期间将经薄化的半导体晶片W1固持在适当位置，分割工具(例如锯子)可用于沿划线(未图示)切割经薄化的半导体晶片W1，以将管芯区分割成多个半导体管芯10B。在其它实施例中，在安装于带框TP上之前执行单体化工艺。
在一些实施例中，用带框TP替换图2B和图2C中示出的临时载体TC。举例来说，半导体晶片W1'安装在第一带框上，其中前侧FS面朝所述第一带框，随后对半导体晶片W1'的背侧BS执行薄化工艺直到显露出导电通孔130为止。随后，转移经薄化的半导体晶片W1以安装在第二带框上，其中半导体衬底110的背面110b面朝所述第二带框，随后执行单体化工艺，第二带框在单体化工艺期间将经薄化的半导体晶片W1固持在适当位置。在一些实施例中，图1所描述的半导体管芯10B和半导体管芯10A'在功能和性质上类似。应注意，出于说明目的提供以上实例，半导体管芯10B的形成可以在本公开中不受限的以任何逻辑次序形成。
图3A到图3C是绘示根据本公开的一些实施例的载体管芯制造方法中的各个阶段的示意性剖视图。为易于理解，所有图式中相同的元件指代相同的参考标号且本文中不再对其予以赘述。参考图3A，提供半导体管芯10C'。举例来说，以产生个别的半导体管芯10C'的方式处理半导体晶片。半导体管芯10C'可包含类似于半导体管芯10A'的结构。举例来说，半导体管芯10C'具有彼此相对的前侧FS和背侧BS，半导体管芯10C'包含：具有形成于其中的半导体装置的半导体衬底210、形成于半导体衬底210上方且包含接近前侧FS的介电层和金属化图案的内连线结构220以及形成于半导体衬底210中且延伸到内连线结构220的介电层中以与内连线结构220的金属化图案物理且电接触的导电通孔230。半导体管芯10C'的导电通孔230可电耦合到半导体装置和内连线结构220的金属化图案。
应注意，图式省略了半导体管芯的很多层和特征。举例来说，内连线结构220包含钝化层(未单独示出)，钝化层形成于内连线结构220的顶部金属化图案上方以便为下方结构提供一定程度的保护。钝化层可由一或多种合适的介电材料制成，例如氧化硅、氮化硅、低k介电质、聚酰亚胺、这些的组合等。导电接垫此时可由钝化层覆盖以保护导电接垫。
应了解，从不同半导体晶片分割出来的半导体管芯可具有不同的性质和功能。在一些实施例中，半导体管芯10C'和半导体管芯10A'及/或半导体管芯10B是从不同的半导体晶片经单体化而成，其功能和性质可不同。举例来说，半导体管芯10C'是逻辑管芯(例如系统芯片(system-on-a-chip,SoC)、中央处理单元(central processing unit,CPU)、图形处理单元(graphics processing unit,GPU)等等)。图1所描述的半导体管芯10A'或图2D所描述的半导体管芯10B可以是存储器管芯(例如动态随机存取存储器(dynamic randomaccess memory,DRAM)管芯、静态随机存取存储器(static random access memory,SRAM)管芯、同步动态随机存取存储器(synchronous dynamic random access memory,SDRAM)、NAND闪存等等)。
参考图3B和图3C，半导体管芯10C'设置于临时载体TC上。举例来说，在单体化之前，探测和测试半导体晶片。在执行单体化工艺之后，仅已知良品的半导体管芯10C'经挑选且放置在临时载体TC上。在一些实施例中，临时接合层(未示出；例如为结合图2B所描述的临时接合层TB)沉积于临时载体TC上，半导体管芯10C'的前侧FS通过临时接合层附接到临时载体TC。在其它实施例中，省略临时接合层。
接着，对每一半导体管芯10C'的背侧BS执行薄化工艺(例如研磨、CMP等等)，直到导电通孔230通过半导体衬底210的背面210b以可触及的方式被显露出来，以形成载体管芯10C为止。穿透半导体衬底210的导电通孔230可被称为半导体穿孔(TSV)或在半导体衬底210是硅衬底时被称为硅穿孔。在一些实施例中，在将半导体管芯10C'附接到临时载体TC之后，薄化每一个半导体管芯10C'以形成厚度T3低于100微米的载体管芯10C。每一个载体管芯10C的厚度T3可介于约5微米到约100微米范围内。举例来说，载体管芯10C的厚度T3为至少约20微米。应注意，图式省略了半导体管芯的很多层和特征，载体管芯10C可包含形成于其中的更多元件以执行不同功能。
图4A到图4F是绘示根据本公开的一些实施例的半导体结构制造方法中的各个阶段的示意性剖视图，图5A是绘示根据本公开的一些实施例的图4C中勾勒的虚线区域A的放大的示意性剖视图，图5B是示出根据本公开的一些实施例的在图5A中的半导体管芯的接合界面的接合导体与半导体穿孔的关系的示意性仰视图，图5C是绘示根据本公开的一些实施例的图4F中勾勒的虚线区域B的放大的示意性剖视图。半导体结构的制造方法包含将管芯堆叠接合到载体管芯(例如10C)，其中形成管芯堆叠涉及堆叠半导体管芯(例如10A'或10B)。为易于理解，所有图式中相同的元件指代相同的参考标号且本文中不再对其予以赘述。
参考图4A，半导体管芯10A'堆叠于载体管芯10C上。举例来说，半导体管芯10A'和载体管芯10C如结合图1和图3A到图3C所分别描述的分开地制造。接着，可通过使用例如取放工艺(pick-and-place process)或其它合适的附接技术从带框TP(图1中示出)去除半导体管芯10A'以安装在载体管芯10C上。半导体管芯10A'可在接合之前进行测试，使仅已知良品管芯(KGD)进行附接。半导体管芯10A'可以面对背(face-to-back)配置设置于载体管芯10C上。举例来说，半导体管芯10A'的前侧FS面朝载体管芯10C的背面210b。
在一些实施例中，执行接合工艺以将半导体管芯10A'接合到载体管芯10C。举例来说，半导体管芯10A'与载体管芯10C之间的接合界面包含金属对金属接合(metal-to-metalbonding)(例如铜对铜接合)、金属对介电质接合(metal-to-dielectric bonding)(例如铜对氧化物接合)、氧化物对硅接合(oxide-to-silicon bonding)、介电质对介电质接合(例如氧化物对氧化物接合)、粘着剂接合、其任何组合等等。举例来说，半导体管芯10A'的接合导体150和载体管芯10C的TSV 230通过铜对铜接合而接合在一起，半导体管芯10A'的介电层140接合到载体管芯10C的硅背面210b。
在接合导体150的尺寸小于对应的TSV 230的尺寸的一些实施例中，紧邻接合导体150的半导体管芯10A'的介电层140可接合到载体管芯10C的TSV 230的一部分。在其它实施例中，在将半导体管芯10A'接合到载体管芯10C之前，接合介电膜(未示出；例如接合氧化物(bonding oxide))和接合导体(未示出)形成于载体管芯10C的背面210b上，使两个管芯的接合导体通过直接金属对金属接合而彼此接合，两个半导体管芯中的一个的接合介电膜接合到另一个半导体管芯的接合介电膜(或在一些实施例中，接合到另一个半导体管芯的硅表面)。应注意，上文描述的接合方法仅为实例且并不限于此。
参考图4B，可对半导体管芯10A'的背侧BS执行薄化工艺(例如研磨、CMP等等)，直到导电通孔130通过半导体衬底110的背面110b以可触及的方式显露出来以形成半导体管芯10B1为止。半导体管芯10B1可被称为管芯堆叠的第一层级。在一些其它实施例中，半导体管芯10B1通过结合图2A到图2D所描述的方法制造，从带框TP转移成接合到载体管芯10C以产生图4B所示出的结构。亦即，可在接合之前执行半导体管芯的背侧薄化。
参考图4C、图5A以及图5B，半导体管芯10B2附接到半导体管芯10B1以形成管芯堆叠的第二层级。举例来说，半导体管芯10B1和半导体管芯10B2以面对背配置接合在一起。在一些实施例中，通过结合图1所描述的方法制造的半导体管芯10A'经挑选且放置在半导体管芯10B1上。半导体管芯10A'的前侧FS可接合到半导体管芯10B1的背面110b。接着，薄化半导体管芯10A'的背侧，以通过半导体衬底110的背面110b由可触及的方式显露出导电通孔130，以形成半导体管芯10B2。在一些其它实施例中，通过结合图2A到图2D所描述的方法制造的半导体管芯10B放置在半导体管芯10B1的背面110b上且接合到所述背面110b，以在管芯堆叠的第二层级形成半导体管芯10B2。半导体管芯10B1和半导体管芯10B2可在配置、功能以及性质上类似。
转而参照图5A和图5B，图5A绘示半导体管芯10B1与半导体管芯10B2之间的接合区域的放大视图，图5B示出在接合之后半导体管芯10B2的接合导体150和半导体管芯10B1的TSV 130的相对位置配置。分布在前侧FS的半导体管芯10B2的接合导体150与半导体管芯10B1的TSV 130物理且电接触。在一些实施例中，TSV 130从内连线结构120到背面110逐渐变小。替代地，TSV130具有实质上竖直的侧壁。TSV 130的形状可取决于设计要求，本公开中并不限制TSV 130的形状。
在一些实施例中，介电层140是具有多于一个介电材料层的多层结构。与半导体管芯10B1的背面110b物理接触的介电材料层可不同于或类似于介电材料的上层。举例来说，与半导体管芯10B1的背面110b物理接触的介电材料层可以是高密度等离子体(HDP)氧化物、正硅酸乙酯(TEOS)、未掺杂硅酸盐玻璃(USG)、其组合等等。在一些实施例中，介电层140包含插设于两个介电材料层之间的刻蚀终止材料层。刻蚀终止材料层可由相对于介电材料的邻近层具有高刻蚀选择性的材料形成。在一些实施例中，夹设于其间且充当刻蚀终止层的中间介电材料层在介电层140中具有最薄的厚度。举例来说，介电层140中的刻蚀终止层的厚度在约500埃到约1000埃范围内。在一些实施例中，氮化硅层插设于两个氧化硅层之间以充当介电层140中的刻蚀终止层。替代地，在介电层140中省略刻蚀终止材料层。在一些实施例中，介电层140是单个介电材料层或是具有不同刻蚀选择性的双层介电质。
在一些实施例中，接合导体150包含接合到TSV 130的接垫部分150a和从接垫部分150a延伸以到达内连线结构120的顶部金属化图案M1的通孔部分150b。接合导体150的通孔部分150b可具有比接垫部分150a更窄的宽度(例如直径)。举例来说，接合导体150的接垫部分150a的临界尺寸(critical dimension)在约0.5微米到约5微米范围内，接合导体150的通孔部分150b的临界尺寸在约0.1微米到约2微米范围内。在其它实施例中，接合导体150的通孔部分150b进一步延伸为与内连线结构120的顶部金属化图案M1下方的任何其它层的金属化图案接触。举例来说，通过双镶嵌工艺或任何合适的工艺形成接合导体150。应了解，在其它实施例中，单镶嵌工艺或其它合适的图案化工艺可用于形成半导体管芯的接合导体。
双镶嵌工艺可为先通孔后沟槽(via-first-trench-last)方法或先沟槽后通孔(trench-first-via-last)方法。作为双镶嵌工艺的一实例，用于通孔部分和接垫部分的开口形成于介电层140中。用于接垫部分的开口可比用于通孔部分的开口更宽。在一些实施例中，介电层140的刻蚀终止材料层用于形成用于通孔部分和接垫部分的开口。接着，在介电层140的开口中沉积晶种层，随后通过例如镀敷、印刷、溅镀等等在介电层140的开口中填充导电材料。任选地执行平坦化工艺(例如CMP)以去除多余材料，使接合导体150和介电层140的顶部表面可实质上齐平。
继续参照图5A，接合导体150可在导电接垫AP旁边形成。导电接垫AP可形成于内连线结构120上方且与半导体衬底110相对。举例来说，导电接垫AP与内连线结构120的金属化图案(例如顶部金属化图案M1或其它层的金属化图案)电接触。导电接垫AP可由与接合导体150不同的导电材料制成。举例来说，导电接垫AP由铝或其合金制成。其它导电材料，例如铜、铜合金，可替代地用于形成导电接垫AP。在一些实施例中，导电接垫AP用于测试。举例来说，在接合之前，半导体管芯(例如半导体管芯10A'或半导体管芯10B)使用专用测试垫(例如导电接垫AP)进行测试。介电层140可足够厚以使导电接垫AP嵌入于其中。TSV 130可从半导体衬底110的背面110b以可触及的方式显露且延伸到内连线结构120的任一层的金属化图案中。在一些实施例中，半导体管芯(例如半导体管芯10B1或半导体管芯10B2)的TSV 130实质上对应于相同半导体管芯的接合导体150，使具有相同或类似配置的半导体管芯可易于彼此堆叠且接合在一起，由此改进可制造性。
仍参考图5A和图5B，半导体管芯10B1与半导体管芯10B2之间的接合界面IF包含介电质对介电质接合(例如氧化物对氧化物接合)、金属对金属接合(例如铜对铜接合)、金属对介电质接合(例如铜对氧化物接合)、介电质对硅接合(例如氧化物对硅接合)、其任何组合等等。在一些实施例中，接合导体150的尺寸(例如长度、宽度、直径、深度、高度等等)小于TSV 130的尺寸。举例来说，接合导体150比TSV 130更细及/或更短。TSV的临界尺寸可介于约1微米到约10微米的范围内。在一些实施例中，在接合界面IF的TSV 130具有比在接合界面IF的接合导体150的表面积(surface area)SA2大的表面积SA1。举例来说，接合导体150与TSV 130直接接触，其中TSV 130和接合导体150在接合界面IF的接触区域(contactarea)实质上等于接合导体150的表面积SA2。
举例来说，接合导体150的表面积SA2接合到TSV 130的表面积SA1的第一部分130a，使得直接金属对金属接合在接合界面IF发生。接合导体150的中心CR1可与TSV 130的中心CR2实质上对准。在一些实施例中，由于形成及/或对准工艺变异，接合导体150的中心CR1相对于TSV 130的中心CR2在一个方向上(例如向右或向左)略微移位。接合导体150的周长可小于对应的TSV 130的周长且可位于对应TSV 130的周界内。应注意，本公开并不限制接合导体150和TSV 130的周长，只要接合导体150和TSV 130可靠地接合在一起即可。由于接合导体150具有比TSV 130更小的接合表面，即使发生未对准，仍可实现直接金属对金属接合，由此呈现更好的可靠性。
TSV 130的表面积SA1可包含连接到第一部分130a的第二部分130b。TSV 130的表面积SA1的第二部分130b并不与接合导体150接合，而是接合到介电层140的一部分(例如紧邻接合导体150的部分)，使得在接合界面IF发生金属对介电质接合。不与TSV 130接合的介电层140的剩余部分可接合到半导体衬底110，使得在接合界面IF可发生介电质对硅接合。如稍后结合图式所描述在接合界面IF可采用其它接合配置。
参考图4D，重复上文所描述的步骤以形成包含最顶部半导体管芯10BT的管芯堆叠100。应了解，设置于载体管芯10C上的管芯堆叠100可包含任何层级数目。在一些实施例中，最顶部半导体管芯10BT并未薄化，最顶部半导体管芯10BT的导电通孔130可能并未显露。最顶部半导体管芯10BT的导电通孔130可保持电绝缘。在一些实施例中，最顶部半导体管芯10BT比管芯堆叠100中的下方半导体管芯中的任一个更厚。举例来说，最顶部半导体管芯10BT的厚度T4比管芯堆叠100中的一个层级的其它半导体管芯的厚度T4'更厚。
在一些实施例中，可在接合之前测试每一层级的半导体管芯(例如半导体管芯10B1、半导体管芯10B2、半导体管芯10BT)，使得仅已知良品管芯(KGD)用于形成管芯堆叠100，由此提高制造良率。在半导体管芯(例如半导体管芯10B1、半导体管芯10B2、半导体管芯10BT)是存储器管芯的一些实施例中，由于半导体管芯竖直地堆叠且接合，在操作期间可通过管芯堆叠100来实现更快存储器间通信，这可改进数据频宽且实现更快数据访问和数据存储。在一些实施例中，在操作期间，半导体管芯10B1可有助于管理堆叠于其上的相应半导体管芯(例如半导体管芯10B2、半导体管芯10BT)及/或载体管芯10C之间的数据存储和数据格式可互操作性。
继续参考图4D，在载体管芯10C上形成管芯堆叠100之后，绝缘材料20'形成于临时载体TC上方以密封管芯堆叠100和载体管芯10C。绝缘材料20'可包含低吸湿率，并且在固化之后可为刚性的以用于保护管芯堆叠100和载体管芯10C。举例来说，绝缘材料20'可以是模制化合物、环氧树脂、类似物或其它合适的电绝缘材料，可通过压缩模制、转移模制等制成。在一些实施例中，管芯堆叠100和载体管芯10C经包覆模制(over-molded)，随后通过使用例如研磨、化学机械抛光(CMP)、其组合或其它合适的薄化工艺来薄化绝缘材料20'以减小结构的整体厚度。举例来说，在薄化之后最顶部半导体管芯10BT的背侧BS通过绝缘材料20'暴露。在其它实施例中，省略薄化工艺，管芯堆叠100和载体管芯10C由绝缘材料20'掩埋或覆盖。
参考图4E，在形成绝缘材料20'之后，另一个临时载体TC1任选地与临时载体TC相对地附接到绝缘材料20'。在薄化绝缘材料20'以暴露最顶部半导体管芯10BT的一些实施例中，临时载体TC1接合到绝缘材料20'和最顶部半导体管芯10BT的背侧BS。可对临时载体TC执行剥离工艺以从载体管芯10C移除，使得载体管芯10C的前侧FS得以暴露。在一些实施例中，在剥离临时载体TC之后，清洁载体管芯10C的前侧FS以进行进一步处理。
参考图4F和图5C，在去除临时载体TC之后，暴露载体管芯10C的前侧FS。多个导电端子30随后可形成于载体管芯10C的前侧FS。在内连线结构220的钝化层(未单独示出)覆盖下方金属化图案的一些实施例中，去除钝化层的一部分以形成开口。钝化层的开口以可触及的方式暴露出下方金属化图案的至少一部分。接着，导电端子30可通过使用例如溅镀、印刷、镀敷、沉积等形成于钝化层的开口中以与内连线结构220的金属化图案的电接触。导电端子30可由导电材料形成，所述导电材料包含铜、铝、金、镍、银、钯、锡、焊料、金属合金、类似物或其组合。替代地，在形成导电端子30之前，可取决于设计要求在载体管芯10C的前侧FS执行其它工艺。
举例来说，导电端子30中的每一个包含凸块31。凸块31可以是微凸块(micro-bump)、金属柱、无电镀镍钯浸金(electroless nickel-electroless palladium-immersion gold,ENEPIG)形成的凸块、可控塌陷芯片连接(controlled collapse chipconnection,C4)凸块、球栅阵列封装(ball grid array,BGA)凸块等等。在凸块31是微凸块的一实施例中，两个相邻凸块31之间的凸块间距在约35微米到约55微米范围内。凸块31可以是无焊料且具有实质上竖直的侧壁。在一些实施例中，导电端子30中的每一个包含通过例如镀敷、印刷等形成于凸块31的顶部上的金属盖(metal cap)32。举例来说，金属盖32的材料包含镍、锡、锡铅、金、银、钯、镍钯金、镍金、类似物或这些的任何组合。
在一些实施例中，在形成导电端子30之后，临时载体TC1(绘示于图4E)从绝缘材料20'剥离。举例来说，剥离工艺包含将能量施加到临时接合层、机械剥离、刻蚀或其它合适的去除技术。随后，执行单体化工艺以形成多个半导体结构S1。可通过例如锯割、激光切割等等沿划线(未图示)执行单体化。可切割绝缘材料20'以形成绝缘密封体20。在一些实施例中，在单体化之后，载体管芯10C的侧壁由绝缘密封体20暴露。举例来说，在单体化之后，绝缘密封体20的侧壁可与绝缘密封体20的侧壁实质上齐平。绝缘密封体20设置在管芯堆叠100的侧壁周围且直接在载体管芯10C的背面210b上。在其它实施例中，在单体化之后绝缘密封体20覆盖载体管芯10C和管芯堆叠100的侧壁。在一些实施例中，载体管芯10C是例如配置成执行读取、编程、抹除及/或其它操作的逻辑管芯，管芯堆叠100是例如包含彼此堆叠且通过载体管芯10C编程的存储器管芯的存储器堆叠。在某些实施例中，半导体结构S1被称作装置封装。
转而参考图5C，其绘示绝缘密封体20和半导体管芯10B1与半导体管芯10B2之间的接合区域的放大视图，半导体管芯10B1和半导体管芯10B2的半导体衬底110中的至少一个可具有圆边(rounded edge)RE。举例来说，圆边RE连接到背面110b和侧壁110s。在一些实施例中，半导体管芯10B2的介电层140是实质上平坦的表面，使得间隙形成于半导体管芯10B1的圆边RE与半导体管芯10B2的介电层140之间。绝缘密封体20可填充所述间隙且覆盖半导体管芯10B1的圆边RE和半导体管芯10B2的介电层140。在一些实施例中，在薄化背侧工艺(例如结合图4B所描述的步骤)期间产生圆边RE。举例来说，与半导体管芯的边缘接触的研磨垫使半导体管芯的边缘圆化。替代地，在单体化工艺(例如结合图2C所描述的步骤)期间通过连续且周边切割而产生圆边RE。
举例来说，具有圆边RE的半导体管芯与具有矩形角的半导体管芯相比较可有利地用于装置封装配置。举例来说，由于热应力在边界(boundary)处且在拐角(corner)和边缘处为最高，半导体管芯的拐角和边缘是最高机械应力位置且容易破裂。通过形成圆边RE，半导体管芯可分散由机械/热应力且通过接合引起的边缘/拐角区域中的应力。在其它实施例中，将具有圆边RE的半导体管芯(例如半导体管芯10B1和半导体管芯10B2)接合到具有矩形、锋利边缘的另一个半导体管芯(例如载体管芯10C、管芯堆叠的最顶部层级等等)。具有矩形边缘的半导体管芯可为并未经受过背侧研磨的半导体管芯。
图6A到图6D是绘示根据本公开的一些实施例的形成半导体结构的制造方法中的各个阶段的示意性剖视图。为易于理解，所有图式中相同的元件指代相同的参考标号且本文中不再对其予以赘述。参考图6A和图6B，多个经薄化的半导体晶片W1彼此堆叠以形成晶片堆叠WS。举例来说，晶片堆叠WS的第一层级Lv1的经薄化的半导体晶片W1是通过结合图2A到图2C所描述的方法制造，随后另一半导体晶片W1'(如图2A所示)的前侧FS附接到在第一层Lv1的经薄化的半导体晶片W1的背侧BS。在接合之后，半导体晶片W1'可薄化以在晶片堆叠WS的第二层级Lv2形成经薄化的半导体晶片W1。
薄化和接合工艺可类似于上文所描述的工艺。应了解，各种方法可用于晶片对晶片接合。举例来说，晶片对晶片接合包含共晶接合(eutectic bonding)、熔融接合(fusionbonding)、直接金属接合(direct metal bonding)、混合接合(hybrid bonding)、其任何组合等等。在发生共晶接合的一些实施例中，将两种共晶材料放置在一起，随后施加高压和高温以使共晶材料熔合，在熔合共晶材料固化时，半导体晶片接合在一起。在发生熔融接合的一些实施例中，半导体晶片的氧化物表面接合到另一个半导体晶片的氧化物表面或硅表面。在发生直接金属对金属接合的一些实施例中，两个接合导体在升高温度下互相施压，接合导体的相互扩散(inter-diffusion)可引起接合导体的接合。在发生混合接合的一些实施例中，两个半导体晶片的接合导体通过直接金属对金属接合而接合在一起，两个半导体晶片中的一个的氧化物表面接合到另一个半导体晶片的氧化物表面或硅表面。
在一些实施例中，重复若干次薄化和接合工艺以形成具有多个层级的晶片堆叠WS。应了解，晶片堆叠WS可包含任何层级数目。两个相邻层级之间的接合区可具有类似于上文结合图5A所描述的配置或稍后在其它实施例中所描述的其它的配置。在晶片堆叠WS的最顶部层级Lvt的半导体晶片取决于产品要求可以薄化以显露导电通孔或可以不薄化。
继续参考图6B，晶片堆叠WS可安装在带框TP上以用于执行单体化工艺。举例来说，图6A中绘示的结构倒转(例如上下翻转)且附接到带框TP。接着，临时载体TC从在第一层级Lv1的经薄化的半导体晶片W1剥离。在临时接合层TB设置在晶片堆叠WS与临时载体TC之间的一些实施例中，任选地执行清洁工艺以去除经薄化的半导体晶片W1的前侧FS剩余的临时接合层TB的非所需的残留物。随后，对晶片堆叠WS执行单体化工艺以形成多个管芯堆叠200'。应注意，出于说明性目的提供以上实例，管芯堆叠200'的形成可以在本公开中以不受限的任何逻辑次序形成。在一些实施例中，个别的管芯堆叠200'包含具有相同或类似的功能且彼此堆叠的若干半导体管芯。在一实施例中，管芯堆叠200'是适用于快速数据访问应用的存储器立方体(memory cube)。管芯堆叠200'在形成之后可受测试。
参考图6C和图6D，将个别的管芯堆叠200'从带框TP去除且接合到载体管芯10C。举例来说，分开地制造管芯堆叠200'和载体管芯10C，载体管芯10C的形成可类似于结合图3A到图3C所描述的工艺。在将管芯堆叠200'接合到载体管芯10C之后，另一个管芯堆叠(例如200')任选地接合到管芯堆叠200'以根据产品要求形成多层级的管芯堆叠200。替代地，另一个半导体管芯(例如图1所示出的半导体管芯10A'、图2D中示出的半导体管芯10B等等)或其它电组件任选地接合到管芯堆叠200'以根据产品要求形成多层级管芯堆叠200。
在一些实施例中，在接合管芯堆叠200或形成多层级管芯堆叠200之后，在临时载体TC上方形成绝缘材料。接着，去除临时载体TC以暴露出载体管芯10C的前侧FS，随后在载体管芯10C的前侧FS形成导电端子30。随后，执行单体化工艺以形成多个半导体结构S2，所述多个半导体结构S2包含在管芯堆叠200周围以用于保护的绝缘密封体20。形成绝缘密封体20、去除临时载体TC、形成导电端子30和执行单体化的工艺可类似于结合图4D到图4F所描述的工艺。为简洁起见省略了这些工艺的详细描述。在一些实施例中，半导体结构S2的管芯堆叠200中的半导体管芯可以是或可包含存储器管芯(例如高频宽存储器(highbandwidth memory,HBM)管芯)，载体管芯10C可以是为这些存储器管芯提供控制功能性的逻辑管芯。取决于产品要求在半导体结构S2中可采用其它类型的管芯。
图7A到图7E是绘示根据本公开的一些实施例的半导体结构制造方法中的各个阶段的示意性剖视图。图8A到图8C是根据本公开的一些实施例的用于暴露在图7A或图7B中勾勒的虚线区域C中的导电通孔的工艺期间的中间步骤的放大的示意性剖视图。为易于理解，所有图式中相同的元件指代相同的参考标号且本文中不再对其予以赘述。
参考图7A和图8A到图8C，第一隔离层IS1形成于临时载体TC上方以部分地覆盖载体管芯10C。载体管芯10C的形成可类似于结合图3A到图3C所描述的步骤，因此为简洁起见省略详细描述。举例来说，在执行背侧薄化工艺之后，半导体衬底210可凹陷，以使导电通孔(亦即TSV)230以可触及的方式显露出来且如图8A所示从半导体衬底210的背面210b突出。TSV 230可从半导体衬底210的背面210b的背侧突出约若干微米。在一些实施例中，介电衬层DL插设于半导体衬底210与TSV 230之间。
继续参考图8B和图8C，隔离材料IS(例如氮化硅、氧化物、氮氧化硅、碳化硅、聚合物、类似物等)通过例如旋转涂布、化学气相沉积(chemical vapor deposition,CVD)工艺等共形地形成于半导体衬底210的背面210b和TSV 230上。替代地，原生氧化物(nativeoxide)可形成于半导体衬底210的背面210b上。隔离材料IS的层可足够厚以覆盖TSV 230的突出部分。在这类实施例中，部分的隔离材料IS可通过任何合适的薄化工艺(例如刻蚀、研磨、化学机械抛光(CMP)工艺等)被去除并以可触及的方式显露TSV 230以用于进一步电连接。举例来说，可执行刻蚀工艺，刻蚀工艺在TSV 230的材料与隔离材料IS之间具有高刻蚀速率选择性，以使隔离材料IS凹陷，从而形成第一隔离层IS1。在一些实施例中，从半导体衬底210的背面210b突出的TSV 230的底部部分由第一隔离层IS1横向地覆盖，从半导体衬底210的背面210b突出的TSV 230的顶部部分由第一隔离层IS1暴露出来。
参考图7B和图8A到图8C，半导体管芯10B1设置于载体管芯10C上。半导体管芯10B1可通过结合图2A到图2D所描述的方法制造。替代地，通过薄化图1中示出的半导体管芯10A'提供半导体管芯10B1。举例来说，分布在半导体管芯10B1的前侧FS的接合导体150对应地接合到从载体管芯10C的背侧BS以可触及的方式显露的TSV 230。接合工艺可类似于结合图4A和图4B所描述的工艺，为简洁起见省略详细描述。在一些实施例中，在将半导体管芯10B1接合到载体管芯10C之后，形成第二隔离层IS2以覆盖半导体管芯10B1和未被半导体管芯10B1掩蔽的第一隔离层IS1的一部分。
第二隔离层IS2的形成类似于第一隔离层IS1的形成。举例来说，在执行背侧薄化工艺(例如图4B所描述的工艺或图2C所描述的工艺)之后，半导体衬底110凹陷以使导电通孔(亦即TSV)130如图8A中所示从半导体衬底110的背面110b以可触及的方式显露出来并自半导体衬底110的背面110b突出。TSV 130可从半导体衬底110的背面110b的背侧突出约若干微米。介电衬层DL可插设于半导体衬底110与TSV 130之间。隔离材料IS可共形地形成于半导体管芯10B1的侧壁、半导体衬底110的背面110b以及从背面110b突出的TSV 130上。隔离材料IS还可覆盖未被半导体管芯10B1掩蔽的第一隔离层IS1的部分。接着，可部分地去除隔离材料IS以形成第二隔离层IS2，半导体管芯10B1的TSV 130被第二隔离层IS2以可触及的方式显露出以用于进一步电连接。从半导体衬底110的背面110b突出的TSV 130的底部部分可由第二隔离层IS2横向地覆盖，从半导体衬底110的背面110b突出的TSV 130的顶部部分可被第二隔离层IS2暴露出以用于进一步电连接。
参考图7C，半导体管芯10B2堆叠于半导体管芯10B1上以形成管芯堆叠300'的第二层级。半导体管芯10B1和半导体管芯10B2以面到背配置接合在一起。接合工艺可类似于结合图4C所描述的工艺，为简洁起见省略详细描述。在一些实施例中，在将半导体管芯10B2的前侧FS接合到半导体管芯10B1的背侧BS之后，形成第三隔离层IS3以覆盖半导体管芯10B2和未被半导体管芯10B2掩蔽的第二隔离层IS2的一部分。半导体管芯10B2的TSV 130可通过第三隔离层IS3以可触及的方式显露以用于进一步电连接。第三隔离层IS3的形成类似于第二隔离层IS2的形成，为简洁起见省略详细描述。在形成第三隔离层IS3之后，半导体管芯10B1的侧壁可由第二隔离层IS2和上覆于其上的第三隔离层IS3覆盖，未被管芯堆叠300'掩蔽的载体管芯10C的背面210b的一部分可由第一隔离层IS1、第二隔离层IS2以及第三隔离层IS3覆盖。
可重复若干次上文描述的接合半导体管芯和形成隔离层的步骤以形成管芯堆叠300'。应注意，取决于产品要求管芯堆叠300'可包含任何层级数目的半导体管芯。最顶部半导体管芯10BT可以不被薄化，最顶部半导体管芯10BT的导电通孔130并未显露且保持电绝缘。
在一些实施例中，管芯堆叠300'的最顶部半导体管芯10BT的侧壁和背侧未被隔离层覆盖，最顶部半导体管芯10BT下方的管芯堆叠300'的每一层级可具有被隔离层(例如隔离层ISL1、隔离层ISL2等)覆盖的半导体衬底110的侧壁和背面110b。举例来说，与管芯堆叠300'的其它下方层级相比较，紧邻最顶部半导体管芯10BT的半导体管芯10BN可具有覆盖半导体衬底110的侧壁的隔离材料的最薄层。对于在半导体管芯10BN之下的其它层级，管芯堆叠300'中的上部层级(例如在距离载体管芯10C远侧的层级中的一个)可具有比管芯堆叠300'中的下部层级(例如在距离载体管芯10C近侧的层级中的一个)更薄的覆盖半导体衬底110的侧壁的隔离层。
在其它实施例中，在形成第一隔离层IS1之后，以面对背的配置将通过结合图6A和图6B所描述的方法制造的管芯堆叠200接合到载体管芯10C，随后在管芯堆叠200上形成另一隔离层，以覆盖管芯堆叠200的每一层级的侧壁和最顶部层级Lvt的背侧。在这类实施例中，隔离层插设于管芯堆叠200的第一层级Lv1与载体管芯10C的接触区域之间，而管芯堆叠200中的相邻层级的界面可不含隔离层。在其它实施例中，在如图6A和图6B中所示制造管芯堆叠期间，可共形地形成隔离层，以在接合半导体晶片W1的下一层级之前覆盖半导体晶片W1，使得在单体化之后，隔离层可插设于管芯堆叠的两个相邻层级之间，管芯堆叠中的半导体衬底的侧壁可不含隔离层。在完成这类管芯堆叠且在载体管芯10C上形成第一隔离层IS1之后，这类管芯堆叠可从带框去除且随后接合到载体管芯10C。在这类实施例中，隔离材料并未逐层地形成于载体管芯10C的侧壁上和未被这类管芯堆叠掩蔽的载体管芯10C的背面210b上。
参考图7D，在载体管芯10C上形成管芯堆叠300'之后，形成绝缘材料20'以密封管芯堆叠300'和载体管芯10C。绝缘材料20'任选地变薄直到显露管芯堆叠300'的最顶部半导体管芯10BT的背侧为止。绝缘材料20'的形成类似于结合图4D所描述的工艺，因此在本文中不重复描述。随后，在形成绝缘材料20'之后，去附(de-attach)临时载体TC，以暴露出载体管芯10C的前侧FS。在去除临时载体TC之前，另一个临时载体TC1任选地与临时载体TC相对地附接到绝缘材料20'，使得临时载体TC1在剥离工艺期间可充当机械支撑件。在剥离临时载体TC之后，任选地对载体管芯10C执行清洁工艺。上文的工艺可类似于结合图4E所描述的工艺，为简洁起见省略详细描述。
参考图7E，在去除临时载体TC之后，可在载体管芯10C的前侧FS形成导电端子30。在一些实施例中，在形成导电端子30之前，在载体管芯10C的前侧FS形成保护层PT。在一些实施例中，保护层PT可延伸以覆盖第一隔离层IS1。在隔离层被去除的其它实施例中，保护层PT可延伸以与绝缘材料20'接触。举例来说，保护层PT包含钝化材料以用于保护下方结构，所述钝化材料例如氧化硅、氮化硅、未掺杂硅酸盐玻璃、聚酰亚胺或其它合适的隔离材料。替代地，省略保护层PT。在一些实施例中，保护层PT包含暴露载体管芯10C的下方导电特征的至少一部分以用于进一步电连接的多个开口。举例来说，导电端子30在保护层PT的开口中形成为与载体管芯10C的内连线结构220物理且电接触。导电端子30的形成工艺可类似于结合图4F所描述的工艺，为简洁起见省略详细描述。
在一些实施例中，在形成导电端子30之后，剥离临时载体TC1(绘示于图7D中)。可执行单体化以形成多个半导体结构S3。如图7E中所示，半导体结构S3包含载体管芯10C、接合到载体管芯10C且具有多个层级的管芯堆叠300以及横向地密封载体管芯10C和管芯堆叠300的绝缘密封体20。载体管芯10C和管芯堆叠300可具有不同功能。管芯堆叠300包含彼此竖直堆叠的半导体管芯(例如半导体管芯10B1、半导体管芯10B2、半导体管芯10BN、半导体管芯10BT等)。管芯堆叠300中的两个相邻半导体管芯可以面对背配置接合。管芯堆叠300的相邻层级中的两个之间的接合界面可类似于结合图5A、图5C所描述的配置或稍后结合图式(例如图10到图12、图13A、图14到图17以及图18A)所描述的其它配置。
半导体结构S3可包含至少插设于载体管芯10C的接触区域与管芯堆叠300的第一层级之间的第一隔离层IS1。其它隔离层(例如隔离层IS2、隔离层IS3、隔离层ISN)可至少插设于管芯堆叠300中的两个相邻且接合的层级之间，所述两个相邻且接合的层级设置于第一层级上方。最顶部半导体管芯10BT与载体管芯10C之间的管芯堆叠300中的半导体管芯(例如半导体管芯10B1、半导体管芯10B2等)可由隔离层包绕，使隔离层可形成于绝缘密封体20与半导体衬底110之间。最顶部半导体管芯10BT的侧壁和背侧BS可不含隔离层。载体管芯10C的侧壁和背侧BS可由隔离层覆盖，载体管芯10C的前侧FS可不含隔离层。替代地，在单体化之后，绝缘密封体20位于载体管芯10C上方和管芯堆叠300周围，载体管芯10C的侧壁可显露且可与绝缘密封体20的侧壁实质上齐平。
图9A到图9C是绘示根据本公开的一些实施例的半导体结构制造方法中的各个阶段的示意性剖视图。参考图9A到图9C，提供半导体结构S4。半导体结构S4的形成可类似于半导体结构S3的形成。为易于理解，所有图式中相同的元件指代相同的参考标号且本文中不再对其予以赘述。在一些实施例中，在形成半导体结构S4时，在使半导体衬底110凹陷期间执行隔离层的去除工艺(例如刻蚀等)。
举例来说，在将半导体管芯10B1设置于载体管芯10C上的管芯堆叠400的第一层级之后，在第一层级的半导体管芯10B1的半导体衬底110凹陷，使得导电通孔(亦即TSV)130以可触及的方式显露且如图9A的放大区域所示从半导体衬底110的背面110b突出。凹陷工艺类似于结合图8A所描述的工艺。在凹陷工艺期间，可去除(例如干刻蚀)形成于载体管芯10C上且未被半导体管芯10B1掩蔽的第一隔离层IS1的一部分。插设于载体管芯10C与半导体管芯10B1的前侧之间的第一隔离层IS1的部分在凹陷工艺期间可保持完整。在一些实施例中，并未完全去除第一隔离层IS1的部分，使得第一隔离层IS1的一些残余物可保留在并未被半导体管芯10B1覆盖的载体管芯10C的一部分上。由于第一隔离层IS1的残余物可被保留下来，未被半导体管芯10B1掩蔽的第一隔离层IS1的部分在图9A中描绘为虚线以表示其可能存在或可能不存在。
继续参考图9B，类似地，第二隔离层IS2共形地形成于半导体管芯10B1和载体管芯10C上。接着，半导体管芯10B2堆叠于半导体管芯10B1上且接合到所述半导体管芯10B1。半导体管芯10B2的半导体衬底110可凹陷以使导电通孔(亦即TSV)130从半导体衬底110的背面110b以可触及的方式显露。在使半导体管芯10B2的半导体衬底110凹陷时，还可去除(例如干刻蚀)未被半导体管芯10B2覆盖的第二隔离层IS2的一部分。插设于半导体管芯10B1与半导体管芯10B2之间的第二隔离层IS1的部分则可保持完整。在一些实施例中，可在去除第二隔离层IS2时一起去除第一隔离层IS1的残余物。在其它实施例中，第二隔离层IS2和第一隔离层IS1的残余物累积于载体管芯10C及/或半导体管芯10B1的侧壁上。可重复若干次上文所描述的接合半导体管芯和形成/去除隔离层的步骤以形成管芯堆叠。以下步骤(例如密封管芯堆叠和载体管芯、去除临时载体、单体化等)可类似于结合图7C到图7E所描述的工艺，为简洁起见省略详细描述。
如图9C中所示，半导体结构S4可包含插设于上方半导体管芯的前侧与下方半导体管芯的背侧之间的隔离层(例如隔离层IS1、隔离层IS2、隔离层IS3、隔离层ISN等)。半导体衬底110的侧壁110b和半导体衬底210的侧壁210b可不含隔离材料。在一些实施例中，微量的隔离材料可保留于半导体衬底110的侧壁110b和半导体衬底210的侧壁210b上及/或半导体衬底210的背面210b上。举例来说，隔离层的残余物可保留在管芯堆叠400中的下部层级的半导体衬底110的侧壁上及/或载体管芯10C的侧壁和背面210b上。在这类实施例中，在形成绝缘材料之后，管芯堆叠300'中的最顶部半导体管芯10BT的侧壁与绝缘材料20'物理接触，但隔离层的残余物可位于绝缘材料20'与管芯堆叠400的某一(些)层级的半导体衬底110的侧壁之间及/或位于绝缘材料与载体管芯10C的侧壁和背面210b之间。
在其它实施例中，为获得如图9C示出的结构，如结合图7A到图7C所描述执行工艺，在形成管芯堆叠之后和形成绝缘材料之前，对管芯堆叠的每一层级的侧壁和载体管芯执行去除工艺以去除隔离层(例如隔离层IS1、隔离层IS2、隔离层IS3、隔离层ISN等)。应注意，出于说明性目的提供以上实例，半导体结构S4的形成可以在本公开中由不受限的任何逻辑次序形成。
图10到图12、图13A、图14到图17以及图18A是绘示根据本公开的一些实施例的管芯堆叠的相邻层级之间的接合界面的放大的示意性剖视图，图13B是示出根据本公开的一些实施例的在图13A中的半导体管芯的接合界面的接合导体的关系的示意性仰视图，图18B是绘示根据本公开的一些实施例的接合导体与导电接垫的贯孔的关系的示意性平面图。下文论述实施例的变化形式，图10到图12、图13A、图14到图17以及图18A中示出的这些配置根据一些实施例可为图4C中勾勒的虚线区域A。为易于理解，所有图式中相同的元件指代相同的参考标号且本文中不再对其予以赘述。
参考图10，半导体管芯22B2接合到半导体管芯22B1。半导体管芯22B1和半导体管芯22B2可类似于图5A中示出的半导体管芯10B1和半导体管芯10B2。半导体管芯22B1和半导体管芯22B2的接合结构与半导体管芯10B1和半导体管芯10B2的接合结构之间的差异包含下方的半导体管芯22B1包含形成于半导体衬底110的背面110b上的接合结构240。上方的半导体管芯22B2可直接接合到下方的半导体管芯22B1的接合结构240。举例来说，接合结构240包含设置于TSV 130上的接合导体242、设置在接合导体242旁边而不电耦合到下方的任何导电特征的虚拟导体244以及形成于半导体衬底110的背面110b上且横向地覆盖接合导体242和虚拟导体244的接合介电层246。
接合导体242可与TSV 130物理且电接触，使得半导体管芯(例如半导体管芯22B1或半导体管芯22B2)的电信号可通过接合导体242和TSV 130从背侧传输。对于如图10所示的接合结构，下方半导体管芯22B1的接合导体242插设于下方的半导体管芯22B1的TSV 130与上方的半导体管芯22B2的接合导体150之间。举例来说，从上方的半导体管芯22B2的内连线结构120朝向下方的半导体管芯22B1的TSV 130延伸的上方的半导体管芯22B2的接合导体150接合到接合导体242，以将上方的半导体管芯22B2电连接到下方的半导体管芯22B1。上方的半导体管芯22B2可任选地具有与下方的半导体管芯22B1相同或类似的配置。在其它实施例中，用本公开中其它处论述的实施例的变化形式所示出的半导体管芯替换半导体管芯(例如半导体管芯22B1或半导体管芯22B2)中的任一个。接合结构的组合方案可形成为包含本文中所论述的不同类型的半导体管芯，使得其变化形式可实行同时仍保持在本公开内容的范围内。
在一些实施例中，在执行背侧薄化之后，接合结构240通过以下步骤形成于半导体衬底110和TSV 130上：例如沉积介电材料、图案化所述介电材料以形成具有开口的接合介电层246、在接合介电层246的开口中形成导电材料以形成接合导体242和虚拟导体244。接合结构240可形成于半导体衬底110上，而临时载体TC在如图2C中所示单体化之前或在如图4B中所示接合管芯堆叠的第二层级之前充当支撑件。
在一些实施例中，接合介电层246是具有多于一个介电材料层(例如介电材料层OX1、介电材料层OX2)的多层结构。替代地，接合介电层246是单个介电材料层。应了解，接合介电层246仅为实例，接合介电层246中的介电材料层的数目在本公开中无限制。在一些实施例中，下层OX2与半导体衬底110物理接触且上层OX1与上方半导体管芯22B2物理接触。上层OX1的材料可能不同于下层OX2。在一些实施例中，下层OX2包含具有较低缺陷率(defectrate)及/或与半导体衬底110的材料的更好粘着性的材料性质。接合介电层246的介电材料可以是或可包含用于后续接合工艺的任何合适的电绝缘材料，例如氧化硅、氮氧化硅、氮化硅、高密度等离子体(HDP)氧化物、正硅酸乙酯(TEOS)、未掺杂硅酸盐玻璃(USG)、其组合等等。在一些实施例中，接合介电层246可被称为接合氧化物(bonding oxide)。
在一些实施例中，通过单镶嵌工艺或其它合适的工艺形成接合导体242。举例来说，在半导体衬底110的背面110b上形成所述介电材料之后，可执行光刻和刻蚀工艺以形成具有开口的接合介电层246，其中TSV 130的至少一部分通过接合介电层246的开口中的一个以可触及的方式暴露。随后，在接合介电层246的开口内部形成导电材料以形成接合导体242，使得接合导体242与TSV 130接触。接合导体242和虚拟导体244可在相同工艺期间形成。在一些实施例中，接合导体242和虚拟导体244的深度(或高度)实质上相同。替代地，虚拟导体244的深度小于接合导体242的深度。在一些实施例中，虚拟导体244的底部表面与半导体衬底110的下方背面110b物理接触。在其它实施例中，虚拟导体244通过接合介电层246的下层OX2与半导体衬底110的背面110b空间上分离。
接合结构240的接合导体242可具有小于下方TSV 130的尺寸(例如长度、宽度、直径、深度、高度等)。举例来说，TSV 130的表面积SA1的第一部分130a与接合导体242直接接触，TSV 130的表面积SA1的第二部分130b与接合介电层246直接接触。接合导体242的周长可小于下方TSV 130的周长且可位于下方TSV 130的周界内。应注意，接合导体242和TSV130的周长在本公开中无限制，只要接合导体242与TSV 130可靠地接触即可。
举例来说，接合导体242的宽度(或直径)实质上匹配接合导体150的宽度。在一些实施例中，接合导体150和接合导体242的临界尺寸在约0.5微米到约5微米范围内。在一些实施例中，下方的半导体管芯22B1的接合导体242和上方的半导体管芯22B2的接合导体150实质上对准。在一些实施例中，在接合界面IF接合导体150的表面积SA2实质上等于接合导体242的表面积，在接合界面IF接合导体150与接合导体242的接触区域是接合导体150的表面积SA2。在其它实施例中，归因于形成及/或对准工艺变异，在接合界面IF上方的半导体管芯22B2的接合导体150和下方的半导体管芯22B1的接合导体242可在一个方向上(例如向右或向左)略微偏移。在这类实施例中，在接合界面IF接合导体150与接合导体242的接触区域略小于接合导体150的表面积SA2。在一些实施例中，接合结构240的接合导体242的高度小于上方半导体管芯22B2的接合导体150。替代地，接合导体242的尺寸比上方半导体管芯22B2的接合导体150的尺寸大。
在一些实施例中，上方的半导体管芯22B2包含形成于接合导体150旁边且对应于下方的半导体管芯22B1的虚拟导体244的位置的虚拟导体160，使得在上方的半导体管芯22B2接合到下方的半导体管芯22B1之后，虚拟导体160和虚拟导体244接合在一起。在一些实施例中，上方的半导体管芯22B2的虚拟导体160的深度(或高度)小于设置在虚拟导体160旁边的接合导体150的深度。虚拟导体160可具有嵌入于介电层140中的末端和连接到虚拟导体244的相对末端。举例来说，虚拟导体160的深度实质上等于接合导体150的接垫部分150a的深度。
虚拟导体160及/或虚拟导体244可不具有电气功能，并可为电浮置的。在一些实施例中，在使用管芯堆叠期间，电信号可穿过内连线结构120、TSV 130以及接合导体150和接合导体242连接到半导体衬底110中的半导体装置。然而，虚拟导体160和虚拟导体244可不连接到任何电信号或电压。在一些实施例中，随着虚拟导体160和虚拟导体244的形成，半导体管芯的接合结构中的图案密度变得更均匀，因此接合导体150和接合导体242的形成中的图案负载效应(pattern-loading effect)可减少。替代地，可省略虚拟导体160及/或虚拟导体244。
举例来说，半导体管芯22B1和半导体管芯22B2的接合方法包含熔融接合(例如氧化物对氧化物接合、氧化物对硅接合)、共晶接合(例如共晶材料接合)、直接金属接合(例如铜对铜接合)、混合接合(例如涉及直接金属接合和熔融接合两种)、其任何组合等等。
在半导体管芯22B1和半导体管芯22B2通过混合接合附接的一实施例中，在执行接合之前，对半导体管芯22B1和半导体管芯22B2执行表面处理。所述表面处理可以是等离子体处理工艺。通过所述处理，介电层140和接合介电层246的表面的OH基团的数目可增大。接着，执行预接合工艺，其中半导体管芯22B1和半导体管芯22B2对准，随后半导体管芯22B1和半导体管芯22B2压抵在一起以在其间形成弱键合(weak bond)。在预接合工艺之后，半导体管芯22B1和半导体管芯22B2退火(anneal)以增强弱键合且在接合界面IF形成熔融接合。在退火期间，OH键的H可除气(outgas)，由此在半导体管芯22B1与半导体管芯22B2之间形成Si-O-Si键，由此增强所述接合。在混合接合期间，直接金属对金属接合(例如铜对铜接合)还发生在上方半导体管芯22B2的接合导体150与下方半导体管芯22B1的接合导体246之间。因此，所得键是包含Si-O-Si键和金属对金属直接键的混合键。
参考图11，半导体管芯24B2接合到半导体管芯24B1。半导体管芯24B1和半导体管芯24B2可类似于上文所论述的半导体管芯22B1和半导体管芯22B2。两者之间的差异可位于接合结构340中。举例来说，接合结构340形成于半导体衬底110的背面110b上且混合接合到上方半导体管芯24B2。接合结构340可包含物理地且电连接到TSV 130的接合导体342、形成于接合导体342旁边的虚拟导体344以及形成于半导体衬底110上且包围接合导体342和虚拟导体344的接合介电层346。
接合介电层346可以是包含介电材料层(例如介电材料层OX1、介电材料层OX2、介电材料层OX3)的多层结构。在一些实施例中，在半导体衬底110的背面110b近侧的下层(例如下层OX2、下层OX3)的材料可不同于接合到介电层140的上层(例如上层OX1)。举例来说，下层(例如下层OX2、下层OX3)的材料包含高密度等离子体(HDP)氧化物、正硅酸乙酯(TEOS)、未掺杂硅酸盐玻璃(USG)、类似物或其组合。上层(例如上层OX1)的材料可包含氧化硅、氮氧化硅、氮化硅、类似物或其组合。在一些实施例中，下层OX2和下层OX3的材料彼此不同。通过以不同介电材料形成接合介电层340，半导体管芯24B2的下方的半导体衬底110和上方的介电层140之间的接合强度得以改进。应注意，图11中示出的接合介电层346的三层结构仅为实例且并不限于此。
接合导体342可通过双镶嵌工艺形成。双镶嵌工艺可为先通孔后沟槽方法或先沟槽后通孔方法。举例来说，接合导体342包含接垫部分342a和从接垫部分342a延伸以与TSV130物理接触的通孔部分342b。下方的半导体管芯24B1的接合导体342的接垫部分342a可与上方的半导体管芯24B2的接合导体150的接垫部分150a实质上对准且接合到所述接垫部分150a。接合导体342的接垫部分342a的尺寸可类似于接合导体150的接垫部分150a的尺寸。在一些实施例中，下方的半导体管芯24B1的接合导体342和上方的半导体管芯24B2的接合导体150的临界尺寸实质上相等。形成于接合导体342旁边的虚拟导体344的深度(或高度)可类似于接合导体342的接垫部分342a。
在一些实施例中，虚拟导体344的顶部表面直接接合到上方的半导体管芯24B2的虚拟导体160，连接到顶部表面的虚拟导体344的侧壁可由接合介电层346的上层(例如上层OX1及/或上层OX2)覆盖，与顶部表面相对的虚拟导体160的底部表面可由接合介电层346的下层(例如下层OX3)覆盖。举例来说，覆盖虚拟导体160的底部表面的接合介电层346的下层(例如下层OX3)可充当刻蚀终止层。替代地，可省略下方半导体管芯24B1的虚拟导体344及/或上方半导体管芯24B2的虚拟导体160。在其它实施例中，用本公开中其它处论述的实施例的变化形式中示出的半导体管芯替换半导体管芯(例如半导体管芯24B1或半导体管芯24B2)中的任一个。组合方案可形成为包含本文中所论述的不同类型的半导体管芯，使得其变化形式可实行同时仍保持在本公开内容的范围内。
参考图12，半导体管芯32B2接合到半导体管芯32B1。半导体管芯32B1和半导体管芯32B2可类似于结合图5A论述的半导体管芯10B1和半导体管芯10B2，两者之间的差异可包含接合导体350的位置。举例来说，接合导体350形成于导电接垫AP上。在一实施例中，介电材料可形成于内连线结构120上以覆盖导电接垫AP，随后去除介电材料的一部分以形成具有暴露导电接垫AP的至少一部分的开口的介电层140。随后，导电材料可在介电层140的开口中形成为与导电接垫AP物理且电接触以便形成接合导体350。半导体管芯32B1的接合导体350可通过半导体管芯32B1的导电接垫AP电耦合到半导体管芯32B1的内连线结构120。
如图12中所示，直接在导电接垫AP上形成接合导体350可增大半导体管芯的前侧的可用布局区域，由此提供改善布线的弹性。举例来说，通过镶嵌工艺形成接合导体350。应了解，图12中示出的单镶嵌技术仅为实例，可使用双镶嵌工艺或其它合适的图案化工艺，并不限于此。还应注意，介电层140的多层结构仅为实例，可省略介电层中的刻蚀终止材料层或取决于设计要求介电层可以是单层。
处于上方的半导体管芯32B2的导电接垫AP上的接合导体350可接合到下方的半导体管芯32B1的TSV 330。上方的半导体管芯32B2的接合导体350比下方的半导体管芯32B1的TSV 330更细。举例来说，在半导体管芯32B1和半导体管芯32B2的接合界面IF，接合导体350的宽度(或直径)小于TSV 330，使TSV 330的一部分接合到接合导体350，TSV 330的剩余部分接合到介电层140。不与TSV 330接触的介电层140的剩余部分可与下方的半导体管芯32B1的半导体衬底110的背面110b直接接触。上方的半导体管芯32B2的接合导体350的深度(或高度)可小于下方的半导体管芯32B1的TSV 330的深度。在一些实施例中，TSV 330的高宽比(深度/宽度)大于或实质上等于接合导体350的高宽比。替代地，TSV具有大于接合导体的高宽比。
举例来说，上方的半导体管芯32B2的接合导体350的中心与下方的半导体管芯32B1的TSV 330的中心实质上对准，或可归因于形成及/或对准工艺变异相对于下方的半导体管芯32B1的TSV 330在一个方向上(例如向右或向左)略微移位。在相同的半导体管芯(例如半导体管芯32B1、半导体管芯32B2)中，TSV 330可对应于导电接垫AP及/或处于导电接垫AP上的接合导体350设置，使得具有相同的或类似的配置的半导体管芯可易于彼此堆叠，由此改进可制造性。在其它实施例中，用本公开中其它处论述的实施例的变化形式中示出的半导体管芯替换半导体管芯(例如半导体管芯32B1或半导体管芯32B2)中的任一个。组合方案可形成为包含本文中所论述的不同类型的半导体管芯，使得其变化形式可实行同时仍保持在本公开内容的范围内。
参考图13A和图13B，半导体管芯34B2接合到半导体管芯34B1。上方的半导体管芯34B2包含设置于导电接垫AP上的接合导体350'和横向地覆盖接合导体350'的介电层140。下方的半导体管芯34B1包含形成于半导体衬底110的背面110b上的接合结构240'。接合导体242可通过单镶嵌工艺形成。在其它实施例中，可用双镶嵌工艺或其它合适的技术形成接合导体242。举例来说，下方的半导体管芯34B1的接合结构240'的接合介电层246和接合导体242分别接合到上方的半导体管芯34B2的介电层140和接合导体350'。接合导体350'的形成可类似于上文在图12所描述的接合导体350的形成。
在一些实施例中，在接合界面IF，上方的半导体管芯34B2的接合导体350'的宽度(或直径)大于下方的半导体管芯34B1的接合导体242。举例来说，上方的半导体管芯34B2的接合导体350'的表面积SA2'包含直接接合到下方的半导体管芯34B1的接合导体242的第一部分350a和包围第一部分350a且与接合介电层246物理接触的第二部分350b。下方的半导体管芯34B1的接合导体242与上方的半导体管芯34B2的接合导体350'的接触区域可实质上等于接合导体350'的第一部分350a或接合导体242的表面积SA3。
在一些实施例中，通过半导体衬底110的背面110b显露的TSV 330的表面积SA4大于接合导体242的表面积SA3。下方的半导体管芯34B1的TSV 330的表面积SA4可大于或实质上等于上方的半导体管芯34B2的接合导体350'的表面积SA2'。替代地，下方的半导体管芯34B1的TSV 330的表面积SA4可小于上方的半导体管芯34B2的接合导体350'的表面积SA2'，TSV 330在图13B中描绘为虚线以代表其表面积的各种变化。接合导体350'的宽度可实质上等于或大于从半导体衬底110的背面110b显露的TSV 330的宽度。替代地，上方的半导体管芯34B2的接合导体的宽度在接合界面IF可实质上等于接合导体242且小于TSV 330。
上方的半导体管芯34B2的介电层140及/或下方的半导体管芯34B1的接合介电层246可更包含嵌入其中且彼此接合的虚拟导体160和虚拟导体244。虚拟导体160和虚拟导体244的配置可类似于结合图10所描述的虚拟导体160和虚拟导体244的配置。由于虚拟导体160和虚拟导体244是任选地形成，虚拟导体160和虚拟导体244在图13A中描绘为虚线以代表其可能存在或可能不存在。在其它实施例中，用本公开中其它处论述的实施例的变化形式中示出的半导体管芯替换半导体管芯(例如半导体管芯34B1或半导体管芯34B2)中的任一个。组合方案可形成为包含本文中所论述的不同类型的半导体管芯，使得其变化形式可实行同时仍保持在本公开内容的范围内。
参考图14，半导体管芯36B2接合到半导体管芯36B1。除了下方的半导体管芯36B1的接合结构340'以外，半导体管芯36B1和半导体管芯36B2可类似于上文所论述的半导体管芯34B1和半导体管芯34B2。接合结构340'可类似于图11所描述的接合结构340。举例来说，通过双镶嵌工艺形成接合导体342。在其它实施例中，可用单镶嵌工艺或其它合适的技术形成接合导体342。下方的半导体管芯36B1的接合导体342与下方的半导体管芯36B1的TSV330物理且电接触，上方的半导体管芯36B2的接合导体350'与导电接垫AP物理且电接触。
下方的半导体管芯36B1的接合导体342和上方的半导体管芯36B2的接合导体350'直接接合在一起。下方的半导体管芯36B1的接合导体342在接合界面IF可具有比上方的半导体管芯36B2的接合导体350'更窄的接触区域。替代地，上方的半导体管芯36B2的接合导体350'的宽度可实质上等于下方的半导体管芯36B1的接合导体342的宽度，下方的半导体管芯36B1的接合导体342和上方的半导体管芯36B2的接合导体350'实质上对准且接合在一起。
上方的半导体管芯36B2的介电层140及/或下方的半导体管芯36B1的接合介电层346可进一步包含嵌入其中且彼此接合的虚拟导体160和虚拟导体344。虚拟导体160和虚拟导体244的配置可类似于结合图11所描述的虚拟导体160和虚拟导体344的配置。由于虚拟导体160和虚拟导体344是任选地形成，虚拟导体160和虚拟导体344在图14中描绘为虚线以代表其可能存在或可能不存在。在其它实施例中，用本公开中其它处论述的实施例的变化形式中示出的半导体管芯替换半导体管芯(例如半导体管芯36B1或半导体管芯36B2)中的任一个。组合方案可形成为包含本文中所论述的不同类型的半导体管芯，使得其变化形式可实行同时仍保持在本公开内容的范围内。
参考图15，半导体管芯42B2接合到半导体管芯42B1。半导体管芯42B1和半导体管芯42B2可类似于结合图12论述的半导体管芯32B1和半导体管芯32B2。两者之间的差异可包含半导体管芯42B1及/或半导体管芯42B2包含形成于半导体衬底110的背面110b上的隔离层ISL。TSV 330可由隔离层ISL横向地覆盖，TSV 330的顶部通过隔离层ISL以可触及的方式显露以用于接合。隔离层ISL的形成可类似于结合图8A到图8C所描述的制造方法，为简洁起见省略详细描述。在一些实施例中，横向地覆盖TSV 330的隔离层ISL的厚度介于约0.5微米到约1微米的范围内。
举例来说，下方的半导体管芯42B1的TSV 330接合到上方的半导体管芯42B2的接合导体350，下方的半导体管芯42B1的隔离层ISL接合到上方的半导体管芯42B2的介电层140。在一些实施例中，接合导体350比TSV 330更细，使得在半导体管芯42B1和半导体管芯42B2的接合界面IF，TSV 330的表面积具有与上方的半导体管芯42B2的接合导体350物理且电接触的部分，剩余部分与上方的半导体管芯42B2的介电层140物理接触。应了解，通过图15中示出的单镶嵌技术形成的接合导体350仅为实例，可用双镶嵌工艺或其它合适的图案化技术形成接合导体350且并不限于此。在其它实施例中，用本公开中其它处论述的实施例的变化形式中示出的半导体管芯替换半导体管芯(例如半导体管芯42B1或半导体管芯42B2)中的任一个。组合方案可形成为包含本文中所论述的不同类型的半导体管芯，使得其变化形式可实行同时仍保持在本公开内容的范围内。
参考图16，半导体管芯44B2接合到半导体管芯44B1。除了半导体管芯44B1及/或半导体管芯44B2包含设置在接合介电层246与半导体管芯110的背面110b之间且横向地覆盖TSV 330的隔离层ISL之外，半导体管芯44B1和半导体管芯44B2可类似于图13A所描述的半导体管芯34B1和半导体管芯34B2。隔离层ISL的形成可类似于结合图8A到图8C所描述的制造方法。在形成隔离层ISL之后，介电材料可逐层形成于隔离层ISL和TSV 330上，随后去除介电材料的一部分以形成具有以可触及的方式显露TSV 330的至少一部分的开口的接合介电层246。随后，导电材料可形成于接合介电层246的开口以形成与TSV330物理且电接触的接合导体242。接合导体242可通过镶嵌工艺形成。应了解，通过图16中示出的单镶嵌技术形成的接合导体242仅为实例，可使用双镶嵌工艺或其它合适的图案化技术但不限于此。
上方的半导体管芯44B2的介电层140及/或下方的半导体管芯44B1的接合介电层246可进一步包含嵌入其中且彼此接合的虚拟导体160和虚拟导体244。在形成接合导体242期间任选地形成虚拟导体244。在形成虚拟导体244的一实施例中，虚拟导体244具有直接接合到上方的半导体管芯44B2的虚拟导体160的顶部表面和与顶部表面相对且与隔离层ISL物理接触的底部表面。由于虚拟导体160和虚拟导体244是任选地形成，虚拟导体160和虚拟导体244在图16中描绘为虚线以代表其可能存在或可能不存在。在其它实施例中，用本公开中其它处论述的实施例的变化形式中示出的半导体管芯替换半导体管芯(例如半导体管芯44B1或半导体管芯44B2)中的任一个。组合方案可形成为包含本文中所论述的不同类型的半导体管芯，使得其变化形式可实行同时仍保持在本公开内容的范围内。
参考图17，半导体管芯46B2接合到半导体管芯46B1。除了接合结构340'之外，半导体管芯46B1和半导体管芯46B2可类似于上文所描述的半导体管芯44B1和半导体管芯44B2。包含接合导体342和接合介电层346的接合结构340'可类似于结合图14所描述的接合结构340'，为简洁起见省略详细描述。虚拟导体160和虚拟导体344任选地分别形成于介电层140和接合介电层346，使得虚拟导体160和虚拟导体344在图17中描绘为虚线以代表其可能存在或可能不存在。在其它实施例中，用本公开中其它处论述的实施例的变化形式中示出的半导体管芯替换半导体管芯(例如半导体管芯46B1或半导体管芯46B2)中的任一个。组合方案可形成为包含本文中所论述的不同类型的半导体管芯，使得其变化形式可实行同时仍保持在本公开内容的范围内。
参考18A和图18B，半导体管芯52B2接合到半导体管芯52B1。除了半导体管芯52B2的接合导体350穿透导电接垫AP1以与半导体管芯52B1物理且电接触之外，半导体管芯52B1和半导体管芯52B2可类似于结合图15所描述的半导体管芯42B1和半导体管芯42B2。举例来说，导电接垫AP1包含贯孔(through hole)TH，接合导体350穿过导电接垫AP1的贯孔TH，介电层140延伸到导电接垫AP1的贯孔TH中以使接合导体350与导电接垫AP1在空间上分离。在一些实施例中，接合导体350延伸穿过导电接垫AP1的贯孔TH以到达内连线结构120的金属化图案M1，TSV 330可从接合界面IF延伸到设置在顶部金属化图案M1与半导体衬底110之间的第二层的金属化图案M2。
应注意，图18A中示出的接合导体350和TSV 330的配置仅为实例，接合导体350和TSV 330可取决于设计要求与任一层的金属化图案物理且电接触。半导体管芯52B1可具有或可不具有穿透导电接垫AP1的接合导体350。在一些实施例中，半导体管芯52B1具有设置在导电接垫AP1旁边且电连接到下方载体管芯10C(示出于图4A中)的接合导体(未图示)。在某些实施例中，半导体管芯52B1和半导体管芯52B2具有相同的配置。替代地，用上文所描述的半导体管芯中的任一个替换半导体管芯52B1。
在一些实施例中，在如图18B中所示出的平面图中，接合导体350的剖面区域的宽度(或直径)D在约1微米到约5微米范围内。举例来说，接合导体350具有相对于接合界面IF实质上竖直的侧壁。在一些实施例中，接合导体350从接合界面IF到内连线结构120逐渐变小。导电接垫AP1的剖面积可为接合导体350的剖面积的至少十倍或百/千倍大。举例来说，在平面图中，导电接垫AP1的宽度Wa在约30微米到约100微米范围内。在一些实施例中，贯孔TH的开口面积(例如长度Lt乘以宽度Wt)大于如图18B中所示的接合导体350的剖面积。举例来说，贯孔TH的长度Lt或宽度Wt介于约3微米到约20微米的范围内。
平面图中的贯孔TH及/或接合导体350可具有矩形形状、方形形状、多边形形状、环形形状、椭圆形状等等。应注意，贯孔TH和接合导体350的形状仅为实例，平面图中的贯孔TH的形状可以是容纳一或多个接合导体350的任何合适的形状。在一些实施例中，导电接垫AP1包含多个贯孔TH，贯孔TH中的每一个可具有插设其中的至少一个接合导体350。可取决于设计要求调整贯孔TH和接合导体350的数目。
间隙G形成于接合导体350的侧壁与限定在贯孔TH的导电接垫AP1的内侧壁之间。间隙宽度Wg可介于约1微米到约3微米的范围内。介电层140可实质上形成于间隙G中，使导电接垫AP1通过介电层140电隔离接合导体350。应了解，通过图18A中示出的单镶嵌技术形成的接合导体350仅为实例，可使用双镶嵌工艺或其它合适的技术且并不限于此。在其它实施例中，用本公开中其它处论述的实施例的变化形式中示出的半导体管芯替换半导体管芯(例如半导体管芯52B1或半导体管芯52B2)中的任一个。组合方案可形成为包含本文中所论述的不同类型的半导体管芯，使得其变化形式可实行同时仍保持在本公开内容的范围内。
图19到图22是绘示根据本公开的一些实施例的半导体管芯的不同配置的示意性剖视图。可用图19到图22中示出的半导体管芯中的任何合适的一个来替换上文所论述的半导体管芯。组合方案可形成为包含本文中所论述的不同类型的半导体管芯，使得其变化形式可实行同时仍保持在本公开内容的范围内。为易于理解，所有图式中相同的元件指代相同的参考标号且本文中不再对其予以赘述。
参考图19，半导体管芯62B包含设置在导电接垫AP旁边的多个接合导体150。在一些实施例中，接合导体150以细间距(fine-pitched)方式并列设置。接合导体150可在相同工艺期间形成，例如双镶嵌工艺等。在一些实施例中，接合导体150的接垫部分150a的尺寸为接合导体150的通孔部分150b的尺寸的约2倍到约20倍大。举例来说，接垫部分150a的临界尺寸在约1微米到约10微米范围内，通孔部分150b的临界尺寸可在约0.5微米到约5微米范围内。
半导体管芯62B的内连线结构120'可包含覆盖顶部金属化图案M1的钝化层PS1、形成于钝化层PS1上且部分地覆盖导电接垫AP的后钝化层(post-passivation layer)PS2以及由钝化层PS1横向地覆盖的多个导电通孔CV，其中导电接垫AP可通过导电通孔CV电连接到顶部金属化图案M1。接合导体150可在半导体管芯62B的前侧FS以可触及的方式显露且延伸到内连线结构120'中以与金属化图案(例如顶部金属化图案M1)物理且电接触。在一些实施例中，并列设置的接合导体150具有相同深度(或高度)。替代地，并列设置的接合导体150具有不同深度以到达不同层的金属化图案。
在一些实施例中，TSV 130对应于接合导体150设置。替代地，TSV 130对应于导电接垫AP设置。TSV 130的宽度可在朝向半导体衬底110的背面110b的方向上逐渐减小。在其它实施例中，TSV的宽度可如稍后在图20中所示在朝向半导体衬底110的背面110b的方向上增大。应注意，可取决于设计要求调整TSV 130、导电接垫AP以及接合导体150的位置/数目。还应注意，图19中示出的介电层140的多层结构仅为实例，介电层可以是单层，其不限于此。
参考图20，半导体管芯64B可类似于上文所论述的半导体管芯62B。两者之间的差异包含接合导体350是通过例如单镶嵌工艺等形成。在一些实施例中，具有倾斜侧壁的TSV130'对应于接合导体350设置。举例来说，TSV 130'的宽度可在朝向半导体衬底110的背面110b的方向上逐渐增大。替代地，用TSV 130替换TSV130'。在其它实施例中，在不与接合导体350重叠的情况下设置TSV 130'。半导体管芯64B中可采用上文所论述的组合方案。
参考图21，半导体管芯66B可类似于上文所论述的半导体管芯62B。两者之间的差异包含半导体管芯66B包含多个导电接垫AP。导电接垫AP可并列设置。在一些实施例中，导电接垫AP中的每一个具有处于其上的至少一个接合导体150。接合导体150可通过例如双镶嵌工艺等形成。处于导电接垫AP上的接合导体150的数目可相同或可不同，其取决于设计要求。设置于导电接垫AP中的一个上的两个相邻接合导体150的间距可与设置于导电接垫AP中的另一个上的两个相邻接合导体150的间距相同或类似。替代地，设置于不同导电接垫AP上的接合导体150具有不同的间距。应注意，可取决于设计要求调整导电接垫AP和接合导体150的位置/数目。
参考图22，半导体管芯68B可类似于上文所论述的半导体管芯66B。两者之间的差异包含接合导体350是通过例如单镶嵌工艺等形成。在一些实施例中，具有倾斜侧壁的TSV130'对应于接合导体350设置。举例来说，TSV 130'的宽度可在朝向半导体衬底110的背面110b的方向上逐渐增大。替代地，用TSV 130替换TSV130'。在其它实施例中，在不与接合导体350重叠的情况下设置TSV 130'。半导体管芯68B中可采用上文所论述的组合方案。
图23是绘示根据本公开的一些实施例的半导体结构的应用的示意性剖视图。参考图23，提供包含第一组件C1和设置在第一组件C1上方的第二组件C2的组件总成SC。第一组件C1可以是或可包含中介层、封装衬底、印刷电路板(printed circuit board,PCB)、印刷线路板及/或能够携载集成电路的其它载体。在一些实施例中，安装在第一组件C1上的第二组件C2类似于上文所描述的半导体结构S1到半导体结构S3中的一个。举例来说，一或多个半导体结构(例如半导体结构S1、半导体结构S2、半导体结构S3)可通过多个端子CT电耦合到第一组件C1。端子CT可为导电端子30。在一些实施例中，底胶层UF形成于第一组件C1与第二组件C2的间隙之间以至少横向地覆盖端子CT。替代地，省略底胶层UF。
在一些其它实施例中，安装在第一组件C1上的第二组件C2可为包含封装于其中的至少一个半导体结构(例如上文结合图4F、图6D以及图7E所分别描述的半导体结构S1、半导体结构S2、半导体结构S3)的集成扇出型(integrated fan-out,InFO)封装。举例来说，第二组件C2包含并列设置且由封装密封体(未示出；例如模制化合物)包围的多个半导体结构(例如半导体结构S1、半导体结构S2、半导体结构S3的任何组合)。第二组件C2可更包含形成于封装密封体上的扇出型重布线结构(未示出)和由封装密封体横向地密封的这些半导体结构，扇出型重布线结构可电耦合到这些半导体结构。在这类实施例中，端子CT可为可控塌陷芯片连接(C4)凸块，球栅阵列封装(BGA)凸块，尺寸大于半导体结构的导电端子的其它合适的端子等等。举例来说，端子CT形成于扇出型重布线结构上以电耦合到第一组件C1，这些半导体结构通过扇出型重布线结构电耦合到端子CT。
其它封装技术可用于形成组件总成SC，其在本公开中不受限。举例来说，使用晶片级封装(wafer level packaging,WLP)、芯片上晶片上衬底(chip-on-wafer-on-substrate,CoWoS)工艺、芯片上芯片上衬底(chip-on-chip-on-substrate，CoCoS)工艺等等形成组件总成SC。组件总成SC可为电子系统的一部分，所述电子系统用于例如计算机(例如高性能计算机)、与人工智能系统结合使用的计算装置、无线通信装置、计算机相关外围装置、娱乐装置等等。包含本文中所论述的半导体结构的组件总成SC可提供高带宽数据通信。应注意，其它电子应用也是可能的。
根据本公开的一些实施例，半导体结构包含第一半导体管芯和接合到第一半导体管芯的第二半导体管芯。第一半导体管芯包含第一半导体衬底、设置在第一半导体衬底下方的第一内连线结构以及设置在第一内连线结构下方且通过第一内连线结构电耦合到第一半导体衬底的第一接合导体。第二半导体管芯包含第二半导体衬底和设置在第二半导体衬底下方且电耦合到第二半导体衬底的第二内连线结构，以及穿透第二半导体衬底且延伸到第二内连线结构中以电耦合到第二内连线结构的半导体穿孔。第一半导体管芯的第一接合导体从第一半导体管芯的第一内连线结构朝向第二半导体管芯的半导体穿孔延伸以将第一半导体管芯电连接到第二半导体管芯，对应于第二半导体管芯的半导体穿孔的第一半导体管芯的第一接合导体小于半导体穿孔。
在一些实施例中，所述第一半导体管芯更包括第一虚拟导体，第一虚拟导体设置在所述第一接合导体旁边且为电浮置的，所述第二半导体管芯更包括第二接合导体以及第二虚拟导体，第二接合导体插设于所述半导体穿孔与所述第一半导体管芯的所述第一接合导体之间，所述第二接合导体短于所述半导体穿孔，第二虚拟导体设置在所述第二接合导体旁边且接合到所述第一半导体管芯的所述第一虚拟导体。在一些实施例中，所述第一半导体管芯更包括导电接垫，导电接垫设置在所述第一内连线结构下方且与所述第一半导体衬底相对，所述第一接合导体处于所述导电接垫上且通过所述导电接垫电耦合到所述第一内连线结构。在一些实施例中，所述第二半导体管芯更包括接合介电层以及第二接合导体，接合介电层设置在所述第二半导体衬底上方且接合到所述第一半导体管芯，第二接合导体嵌入于所述接合介电层中及插设于所述半导体穿孔与所述第一半导体管芯的所述第一接合导体之间，所述第二接合导体小于所述半导体穿孔和所述第一接合导体。在一些实施例中，所述第二半导体管芯的所述半导体穿孔包括从所述第二半导体衬底突出且与所述第二内连线结构相对的部分，所述第二半导体管芯更包括隔离层，隔离层设置于所述第二半导体衬底上且与所述第二内连线结构相对，所述隔离层横向地覆盖所述半导体穿孔的所述部分。在一些实施例中，所述第二半导体管芯更包括接合介电层以及第二接合导体，接合介电层设置于所述隔离层上且与所述第二半导体衬底相对，第二接合导体嵌入于所述接合介电层中及插设于所述半导体穿孔与所述第一半导体管芯的所述第一接合导体之间，所述第二接合导体小于所述半导体穿孔和所述第一接合导体。在一些实施例中，所述第一半导体管芯更包括导电接垫，导电接垫设置在所述第一内连线结构下方且与所述第一半导体衬底相对，其中所述第一接合导体穿过所述导电接垫的贯孔以与所述第一内连线结构接触，所述第一接合导体空间上远离所述导电接垫。在一些实施例中，所述第二半导体衬底包括背面、侧壁和连接所述背面和所述侧壁的圆边。
根据本公开的一些实施例，半导体结构包含载体管芯、设置于载体管芯上且电耦合到载体管芯的管芯堆叠以及横向地密封管芯堆叠的绝缘密封体。管芯堆叠包含多个层级，所述层级中的至少一个包含半导体管芯。半导体管芯包含第一半导体衬底和设置于第一半导体衬底下方且电耦合到所述第一半导体衬底的内连线结构、设置于内连线结构下方且电耦合到所述内连线结构的第一接合导体、以及穿透第一半导体衬底且延伸到内连线结构中以电耦合到所述内连线结构的第一半导体穿孔。层级中的一个的第一半导体穿孔与层级中的上方一个的第一接合导体接触，面向第一接合导体的第一半导体穿孔的表面积大于面朝向第一半导体穿孔的第一接合导体的表面积。
在一些实施例中，所述层级中的所述一个和所述层级中的所述上方一个的接合界面包括所述第一半导体穿孔与所述第一接合导体的接触区域，所述接触区域等于所述第一接合导体的所述表面积。在一些实施例中，所述半导体管芯更包括第二接合导体、第一虚拟导体以及第二虚拟导体，第二接合导体设置于所述第一半导体穿孔上，其中所述层级中的所述上方一个的所述第一接合导体通过所述第二接合导体与所述层级中的所述一个的所述第一半导体穿孔电接触，第一虚拟导体设置在所述层级中的所述上方一个的所述第一接合导体旁边，第二虚拟导体设置在所述层级中的所述一个的所述第二接合导体旁边且与所述第一虚拟导体接触。在一些实施例中，所述半导体管芯更包括导电接垫，导电接垫设置在所述内连线结构下方且与所述第一半导体衬底相对，所述第一接合导体处于所述导电接垫上且通过所述导电接垫电耦合到所述内连线结构。在一些实施例中，所述半导体管芯更包括接合介电层以及第二接合导体，接合介电层设置在所述第一半导体衬底上方且与所述内连线结构相对，所述接合介电层部分地覆盖所述第一半导体穿孔，第二接合导体嵌入于所述接合介电层中且设置于所述第一半导体穿孔上，所述第二接合导体小于所述第一半导体穿孔。在一些实施例中，所述半导体管芯的所述第一半导体穿孔包括从所述第一半导体衬底突出且与所述内连线结构相对的部分，所述半导体管芯更包括隔离层，隔离层设置于所述第一半导体衬底上且与所述内连线结构相对，所述隔离层横向地覆盖所述第一半导体穿孔的所述部分。在一些实施例中，所述半导体管芯更包括导电接垫，导电接垫设置在所述内连线结构下方且与所述第一半导体衬底相对，其中所述第一接合导体穿过所述导电接垫的贯孔以与所述内连线结构接触，所述第一接合导体空间上远离所述导电接垫。在一些实施例中，所述载体管芯更包括第二半导体衬底和穿透所述第二半导体衬底的第二半导体穿孔，所述管芯堆叠的所述层级中的一个的所述第一接合导体与所述第二半导体管芯的所述第二半导体穿孔接触。
根据本公开的一些实施例，一种制造半导体结构的方法包含至少以下步骤。将管芯堆叠接合到载体管芯。管芯堆叠包含彼此堆叠的多个半导体管芯。半导体管芯中的每一个包含形成于前侧的接合导体和形成于背侧的半导体穿孔。半导体管芯中的一个的前侧的接合导体对应于半导体管芯中的下方一个的背侧的半导体穿孔。接合导体的周长小于半导体穿孔的周长。绝缘密封体形成为覆盖管芯堆叠。多个导电端子形成于载体管芯上方与管芯堆叠相对。
在一些实施例中，所述的半导体结构制造方法更包括在接合所述管芯堆叠之前，在所述载体管芯上方形成隔离层，其中所述载体管芯的接合导体被所述隔离层以可触及的方式显露出来。在一些实施例中，将所述管芯堆叠接合到所述载体管芯包括将最底部半导体管芯的所述前侧接合到所述载体管芯，随后薄化所述最底部半导体管芯的所述背侧以可触及的方式显露出所述最底部半导体管芯的所述半导体穿孔以及在接合所述最底部半导体管芯之后，将所述半导体管芯中的所述一个的所述前侧接合到所述半导体管芯中的所述下方一个的所述背侧，以在所述载体管芯上形成所述管芯堆叠。在一些实施例中，所述的半导体结构制造方法更包括在将所述管芯堆叠接合到所述载体管芯之前，分别形成所述管芯堆叠和所述载体管芯。
前文概述若干实施例的特征以使得本领域的技术人员可更好地理解本公开的方面。本领域的技术人员应了解，其可很容易地将本公开用作设计或修改用于实现本文引入的实施例的相同目的及/或达成相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代和更改。

Claims (1)

1.一种半导体结构，包括：
第一半导体管芯，包括：
第一半导体衬底；
第一内连线结构，设置在所述第一半导体衬底下方；以及
第一接合导体，设置在所述第一内连线结构下方且通过所述第一内连线结构电耦合到所述第一半导体衬底；以及
第二半导体管芯，接合到所述第一半导体管芯且包括：
第二半导体衬底和设置在所述第二半导体衬底下方且电耦合到所述第二半导体衬底的第二内连线结构；以及
半导体穿孔，穿透所述第二半导体衬底且延伸到所述第二内连线结构中以电耦合到所述第二内连线结构，其中所述第一半导体管芯的所述第一接合导体从所述第一半导体管芯的所述第一内连线结构朝向所述第二半导体管芯的所述半导体穿孔延伸以将所述第一半导体管芯电连接到所述第二半导体管芯，对应于所述第二半导体管芯的所述半导体穿孔的所述第一半导体管芯的所述第一接合导体小于所述半导体穿孔。
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