CN113517221B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113517221B
CN113517221B CN202110307488.2A CN202110307488A CN113517221B CN 113517221 B CN113517221 B CN 113517221B CN 202110307488 A CN202110307488 A CN 202110307488A CN 113517221 B CN113517221 B CN 113517221B
Authority
CN
China
Prior art keywords
substrate
dielectric layer
opening
interconnect structure
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110307488.2A
Other languages
English (en)
Other versions
CN113517221A (zh
Inventor
陈明发
刘醇鸿
史朝文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113517221A publication Critical patent/CN113517221A/zh
Application granted granted Critical
Publication of CN113517221B publication Critical patent/CN113517221B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout

Abstract

实施例是方法，包括：在第一衬底上方形成第一互连结构，该第一互连结构中包括介电层和金属化图案；对第一互连结构进行图案化以形成第一开口；用阻挡层涂覆第一开口；蚀刻穿过阻挡层和第一衬底的暴露部分的第二开口；在第一开口和第二开口中沉积衬垫；用导电材料填充第一开口和第二开口；以及减薄第一衬底以在第二开口中暴露导电材料的一部分，该导电材料延伸穿过第一介电层，并且第一衬底形成衬底通孔。本申请的实施例还涉及半导体结构及其形成方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速的增长。在大多数情况下，迭代减小最小部件尺寸可以提高集成密度，从而可以将更多元件集成至给定区域中。随着对缩小电子器件的需求的增长，对更小且更具创造性的半导体管芯封装技术的需求也随之出现。这种封装系统的实例是叠层封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部上，以提供高集成水平的和元件密度。PoP技术通常能够在印刷电路板(PCB)上产生功能增强且占位面积小的半导体器件。
发明内容
本申请的一些实施例提供了一种形成半导体结构的方法，包括：在第一衬底上方形成第一互连结构，所述第一互连结构中包括介电层和金属化图案；对所述第一互连结构进行图案化以形成暴露所述第一衬底的一部分的第一开口；用阻挡层涂覆所述第一开口；蚀刻穿过所述阻挡层和所述第一衬底的暴露部分的第二开口；在所述第一开口和所述第二开口中沉积衬垫，所述衬垫物理接触所述阻挡层；用导电材料填充所述第一开口和所述第二开口；以及减薄所述第一衬底以在所述第二开口中暴露所述导电材料的一部分，所述导电材料延伸穿过所述第一互连结构和所述第一衬底，以形成衬底通孔。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：在第一衬底上方形成第一介电层，所述第一介电层中具有第一金属化图案；在所述第一介电层上方形成第一图案化掩模；使用所述第一图案化掩模作为掩模执行第一蚀刻工艺，所述第一蚀刻工艺形成穿过所述第一介电层的第一开口，以暴露所述第一衬底的第一部分；使用所述第一图案化掩模作为掩模执行第二蚀刻工艺，所述第二蚀刻工艺蚀刻所述第一衬底的暴露的第一部分以在所述第一衬底中形成第二开口，所述第二开口的直径与所述第一开口的直径相同；在所述第一开口中的第一介电层的暴露侧壁上选择性地沉积阻挡层，所述第二开口的侧壁没有所述阻挡层；在所述第一开口中的所述阻挡层上和所述第二开口中的所述第一衬底的所述侧壁上形成衬垫；用导电材料填充所述第一开口和所述第二开口；以及减薄所述第一衬底以在所述第二开口中暴露所述导电材料的一部分，所述导电材料延伸穿过所述第一介电层和所述第一衬底，以形成衬底通孔。
本申请的又一些实施例提供了一种半导体结构，包括：第一互连结构，在第一衬底上方，所述第一互连结构中包括介电层和金属化图案；衬底通孔，延伸穿过所述第一互连结构和所述第一衬底，所述衬底通孔包括：导电材料，延伸穿过所述第一互连结构和所述第一衬底；阻挡层，在所述第一互连结构与所述导电材料之间；以及衬垫，在所述阻挡层与所述第一衬底之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图19示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图20示出根据另一实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图21至图25示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图26示出根据另一实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图27至图33示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图34示出根据另一实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图35至图36示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图37示出根据另一实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图38至图43示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图44示出根据另一实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图45至图46示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图47示出根据另一实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图48至图53示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图54示出根据另一实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图55至图56示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图57示出根据另一实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
可以在特定的上下文中讨论本文讨论的实施例，即可以集成至封装件中的器件结构(例如，晶圆上芯片(CoW)封装结构或晶圆上晶圆(WoW)封装结构)。器件结构在衬底通孔(TSV)与互连件或再分布结构之间包括钝化层，以阻止污染物进入互连件或再分布结构中，这种情况可能会在通孔形成期间发生。在一些实施例中，钝化层可以包括氮化物层、未掺杂硅酸盐玻璃(USG)层等或其组合。由于形成衬底通孔而产生的污染物可以包括在形成衬底通孔期间使用的液体或水分和/或可以包括在蚀刻衬底通孔期间使用的化学物质，诸如硫。在常规结构中，在形成衬底通孔期间，这些污染物可以进入互连层的暴露侧壁，并且可以损坏互连件的金属化图案和介电层。通过阻挡污染物，可以防止污染物对互连层的金属化图案造成损坏。
此外，本发明的教导适用于任何器件或封装结构，其中钝化层可以防止污染物损坏互连件或再分布结构。其他实施例预期其他应用，诸如不同的封装类型或不同的配置，本领域的普通技术人员在阅读本发明后将清楚这些应用。应当注意，本文讨论的实施例可能未必示出可能存在于结构中的每个元件或部件。例如，诸如当对所述元件中的一个的讨论可能足以传达实施例的方面时，可以从附图省略多个元件。此外，本文讨论的方法实施例可以被讨论为以特定顺序执行；然而，可以以任何逻辑顺序执行其他方法实施例。
图1至图19示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。
图1示出根据一些实施例的集成电路管芯20A的截面图。将在后续处理中封装集成电路管芯20A以形成集成电路封装件。集成电路管芯20A可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元等)、电源管理管芯(例如，电源管理集成电路(PMIC)单元)、射频(RF))管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或其组合。
集成电路管芯20A可以形成在晶圆中，该晶圆可以包括在后续步骤中被分割以形成多个集成电路管芯的不同器件区域。可以根据适用的制造工艺来处理集成电路管芯20A以形成集成电路。例如，集成电路管芯20A包括诸如掺杂或未掺杂硅等半导体衬底22，或包括绝缘体上半导体(SOI)衬底的有源层。衬底22可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可以使用其他衬底，诸如多层或梯度衬底。衬底22具有源表面(例如，在图1中面向上的表面)，有时被称为正面，以及无源表面(例如，在图1中面向下的表面)，有时被称为背侧。
器件(未示出)可以形成在衬底22的前表面处。所述器件可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等或其组合。层间电介质(ILD)(未单独示出)在衬底22的前表面上方。ILD包围并且可能覆盖器件。ILD可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等材料形成的一个或多个介电层。
导电插塞(未单独示出)延伸穿过ILD，以电耦合和物理耦合器件。例如，当器件是晶体管时，导电插塞可以耦合晶体管的栅极和源极/漏极区域。导电插塞可以由钨、钴、镍、铜、银、金、铝等或其组合形成。互连结构24在ILD和导电插塞上方。互连结构24将器件互连以形成集成电路。互连结构24可以由例如ILD上的介电层中的金属化图案形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。互连结构24的金属化图案通过导电插塞电耦合至器件。可以使用任何合适的工艺来形成金属化图案，诸如单镶嵌工艺、双镶嵌工艺、镀工艺，其组合等。
在形成互连结构24之后，如图2所示，在互连结构24的顶面上方沉积化学机械抛光(CMP)停止层30。CMP停止层30用于通过抵抗后续CMP工艺和/或通过为后续CMP工艺提供可检测的停止点来防止后续CMP工艺去除过多的材料。在一些实施例中，CMP停止层30可以包括一个或多个介电材料层。合适的介电材料可包括氧化物(诸如，氧化硅、氧化铝等)、氮化物(诸如，SiN等)、氮氧化物(诸如，SiON等)、碳氧化物(诸如，SiOC等)或碳氮化物(诸如，SiCN等)、碳化物(诸如，SiC等)、其组合等，并且可以使用旋涂、化学气相沉积(CVD)、等离子形成-增强CVD(PECVD)、原子层沉积(ALD)等或其组合。在一些实施例中，CMP停止层30的厚度在约20nm与约2000nm之间。
如图3所示，在停止层30上形成光刻胶32并对其进行图案化。可以通过旋涂等形成光刻胶32，并且可以将其暴露于光以用于图案化。光刻胶的图案对应于随后形成的衬底通孔(TSV)64A的上部分(例如，参见图13)。图案化形成穿过光刻胶32的至少一个开口以暴露停止层30。
在图5中，剩余的光刻胶32在蚀刻工艺期间用作掩模，以去除停止层30的暴露部分和下面的互连结构24的介电层的部分，以暴露衬底22的前表面。可以使用单一蚀刻工艺来蚀刻停止层30和互连结构24中的开口34，或者可以使用第一蚀刻工艺来蚀刻停止层30，并且可以使用第二蚀刻工艺来蚀刻互连结构24的介电层。在一些实施例中，用等离子体干蚀刻工艺形成开口34。开口34暴露衬底22的顶面。在一些实施例中，蚀刻工艺可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。
如图5所示，在形成开口34之后，去除光刻胶32。可以通过可接受的灰化或剥离工艺，诸如使用氧等离子体等，来去除光刻胶32。一旦去除了光刻胶32，就执行烘烤工艺36(有时称为热工艺或加热工艺)。烘烤工艺36可以帮助从开口34去除从用于开口34的蚀刻工艺和用于光刻胶32的处理累积的水分和液体。烘烤工艺36可以在150℃至450℃的温度下执行1至30分钟。在一些实施例中，烘烤工艺36使用熔炉或烤箱来加热晶圆。在一些实施例中，烘烤工艺36是快速热退火(RTA)或快速热处理(RTP)工艺。在烘烤工艺36之后，开口34的宽度w1可以介于约0.5μm至约5μm的范围内，并且互连结构24的厚度t可以介于约0.5μm至约5μm的范围内。
如图6所示，在烘烤工艺36之后，钝化层40(有时称为阻挡层40)共形地沉积在停止层30上以及开口34的底面和侧壁上。钝化层40可以帮助防止在后续处理期间随后形成的衬底通孔64A(例如，参见图13)的材料(诸如水蒸气和工艺副产物)扩散至互连件24中。在一些实施例中，互连件24包括低k介电层和铜金属化图案，并且钝化层防止水蒸气和工艺副产物渗透至互连件24中并引起互连件腐蚀。在一些实施例中，钝化层40可以包括氮化硅(SiN)等，并且可以例如其介电常数在约6.5至约8的范围内。钝化层40可以使用诸如CVD、PECVD、ALD，等离子增强ALD(PEALD)等或其组合沉积工艺来共形地沉积，并且可以形成钝化层40。可以将钝化层40沉积至约0.05μm至约0.2μm的厚度。
如图7所示，在钝化层40上形成光刻胶42并对其进行图案化。可以通过旋涂等形成光刻胶42，并且可以将其暴露于光以用于图案化。光刻胶的图案对应于随后形成的TSV 64A的下部分(例如，参见图13)。图案化形成穿过光刻胶42的至少一个开口以暴露在开口34的底部处的钝化层40。
如图8所示，在蚀刻工艺期间，剩余的光刻胶42用作掩模，以去除钝化层40的暴露部分和下面的衬底22的部分。可以使用单一蚀刻工艺来蚀刻钝化层40和衬底22的暴露部分中的开口44，或者可以使用第一蚀刻工艺来蚀刻钝化层40，并且可以使用第二蚀刻工艺来蚀刻衬底22。在一些实施例中，蚀刻工艺是反应离子蚀刻(RIE)工艺，诸如深RIE(DRIE)工艺。在一些实施例中，DRIE工艺包括蚀刻循环和钝化循环，其中蚀刻循环使用例如SF6，钝化循环使用例如C4F8。利用具有钝化循环和蚀刻循环的DRIE工艺可以实现高度各向异性的蚀刻工艺。在一些实施例中，蚀刻工艺可以是任何可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。衬底22中的开口44的深度d1可以在约2μm至约20μm的范围内。
由于在形成开口44的工艺期间钝化层40覆盖开口34中互连件24的暴露侧壁，因此阻止开口44的蚀刻工艺所产生的任何可能的污染物进入互连件24。通过阻止污染，防止了在蚀刻衬底通孔期间使用的例如硫对互连层的金属化图案的损坏。
如图9所示，在形成开口44之后，去除光刻胶42。可以通过可接受的灰化或剥离工艺，诸如使用氧等离子体等，来去除光刻胶42。在去除光刻胶42之后，开口44的宽度w2可以小于开口34的宽度w1。在实施例中，宽度w2在约0.1μm至约4.5μm的范围内。
在图10中，衬垫层50共形地沉积在钝化层40上，包括沉积在开口34内的钝化层40上，以及沉积在开口44的底面和侧壁上。在一些实施例中，衬垫层50包括一个或多个介电材料层，并且可以用于将随后形成的通孔与衬底22物理隔离和电隔离。合适的介电材料可包括氧化物(诸如，氧化硅、氧化铝等)、氮化物(诸如，SiN等)、氮氧化物(诸如，SiON等)，其组合等。可以使用CVD、PECVD、ALD等或其组合来形成衬垫层50。在一些实施例中，衬垫层50的厚度在约0.1μm至约1μm的范围内。
在后续步骤中，如图11所示，在衬垫层50上方形成晶种层60。在一些实施例中，晶种层60是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层60包括钛层和在钛层上方的铜层。可以使用例如物理气相沉积(PVD)等形成晶种层。在一些实施例中，可以在形成晶种层60之前在衬垫层50上形成阻挡层(未示出)。阻挡层可以包括例如Ti和TiN。
在图12中，导电材料62形成在晶种层60上并且填充开口34和44。导电材料可以通过镀形成，镀诸如包括电化学镀、化学镀等电镀。导电材料可以包括金属，像铜、钛、钨、铝等。
在形成导电材料62之后，然后执行退火工艺。可以在约150℃至约450℃之间的温度下执行退火工艺，持续约1分钟至约60分钟，以产生导电材料62。退火工艺可以防止随后挤出TSV 64A的导电材料(有时被称为TSV泵浦)。TSV泵浦是由导电材料62与衬底22之间的热膨胀系数(CTE)不匹配引起的，并且可能导致TSV上方的结构(例如，金属化图案)损坏。
在退火工艺之后，执行平坦化工艺以去除导电材料62的部分、开口34和44外部的晶种层60、衬垫层50、钝化层40和停止层30，以形成TSV64A，如图13所示。在工艺变化内，在平坦化工艺之后，TSV 64A的顶面和互连结构24的最上层介电层基本共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。TSV 64A的上部分(形成在互连结构24中)的宽度比TSV 64A的下部分(形成在衬底22中)更大。同样如图13所示，钝化层40具有盖形状，在盖的底部具有孔(由开口44引起的孔)。
参考图14，在图13的结构上方形成互连结构80。互连结构80包括介电层82和84以及金属化图案和通孔86。可以形成比图14所示更多或更少的介电层、金属化图案和通孔。互连结构80通过形成在介电层82中形成的金属化图案和通孔连接至互连结构24和TSV 64A。金属化图案和通孔可以形成为与互连结构24类似的工艺和材料，并且在此不再重复描述。
在一些实施例中，介电层82是与互连结构24的介电层相同的材料，例如，低k电介质。在其他实施例中，介电层82由含硅氧化物(其可以包括或可以不包括氧)形成。例如，介电层82可以包括诸如氧化硅的氧化物、诸如氮化硅的氮化物等。介电层84可以由含硅的氧化物形成。
金属化图案和通孔86可以使用任何合适的工艺来形成，诸如单金属镶嵌工艺、双金属镶嵌工艺、镀工艺，其组合等。通过镶嵌工艺形成金属化图案和通孔86的实例包括：蚀刻介电层82和84以形成开口，在开口中沉积导电阻挡层，镀诸如铜或铜合金的金属材料，以及执行平坦化以去除金属材料的多余部分。在其他实施例中，形成介电层82和84以及金属化图案和通孔86可以包括形成介电层82或84、对介电层82或84进行图案化以形成开口，形成金属晶种层(未示出)，形成图案化的镀掩模(诸如光刻胶)以覆盖金属晶种层的某些部分，同时使其他部分暴露，镀金属化图案和通孔86，去除镀掩模，以及蚀刻金属晶种层的不需要的部分。
图14进一步示出形成在互连结构80上的介电层90。尽管图14示出两个介电层90，但是可以形成多于或少于两个介电层90。接合焊盘通孔92和接合焊盘94形成在介电层90中。接合焊盘通孔92和接合焊盘94可以使用任何合适的工艺来形成，诸如单金属镶嵌工艺、双金属镶嵌工艺、镀工艺，其组合等。接合焊盘94的顶面与最上介电层90的顶面共面。通过CMP工艺或机械研磨工艺来实现平坦化。接合焊盘94可以例如由铜形成或包括铜。
根据一些实施例，如图15所示，通过在后续分割工艺之前使衬底22减薄来减薄集成电路管芯20A。可以通过诸如机械研磨工艺或CMP工艺的平坦化工艺来执行减薄。减薄工艺暴露了TSV 64A。在减薄之后，通孔64A提供从衬底22的背面至衬底22的正面的电连接(例如，互连件24/80/90)。
参考图16，集成电路管芯20A被接合至封装结构100。可以通过混合接合来实现集成电路管芯20A至封装结构100的接合，其中形成金属对金属直接接合(在接合焊盘94和106之间)和电介质-电介质接合(诸如在集成电路管芯20A的表面介电层与封装结构100之间形成Si-O-Si接合)。此外，可以存在单个集成电路管芯20A或接合至同一封装结构100的多个管芯20A。接合至相同封装结构100的多个管芯20A可以彼此相同或不同，以形成同质或异质结构。
封装结构100包括类似于集成电路管芯20A的衬底22的衬底102，以及包括接合焊盘106的互连结构104。互连结构104和接合焊盘106可以分别类似于上述的互连结构24/80/90和接合焊盘94，并且在此不再重复描述。互连结构104可以由例如ILD上的介电层中的金属化图案形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。可以使用任何合适的工艺来形成金属化图案，诸如单镶嵌工艺、双镶嵌工艺、镀工艺，其组合等。通过镶嵌工艺形成金属化图案的实例包括：蚀刻介电层以形成开口，在开口中沉积导电阻挡层，镀诸如铜或铜合金的金属材料，以及执行平坦化以去除金属材料的多余部分。
管芯20A面朝下布置，使得管芯20A的正面面对封装结构100，而芯片20A的背侧背对封装结构100。管芯20A在界面108处接合至封装结构100。如图16所示，混合接合工艺通过熔接在界面108处将封装结构100的互连件104的最上介电层直接接合至管芯20A的最上层介电层90。在实施例中，互连件104的最上层介电层与管芯20A的最上层介电层90之间的接合可以是氧化物对氧化物接合。混合接合工艺还通过直接金属对金属接合在界面108处将管芯20A的接合焊盘94直接接合至封装结构100的接合焊盘106。因此，通过接合焊盘94至接合焊盘106的物理连接来提供管芯20A与封装结构100之间的电连接。
作为实例，混合接合工艺开始于例如通过将接合焊盘94与接合焊盘106对准来将管芯20A与封装结构100对准。当管芯20A和封装结构100对准时，接合焊盘94可以与对应的接合焊盘106重叠。接下来，混合接合包括预接合步骤，在此步骤中，将管芯20A与封装结构100接触。混合接合工艺继续进行退火，例如，在约150℃至约400℃之间的温度下进行，持续约0.5小时至约3小时，以使接合焊盘94中的铜和接合焊盘106彼此扩散，因此形成直接的金属至金属接合。
接下来，如图17所示，执行间隙填充工艺以将集成电路管芯20A密封在密封剂110中。形成之后，密封剂110密封集成电路管芯20A、互连结构80和介电层90。密封剂110可以包括氧化物。可选地，密封剂可以是模塑料、模制底部填充物、树脂、环氧树脂等。可以通过压缩模制、传递模制等来施加密封剂110，并且可以以液体或半液体形式来施加密封剂110，然后进行固化。在沉积密封剂110之后，执行平坦化工艺以将集成电路管芯20A的背侧表面与密封剂110的顶面平齐并且暴露TSV 64A。在工艺变化内，在平坦化工艺之后，TSV 64A、衬底22和密封剂110的表面基本共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，例如，如果TSV 64A已经暴露，则可以省略平坦化。
在图18中，再分布结构112沉积在密封剂110、TSV 64A和集成电路管芯20A上。再分布结构112可以包括再分布线(RDL)，诸如金属迹线(或金属线)，以及在金属迹线下面并连接至金属迹线的通孔。再分布结构112的再分布线物理连接和电连接至管芯20A的TSV 64A。
根据本发明的一些实施例，通过镀工艺形成RDL，其中，每个RDL包括晶种层(未示出)和在晶种层上方的镀金属材料。可以使用例如PVD等形成晶种层。然后，在晶种层上形成光刻胶并对其图案化。可以通过旋涂等形成光刻胶，并且可以将其暴露于光以用于图案化。光刻胶的图案对应于RDL。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，镀诸如电镀、化学镀等。晶种层和镀金属材料可以由相同材料或不同材料形成。导电材料可以是金属，像铜、钛、钨、铝等。然后，去除光刻胶和晶种层上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺，诸如使用氧等离子体等，来去除光刻胶。在去除光刻胶之后，诸如通过使用可接受的蚀刻工艺，诸如通过湿和/或干蚀刻，去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成RDL。
介电层或钝化层可以形成在金属迹线的每一层上方。在一些实施例中，电介质或钝化层由聚合物形成，该聚合物可以是可以使用光刻掩模来图案化的光敏材料，诸如PBO、聚酰亚胺、BCB等。在其他实施例中，介电层或钝化层由氮化物(诸如氮化硅)；氧化物(诸如氮化硅、PSG、BSG、BPSG)等形成。介电层或钝化层可以通过旋涂、层压、CVD等或其组合来形成。
可以通过图案化工艺在顶部电介质或钝化层中形成开口，以暴露再分布结构112的顶部金属层的一部分或全部。图案化工艺可以是可接受的工艺，诸如当介电层是光敏材料时通过将介电层或钝化层暴露于光或通过使用例如各向异性蚀刻来进行蚀刻。
如图19所示，凸块114形成为穿过再分布结构112的介电层中的开口，以接触再分布结构112中的金属化图案。凸块114可以是金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍化学镀钯浸金技术(ENEPIG)形成的凸块、球栅阵列(BGA)凸块等。在实施例中，凸块114为C4凸块。凸块114可以通过溅射、印刷、电镀、化学镀、CVD等形成。凸块114可以是无焊料的并且具有基本竖直的侧壁。在一些实施例中，在凸块114的顶部上形成金属保护层(未示出)。金属保护层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或其组合，并且可以通过镀工艺形成。
在图19中进一步示出，在凸块114上形成导电连接件116。导电连接件116可以由诸如焊料、铜、铝、金、镍、银、钯、锡等或其组合的导电材料形成。在一些实施例中，通过诸如蒸发、电镀、印刷、焊料转移、焊球放置等方法首先形成焊料层来形成导电连接件116。在结构上形成焊料层之后，可以执行回流，以将导电连接件116成形为期望的凸块形状。
图19中描绘的实施例是以面对面配置接合的晶圆上芯片结构。可选地，集成电路管芯20A和封装结构100可以以面对背配置接合。例如，管芯20A的背面(例如，TSV 64A和衬底22的暴露端)可以接合至封装结构100的表面。
图20示出根据一些实施例的晶圆上晶圆结构的截面图。该实施例类似于图1至图19所示的实施例，除了该实施例是晶圆上晶圆结构而不是晶圆上芯片结构之外。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
在图20中，该结构是以面对面配置接合的晶圆上晶圆结构，其中上结构是晶圆20A。晶圆20A类似于上述管芯20A形成，并且在此不再重复描述。利用该实施例，不再需要先前实施例中的将管芯20A分割和形成密封剂110的步骤，并且可以从该实施例中省略那些步骤。在该实施例中，晶圆20A和封装结构100都是晶圆并且具有相同的尺寸。
在其他实施例中，晶圆20A可以以面对背配置接合至封装结构100。例如，晶圆20A的背面(例如，TSV 64A和衬底22的暴露端)可以接合至封装结构100的表面。
图21至图25示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。该实施例与图1至图19所示的实施例类似，除了在该实施例中，在互连件80之后形成TSV 64B(例如，TSV后工艺)，而不是像在图1至图19的实施例中在互连件80之前形成TSV 64B(例如，TSV中间工艺)之外。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
图21示出根据一些实施例的集成电路管芯20B的截面图。集成电路管芯20B可以通过与上述集成电路管芯20A类似的工艺和材料形成，并且在此不再重复描述。
在互连结构80上方形成钝化层88。钝化层88可以由含硅的氧化物形成。例如，钝化层88可以包括诸如氧化硅的氧化物、诸如氮化硅的氮化物等。
在图22中，在形成钝化层88之后，TSV 64B形成为穿过钝化层88、互连件80和24并且至少部分地进入衬底22中。可以通过与上述的TSV 64A类似的工艺和材料来形成TSV64B，并且在此不再重复描述。
形成TSV 64B的最后步骤之一是平坦化工艺(类似于上面参考TSV64A所述的工艺)，以去除导电材料62的部分、开口34外部的晶种层60、衬垫层50、钝化层40、阻挡层30的部分。在工艺变化内，在平坦化工艺之后，TSV 64B和钝化层88的顶面基本共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。TSV 64B的上部分的宽度比TSV 64B的下部分(形成在衬底22中)更大。同样如图22所示，钝化层40具有盖形状，该盖具有底孔。
图23示出形成在钝化层88和TSV 64B上的介电层90、接合焊盘通孔92和接合焊盘94。先前已经描述了这些结构，并且在此不再重复描述。在该实施例中，一个或多个接合焊盘通孔92可以与TSV 64B物理接触和电接触，而其他接合焊盘通孔92可以与互连件80的金属化图案物理接触和电接触。
在图24中，通过在后续分割工艺之前使衬底22减薄来减薄集成电路管芯20B。上面参考TSV 64A描述了该减薄工艺，并且在此不再重复描述。
图25示出在图24的集成电路管芯20B上的后续处理。该后续处理与图16至图19中所示和所述的处理类似，并且在此不再重复描述。
图25中描绘的实施例是以面对面配置接合的晶圆上芯片结构。可选地，集成电路管芯20B和封装结构100可以以面对背配置接合。例如，管芯20B的背面(例如，TSV 64B和衬底22的暴露端)可以接合至封装结构100的表面。
图26示出根据一些实施例的晶圆上晶圆结构的截面图。该实施例类似于图21至图25所示的实施例，除了该实施例是晶圆上晶圆结构而不是晶圆上芯片结构之外。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
在图26中，该结构是以面对面配置接合的晶圆上晶圆结构，其中上结构是晶圆20B。晶圆20B类似于上述管芯20B形成，并且在此不再重复描述。利用该实施例，不再需要先前实施例中的将管芯20B分割和形成密封剂110的步骤，并且可以从该实施例中省略那些步骤。在该实施例中，晶圆20B和封装结构100都是晶圆并且具有相同的尺寸。
在其他实施例中，晶圆20B可以面对背配置接合至封装结构100。例如，晶圆20B的背面(例如，TSV 64B和衬底22的暴露端)可以接合至封装结构100的表面。
图27至图33示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。该实施例类似于图1至图19所示的实施例，除了该实施例包括非共形钝化层之外。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
图27示出了在以上图5中所描述的阶段之后的中间处理阶段，并且在此不重复形成该中间处理阶段的描述。在图27中，根据一些实施例的集成电路管芯120A的截面图。集成电路管芯120A类似于集成电路管芯20A，并且在此不再重复描述。
进一步在图27中，钝化层180非共形地沉积在停止层30上以及沉积在开口34的底面和侧壁上(参见图5)。钝化层180的厚度为约0.5μm至约5μm。在一些实施例中，非共形钝化层180是通过PECVD工艺、高密度等离子体CVD(HDP-CVD)等或其组合沉积的氧化物。在实施例中，非共形钝化层180是未掺杂硅酸盐玻璃(USG)层。钝化层180的非共形沉积导致在开口34中形成气隙或空隙181。
如图28所示，在非共形钝化层180上形成光刻胶182并对其进行图案化。可以通过旋涂等形成光刻胶182，并且可以将其暴露于光以用于图案化。光刻胶的图案对应于随后形成的TSV的下部分。图案化形成穿过光刻胶182的至少一个开口以暴露非共形钝化层180。
剩余光刻胶182在后续蚀刻工艺期间用作掩模，以去除钝化层180的部分。如图29所示，去除非共形钝化层180的部分的蚀刻工艺形成开口184。衬底22在开口184的底部处暴露。
如图30所示，在另一后续蚀刻工艺期间，光刻胶182用作掩模以去除衬底22的部分。去除衬底22的部分的蚀刻工艺增加了开口184的深度。衬底22中的开口184的深度可为约5μm至10μm。
由于在形成并延伸开口184的工艺期间钝化层180覆盖开口184中互连件24的暴露侧壁，因此阻止开口184的蚀刻工艺所产生的任何可能的污染物进入互连件24。通过阻止污染，防止了在蚀刻衬底通孔期间使用的例如硫对互连层的金属化图案的损坏。
在图31中，在蚀刻开口184之后，在开口184中形成穿过互连件24并且至少部分地进入衬底22的TSV 164A。可以通过与上述的TSV 64A类似的工艺和材料来形成TSV 164A，并且在此不再重复描述。
形成TSV 164A的最后步骤之一是平坦化工艺(类似于上面参考TSV64A所述的工艺)，以去除导电材料62的部分、开口34外部的晶种层60、衬垫层50、钝化层180、阻挡层30的部分。在工艺变化内，在平坦化工艺之后，TSV 164A、钝化层180和衬垫层50的顶面基本共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在该实施例中，由于使用相同的掩模(例如，光刻胶182)来蚀刻互连件24和衬底22中的开口，因此TSV 164A沿TSV 164A的整个长度具有基本恒定的宽度。
图32示出在图31的集成电路管芯120A上的后续处理。该后续处理与图14和图15中所示和所述的处理类似，并且在此不再重复描述。
图33示出在图32的集成电路管芯120A上的后续处理。该后续处理与图16至图19中所示和所述的处理类似，并且在此不再重复描述。
图33中描绘的实施例是以面对面配置接合的晶圆上芯片结构。可选地，集成电路管芯120A和封装结构100可以以面对背配置接合。例如，管芯120A的背面(例如，TSV 164A和衬底22的暴露端)可以接合至封装结构100的表面。
在图34中，该结构是以面对面配置接合的晶圆上晶圆结构，其中上结构是晶圆120A。晶圆120A类似于上述管芯120A形成，并且在此不再重复描述。利用该实施例，不再需要先前实施例中的将管芯120A分割和形成密封剂110的步骤，并且可以从该实施例中省略那些步骤。在该实施例中，晶圆120A和封装结构100都是晶圆并且具有相同的尺寸。
在其他实施例中，晶圆120A可以面对背配置接合至封装结构100。例如，晶圆120A的背面(例如，TSV 164A和衬底22的暴露端)可以接合至封装结构100的表面。
图35至图36示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。该实施例类似于图27至图33所示的实施例，例外为该实施例是TSV后工艺(类似于以上在图21至图25中描述的工艺)而不是如图27至图33中所述的TSV中间工艺。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
图35示出根据一些实施例的集成电路管芯120B的截面图。集成电路管芯120B可以通过与上述集成电路管芯120A类似的工艺和材料形成，并且在此不再重复描述。
互连件80和90以及钝化层88通过与图21至图25中的实施例类似的工艺和材料形成，并且在此不再重复描述。而且，类似于图21至图25中的实施例，在互连件80和钝化层88之后并穿过互连件80和钝化层88形成TSV 164B，并且在此不再重复描述。
图35示出了在以上图24中所描述的阶段之后的中间处理阶段，并且在此不重复形成该中间处理阶段的描述。
图36示出在图35的集成电路管芯120B上的后续处理。该后续处理与图16至图19中所示和所述的处理类似，并且在此不再重复描述。
图36中描绘的实施例是以面对面配置接合的晶圆上芯片结构。可选地，集成电路管芯120B和封装结构100可以以面对背配置接合。例如，管芯120B的背面(例如，TSV 164B和衬底22的暴露端)可以接合至封装结构100的表面。
在图37中，该结构是以面对面配置接合的晶圆上晶圆结构，其中上结构是晶圆120B。晶圆120B类似于上述管芯120B形成，并且在此不再重复描述。利用该实施例，不再需要先前实施例中的将管芯120B分割和形成密封剂110的步骤，并且可以从该实施例中省略那些步骤。在该实施例中，晶圆120B和封装结构100都是晶圆并且具有相同的尺寸。
在其他实施例中，晶圆120B可以以面对背配置接合至封装结构100。例如，晶圆120B的背面(例如，TSV 164B和衬底22的暴露端)可以接合至封装结构100的表面。
图38至图43示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。该实施例类似于图1至图19所示的实施例，除了该实施例包括选择性地沉积非共形钝化层之外。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
图38示出了在以上图5中所描述的阶段之后的中间处理阶段，并且在此不重复形成该中间处理阶段的描述。在图38中，根据一些实施例的集成电路管芯220A的截面图。集成电路管芯220A类似于集成电路管芯20A，并且在此不再重复描述。
进一步在图38中，图5的开口34在后续蚀刻工艺之后延伸以形成开口234，以使用光刻胶32作为掩模去除衬底22的部分。衬底22中的开口234的深度可为约5μm至10μm。
在图39中，执行烘烤工艺38。烘烤工艺38类似于上述烘烤工艺36，并且在此不再重复描述。烘烤工艺38可以帮助从开口234中去除在开口34和234的蚀刻工艺以及光刻胶32的处理中累积的水分和液体。即使在开口234的形成期间以及在光刻胶32的处理期间互连件24的侧壁被暴露，额外的烘烤工艺38也可以去除残留的水分和液体，并且可以帮助防止损坏互连结构24。
在图40中，钝化层40被选择性地沉积在停止层30上以及开口234中的互连件24的暴露侧壁上。钝化层40可以帮助防止在后续处理期间随后形成的衬底通孔264A(例如，参见图41)的材料扩散至互连件24中。在一些实施例中，开口234中的衬底的暴露侧壁和底部基本没有钝化层40。在一些实施例中，钝化层40可以部分地覆盖开口234中的衬底的暴露侧壁和底部，同时完全覆盖开口234中的暴露互连件24。在一些实施例中，钝化层40可以随着从开口234的顶部(例如，在停止层30附近)移动至开口234的底部(例如，在衬底22的底面附近)而减小在开口234的侧壁的厚度。
在一些实施例中，钝化层40可以包括氮化硅等，并且可以例如其介电常数在约6.5至约8的范围内。钝化层40可以使用诸如CVD、PECVD、ALD，等离子增强ALD(PEALD)等或其组合沉积工艺来共形地沉积，并且可以形成钝化层40。可以将钝化层40沉积至约0.05μm至约0.50.1μm的厚度。
在图41中，在形成选择性钝化层40之后，在开口234中形成穿过互连件24并且至少部分地进入衬底22的TSV 264A。可以通过与上述的TSV64A类似的工艺和材料来形成264A，并且在此不再重复描述。
形成TSV 264A的最后步骤之一是平坦化工艺(类似于上面参考TSV64A所述的工艺)，以去除导电材料62的部分、开口234外部的晶种层60、衬垫层50、钝化层40、阻挡层30的部分。在工艺变化内，在平坦化工艺之后，TSV 264A、钝化层40和衬垫层50的顶面基本共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在该实施例中，由于使用相同的掩模(例如，光刻胶32)来蚀刻互连件24和衬底22中的开口，因此TSV 264A沿TSV 264A的整个长度具有基本恒定的宽度。
图42示出在图41的集成电路管芯220A上的后续处理。该后续处理与图14和图15中所示和所述的处理类似，并且在此不再重复描述。
图43示出在图42的集成电路管芯220A上的后续处理。该后续处理与图16至图19中所示和所述的处理类似，并且在此不再重复描述。
图43中描绘的实施例是以面对面配置接合的晶圆上芯片结构。可选地，集成电路管芯220A和封装结构100可以以面对背配置接合。例如，管芯220A的背面(例如，TSV 264A和衬底22的暴露端)可以接合至封装结构100的表面。
在图44中，该结构是以面对面配置接合的晶圆上晶圆结构，其中上结构是晶圆220A。晶圆220A类似于上述管芯220A形成，并且在此不再重复描述。利用该实施例，不再需要先前实施例中的将管芯220A分割和形成密封剂110的分割步骤，并且可以从该实施例中省略那些步骤。在该实施例中，晶圆220A和封装结构100都是晶圆并且具有相同的尺寸。
在其他实施例中，晶圆220A可以以面对背配置接合至封装结构100。例如，晶圆220A的背面(例如，TSV 264A和衬底22的暴露端)可以接合至封装结构100的表面。
图45至图46示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。该实施例类似于图38至图43所示的实施例，例外为该实施例是TSV后工艺(类似于以上在图21至图25中描述的工艺)而不是如图38至图43中所述的TSV中间工艺。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
图45示出根据一些实施例的集成电路管芯220B的截面图。集成电路管芯220B可以通过与上述集成电路管芯220A类似的工艺和材料形成，并且在此不再重复描述。
互连件80和90以及钝化层88通过与图21至图25中的实施例类似的工艺和材料形成，并且在此不再重复描述。而且，类似于图21至图25中的实施例，在互连件80和钝化层88之后并穿过互连件80和钝化层88形成TSV 264B，并且在此不再重复描述。
图45示出了在以上图24中所描述的阶段之后的中间处理阶段，并且在此不重复形成该中间处理阶段的描述。
图46示出在图45的集成电路管芯220B上的后续处理。该后续处理与图16至图19中所示和所述的处理类似，并且在此不再重复描述。
图46中描绘的实施例是以面对面配置接合的晶圆上芯片结构。可选地，集成电路管芯220B和封装结构100可以以面对背配置接合。例如，管芯220B的背面(例如，TSV 264B和衬底22的暴露端)可以接合至封装结构100的表面。
在图47中，该结构是以面对面配置接合的晶圆上晶圆结构，其中上结构是晶圆220B。晶圆220B类似于上述管芯220B形成，并且在此不再重复描述。利用该实施例，不再需要先前实施例中的将管芯220B分割和形成密封剂110的分割步骤，并且可以从该实施例中省略那些步骤。在该实施例中，晶圆220B和封装结构100都是晶圆并且具有相同的尺寸。
在其他实施例中，晶圆220B可以以面对背配置接合至封装结构100。例如，晶圆220B的背面(例如，TSV 264B和衬底22的暴露端)可以接合至封装结构100的表面。
图48至图53示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。该实施例类似于图1至图19所示的实施例，除了该实施例仅在TSV开口中的互连件24的侧壁上包括钝化层，并且TSV的宽度对于TSV的整个长度是基本恒定的之外。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
图48示出了在以上图6中所描述的阶段之后的中间处理阶段，并且在此不重复形成该中间处理阶段的描述。在图48中，根据一些实施例的集成电路管芯320A的截面图。集成电路管芯320A类似于集成电路管芯20A，并且在此不再重复描述。
在图48中，对来自图5的钝化层40进行图案化。衬底22中的开口334的深度可为约5μm至10μm。图案化的钝化层40可以帮助防止在后续处理期间随后形成的衬底通孔264A(例如，参见图41)的材料扩散至互连件24中。
在一些实施例中，对钝化层40进行图案化以从图5中的结构的水平表面去除，使得钝化层40沿着开口34中的互连件24的侧壁形成间隔件。在一些实施例中，通过诸如各向异性蚀刻工艺的蚀刻工艺对钝化层40进行图案化。
在图49中，在使用光刻胶停止层30和图案化的钝化层40进行另一蚀刻工艺以去除衬底22的部分之后，延伸图48中的开口34以形成开口334。
由于在形成开口334的工艺期间图案化的钝化层40覆盖开口34中互连件24的暴露侧壁，因此阻止开口334的蚀刻工艺所产生的任何可能的污染物进入互连件24。通过阻止污染，防止了在蚀刻衬底通孔期间使用的例如硫对互连层的金属化图案的损坏。
在图50中，执行烘烤工艺38。烘烤工艺38类似于上述烘烤工艺38，并且在此不再重复描述。烘烤工艺38可以帮助从开口334去除在用于开口34和334的蚀刻工艺中积累的水分和液体。
在图51中，在烘烤工艺38之后，在开口334中形成穿过互连件24并且至少部分地进入衬底22的TSV 364A。可以通过与上述的TSV 64A类似的工艺和材料来形成TSV 364A，并且在此不再重复描述。
形成TSV 364A的最后步骤之一是平坦化工艺(类似于上面参考TSV64A所述的工艺)，以去除导电材料62的部分、开口334外部的晶种层60、衬垫层50、钝化层40、阻挡层30的部分。在工艺变化内，在平坦化工艺之后，TSV 364A、钝化层40和衬垫层50的顶面基本共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在该实施例中，由于使用相同的掩模(例如，停止层30和钝化层40)来蚀刻互连件24和衬底22中的开口，因此TSV 364A沿TSV364A的整个长度具有基本恒定的宽度。
图52示出在图41的集成电路管芯320A上的后续处理。该后续处理与图14和图15中所示和所述的处理类似，并且在此不再重复描述。
图53示出在图52的集成电路管芯320A上的后续处理。该后续处理与图16至图19中所示和所述的处理类似，并且在此不再重复描述。
图53中描绘的实施例是以面对面配置接合的晶圆上芯片结构。可选地，集成电路管芯320A和封装结构100可以以面对背配置接合。例如，管芯320A的背面(例如，TSV 364A和衬底22的暴露端)可以接合至封装结构100的表面。
在图54中，该结构是以面对面配置接合的晶圆上晶圆结构，其中上结构是晶圆320A。晶圆320A类似于上述管芯320A形成，并且在此不再重复描述。利用该实施例，不再需要先前实施例中的将管芯320A分割和形成密封剂110的分割步骤，并且可以从该实施例中省略那些步骤。在该实施例中，晶圆320A和封装结构100都是晶圆并且具有相同的尺寸。
在其他实施例中，晶圆320A可以以面对背配置接合至封装结构100。例如，晶圆320A的背面(例如，TSV 364A和衬底22的暴露端)可以接合至封装结构100的表面。
图55至图56示出根据实施例的在形成多堆叠管芯封装件的中间阶段的截面图。该实施例类似于图48至图53所示的实施例，例外为该实施例是TSV后工艺(类似于以上在图21至图25中描述的工艺)而不是如图48至图53中所述的TSV中间工艺。与先前描述的实施例类似的关于该实施例的细节在此将不再重复。
图55示出根据一些实施例的集成电路管芯320B的截面图。集成电路管芯320B可以通过与上述集成电路管芯320A类似的工艺和材料形成，并且在此不再重复描述。
互连件80和90以及钝化层88通过与图21至图25中的实施例类似的工艺和材料形成，并且在此不再重复描述。而且，类似于图21至图25中的实施例，在互连件80和钝化层88之后并穿过互连件80和钝化层88形成TSV 364B，并且在此不再重复描述。
图55示出了在以上图24中所描述的阶段之后的中间处理阶段，并且在此不重复形成该中间处理阶段的描述。
图56示出在图55的集成电路管芯320B上的后续处理。该后续处理与图16至图19中所示和所述的处理类似，并且在此不再重复描述。
图56中描绘的实施例是以面对面配置接合的晶圆上芯片结构。可选地，集成电路管芯320B和封装结构100可以以面对背配置接合。例如，管芯320B的背面(例如，TSV 364B和衬底22的暴露端)可以接合至封装结构100的表面。
在图57中，该结构是以面对面配置接合的晶圆上晶圆结构，其中上结构是晶圆320B。晶圆320B类似于上述管芯320B形成，并且在此不再重复描述。利用该实施例，不再需要先前实施例中的将管芯320B分割和形成密封剂110的分割步骤，并且可以从该实施例中省略那些步骤。在该实施例中，晶圆320B和封装结构100都是晶圆并且具有相同的尺寸。
在其他实施例中，晶圆320B可以以面对背配置接合至封装结构100。例如，晶圆320B的背面(例如，TSV 364B和衬底22的暴露端)可以接合至封装结构100的表面。
也可以包括其他部件和工艺。例如，可以包括测试结构以帮助3D封装件或3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，其允许测试3D封装件或3DIC，使用探针和/或探针卡等。验证测试可以在中间结构以及最终结构上执行。此外，本文公开的结构和方法可以与结合了已知良品管芯的中间验证的测试方法结合使用，以增加良率并降低成本。
实施例可以实现多种优点。器件结构包括位于衬底通孔(TSV)与互连件或再分布结构之间的钝化层，以阻止污染物进入互连件或再分布结构中，这种情况可能会在通孔形成期间发生。在一些实施例中，钝化层可以包括氮化物层、未掺杂硅酸盐玻璃(USG)层等或其组合。由于形成衬底通孔而产生的污染物可以包括在形成衬底通孔期间使用的液体或水分和/或可以包括在蚀刻衬底通孔期间使用的化学物质，诸如硫。在常规结构中，在形成衬底通孔期间，这些污染物可以进入互连层的暴露侧壁，并且可以损坏互连件的金属化图案和介电层。通过阻挡污染物，可以防止污染物对互连层的金属化图案造成损坏。
实施例是方法，包括：在第一衬底上方形成第一互连结构，所述第一互连结构中包括介电层和金属化图案；对所述第一互连结构进行图案化以形成第一开口；用阻挡层涂覆所述第一开口；蚀刻穿过所述阻挡层和所述第一衬底的暴露部分的第二开口；在所述第一开口和所述第二开口中沉积衬垫；用导电材料填充所述第一开口和所述第二开口；以及减薄所述第一衬底以在所述第二开口中暴露所述导电材料的一部分，所述导电材料延伸穿过所述第一互连结构和所述第一衬底，以形成衬底通孔。
实施例可包括以下特征中的一个或多个。在该方法中，所述第二开口的直径小于所述第一开口的直径。所述第二开口的直径与所述第一开口的直径相同。所述方法还包括：在所述第一互连结构和所述衬底通孔上方形成第二互连结构，所述第二互连结构中包括介电层和金属化图案，所述第二互连结构的所述金属化图案电耦合至所述第一互连结构的所述金属化图案并且电耦合至所述衬底通孔；在所述第二互连结构上方形成第一介电层；以及在所述第一介电层中形成第一接合焊盘，所述第一接合焊盘电耦合至所述第二互连结构的所述金属化图案。所述方法还包括：将所述第一介电层和所述第一接合焊盘混合接合至封装结构的第二介电层和第二接合焊盘，所述封装结构包括第二衬底和在所述第二衬底上方的第三互连结构，所述第二介电层和所述第二接合焊盘是所述第三互连结构的一部分。所述方法还包括：在将所述第一介电层和所述第一接合焊盘混合接合至所述封装结构的所述第二介电层和所述第二接合焊盘之后，在所述第一衬底和所述衬底通孔上方形成第一再分布结构，所述第一再分布结构中包括介电层和金属化图案，所述第一再分布结构的所述金属化图案电耦合至所述衬底通孔；以及在所述第一再分布结构上方形成电耦合至第一再分布结构的第一组导电凸块。所述方法还包括：在形成所述第一再分布结构之前，用密封剂密封所述第一衬底、所述第一互连结构、所述第二互连结构和所述第一介电层，所述第一再分布结构形成在所述密封剂上方。所述阻挡层是氮化硅，并且其中，所述衬垫是氧化物。所述阻挡层仅在所述第一开口的侧壁上。
实施例包括在第一衬底上方形成第一介电层，所述第一介电层中具有第一金属化图案。所述方法还包括在所述第一介电层上方形成第一图案化掩模。所述方法还包括使用所述第一图案化掩模作为掩模执行第一蚀刻工艺，所述第一蚀刻工艺形成穿过所述第一介电层的第一开口，以暴露所述第一衬底的第一部分。所述方法还包括使用所述第一图案化掩模作为掩模执行第二蚀刻工艺，所述第二蚀刻工艺蚀刻所述第一衬底的暴露的第一部分以在所述第一衬底中形成第二开口，所述第二开口的直径与所述第一开口的直径相同。所述方法还包括在所述第一开口中的第一介电层的暴露侧壁上选择性地沉积阻挡层，所述第二开口的侧壁没有所述阻挡层。所述方法还包括在所述第一开口中的所述阻挡层上和所述第二开口中的所述第一衬底的所述侧壁上形成衬垫。所述方法还包括用导电材料填充所述第一开口和所述第二开口。所述方法还包括减薄所述第一衬底以在所述第二开口中暴露所述导电材料的一部分，所述导电材料延伸穿过所述第一介电层和所述第一衬底，以形成衬底通孔。
实施例可包括以下特征中的一个或多个。在该方法中，所述阻挡层是氮化硅，并且其中，所述衬垫是氧化物。所述方法还包括：在所述第一介电层和所述衬底通孔上方形成第二介电层，所述第二介电层中具有第二金属化图案，所述第二金属化图案电耦合至第一金属化图案并电耦合至所述衬底通孔；在所述第二介电层上方形成第三介电层；以及在所述第三介电层中形成第一接合焊盘，所述第一接合焊盘电耦合至所述第二金属化图案；以及将所述第三介电层和所述第一接合焊盘混合接合至封装结构的第四介电层和第二接合焊盘，该封装结构包括第二衬底。所述方法还包括：在将所述第三介电层和所述第一接合焊盘混合接合至所述封装结构的所述第四介电层和所述第二接合焊盘之后，用密封剂密封所述第一衬底、所述第一介电层、所述第二介电层和所述第三介电层；在所述第一衬底、所述衬底通孔和所述密封剂上方形成第一再分布结构，所述第一再分布结构中包括介电层和金属化图案，所述第一再分布结构的所述金属化图案电耦合至所述衬底通孔；以及在所述第一再分布结构上方形成电耦合至第一再分布结构的第一组导电凸块。所述导电材料在所述第一开口中的宽度小于在所述第二开口中的宽度。所述方法还包括：在将所述阻挡层选择性地沉积在所述第一开口中的第一介电层的暴露侧壁上之前，对至少所述第一开口和所述第二开口执行烘烤工艺。
实施例包括在第一衬底上方的第一互连结构，所述第一互连结构中包括介电层和金属化图案。所述结构还包括延伸穿过所述第一互连结构和所述第一衬底的衬底通孔，所述衬底通孔包括：导电材料，延伸穿过所述第一互连结构和所述第一衬底。所述结构还包括阻挡层，在所述第一互连结构与所述导电材料之间。所述结构还包括衬垫，在所述阻挡层与所述第一衬底之间。
实施例可包括以下特征中的一个或多个。在该结构中，所述阻挡层物理地接触所述第一互连结构，并且其中，所述衬垫物理地接触所述第一衬底。所述阻挡层是氮化硅，并且其中，所述衬垫是氧化物。所述阻挡层是未掺杂硅酸盐玻璃(USG)，并且其中，所述衬垫是氧化物。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体结构的方法，包括：
在第一衬底上方形成第一互连结构，所述第一互连结构中包括介电层和金属化图案；
对所述第一互连结构进行图案化以形成暴露所述第一衬底的一部分的第一开口；
用阻挡层涂覆所述第一开口；
蚀刻穿过所述阻挡层和所述第一衬底的暴露部分的第二开口；
在所述第一开口和所述第二开口中沉积衬垫，所述衬垫物理接触所述阻挡层；
用导电材料填充所述第一开口和所述第二开口；以及
减薄所述第一衬底以在所述第二开口中暴露所述导电材料的一部分，所述导电材料延伸穿过所述第一互连结构和所述第一衬底，以形成衬底通孔，
在所述第一互连结构和所述衬底通孔上方形成第二互连结构，所述第二互连结构中包括介电层和金属化图案，所述第二互连结构的所述金属化图案电耦合至所述第一互连结构的所述金属化图案并且耦合至所述衬底通孔；
在所述第二互连结构上方形成第一介电层；以及
在所述第一介电层中形成第一接合焊盘，所述第一接合焊盘电耦合至所述第二互连结构的所述金属化图案。
2.根据权利要求1所述的方法，其中，所述第二开口的直径小于所述第一开口的直径。
3.根据权利要求1所述的方法，其中，所述第二开口的直径与所述第一开口的直径相同。
4.根据权利要求1所述的方法，其中，填充所述导电材料之后，并且在形成所述第二互连结构之前，对所述导电材料执行退火工艺。
5.根据权利要求1所述的方法，还包括：
将所述第一介电层和所述第一接合焊盘混合接合至封装结构的第二介电层和第二接合焊盘，所述封装结构包括第二衬底和在所述第二衬底上方的第三互连结构，所述第二介电层和所述第二接合焊盘是所述第三互连结构的一部分。
6.根据权利要求5所述的方法，还包括：
在将所述第一介电层和所述第一接合焊盘混合接合至所述封装结构的所述第二介电层和所述第二接合焊盘之后，在所述第一衬底和所述衬底通孔上方形成第一再分布结构，所述第一再分布结构中包括介电层和金属化图案，所述第一再分布结构的所述金属化图案电耦合至所述衬底通孔；以及
在所述第一再分布结构上方形成电耦合至第一再分布结构的第一组导电凸块。
7.根据权利要求6所述的方法，还包括：
在形成所述第一再分布结构之前，用密封剂密封所述第一衬底、所述第一互连结构、所述第二互连结构和所述第一介电层，所述第一再分布结构形成在所述密封剂上方。
8.根据权利要求1所述的方法，其中，所述阻挡层是氮化硅，并且其中，所述衬垫是氧化物。
9.根据权利要求1所述的方法，其中，所述阻挡层仅位于所述第一开口的侧壁上。
10.根据权利要求1所述的方法，还包括：
在用所述阻挡层涂覆所述第一开口之前，对至少所述第一开口和所述第一衬底的所述暴露部分执行烘烤工艺。
11.一种形成半导体结构的方法，包括：
在第一衬底上方形成第一介电层，所述第一介电层中具有第一金属化图案；
在所述第一介电层上方形成第一图案化掩模；
使用所述第一图案化掩模作为掩模执行第一蚀刻工艺，所述第一蚀刻工艺形成穿过所述第一介电层的第一开口，以暴露所述第一衬底的第一部分；
使用所述第一图案化掩模作为掩模执行第二蚀刻工艺，所述第二蚀刻工艺蚀刻所述第一衬底的暴露的第一部分以在所述第一衬底中形成第二开口，所述第二开口的直径与所述第一开口的直径相同；
在所述第一开口中的第一介电层的暴露侧壁上选择性地沉积阻挡层，所述第二开口的侧壁没有所述阻挡层；
在所述第一开口中的所述阻挡层上和所述第二开口中的所述第一衬底的所述侧壁上形成衬垫；
用导电材料填充所述第一开口和所述第二开口；以及
减薄所述第一衬底以在所述第二开口中暴露所述导电材料的一部分，所述导电材料延伸穿过所述第一介电层和所述第一衬底，以形成衬底通孔，
在所述第一介电层和所述衬底通孔上方形成第二介电层，所述第二介电层中具有第二金属化图案，所述第二金属化图案电耦合至第一金属化图案并电耦合至所述衬底通孔；
在所述第二介电层上方形成第三介电层；以及
在所述第三介电层中形成第一接合焊盘，所述第一接合焊盘电耦合至所述第二金属化图案。
12.根据权利要求11所述的方法，其中，所述阻挡层是氮化硅，并且其中，所述衬垫是氧化物。
13.根据权利要求11所述的方法，还包括：
将所述第三介电层和所述第一接合焊盘混合接合至封装结构的第四介电层和第二接合焊盘，所述封装结构包括第二衬底。
14.根据权利要求13所述的方法，还包括：
在将所述第三介电层和所述第一接合焊盘混合接合至所述封装结构的所述第四介电层和所述第二接合焊盘之后，用密封剂密封所述第一衬底、所述第一介电层、所述第二介电层和所述第三介电层；
在所述第一衬底、所述衬底通孔和所述密封剂上方形成第一再分布结构，所述第一再分布结构中包括介电层和金属化图案，所述第一再分布结构的所述金属化图案电耦合至所述衬底通孔；以及
在所述第一再分布结构上方形成电耦合至第一再分布结构的第一组导电凸块。
15.根据权利要求11所述的方法，其中，所述导电材料在所述第一开口中的宽度小于在所述第二开口中的宽度。
16.根据权利要求11所述的方法，还包括：
在将所述阻挡层选择性地沉积在所述第一开口中的第一介电层的暴露侧壁上之前，对至少所述第一开口和所述第二开口执行烘烤工艺。
17.一种半导体结构，包括：
第一互连结构，在第一衬底上方，所述第一互连结构中包括介电层和金属化图案；
衬底通孔，延伸穿过所述第一互连结构和所述第一衬底，所述衬底通孔包括：
导电材料，延伸穿过所述第一互连结构和所述第一衬底；
阻挡层，在所述第一互连结构与所述导电材料之间；以及
衬垫，在所述导电材料与所述第一衬底之间；
第二互连结构，在所述第一互连结构和所述衬底通孔上方，所述第二互连结构包括介电层和金属化图案，所述第二互连结构的所述金属化图案电耦合至所述第一互连结构的所述金属化图案并且电耦合至所述衬底通孔；第一介电层，在所述第二互连结构上方；
第一接合焊盘，在所述第一介电层中，所述第一接合焊盘电耦合至所述第二互连结构的所述金属化图案。
18.根据权利要求17所述的半导体结构，其中，所述阻挡层物理地接触所述第一互连结构，并且其中，所述衬垫物理地接触所述第一衬底。
19.根据权利要求17所述的半导体结构，其中，所述阻挡层是氮化硅，并且其中，所述衬垫是氧化物。
20.根据权利要求17所述的半导体结构，其中，所述阻挡层是未掺杂硅酸盐玻璃，并且其中，所述衬垫是氧化物。
CN202110307488.2A 2020-03-26 2021-03-23 半导体结构及其形成方法 Active CN113517221B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063000404P 2020-03-26 2020-03-26
US63/000,404 2020-03-26
US17/012,312 2020-09-04
US17/012,312 US11658069B2 (en) 2020-03-26 2020-09-04 Method for manufacturing a semiconductor device having an interconnect structure over a substrate

Publications (2)

Publication Number Publication Date
CN113517221A CN113517221A (zh) 2021-10-19
CN113517221B true CN113517221B (zh) 2024-02-06

Family

ID=77857112

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110307488.2A Active CN113517221B (zh) 2020-03-26 2021-03-23 半导体结构及其形成方法

Country Status (3)

Country Link
US (1) US11658069B2 (zh)
KR (1) KR102485701B1 (zh)
CN (1) CN113517221B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10361122B1 (en) * 2018-04-20 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Processes for reducing leakage and improving adhesion
US11942368B2 (en) * 2021-02-26 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon vias and methods of fabricating thereof
US20230063539A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and semiconductor die
CN115000005A (zh) * 2022-05-27 2022-09-02 华进半导体封装先导技术研发中心有限公司 一种保护low-k介质的有源芯片硅通孔制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319629B1 (en) * 2018-05-08 2019-06-11 International Business Machines Corporation Skip via for metal interconnects

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946596A (en) * 1996-10-18 1999-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing polycide line deformation by polycide hardening
US8907457B2 (en) * 2010-02-08 2014-12-09 Micron Technology, Inc. Microelectronic devices with through-substrate interconnects and associated methods of manufacturing
US9190325B2 (en) * 2010-09-30 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. TSV formation
US9196551B2 (en) * 2011-08-26 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Automatically adjusting baking process for low-k dielectric material
US8871604B2 (en) * 2012-01-31 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices that include forming a capacitor using a cap layer
US9006101B2 (en) 2012-08-31 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US9299649B2 (en) * 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9764153B2 (en) * 2013-03-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US8877559B2 (en) * 2013-03-15 2014-11-04 Globalfoundries Inc. Through-silicon via with sidewall air gap
JP2013168679A (ja) 2013-05-27 2013-08-29 Ebara Corp 導電材料構造体の形成方法
US9929050B2 (en) 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
KR102151177B1 (ko) * 2013-07-25 2020-09-02 삼성전자 주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US9449898B2 (en) * 2013-07-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having backside interconnect structure through substrate via and method of forming the same
US9412719B2 (en) * 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9425150B2 (en) * 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9331021B2 (en) 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US9525001B2 (en) 2014-12-30 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9601410B2 (en) 2015-01-07 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9647022B2 (en) * 2015-02-12 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer structure for high aspect ratio etch
US9859222B1 (en) * 2016-06-08 2018-01-02 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10510592B2 (en) 2016-07-25 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit (IC) structure for high performance and functional density
US10267988B2 (en) * 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Photonic package and method forming same
US10879214B2 (en) * 2017-11-01 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure and method of fabricating the same
KR102145218B1 (ko) * 2018-08-07 2020-08-18 삼성전자주식회사 팬-아웃 반도체 패키지

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10319629B1 (en) * 2018-05-08 2019-06-11 International Business Machines Corporation Skip via for metal interconnects

Also Published As

Publication number Publication date
CN113517221A (zh) 2021-10-19
US11658069B2 (en) 2023-05-23
KR102485701B1 (ko) 2023-01-06
KR20210122049A (ko) 2021-10-08
US20210305094A1 (en) 2021-09-30

Similar Documents

Publication Publication Date Title
KR102293011B1 (ko) 패키지 집적을 위한 버퍼 설계
KR102443350B1 (ko) 본딩 구조물 및 그 형성 방법
CN111799227B (zh) 半导体器件及其形成方法
CN113517221B (zh) 半导体结构及其形成方法
US11309289B2 (en) Integrated circuit package having heat dissipation structure
US20220375793A1 (en) Semiconductor Device and Method
US20230187391A1 (en) Package and method of fabricating the same
US20230395573A1 (en) Semiconductor package and method of manufacturing semiconductor package
KR20210122642A (ko) 칩렛 인터포저를 갖는 칩-온-웨이퍼 구조물
US20240021597A1 (en) Molded Dies in Semiconductor Packages and Methods of Forming Same
CN112582389A (zh) 半导体封装件、封装件及其形成方法
US20230260941A1 (en) Semiconductor Device and Method
KR20230147495A (ko) 혼합 본드 타입을 포함하는 반도체 패키지 및 이의 형성 방법
US20240162119A1 (en) Semiconductor device and method
US20240079364A1 (en) Die Structures and Methods of Forming the Same
CN220400576U (zh) 器件封装及半导体封装
TWI838073B (zh) 積體電路封裝及其形成方法
CN113675161B (zh) 封装结构及其形成方法
US20230420330A1 (en) Semiconductor Packages and Methods of Forming the Same
TW202412231A (zh) 晶粒結構及其形成方法
CN117637603A (zh) 半导体装置及方法
CN116741730A (zh) 半导体器件及其形成方法
CN116598279A (zh) 封装件、半导体封装件及其形成方法
CN117316924A (zh) 管芯结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant