CN115000005A - 一种保护low-k介质的有源芯片硅通孔制作方法 - Google Patents
一种保护low-k介质的有源芯片硅通孔制作方法 Download PDFInfo
- Publication number
- CN115000005A CN115000005A CN202210585490.0A CN202210585490A CN115000005A CN 115000005 A CN115000005 A CN 115000005A CN 202210585490 A CN202210585490 A CN 202210585490A CN 115000005 A CN115000005 A CN 115000005A
- Authority
- CN
- China
- Prior art keywords
- hole
- layer
- dielectric
- silicon
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 44
- 239000010703 silicon Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 35
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 239000002184 metal Substances 0.000 claims abstract description 29
- 239000011241 protective layer Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 12
- 238000004140 cleaning Methods 0.000 claims abstract description 11
- 238000001259 photo etching Methods 0.000 claims abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910010272 inorganic material Inorganic materials 0.000 claims description 4
- 239000011147 inorganic material Substances 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000009623 Bosch process Methods 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- 238000002161 passivation Methods 0.000 claims 2
- 238000012795 verification Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000429 assembly Methods 0.000 description 2
- 230000000712 assembly Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及一种保护low‑k介质的有源芯片硅通孔制作方法,包括:提供有源芯片,其中所述有源芯片包括衬底、金属互连层以及位于衬底与金属互连层之间的有源层,且所述有源层和金属互连层均具有通孔区,所述金属互连层包括多层介质层、位于多层介质层之间的low‑k介质以及位于介质层和low‑k介质中的金属布线;刻蚀介质层和low‑k介质形成第一通孔;在介质层的上表面以及第一通孔的内壁制作保护层;在介质层的上方以及第一通孔内布置光刻胶,并通过光刻去除第一通孔中的部分光刻胶形成孔图形,然后刻蚀孔图形底部暴露出的保护层;刻蚀位于孔图形之下的有源层中的通孔区和衬底形成硅通孔;以及去除光刻胶,并清洗硅通孔。
Description
技术领域
本发明涉及半导体封装技术领域,尤其涉及一种保护low-k介质的有源芯片硅通孔制作方法。
背景技术
在功能芯片上制作硅通孔(TSV)一般采用中通孔(via-middle TSV)的工艺路线,即先进行CMOS工艺,再进行TSV工艺,最后制作金属互连结构。由于硅通孔刻蚀后需要进行湿法清洗,如果有low-k(低介电常数)介质存在,对low-k介质会有验证的损伤,但是中通孔工艺路线的硅通孔制作是在金属互连层之前完成,因此,硅通孔制作时无需考虑金属互连结构中的low-k介质。然而中通孔的工艺路线只能在晶圆厂进行,而且全球范围内具有硅通孔技术的晶圆厂少之又少,因此,这种工艺路线受到很大的限制。
为了解决上述问题,业界提出正面后通孔的硅通孔工艺路线,即先进行CMOS工艺和金属互连结构制作,最后再进行硅通孔制作。这种工艺路线的硅通孔制作是在芯片加工完成后进行的,而且可以在封测厂进行。晶圆厂加工芯片,封测厂制作硅通孔,分工明确,上述的受限问题得到解决。
但是由于硅通孔是在完成金属互连结构之后进行的,硅通孔刻蚀需要穿过low-k介质,并且需要对硅通孔进行湿法清洗,如果没有对low-k结构提供有效的保护手段,low-k介质将会受到验证损伤。
发明内容
本发明的任务是提供一种保护low-k介质的有源芯片硅通孔制作方法,通过制作保护层来保护low-k介质,将low-k介质完全隔离,能够避免low-k介质的在清洗硅通孔的过程中受到腐蚀和损伤。
在本发明的第一方面,针对现有技术中存在的问题,本发明提供一种保护low-k介质的有源芯片硅通孔制作方法来解决,包括:
提供有源芯片,其中所述有源芯片包括衬底、金属互连层以及位于衬底与金属互连层之间的有源层,且所述有源层和金属互连层均具有通孔区,所述金属互连层包括多层介质层、位于多层介质层之间的low-k介质以及位于介质层和low-k介质中的金属布线;
刻蚀介质层和low-k介质形成第一通孔;
在介质层的上表面以及第一通孔的内壁制作保护层;
在介质层的上方以及第一通孔内布置光刻胶,并通过光刻去除第一通孔中的部分光刻胶形成孔图形,然后刻蚀孔图形底部暴露出的保护层;
刻蚀位于孔图形之下的有源层中的通孔区和衬底形成硅通孔;以及
去除光刻胶,并清洗硅通孔。
进一步地,通过等离子体增强化学气相沉积法在介质层的上表面以及第一通孔的内壁制作保护层。
进一步地,所述保护层的材料为无机材料。
进一步地,所述孔图形的尺寸小于所述第一通孔的尺寸。
进一步地,通过博世工艺刻蚀位于所述孔图形之下的所述有源层中的通孔区和所述衬底形成硅通孔。
进一步地,所述硅通孔的尺寸小于所述第一通孔的尺寸。
进一步地,所述保护层的材料为二氧化硅、氮化硅和/或氧化铝。
本发明至少具有下列有益效果:本发明公开的一种保护low-k介质的有源芯片硅通孔制作方法,通过制作保护层来保护low-k介质,将low-k介质完全隔离,能够避免low-k介质的在清洗硅通孔过程中受到损伤;该保护层的制作工艺简单,能够兼容硅通孔工艺;该保护层特征明显,具有可追溯性。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征,将参考附图来呈现本发明的各实施例的更具体的描述。可以理解,这些附图只描绘本发明的典型实施例,因此将不被认为是对其范围的限制。在附图中,为了清楚明了,相同或相应的部件将用相同或类似的标记表示。
图1示出了根据本发明一个实施例的在有源芯片中制作硅通孔的流程图;以及
图2至图7示出了根据本发明一个实施例的有源芯片的硅通孔的制作过程示意图。
具体实施方式
应当指出,各附图中的各组件可能为了图解说明而被夸大地示出,而不一定是比例正确的。
在本发明中,各实施例仅仅旨在说明本发明的方案,而不应被理解为限制性的。
在本发明中,除非特别指出,量词“一个”、“一”并未排除多个元素的场景。
在此还应当指出,在本发明的实施例中,为清楚、简单起见,可能示出了仅仅一部分部件或组件,但是本领域的普通技术人员能够理解,在本发明的教导下,可根据具体场景需要添加所需的部件或组件。
在此还应当指出,在本发明的范围内,“相同”、“相等”、“等于”等措辞并不意味着二者数值绝对相等,而是允许一定的合理误差,也就是说,所述措辞也涵盖了“基本上相同”、“基本上相等”、“基本上等于”。
在此还应当指出,在本发明的描述中,术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是明示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”仅用于描述目的,而不能理解为明示或暗示相对重要性。
另外,本发明的实施例以特定顺序对工艺步骤进行描述,然而这只是为了方便区分各步骤,而并不是限定各步骤的先后顺序,在本发明的不同实施例中,可根据工艺的调节来调整各步骤的先后顺序。
本发明基于发明人的如下洞察:
在有源芯片上制作硅通孔时,硅通孔刻蚀需要穿过low-k介质,并且刻蚀完成后需要对硅通孔进行湿法清洗。清洗液具有腐蚀性,如果不对low-k介质进行保护,清洗的过程中low-k介质将会受到验证损伤,而且low-k介质的结构疏松,清洗液会渗透,从而腐蚀金属互连结构中的金属布线。
二氧化硅、氮化硅、氧化铝等无机材料不会被清洗液耐腐蚀,因此可以作为low-k介质的保护层,避免中low-k介质受到验证损伤。
图1示出了根据本发明一个实施例的在有源芯片中制作硅通孔的流程图;图2至图7示出了根据本发明一个实施例的有源芯片的硅通孔的制作过程示意图。
步骤1,如图2所示,提供有源芯片100。有源芯片包括衬底101、有源层102、金属互连层103。有源层102位于衬底101和金属互连层103之间。金属互连层103包括多层介质层1031、位于多层介质层之间的low-k介质1032以及位于介质层和low-k介质中的金属布线1033。low-k介质1032为低介电常数的绝缘材料。有源层102中包含了有源区1021。有源层102和金属互连层103均具有预留的通孔区(不含有源器件和金属布线的空白区域),可以在该通孔区刻蚀通孔,从而避免损伤金属布线1032和有源器件1021。
步骤2,如图3所示,刻蚀介质层1031和low-k介质1032形成第一通孔104。
步骤3,如图4所示,通过等离子体增强化学气相沉积法在介质层1031的上表面以及第一通孔104的内壁制作保护层105。该保护层将low-k介质1032完全隔离。在本发明的一个实施例中,保护层的材料为二氧化硅、氮化硅、氧化铝等无机材料。
步骤4,如图5所示,在介质层1031的上方以及第一通孔内布置光刻胶106,并通过光刻去除第一通孔中的部分光刻胶形成孔图形107,然后刻蚀孔图形107底部暴露出的保护层105。孔图形107的尺寸小于第一通孔104的尺寸。
步骤5,如图6所示,通过博世工艺刻蚀位于孔图形107之下的有源层102中的通孔区和衬底101形成硅通孔108。硅通孔108的尺寸小于第一通孔104的尺寸。
步骤6,如图7所示,去除光刻胶106,并清洗硅通孔108。在清洗的过程中low-k介质1032在保护层105的保护下免受腐蚀损伤。
low-k介质的保护层的实用性高,工艺简单,具有良好的可实现性,可应用于任意适合于制作TSV的产品,如CPU、GPU、ASIC、Memory、FPGA等计算类或存储类芯片。
本发明至少具有下列有益效果:本发明公开的一种保护low-k介质的有源芯片硅通孔制作方法,通过制作保护层来保护low-k介质,将low-k介质完全隔离,能够避免low-k介质的在清洗硅通孔过程中受到损伤;该保护层的制作工艺简单,能够兼容硅通孔工艺;该保护层特征明显,具有可追溯性。
虽然本发明的一些实施方式已经在本申请文件中予以了描述,但是本领域技术人员能够理解,这些实施方式仅仅是作为示例示出的。本领域技术人员在本发明的教导下可以想到众多的变型方案、替代方案和改进方案而不超出本发明的范围。所附权利要求书旨在限定本发明的范围,并藉此涵盖这些权利要求本身及其等同变换的范围内的方法和结构。
Claims (7)
1.一种保护low-k介质的有源芯片硅通孔制作方法,包括:
提供有源芯片,其中所述有源芯片包括衬底、金属互连层以及位于衬底与金属互连层之间的有源层,且所述有源层和金属互连层均具有通孔区,所述金属互连层包括多层介质层、位于多层介质层之间的low-k介质以及位于介质层和low-k介质中的金属布线;
通过刻蚀介质层和low-k介质形成第一通孔;
在介质层的上表面以及第一通孔的内壁制作保护层;
在介质层的上方以及第一通孔内布置光刻胶,并通过光刻去除第一通孔中的部分光刻胶形成孔图形,然后刻蚀孔图形底部暴露出的保护层;
刻蚀位于孔图形之下的有源层中的通孔区和衬底形成硅通孔;以及
去除光刻胶,并清洗硅通孔。
2.根据权利要求1所述的保护low-k介质的有源芯片硅通孔制作方法,其特征在于,通过等离子体增强化学气相沉积法在介质层的上表面以及第一通孔的内壁制作保护层。
3.根据权利要求1所述的保护low-k介质的有源芯片硅通孔制作方法,其特征在于,所述保护层的材料为无机材料。
4.根据权利要求1所述的保护low-k介质的有源芯片硅通孔制作方法,其特征在于,所述孔图形的尺寸小于所述第一通孔的尺寸。
5.根据权利要求1所述的保护low-k介质的有源芯片硅通孔制作方法,其特征在于,通过博世工艺刻蚀位于所述孔图形之下的所述有源层中的通孔区和所述衬底形成硅通孔。
6.根据权利要求1所述的保护low-k介质的有源芯片硅通孔制作方法,其特征在于,所述硅通孔的尺寸小于所述第一通孔的尺寸。
7.根据权利要求1所述的保护low-k介质的有源芯片硅通孔制作方法,其特征在于,所述保护层的材料为二氧化硅、氮化硅和/或氧化铝。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210585490.0A CN115000005A (zh) | 2022-05-27 | 2022-05-27 | 一种保护low-k介质的有源芯片硅通孔制作方法 |
PCT/CN2023/081829 WO2023226547A1 (zh) | 2022-05-27 | 2023-03-16 | 一种保护low-k介质的有源芯片硅通孔制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202210585490.0A CN115000005A (zh) | 2022-05-27 | 2022-05-27 | 一种保护low-k介质的有源芯片硅通孔制作方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115000005A true CN115000005A (zh) | 2022-09-02 |
Family
ID=83028554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210585490.0A Withdrawn CN115000005A (zh) | 2022-05-27 | 2022-05-27 | 一种保护low-k介质的有源芯片硅通孔制作方法 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN115000005A (zh) |
WO (1) | WO2023226547A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023226547A1 (zh) * | 2022-05-27 | 2023-11-30 | 华进半导体封装先导技术研发中心有限公司 | 一种保护low-k介质的有源芯片硅通孔制作方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101355047A (zh) * | 2007-07-27 | 2009-01-28 | 中芯国际集成电路制造(上海)有限公司 | 在低介电常数介质层中形成通孔的方法 |
CN103918068A (zh) * | 2011-11-09 | 2014-07-09 | 高通股份有限公司 | 用于穿过低k布线层来图案化穿板通孔的低k介电保护分隔物 |
US20150137388A1 (en) * | 2013-11-21 | 2015-05-21 | Eun-ji Kim | Semiconductor devices |
CN113517221A (zh) * | 2020-03-26 | 2021-10-19 | 台湾积体电路制造股份有限公司 | 半导体结构及其形成方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115000005A (zh) * | 2022-05-27 | 2022-09-02 | 华进半导体封装先导技术研发中心有限公司 | 一种保护low-k介质的有源芯片硅通孔制作方法 |
-
2022
- 2022-05-27 CN CN202210585490.0A patent/CN115000005A/zh not_active Withdrawn
-
2023
- 2023-03-16 WO PCT/CN2023/081829 patent/WO2023226547A1/zh unknown
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101355047A (zh) * | 2007-07-27 | 2009-01-28 | 中芯国际集成电路制造(上海)有限公司 | 在低介电常数介质层中形成通孔的方法 |
CN103918068A (zh) * | 2011-11-09 | 2014-07-09 | 高通股份有限公司 | 用于穿过低k布线层来图案化穿板通孔的低k介电保护分隔物 |
US20150137388A1 (en) * | 2013-11-21 | 2015-05-21 | Eun-ji Kim | Semiconductor devices |
CN113517221A (zh) * | 2020-03-26 | 2021-10-19 | 台湾积体电路制造股份有限公司 | 半导体结构及其形成方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023226547A1 (zh) * | 2022-05-27 | 2023-11-30 | 华进半导体封装先导技术研发中心有限公司 | 一种保护low-k介质的有源芯片硅通孔制作方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2023226547A1 (zh) | 2023-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9859223B2 (en) | Dicing structures for semiconductor substrates and methods of fabrication thereof | |
US8987137B2 (en) | Method of fabrication of through-substrate vias | |
US10804150B2 (en) | Semiconductor structure | |
US20170069554A1 (en) | Monitor Structures and Methods of Formation Thereof | |
CN113345857A (zh) | 半导体元件及其制备方法 | |
US7528478B2 (en) | Semiconductor devices having post passivation interconnections and a buffer layer | |
CN115000005A (zh) | 一种保护low-k介质的有源芯片硅通孔制作方法 | |
US10658316B2 (en) | Bond pad reliability of semiconductor devices | |
CN111480226A (zh) | 在半导体芯片中的保护结构及用于形成其的方法 | |
US20220130736A1 (en) | Conductive feature with non-uniform critical dimension and method of manufacturing the same | |
US20130241064A1 (en) | Semiconductor structure and method of forming the same | |
US9059110B2 (en) | Reduction of fluorine contamination of bond pads of semiconductor devices | |
US20150179580A1 (en) | Hybrid interconnect structure and method for fabricating the same | |
CN115172270A (zh) | 一种硅通孔结构及其制作方法 | |
US8853073B2 (en) | Method for producing vias | |
US9812404B2 (en) | Electrical connection around a crackstop structure | |
US9536784B1 (en) | Integrated circuit (IC) chips with through silicon vias (TSV) and method of forming the IC | |
US20120007213A1 (en) | Semiconductor chip and method for fabricating the same | |
CN218918835U (zh) | 半导体封装装置 | |
US9349608B2 (en) | Methods of protecting a dielectric mask layer and related semiconductor devices | |
US11901318B2 (en) | Integrated circuit structure and fabrication method thereof | |
US20230387051A1 (en) | Bonding structures of integrated circuit devices and method forming the same | |
US20230066360A1 (en) | Seal Ring Structure with Zigzag Patterns and Method Forming Same | |
TW202410378A (zh) | 具有電感器的半導體裝置及其製造方法 | |
CN114334848A (zh) | 半导体封装件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WW01 | Invention patent application withdrawn after publication |
Application publication date: 20220902 |
|
WW01 | Invention patent application withdrawn after publication |