CN117316924A - 管芯结构及其形成方法 - Google Patents

管芯结构及其形成方法 Download PDF

Info

Publication number
CN117316924A
CN117316924A CN202310992084.0A CN202310992084A CN117316924A CN 117316924 A CN117316924 A CN 117316924A CN 202310992084 A CN202310992084 A CN 202310992084A CN 117316924 A CN117316924 A CN 117316924A
Authority
CN
China
Prior art keywords
die
integrated circuit
circuit die
dielectric
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310992084.0A
Other languages
English (en)
Inventor
许家豪
洪建玮
丁国强
叶松峯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US18/152,451 external-priority patent/US20240079391A1/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN117316924A publication Critical patent/CN117316924A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

在实施例中，管芯结构包括：第一集成电路管芯，包括半导体衬底和第一衬底贯通孔；间隙填充电介质，位于第一集成电路管芯周围，间隙填充电介质的表面与半导体衬底的无源表面以及与第一衬底贯通孔的表面基本上共面；介电层，位于间隙填充电介质的表面和半导体衬底的无源表面上；第一接合焊盘，延伸穿过介电层以接触第一衬底贯通孔的表面，第一接合焊盘的宽度小于第一衬底贯通孔的宽度；以及第二集成电路管芯，包括接合至第一接合焊盘的管芯连接件。本发明的实施例还提供了形成管芯结构的方法。

Description

管芯结构及其形成方法
技术领域
本发明的实施例涉及管芯结构及其形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业经历了快速增长。在大多数情况下，集成密度的提高归因于最小部件尺寸的反复减小，这允许将更多组件集成至给定区域中。随着对缩小电子器件的需求的增长，出现了对更小且更具创造性的半导体管芯的封装技术的需求。
发明内容
本发明的一些实施例提供了一种管芯结构，该管芯结构包括：第一集成电路管芯，包括半导体衬底和第一衬底贯通孔；间隙填充电介质，位于第一集成电路管芯周围，间隙填充电介质的表面与半导体衬底的无源表面以及与第一衬底贯通孔的表面基本上共面；介电层，位于间隙填充电介质的表面和半导体衬底的无源表面上；第一接合焊盘，延伸穿过介电层以接触第一衬底贯通孔的表面，第一接合焊盘的宽度小于第一衬底贯通孔的宽度；以及第二集成电路管芯，包括接合至第一接合焊盘的管芯连接件。
本发明的另一些实施例提供了一种管芯结构，该管芯结构包括：第一集成电路管芯，包括半导体衬底和衬底贯通孔，衬底贯通孔从半导体衬底的表面突出；以及第一介电部件，位于第一集成电路管芯周围，第一介电部件包括：第一氮化物衬垫，位于第一集成电路管芯的侧壁上；第一氧化物衬垫，位于第一氮化物衬垫上；第二氮化物衬垫，位于第一氧化物衬垫上，第二氮化物衬垫的顶表面设置在半导体衬底的表面之下；以及第一氧化物填充物，位于第二氮化物衬垫上，其中，第一氧化物填充物的顶表面、第一氧化物衬垫的顶表面和第一氮化物衬垫的顶表面设置在半导体衬底的表面之上。
本发明的又一些实施例提供了一种形成管芯结构的方法，该方法包括：在第一集成电路管芯周围形成间隙填充电介质，第一集成电路管芯包括半导体衬底和衬底贯通孔；平坦化间隙填充电介质，直到间隙填充电介质、半导体衬底和衬底贯通孔具有基本上共面的顶表面；在间隙填充电介质、半导体衬底和衬底贯通孔的顶表面上沉积第一介电层；在第一介电层中形成接合焊盘，接合焊盘延伸穿过第一介电层以接触衬底贯通孔的顶表面；以及将第二集成电路管芯接合至接合焊盘和第一介电层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是集成电路管芯的截面图。
图2至图12是根据一些实施例的制造管芯结构中的中间阶段的截面图。
图13至图19是根据一些实施例的管芯结构的截面图。
图20至图26是根据一些实施例的制造管芯结构中的中间阶段的截面图。
图27至图33是根据一些实施例的管芯结构的截面图。
具体实施方式
以下公开内容提供了许多用于本公开的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各个实施例，通过以面对背的方式接合集成电路管芯来形成管芯结构。在集成电路管芯的层之间的介电层中形成接合焊盘。接合焊盘连接至下部集成电路管芯的衬底贯通孔(TSV)并且连接至上部集成电路管芯的管芯连接件。接合焊盘具有比衬底贯通孔小的宽度，即使省略了使半导体衬底凹进的工艺，这有助于降低接合焊盘接触下部集成电路管芯的半导体衬底的风险。因此，可以避免半导体衬底的器件的短路。
图1是集成电路管芯50的截面将在后续处理中将。集成电路管芯50接合至其他管芯以形成管芯结构。集成电路管芯50可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、微控制器等)，存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等、或它们的组合。
集成电路管芯50可以形成在晶圆中，其可以包括不同的器件区域，这些区域在后续步骤中被切单以形成多个集成电路管芯。可以根据适用的制造工艺来处理集成电路管芯50以形成集成电路。例如，集成电路管芯50包括半导体衬底52，诸如掺杂的或未经掺杂的硅、或绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括其他半导体材料，诸如锗；化合物半导体，包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用其他衬底，诸如多层或衬底梯度衬底。半导体衬底52具有有源表面(例如，图1中朝上的表面)以及无源表面(例如，图1中朝下的表面)，有时将有源表面称为前侧，有时将无源表面称为背侧。
器件(未单独示出)设置在半导体衬底52的有源表面处。该器件可以是有源器件(例如晶体管、二极管等)、电容器、电阻器等。互连结构54设置在半导体衬底52的有源表面上方。互连结构54互连半导体衬底52的器件互连以形成集成电路。互连结构54可以由例如位于介电层58中的金属化图案56形成。介电层58可以是例如低k介电层58。金属化图案56包括金属线和通孔，其可以通过镶嵌工艺(诸如单镶嵌工艺、双镶嵌工艺等)形成在介电层58中。金属化图案56可以由合适的导电材料形成，诸如铜、钨、铝、银、金、它们的组合等，其可以通过例如镀覆等形成。金属化图案56电耦接至半导体衬底52的器件。
可选地，导电通孔60延伸进入互连结构54和/或半导体衬底52中。导电通孔60电耦接至互连结构54的金属化图案56。作为形成导电通孔60的实例，可以通过例如蚀刻、铣削、激光技术、它们的组合等在互连结构54和/或半导体衬底52中形成凹槽。可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积PVD)、热氧化、它们的组合等来在凹槽中共形地沉积薄的阻挡层。阻挡层可以由氧化物、氮化物、它们的组合等形成。可以在阻挡层上方和凹槽中沉积导电材料。可以通过电化学镀工艺、CVD、ALD、PVD、它们的组合等来形成导电材料。导电材料的实例包括铜、钨、铝、银、金、它们的组合等。通过例如化学机械抛光(CMP)从互连结构54或半导体衬底52的表面去除多余的导电材料和阻挡层。位于凹槽中的阻挡层和导电材料的剩余部分形成导电通孔60。在它们的最初形成之后，可以将导电通孔60埋在半导体衬底52中。可以在后续处理中减薄半导体衬底52以在半导体衬底52的无源表面处暴露导电通孔60。在暴露工艺之后，导电通孔60是延伸穿过半导体衬底52的衬底贯通孔(TSV)，诸如硅贯通孔。
在该实施例中，通过中间通孔工艺来形成导电通孔60，以使得导电通孔60延伸穿过互连结构54的部分(例如，介电层58的子集)并且延伸进入半导体衬底52中。通过中间通孔工艺形成的导电通孔60连接至互连结构54的中间的金属化图案56。在另一实施例中，通过先通孔工艺来形成导电通孔60，以使得导电通孔60延伸进入半导体衬底52中而进入互连结构54中。通过先通孔工艺形成的导电通孔60连接至互连结构54的下部的金属化图案56。在又一实施例中，通过后通孔工艺来形成导电通孔60，以使得导电通孔60延伸穿过整个互连结构54(例如，介电层58中的每个)并延伸进入半导体衬底52中。通过后通孔工艺形成的导电通孔60连接至互连结构54的上部的金属化图案56。
介电层62位于互连结构54上方，在集成电路管芯50的前侧处。介电层62可以由氧化物(诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、基于正硅酸四乙酯(TEOS)的氧化物等)、氮化物、(诸如氮化硅等)、聚合物(诸如聚苯并恶唑(PBO)、聚酰亚胺、基于苯并环丁烯(BCB)的聚合物等)、它们的组合等形成。可以通过例如CVD、旋涂、层压等来形成介电层62。在一些实施例中，介电层62由基于TEOS的氧化硅形成。可选的，在介电层62和互连结构54之间设置一个或多个钝化层(未单独示出)。
管芯连接件64延伸穿过介电层62。管芯连接件64可以包括导电柱、焊盘等，可以对其进行外部连接。在一些实施例中，管芯连接件64包括位于集成电路管芯50的前侧处的接合焊盘，并且包括将接合焊盘连接至互连结构54的上部的金属化图案56的接合焊盘通孔。在这样的实施例中，可以通过镶嵌工艺(诸如单镶嵌工艺、双镶嵌工艺等)来形成管芯连接件64(包括接合焊盘和接合焊盘通孔)。管芯连接件64可以由合适的导电材料形成，诸如铜、钨、铝、银、金、它们的组合等，其可以通过例如镀覆等形成。
可选地，在形成集成电路管芯50期间，可以在管芯连接件64上形成焊料区域(未单独示出)。焊料区域可以用于对集成电路管芯50执行芯片探针(CP)测试。例如，焊料区域可以是用于将芯片探针附接至管芯连接件64的焊球、焊料凸块等。可以对集成电路管芯50执行芯片探针测试以确定集成电路管芯50是否是已知良好管芯(KGD)。因此，只有作为KGD的集成电路管芯50经受后续处理，而未通过芯片探针测试的管芯不进行后续处理。在测试之后，可以去除焊料区域。在一些实施例中，利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。
在一些实施例中，集成电路管芯50是包括多个半导体衬底52的堆叠器件。例如，集成电路管芯50可以是包括多个存储器管芯的存储器器件，诸如混合存储器立方体(HMC)器件、高带宽存储器(HBM)器件等。在这样的实施例中，集成电路管芯50包括由TSV互连的多个半导体衬底52。每个半导体衬底52可以具有(或可以能不)具有单独的互连结构54。
图2至图12是根据一些实施例的制造管芯结构100中的中间阶段的视图。
图2、图3、图4、图5、图6、图7、图9、图10、图11和图12是截面图。
图8是俯视图。管芯结构100是集成电路管芯50的堆叠件(包括第一集成电路管芯50A和第二集成电路管芯50B)。通过在器件区域102D中将集成电路管芯50接合在一起来形成管芯结构100。将切单器件区域102D以形成管芯结构100。示出了一个器件区域102D的处理，但是应该理解，可以同时处理任意数量的器件区域102D以形成任意数量的管芯结构100。
管芯结构100是可以随后被封装以形成集成电路封装件的组件。管芯结构100的集成电路管芯50可以是异质管芯(heterogeneous die)。封装管芯结构100代替分别封装管芯可以允许以更小的占位面积集成异质管芯。管芯结构100可以是集成芯片上系统(SoIC)器件，但是可以形成其他类型的器件。
在图2中，提供了载体衬底102。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，从而可以在载体衬底102上同时形成多个封装件。
以面朝下的方式将第一集成电路管芯50A附接至载体衬底102，以使得第一集成电路管芯50A的前侧附接至载体衬底102。在所示实施例中，将两个第一集成电路管芯50A附接在器件区域102D中，尽管可以将任意期望数量的第一集成电路管芯50A附接在器件区域102D中。在一些实施例中，第一集成电路管芯50A是逻辑管芯(如先前所描述的)。
除了第一集成电路管芯50A不包括管芯连接件64(先前针对图1描述)之外，第一集成电路管芯50A均具有与针对图1所描述的结构类似的结构。在将其他集成电路管芯附接至第一集成电路管芯50A之后，后续将形成用于第一集成电路管芯50A的管芯连接件。
可以通过将第一集成电路管芯50A放置在载体衬底102上，以及然后将第一集成电路管芯50A接合至载体衬底102来将第一集成电路管芯50A附接至载体衬底102。可以通过例如拾取和放置工艺来放置第一集成电路管芯50A。接合工艺可以包括熔融接合、电介质接合等。作为接合工艺的实例，可以用一个或多个接合层104将第一集成电路管芯50A接合至载体衬底102。接合层104位于第一集成电路管芯50A的前侧上、和/或载体衬底102的表面上。在一些实施例中，接合层104包括释放层，诸如基于环氧树脂的热释放材料，其在加热时失去其粘合特性，诸如光热转换(LTHC)释放涂层；紫外线(UV)胶，其暴露于UV光时会失去其粘合特性；等。在一些实施例中，接合层104包括粘合剂，诸如合适的环氧树脂、管芯附接膜(DAF)等。在一些实施例中，接合层104包括氧化物层，诸如氧化硅层。可以将接合层104施加至第一集成电路管芯50A的前侧，施加至载体衬底102的表面上方等。例如，可以在进行切单以分隔第一集成电路管芯50A之前，将接合层104施加至第一集成电路管芯50A的前侧。
在图3中，在第一集成电路管芯50A周围形成间隙填充电介质106。间隙填充电介质106是填充第一集成电路管芯50A之间的间隙的介电填充物(或介电部件)。间隙填充电介质106可以由一种或多种介电材料形成。可接受的间隙填充介电材料包括氧化物(诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、基于正硅酸四乙酯(TEOS)的氧化物等)、氮化物(诸如氮化硅等)、它们的组合等，其可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等合适沉积工艺形成。最初，可以在第一集成电路管芯50A上形成间隙填充电介质106，以使得间隙填充电介质106掩埋或覆盖第一集成电路管芯50A。相应地，间隙填充电介质106的顶表面最初可以在第一集成电路管芯50A的背侧之上。
在一些实施例中，间隙填充电介质106是多层的，其包括一个或多个衬垫层和主层。在该实施例中，间隙填充电介质106包括第一衬垫106A、第二衬垫106B、第三衬垫106C和主填充物106D。间隙填充电介质106可以具有氮化物-氧化物-氮化物-氧化物(NONO)结构，其中第一衬垫106A和第三衬垫106C由氮化物(如先前所描述的)形成，并且其中第二衬垫106B和主填充物106D由氧化物(如先前所描述的)形成。例如，第一衬垫106A和第三衬垫106C可以是由氮化硅形成的氮化物衬垫，第二衬垫106B可以是由氧化硅形成的氧化物衬垫，并且主填充物106D可以是由氧化硅形成的氧化物填充物。利用NONO结构可以在形成间隙填充电介质106时降低损坏第一集成电路管芯50A的风险。例如，在形成NONO结构时，可以避免间隙填充电介质106沿着第一集成电路管芯50A的边缘开裂。
在图4中，可以可选地去除第一集成电路管芯50A之上的间隙填充电介质106的部分以形成开口108。可以通过合适的光刻和蚀刻技术来去除第一集成电路管芯50A之上的间隙填充电介质106的部分。开口108可以暴露第一集成电路管芯50A的背侧。通过蚀刻来去除间隙填充电介质106的部分可以在平坦化间隙填充电介质106的后续工艺期间降低图案负载效应。
在图5中，执行去除工艺以使间隙填充电介质106的表面与第一集成电路管芯50A的背侧(例如，半导体衬底52A的无源表面)齐平。去除了第一集成电路管芯50A之上的间隙填充电介质106的剩余部分。在一些实施例中，利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。
另外，减薄半导体衬底52A以暴露第一集成电路管芯50A的导电通孔60A。还可以通过减薄工艺来去除沿着半导体衬底52A的侧壁的间隙填充电介质106的部分。减薄工艺可以是例如化学机械抛光(CMP)、研磨工艺、回蚀刻工艺等或它们的组合，其在第一集成电路管芯50A的背侧处执行。可以执行平坦化工艺直到间隙填充电介质106的表面和第一集成电路管芯50A(包括半导体衬底52A的表面和导电通孔60A的表面)的表面是基本上共平面的(在工艺变化内)。用于半导体衬底52A的减薄工艺可以不同于用于间隙填充电介质106的去除工艺(或者可以与用于间隙填充电介质106的去除工艺相同)。在暴露工艺之后，导电通孔60A是延伸穿过半导体衬底52A的衬底贯通孔(TSV)。
在图6中，在间隙填充电介质106和第一集成电路管芯50A的共平面的顶表面上形成介电层112。介电层112可以由介电材料形成。可接受的介电材料包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等，其可以通过CVD、ALD等形成。介电层112可以由具有低于约3.0的k值的低k介电材料形成。介电层112可以由具有小于2.5的k值的极低k(ELK)介电材料形成。
在介电层112中形成接合焊盘114。接合焊盘114延伸穿过介电层112以接触导电通孔60A。可以通过镶嵌工艺(具体地，单镶嵌工艺)来形成接合焊盘114。作为形成接合焊盘114的实例，利用光刻和蚀刻技术来图案化介电层112，以形成对应于接合焊盘114的期望图案的开口。然后可以用导电材料填充开口。合适的导电材料包括铜、银、金、钨、铝、它们的组合等，其可以通过电镀等形成。可以执行去除工艺以从介电层112的表面去除多余的导电材料。在一些实施例中，利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。剩余的导电材料在开口中形成接合焊盘114。
每个接合焊盘114都小于(例如，窄于)下面的导电通孔60A。更具体地，接合焊盘114的临界尺寸(例如，宽度)小于导电通孔60A的临界尺寸(例如，宽度)。在一些实施例中，接合焊盘114的临界尺寸在0.5μm至5μm的范围内，并且导电通孔60A的临界尺寸在1μm至10μm的范围内。形成小于导电通孔60A的接合焊盘114有助于降低接合焊盘114接触半导体衬底52A的风险。结果，接合焊盘114通过介电质材料与半导体衬底52A间隔开。因此可以避免半导体衬底52A的器件的短路。
在导电通孔60A上形成接合焊盘114，代替了使半导体衬底52A凹进从而使得导电通孔60A从半导体衬底52A的无源表面突出。因此可以在没有使半导体衬底52A凹进的情况下，实现了到上面的集成电路管芯的垂直连接。当间隙填充电介质106具有氮化物-氧化物-氮化物-氧化物结构时，省略半导体衬底52A的凹进可以避免第一衬垫106A和第三衬垫106C(例如，氮化物)的蚀刻，从而降低管芯结构100中的针孔缺陷。降低针孔缺陷可以提高管芯结构100的良率和可靠性。例如，降低针孔缺陷可以提高与后续接合的管芯的接合强度。
在图7中，将第二集成电路管芯50B附接至介电层112和接合焊盘114，以使得第二集成电路管芯50B的前侧面对第一集成电路管芯50A的背侧。在所示实施例中，将一个第二集成电路管芯50B附接在每个第一集成电路管芯50A之上，尽管可以将任意期望数量的第二集成电路管芯50B附接在每个第一集成电路管芯50A之上。在一些实施例中，第二集成电路管芯50B是存储器管芯、电源管理管芯等(如先前所描述的)。第二集成电路管芯50B的功能可以与第一集成电路管芯50A的功能不同(或者可以与第一集成电路管芯50A的功能相同)。可以在相同技术节点的工艺中形成第一集成电路管芯50A和第二集成电路管芯50B，或者可以在不同技术节点的工艺中形成第一集成电路管芯50A和第二集成电路管芯50B。例如，第一集成电路管芯50A可以具有比第二集成电路管芯50B更先进的工艺节点。第一集成电路管芯50A可以比第二集成电路管芯50B宽。
除了第二集成电路管芯50B不包括导电通孔60之外，第二集成电路管芯50B均具有与针对图1所描述的结构类似的结构。管芯结构100将包括两层的集成电路管芯50，并且因为第二集成电路管芯50B是管芯结构100中的集成电路管芯50的上部层，所以将导电通孔60排除在第二集成电路管芯50B之外。在其他实施例中(随后针对图13进行描述)，管芯结构100包括多于两层的集成电路管芯50，诸如三层的集成电路管芯50，并且除了上部层的集成电路管芯50之外，导电通孔60可以形成在其他层的集成电路管芯50中。
可以通过将第二集成电路管芯50B放置在介电层112和接合焊盘114上，以及然后将第二集成电路管芯50B接合至介电层112和接合焊盘114来将第二集成电路管芯50B附接至介电层112和接合焊盘114。可以通过例如拾取和放置工艺来放置第二集成电路管芯50B。接合工艺可以包括熔融接合、电介质接合、金属接合、它们的组合(例如，电介质对电介质接合和金属对金属接合的组合)等。作为接合工艺的实例，可以通过电介质对电介质接合和金属对金属接合的组合来将第二集成电路管芯50B直接接合至介电层112和接合焊盘114。第二集成电路管芯50B中的介电层62B通过电介质对电介质接合直接接合至介电层112，而没有使用任何粘合材料(例如，管芯附接膜)。第二集成电路管芯50B的管芯连接件64B通过金属对金属接合直接接合至接合焊盘114，而没有使用任何共晶材料(例如，焊料)。接合可以包括预接合和退火。在预接合期间，施加很小压力以将第二集成电路管芯50B压至介电层112。在低温下执行预接合，诸如约室温下，诸如15℃至30℃范围内的温度下，并且在预接合之后，将介电层62B接合至介电层112。然后在后续退火工艺中提高接合强度，在该退火工艺中，对介电层112、接合焊盘114、介电层62B和管芯连接件64B进行退火。在退火之后，形成诸如熔融接合的直接接合，从而将介电层112接合至介电层62B。例如，该接合可以是介电层112材料和介电层62B材料之间的共价接合。接合焊盘114接触管芯连接件64B。可以在预接合之后，接合焊盘114与管芯连接件64B物理接触，或者可以在退火期间，接合焊盘114与管芯连接件64B膨胀以进行物理接触。此外，在退火期间，接合焊盘114和管芯连接件64B的材料(例如，铜)混合，从而使得还形成金属对金属接合。由此，第二集成电路管芯50B、介电层112和接合焊盘114之间所得接合包括电介质对电介质接合和金属对金属接合。
接合焊盘114布置在导电通孔60A和管芯连接件64B之间。在该实施例中，接合焊盘114以一对一对应方式接触导电通孔60A，并且还以一对一对应方式接触管芯连接件64B。每个接合焊盘114都小于(例如，窄于)下面的导电通孔60A，并且可以小于上面的管芯连接件64B。每个接合焊盘114的宽度可以大于下面的导电通孔60A和上面的管芯连接件64B的宽度的一半。在另一实施例中(随后针对图15进行描述)，接合焊盘114以一对多对应方式接触导电通孔60A，并且还以一对多对应方式接触管芯连接件64B。
可选地，将桥接管芯50R附接至介电层112和接合焊盘114，以使得桥接管芯50R的前侧面向第一集成电路管芯50A的背侧。桥接管芯50R与多于一个第一集成电路管芯50A重叠。在所示实施例中，将一个桥接管芯50R附接在器件区域102D中，尽管可以将任意期望数量的桥接管芯50R附接在器件区域102D中。桥接管芯50R可以是局部硅互连件(LSI)、大规模集成封装件、中介层管芯等。
除了桥接管芯50R不包括导电通孔60之外，桥接管芯50R可以具有与针对图1所描述的结构类似的结构。此外，桥接管芯50R可以基本上没有(或可以基本上有)任何有源或无源器件。这样，桥接管芯50R的半导体衬底52R可以是未掺杂的。桥接管芯50R电耦接至第一集成电路管芯50A，并且可以利用桥接管芯50R来互连第一集成电路管芯50A的器件。可以以与先前针对第二集成电路管芯50B描述的类似方式将桥接管芯50R附接至介电层112和接合焊盘114。在一些实施例中，通过与第二集成电路管芯50B相同的接合工艺将桥接管芯50R接合至介电层112和接合焊盘114。
可选地，将伪半导体部件120附接至介电层112。可以将任何期望数量的伪半导体部件120附接至介电层112，以使得每个伪半导体部件120与至少一个第一集成电路管芯50A重叠。在一些实施例中，将伪半导体部件120设置在器件区域102D中的第二集成电路管芯50B周围。每个伪半导体部件120的外侧壁可以(或可以不)与相应的第一集成电路管芯50A的外侧壁对齐。当第一集成电路管芯50A比第二集成电路管芯50B宽时，包括伪半导体部件120有助于减小第二集成电路管芯50B之间的间隙尺寸，从而提高管芯结构100的结构可靠性。
伪半导体部件120基本上没有任何有源或无源器件。伪半导体部件120可以都包括半导体衬底122和介电层124。半导体衬底122可以由与半导体衬底52类似的材料形成(先前针对图1进行了描述)，除了半导体衬底122可以是未掺杂的之外。介电层124可以由与介电层62类似的材料形成(先前针对图1进行了描述)。
可以通过将伪半导体部件120放置在介电层112上，以及然后将伪半导体部件120接合至介电层112来将伪半导体部件120附接至介电层112。可以通过例如拾取和放置工艺来放置伪半导体部件120。接合工艺可以包括熔融接合、电介质接合等。例如，可以通过电介质对电介质接合将伪半导体部件120的介电层124直接接合至介电层112，而没有使用任何粘合材料(例如，管芯附接膜)。接合可以包括预接合和退火，以与将第二集成电路管芯50B接合至介电层112类似的方式。在一些实施例中，通过与第二集成电路管芯50B相同的接合工艺将伪半导体部件120接合至介电层112。
图8是第一集成电路管芯50A、第二集成电路管芯50B和桥接管芯50R的布局的示意性俯视图。在该实施例中，每个第二集成电路管芯50B设置在对应第一集成电路管芯50A之上，并且被限制在该第一集成电路管芯50A的边界内。桥接管芯50R设置在多个第一集成电路管芯50A之上，并且跨越这些第一集成电路管芯50A的边界。
在图9中，在第二集成电路管芯50B、桥接管芯50R(如果存在)和伪半导体部件120(如果存在)周围形成间隙填充电介质126。间隙填充电介质126是填充伪半导体部件120、桥接管芯50R和/或第二集成电路管芯50B之间的间隙的电介质填充物(或介电部件)。间隙填充电介质126可以由一种或多种介电材料形成。可接受的间隙填充电介质材料包括氧化物(诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、基于正硅酸四乙酯(TEOS)的氧化物等)、氮化物(诸如氮化硅等)、它们的组合等，其可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等合适沉积工艺形成。
在一些实施例中，间隙填充电介质126是多层的，其包括一个或多个衬垫层和主层。在该实施例中，间隙填充电介质126包括第一衬垫126A、第二衬垫126B、第三衬垫126C和主填充物126D。间隙填充电介质126可以具有氮化物-氧化物-氮化物-氧化物(NONO)结构，其中第一衬垫126A和第三衬垫126C由氮化物(如先前所描述的)形成，并且其中第二衬垫126B和主填充物126D由氧化物(如先前所描述的)形成。例如，第一衬垫126A和第三衬垫126C可以是由氮化硅形成的氮化物衬垫，第二衬垫126B可以是由氧化硅形成的氧化物衬垫，并且主填充物126D可以是由氧化硅形成的氧化物填充物。利用NONO结构可以在形成间隙填充电介质126时降低损坏第二集成电路管芯50B的风险。例如，当形成NONO结构时，可以避免间隙填充电介质126沿着第二集成电路管芯50B的边缘开裂。未在伪半导体部件120、桥接管芯50R和/或第二集成电路管芯50B之间的间隙中单独示出NONO结构。
可以以与间隙填充电介质106类似方式处理间隙填充电介质126。例如，可以最初在第二集成电路管芯50B、桥接管芯50R(如果存在)和伪半导体部件120(如果存在)上形成间隙填充电介质126，以使得间隙填充电介质126掩埋或覆盖伪半导体部件120、桥接管芯50R和/或第二集成电路管芯50B。相应地，间隙填充电介质126的顶表面最初可以在伪半导体部件120、桥接管芯50R和/或第二集成电路管芯50B的背侧之上。随后，可以以与先前针对图4至图5所描述的类似方式，使间隙填充电介质126的表面与伪半导体部件120(例如，半导体衬底122的背侧表面)的背侧、桥接管芯50R(例如，半导体衬底52R的背侧表面)的背侧和/或第二集成电路管芯50B(例如，半导体衬底52B的无源表面)的背侧齐平。
在图10中，将支撑衬底132附接至间隙填充电介质126、第二集成电路管芯50B、桥接管芯50R(如果存在)和伪半导体部件120(如果存在)。支撑衬底132可以是玻璃支撑衬底、陶瓷支撑衬底、半导体衬底(例如硅衬底)、晶圆(例如硅晶圆)等。支撑衬底132可以在后续处理步骤期间以及在完成的器件中提供结构支撑。支撑衬底132可以基本上没有任何有源或无源器件。
可以用一个或多个接合层134将支撑衬底132附接至间隙填充电介质126、第二集成电路管芯50B、桥接管芯50R(如果存在)和伪半导体部件120(如果存在)。接合层134位于支撑衬底132的表面和伪半导体部件120、桥接管芯50R和/或第二集成电路管芯50B的表面上。在一些实施例中，接合层134包括释放层，诸如基于环氧树脂的热释放材料，其在加热时失去其粘合特性，诸如光热转换(LTHC)释放涂层；紫外线(UV)胶，其暴露于UV光时会失去其粘合特性；等。在一些实施例中，接合层134包括粘合剂，诸如合适的环氧树脂、管芯附接膜(DAF)等。在一些实施例中，接合层134包括氧化物层，诸如氧化硅层。可以将接合层134施加至伪半导体部件120、桥接管芯50R和/或第二集成电路管芯50B的背侧；施加在支撑衬底132的表面上方等。
在图11中，执行载体衬底剥离以从第一集成电路管芯50A分离(或“剥离”)载体衬底102。因此暴露间隙填充电介质106和第一集成电路管芯50A的前侧。在接合层104包括氧化物层的一些实施例中，剥离包括对载体衬底102和接合层104施加去除工艺，诸如研磨工艺。去除工艺还可以去除间隙填充电介质106的一些部分，以使得第一衬垫106A、第二衬垫106B、第三衬垫106C和主填充物106D中的每个暴露。在接合层104包括释放层的一些实施例中，剥离包括将诸如激光或UV光的光投射到接合层104上，从而使得接合层104在光的热量下分解，并且可以去除载体衬底102。然后将该结构翻转并放置在胶带上(未单独示出)。
在图12中，沿着划线区域执行切单工艺(singulation process)，例如，在器件区域102D和相邻器件区域之间(未单独示出)。切单工艺可以包括执行锯切工艺、激光切割工艺等。切单工艺将器件区域102D与相邻器件区域分隔开。所得被切单的管芯结构100来自器件区域102D。在切单工艺之后，间隙填充电介质106、介电层112、间隙填充电介质126和支撑衬底132横向共端面。
管芯结构100是后续可以在集成电路封装件中实施的组件。管芯结构100的集成电路管芯50可以是异质管芯。封装管芯结构100代替分别封装管芯或者封装管芯结构100不是分别封装管芯可以允许以更小的占位面积集成异质管芯。在一些实施例中，通过密封管芯结构100以及在密封剂上形成再分布线以从管芯结构100扇出连接来形成集成电路封装件。在一些实施例中，通过将管芯结构100附接至诸如中介层、封装衬底等的附加组件来形成集成电路封装件。
管芯结构100可以包括用于将管芯结构100附接至附加组件的附加部件。在该实施例中，管芯结构100还包括一个或多个钝化层142、管芯连接件144和导电连接件146。导电连接件146可以用于将管芯结构100(例如，管芯连接件144)连接至附加组件。可以在切单管芯结构100之前或之后，形成钝化层142、管芯连接件144和导电连接件146。
可以在通过去除载体衬底102(参见图10)而暴露的间隙填充电介质106和第一集成电路管芯50A的前侧上形成钝化层142。钝化层142可以由一种或多种合适的介电材料形成，诸如氮氧化硅、氮化硅、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂氧化硅)等、聚合物(诸如聚酰亚胺、阻焊剂、聚苯并恶唑(PBO)、基于苯并环丁烯(BCB)的聚合物、模塑料等)、它们的组合等。可以通过化学气相沉积(CVD)、旋涂、层压等或它们的组合来形成钝化层142。在一些实施例中，钝化层142包括由氧化物形成的第一钝化层142A和由氮化物形成的第二钝化层142B。
管芯连接件144可以形成为穿过钝化层142和第一集成电路管芯50A的介电层62A来接触第一集成电路管芯50A的上部金属化图案56A。管芯连接件144可以包括导电柱、焊盘等，可以对其进行外部连接。管芯连接件144可以由导电材料形成，诸如金属，诸如铜、铝等，其可以通过例如镀覆等来形成。作为形成管芯连接件144的实例，利用光刻和蚀刻技术图案化钝化层142和介电层62A，以形成对应于管芯连接件144的期望图案的开口。然后可以用导电材料(如先前所描述的)填充开口，以在开口中形成管芯连接件144。
可以在管芯连接件144上形成导电连接件146。导电连接件146可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件146可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，通过蒸发、电镀、印刷、焊料转移、球放置等最初形成可回流材料(例如，焊料)层来形成导电连接件146。一旦在结构上形成了焊料层，就可以执行回流，以便将材料成形为期望的凸块形状。
图13是根据一些实施例的管芯结构100的截面图。该实施例类似于图12的实施例，除了管芯结构100包括多于两层的集成电路管芯50，诸如三层的集成电路管芯50(包括第一集成电路管芯50A、第二集成电路管芯50B、和第三集成电路管芯50C)。导电通孔60可以形成在集成电路管芯50的适当的集成电路管芯中(例如，集成电路管芯50A、50B)中，以促进连接到集成电路管芯50的其他集成电路管芯(例如，集成电路管芯50B、50C)。
介电层152形成在间隙填充电介质126、第二集成电路管芯50B、桥接管芯50R(如果存在)和伪半导体部件120(如果存在)上。可以以与介电层112类似方式来形成介电层152。接合焊盘154形成在介电层152中。可以以与接合焊盘114类似方式来形成接合焊盘154。接合焊盘154延伸穿过介电层152以接触第二集成电路管芯50B的导电通孔60B。每个接合焊盘154都小于(例如，窄于)下面的导电通孔60B。
将第三集成电路管芯50C附接至介电层152和接合焊盘154，以使得第三集成电路管芯50C的前侧面对第二集成电路管芯50B的背侧。可以使用与用于将第二集成电路管芯50B附接至介电层112和接合焊盘114类似的接合工艺来将第三集成电路管芯50C附接至介电层152和接合焊盘154。可选地，可以将伪半导体部件120和/或桥接管芯50R附接至介电层152和接合焊盘154。在第三集成电路管芯50C、桥接管芯50R(如果存在)和伪半导体部件120(如果存在)周围形成间隙填充电介质156。间隙填充电介质156是填充伪半导体部件120、桥接管芯50R和/或第三集成电路管芯50C之间的间隙的介电填充物(或介电部件)。可以以与图9的间隙填充电介质126类似方式来形成间隙填充电介质156。具体地，间隙填充电介质156可以具有氮化物-氧化物-氮化物-氧化物(NONO)结构，其中第一衬垫156A和第三衬垫156C由氮化物(如先前所描述的)形成，并且其中第二衬垫156B和主填充物156D由氧化物(如先前所描述的)形成。将支撑衬底132附接至间隙填充电介质156、第三集成电路管芯50C、桥接管芯50R(如果存在)和伪半导体部件120(如果存在)。
图14是根据一些实施例的管芯结构100的截面图。该实施例类似于图12的实施例，除了间隙填充电介质106和/或间隙填充电介质126包括环氧树脂材料来代替氮化物-氧化物-氮化物-氧化物(NONO)结构。环氧树脂材料可以是模塑料、底部填充物等。当使用模塑料时，可以通过压缩模制、转移模制等来施加模塑料。当使用底部填充物时，可以通过毛细流动工艺、沉积工艺等来施加底部填充物。
图15是根据一些实施例的管芯结构100的截面图。该实施例类似于图12的实施例，除了接合焊盘114以一对多对应方式接触导电通孔60A，并且还以一对多对应方式接触管芯连接件64B。具体地，多个接合焊盘114接触每个导电通孔60A并且接触每个管芯连接件64B。每个接合焊盘114的宽度可以小于下面的导电通孔60A的宽度和上面的管芯连接件64B的宽度的一半。
图16至图19是根据一些实施例的管芯结构100的截面图。这些实施例分别类似于图12至图15的实施例，除了省略了桥接管芯50R。另外，每个管芯结构100仅包括一个第一集成电路管芯50A和一个第二集成电路管芯50B。
实施例可以实现优势。在导电通孔60A上形成接合焊盘114允许在没有使半导体衬底52A凹进的情况下实现到第二集成电路管芯50B的垂直连接。当间隙填充电介质106具有氮化物-氧化物-氮化物-氧化物结构时，省略半导体衬底52A的凹进可以避免第一衬垫106A和第三衬垫106C(例如，氮化物)的蚀刻，从而降低管芯结构100中的针孔缺陷。降低针孔缺陷可以提高管芯结构100的良率和可靠性。形成小于导电通孔60A的接合焊盘114有助于降低接合焊盘114接触半导体衬底52A的风险。因此可以避免半导体衬底52A的器件的短路。
可以使用其他技术来降低管芯结构100中的针孔缺陷。如随后更详细地描述的，可以以允许半导体衬底52A凹进的同时避免损坏间隙填充电介质106的衬垫的方式来形成间隙填充电介质106。因此可以降低管芯结构100中的针孔缺陷，即使使半导体衬底52A凹进来使得导电通孔60A从半导体衬底52A的无源表面突出。
图20至图26是根据一些实施例的制造管芯结构100中的中间阶段的截面图。在该实施例中，主填充物106D形成为覆盖第三衬垫106C。由此，主填充物106D可以在半导体衬底52A凹进期间保护第三衬垫106C。
在图20中，获得了图2的结构。然后在第一集成电路管芯50A周围和载体衬底102上方形成间隙填充电介质106的衬垫层，例如，第一衬垫106A、第二衬垫106B和第三衬垫106C。可以以与先前针对图3所描述的类似方式来形成第一衬垫106A、第二衬垫106B和第三衬垫106C。
在图21中，图案化第三衬垫106C，以使得第三衬垫106C凹进。可以通过蚀刻第三衬垫106C以去除第三衬垫106C的水平部分来图案化第三衬垫106C。可以执行诸如干蚀刻、湿蚀刻等或它们的组合的任何可接受的蚀刻工艺来图案化第三衬垫106C。蚀刻可以是各向异性的。第二衬垫106B可以在蚀刻第三衬垫106C时用作蚀刻停止层，以使得第二衬垫106B的水平部分由第三衬垫106C的图案化而暴露。当蚀刻第三衬垫106C时，第三衬垫106C具有留在第二衬垫106B的侧壁上的垂直部分。第三衬垫106C的剩余垂直部分沿着第一集成电路管芯50A的边缘。结果，间隙填充电介质106沿着第一集成电路管芯50A的边缘仍然具有氮化物-氧化物-氮化物-氧化物结构。
在该实施例中，图案化第三衬垫106C以使得第三衬垫106C的顶表面是倾斜的顶表面。具体地，第三衬垫106C的每个顶表面与第三衬垫106C的内侧壁形成锐角，且与第三衬垫106C的外侧壁形成钝角。在另一实施例中(未单独示出)，第三衬垫106C的顶表面是平坦的顶表面。
如随后更详细地描述的，将使半导体衬底52A凹进，从而使得导电通孔60A从半导体衬底52A的无源表面突出。图案化第三衬垫106C使得第三衬垫106C的顶表面位于导电通孔60A的顶表面下面。结果，当后续使半导体衬底52A凹进来暴露导电通孔60A时，没有蚀刻第三衬垫106C。
在图22中，在间隙填充电介质106的衬垫层(例如，第三衬垫106C和第二衬垫106B)上形成间隙填充电介质106的主层，例如主填充物106D。可以以与先前针对图3所描述的类似方式来形成主填充物106D。
在图23中，执行去除工艺以使间隙填充电介质106的表面与第一集成电路管芯50A的背侧(例如，半导体衬底52A的无源表面)齐平。可以以与先前针对图5所描述的类似方式来执行去除工艺。去除工艺可以包括通过以与先前针对图4所描述的类似方式的蚀刻来去除位于第一集成电路管芯50A之上的间隙填充电介质106的部分。另外，可以以与先前针对图5所描述的类似方式来减薄半导体衬底52A以暴露导电通孔60A。在去除工艺之后，第三衬垫106C仍然由主填充物106D掩埋和覆盖。主填充物106D沿着第三衬垫106C的外侧壁和顶表面延伸。
在图24中，在导电通孔60A周围可选地形成隔离层162。隔离层162可以有助于导电通孔60A彼此电隔离，从而避免短路，并且也可以将隔离层162用在后续接合工艺中。另外，隔离层162有助于保护半导体衬底52A的无源表面。作为形成隔离层162的实例，使半导体衬底52A凹进，从而导电通孔60A从半导体衬底52A的无源表面突出。该凹进暴露了导电通孔60A的侧壁的部分。可以通过蚀刻工艺来执行凹进，例诸如干蚀刻、湿蚀刻或它们的组合。然后可以在凹槽中形成介电材料。介电材料可以是氧化物，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、基于正硅酸四乙酯(TEOS)的氧化物等，其可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等和合适的沉积工艺形成。也可以利用其他合适的介电质材料，诸如低温聚酰亚胺材料、PBO、密封剂、它们的组合等。可以执行平坦化工艺，诸如CMP、研磨或回蚀刻，以去除导电通孔60A上方的介电材料的多余部分。凹槽中的介电质材料的剩余部分形成隔离层162。隔离层162横向围绕相应导电通孔60A的侧壁的部分。
如先前所述，使第三衬垫106C凹进，从而使得第三衬垫106C由主填充物106D掩埋并覆盖。第三衬垫106C的顶表面位于半导体衬底52A的无源表面下面。第一衬垫106A、第二衬垫106B和主填充物106D的顶表面位于半导体衬底52A的无源表面之上，并且与导电通孔60A和隔离层162的顶表面基本上共面(在工艺变化内)。因此在半导体衬底52A的凹进期间没有蚀刻第三衬垫106C，从而降低管芯结构100中的针孔缺陷。降低针孔缺陷可以提高管芯结构100的良率和可靠性。
在图25中，在间隙填充电介质106和第一集成电路管芯50A上形成介电层112。可以以与先前针对图6描述的类似方式来形成介电层112。在介电层112中形成接合焊盘114。可以以与先前针对图6所描述的类似方式来形成接合焊盘114，除了在该实施例中，每个接合焊盘114可以比下面的导电通孔60A更大(例如，更宽)。更具体地，接合焊盘114的临界尺寸(例如，宽度)可以大于导电通孔60A的临界尺寸(例如，宽度)。在一些实施例中，接合焊盘114的临界尺寸在1μm至8μm的范围内，并且导电通孔60A的临界尺寸在0.5μm至6μm的范围内。
在图26中，执行如先前针对图7至图12所描述的适当处理以完成管芯结构100。以与先前针对图9所描述的类似方式来形成间隙填充电介质126。不执行半导体衬底52B的凹进来暴露衬底贯通孔。相应地，可以不使间隙填充电介质126的第三衬垫126C凹进。这样，第一衬垫126A、第二衬垫126B、第三衬垫126C和主填充物126D的顶表面可以基本上共面(在工艺变化内)。
图27是根据一些实施例的管芯结构100的截面图。该实施例类似于图26的实施例，除了管芯结构100包括多于两层的集成电路管芯50，诸如三层的集成电路管芯50(包括第一集成电路管芯50A、第二集成电路管芯50B、和第三集成电路管芯50C)，以与图13的实施例类似方式。
使半导体衬底52B凹进，从而导电通孔60B从半导体衬底52B的无源表面突出。以与针对图24所描述的隔离层162类似方式，在第二集成电路管芯50B的导电通孔60B周围可选地形成隔离层164。以与先前针对图20至图23的间隙填充电介质106所描述的类似方式形成间隙填充电介质126。相应地，使第三衬垫126C凹进，从而使得第三衬垫126C由主填充物126D掩埋并覆盖。因此在半导体衬底52B的凹进期间没有蚀刻第三衬垫126C，从而降低管芯结构100中的针孔缺陷。
以与先前针对图9的间隙填充电介质106所描述的类似方式，在第三集成电路管芯50C周围形成间隙填充电介质156。不执行半导体衬底52C的凹进来暴露衬底贯通孔。相应地，可以不使间隙填充电介质156的第三衬垫156C凹进。
图28是根据一些实施例的管芯结构100的截面图。该实施例类似于图26的实施例，除了间隙填充电介质106包括第一衬垫106A、第二衬垫106B、第三衬垫106C、第四衬垫106D、第五衬垫106E和主填充物106F。可以以与第三衬垫106C类似方式来形成第五衬垫106E，例如，使第五衬垫106E凹进，从而使得第五衬垫106E由主填充物106F掩埋并覆盖。另外，间隙填充电介质126包括第一衬垫126A、第二衬垫126B、第三衬垫126C、第四衬垫126D、第五衬垫126E和主填充物126F。
图29是根据一些实施例的管芯结构100的截面图。该实施例类似于图26的实施例，除了间隙填充电介质126包括环氧树脂材料来代替氮化物-氧化物-氮化物-氧化物(NONO)结构，以与图14的实施例类似方式。
图30至图33是根据一些实施例的管芯结构100的截面图。这些实施例分别类似于图26至图29的实施例，除了省略了桥接管芯50R。另外，每个管芯结构100仅包括一个第一集成电路管芯50A和一个第二集成电路管芯50B。
在实施例中，一种器件包括：第一集成电路管芯，包括半导体衬底和第一衬底贯通孔；位于第一集成电路管芯周围的间隙填充电介质，间隙填充电介质的表面与半导体衬底的无源表面以及与第一衬底贯通孔的表面基本上共面；位于间隙填充电介质的表面和半导体衬底的无源表面上的介电层；延伸穿过介电层以接触第一衬底贯通孔的表面的第一接合焊盘，第一接合焊盘的宽度小于第一衬底贯通孔的宽度；以及包括接合至第一接合焊盘的管芯连接件的第二集成电路管芯。在该器件的一些实施例中，第一接合焊盘以一对一对应方式接触第一衬底贯通孔。在一些实施例中，该器件还包括：延伸穿过介电层以接触第一衬底贯通孔的表面的第二接合焊盘，第一接合焊盘和第二接合焊盘以一对多对应方式接触第一衬底贯通孔。在该器件的一些实施例中，第一接合焊盘的宽度大于第一衬底贯通孔的宽度的一半。在该器件的一些实施例中，第一接合焊盘的宽度小于第一衬底贯通孔的宽度的一半。在该器件的一些实施例中，第一集成电路管芯还包括第二衬底贯通孔，该器件还包括延伸穿过介电层以接触第二衬底贯通孔的第二接合焊盘，第二接合焊盘的宽度小于第二衬底贯通孔的宽度；以及包括接合至第二接合焊盘的第二管芯连接件的桥接管芯。在该器件的一些实施例中，间隙填充电介质包括氮化物-氧化物-氮化物-氧化物结构。在该器件的一些实施例中，间隙填充电介质包括环氧树脂材料。
在实施例中，一种器件包括：包括半导体衬底和衬底贯通孔的第一集成电路管芯，衬底贯通孔从半导体衬底的表面突出；以及位于第一集成电路管芯周围的第一介电部件，第一介电部件包括：位于第一集成电路管芯的侧壁上的第一氮化物衬垫；位于第一氮化物衬垫上的第一氧化物衬垫；位于第一氧化物衬垫上的第二氮化物衬垫，第二氮化物衬垫的顶表面设置在半导体衬底的表面之下；以及位于第二氮化物衬垫上的第一氧化物填充物，其中，第一氧化物填充物的顶表面、第一氧化物衬垫的顶表面和第一氮化物衬垫的顶表面设置在半导体衬底的表面之上。在一些实施例中，该器件还包括：位于衬底贯通孔周围的隔离层，隔离层的顶表面与第一氧化物填充物的顶表面、第一氧化物衬垫的顶表面和第一氮化物衬垫的顶表面基本上共面；位于隔离层和第一介电质部件上的介电层；延伸穿过介电层以接触衬底贯通孔的接合焊盘，衬底贯通孔的宽度小于接合焊盘的宽度；以及包括接合至接合焊盘的管芯连接件的第二集成电路管芯。在一些实施例中，该器件还包括：位于第二集成电路管芯周围的第二介电部件，第二介电部件包括：位于第二集成电路管芯的侧壁上的第三氮化物衬垫；位于第三氮化物衬垫上的第二氧化物衬垫；位于第二氧化物衬垫上的第四氮化物衬垫；以及位于第四氮化物衬垫上的第二氧化物填充物，其中，第二氧化物填充物的顶表面、第四氮化物衬垫的顶表面、第二氧化物衬垫的顶表面和第三氮化物衬垫的顶表面是基本上共面的。在一些实施例中，该器件还包括：位于第二集成电路管芯周围的第二介电部件，该第二介电部件包括环氧树脂材料。在该器件的一些实施例中，第二氮化物衬垫的顶表面是倾斜的顶表面。在该器件的一些实施例中，第二氮化物衬垫的顶表面是平坦的顶表面。
在实施例中，一种方法包括：在第一集成电路管芯周围形成间隙填充电介质，第一集成电路管芯包括半导体衬底和衬底贯通孔；平坦化间隙填充电介质，直到间隙填充电介质、半导体衬底和衬底贯通孔的顶表面具有基本上共面的顶表面；在间隙填充电介质、半导体衬底和衬底贯通孔的顶表面上沉积第一介电层；在第一介电层中形成接合焊盘，接合焊盘延伸穿过第一介电层以接触衬底贯通孔的顶表面；以及将第二集成电路管芯接合至接合焊盘和第一介电层。在该方法的一些实施例中，第二集成电路管芯包括第二介电层和管芯连接件，并且将第二集成电路管芯接合至接合焊盘和第一介电层包括：将第二介电层压靠至第一介电层；对第二介电层和第一介电层进行退火，以在第二介电层的材料和第一介电层的材料之间形成共价接合；以及对管芯连接件和接合焊盘进行退火，以混合管芯连接件的材料和接合焊盘的材料。在该方法的一些实施例中，接合焊盘的宽度大于衬底贯通孔的宽度的一半。在该方法的一些实施例中，接合焊盘的宽度小于衬底贯通孔的宽度的一半。在该方法的一些实施例中，形成间隙填充电介质包括在第一集成电路管芯周围形成氮化物-氧化物-氮化物-氧化物结构。在该方法的一些实施例中，形成间隙填充电介质包括在第一集成电路管芯周围形成环氧树脂材料。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种管芯结构，包括：
第一集成电路管芯，包括半导体衬底和第一衬底贯通孔；
间隙填充电介质，位于所述第一集成电路管芯周围，所述间隙填充电介质的表面与所述半导体衬底的无源表面以及与所述第一衬底贯通孔的表面基本上共面；
介电层，位于所述间隙填充电介质的所述表面和所述半导体衬底的所述无源表面上；
第一接合焊盘，延伸穿过所述介电层以接触所述第一衬底贯通孔的所述表面，所述第一接合焊盘的宽度小于所述第一衬底贯通孔的宽度；以及
第二集成电路管芯，包括接合至所述第一接合焊盘的管芯连接件。
2.根据权利要求1所述的管芯结构，其中，所述第一接合焊盘以一对一对应方式接触所述第一衬底贯通孔。
3.根据权利要求1所述的管芯结构，还包括：
第二接合焊盘，延伸穿过所述介电层以接触所述第一衬底贯通孔的所述表面，所述第一接合焊盘和所述第二接合焊盘以一对多对应方式接触所述第一衬底贯通孔。
4.根据权利要求1所述的管芯结构，其中，所述第一接合焊盘的所述宽度大于所述第一衬底贯通孔的所述宽度的一半。
5.根据权利要求1所述的管芯结构，其中，所述第一接合焊盘的所述宽度小于所述第一衬底贯通孔的所述宽度的一半。
6.根据权利要求1所述的管芯结构，其中，所述第一集成电路管芯还包括第二衬底贯通孔，所述管芯结构还包括：
第二接合焊盘，延伸穿过所述介电层以接触所述第二衬底贯通孔，所述第二接合焊盘的宽度小于所述第二衬底贯通孔的宽度；以及
桥接管芯，包括接合至所述第二接合焊盘的第二管芯连接件。
7.根据权利要求1所述的管芯结构，其中，所述间隙填充电介质包括氮化物-氧化物-氮化物-氧化物结构。
8.根据权利要求1所述的管芯结构，其中，所述间隙填充电介质包括环氧树脂材料。
9.一种管芯结构，包括：
第一集成电路管芯，包括半导体衬底和衬底贯通孔，所述衬底贯通孔从所述半导体衬底的表面突出；以及
第一介电部件，位于所述第一集成电路管芯周围，所述第一介电部件包括：
第一氮化物衬垫，位于所述第一集成电路管芯的侧壁上；
第一氧化物衬垫，位于所述第一氮化物衬垫上；
第二氮化物衬垫，位于所述第一氧化物衬垫上，所述第二氮化物衬垫的顶表面设置在所述半导体衬底的所述表面之下；以及
第一氧化物填充物，位于所述第二氮化物衬垫上，其中，所述第一氧化物填充物的顶表面、所述第一氧化物衬垫的顶表面和所述第一氮化物衬垫的顶表面设置在所述半导体衬底的所述表面之上。
10.一种形成管芯结构的方法，包括：
在第一集成电路管芯周围形成间隙填充电介质，所述第一集成电路管芯包括半导体衬底和衬底贯通孔；
平坦化所述间隙填充电介质，直到所述间隙填充电介质、所述半导体衬底和所述衬底贯通孔具有基本上共面的顶表面；
在所述间隙填充电介质、所述半导体衬底和所述衬底贯通孔的所述顶表面上沉积第一介电层；
在所述第一介电层中形成接合焊盘，所述接合焊盘延伸穿过所述第一介电层以接触所述衬底贯通孔的所述顶表面；以及
将第二集成电路管芯接合至所述接合焊盘和所述第一介电层。
CN202310992084.0A 2022-09-07 2023-08-08 管芯结构及其形成方法 Pending CN117316924A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US63/374,794 2022-09-07
US63/427,265 2022-11-22
US18/152,451 2023-01-10
US18/152,451 US20240079391A1 (en) 2022-09-07 2023-01-10 Die Structures and Methods of Forming the Same

Publications (1)

Publication Number Publication Date
CN117316924A true CN117316924A (zh) 2023-12-29

Family

ID=89280100

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310992084.0A Pending CN117316924A (zh) 2022-09-07 2023-08-08 管芯结构及其形成方法

Country Status (1)

Country Link
CN (1) CN117316924A (zh)

Similar Documents

Publication Publication Date Title
US11443995B2 (en) Integrated circuit package and method
TWI697056B (zh) 半導體裝置封裝及方法
US11916012B2 (en) Manufacturing method of semiconductor structure
US11854921B2 (en) Integrated circuit package and method
TWI719730B (zh) 積體電路封裝及其製作方法
US11705343B2 (en) Integrated circuit package and method of forming thereof
US11735576B2 (en) Integrated circuit package and method
US11658069B2 (en) Method for manufacturing a semiconductor device having an interconnect structure over a substrate
US20240021554A1 (en) Integrated circuit package and method of forming thereof
US20220375793A1 (en) Semiconductor Device and Method
US20240079391A1 (en) Die Structures and Methods of Forming the Same
US20240079364A1 (en) Die Structures and Methods of Forming the Same
CN117316924A (zh) 管芯结构及其形成方法
CN220692015U (zh) 半导体装置
US20230335534A1 (en) Integrated Circuit Packages and Methods of Forming the Same
US20230260941A1 (en) Semiconductor Device and Method
TWI758129B (zh) 半導體封裝
US20240162119A1 (en) Semiconductor device and method
CN116564945A (zh) 集成电路封装件及其形成方法
CN117438420A (zh) 半导体器件及其形成方法
TW202420501A (zh) 半導體裝置及方法
CN118116882A (zh) 集成电路封装件及其形成方法
CN117637603A (zh) 半导体装置及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination