CN220400576U - 器件封装及半导体封装 - Google Patents

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余振华
黄建元
王垂堂
顾诗章
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Abstract

本实用新型提供一种器件封装及半导体封装。器件封装，包括包含第一接合层的第一半导体器件；接合到第一半导体器件的第一接合层的第二半导体器件；设置在第二半导体器件旁边及第一接合层上的多个散热结构，其中散热结构包括导电材料，其中散热结构与第一半导体器件及第二半导体器件电绝缘；设置在第一接合层上的密封剂，其中密封剂围绕第二半导体器件并且围绕多个散热结构；以及设置在密封剂、多个散热结构和第二半导体器件上方的第二接合层。本实用新型可以改善封装内的散热并因此减少热效应、改善器件操作或改善器件可靠性。

Description

器件封装及半导体封装
技术领域
本实用新型实施例涉及一种器件封装及半导体封装。
背景技术
由于各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体行业经历了快速增长。在大多数情况下，集成密度的提高是由于最小部件大小的迭代减小，这允许将更多组件集成到给定区域中。随着对缩小电子设备的需求不断增长，出现了对更小、更具创造性的半导体管芯封装技术的需求。
随着半导体技术的进一步发展，叠层和接合的半导体器件已成为进一步减小半导体器件实体大小的有效替代方案。在叠层的半导体器件中，诸如逻辑、存储器、处理器电路等的有源电路至少部分地制造在单独的衬底上，然后实体和电性接合在一起以形成功能器件。这种接合工艺利用复杂的技术，并且需要改进。
实用新型内容
本实用新型实施例提供一种器件封装，包括：第一半导体器件，包括第一接合层；第二半导体器件，接合到所述第一半导体器件的所述第一接合层；多个散热结构，设置在所述第二半导体器件旁边及所述第一接合层上，其中所述散热结构包括导电材料，其中所述散热结构与所述第一半导体器件及所述第二半导体器件电绝缘；密封剂，设置在所述第一接合层上，其中所述密封剂围绕所述第二半导体器件并且围绕多个所述散热结构；以及第二接合层，设置在所述密封剂、多个所述散热结构和所述第二半导体器件上方。
本实用新型实施例提供一种半导体封装，包括：介电层，在半导体衬底上方；第一半导体管芯，接合到所述介电层；密封剂，设置在所述介电层上方和所述第一半导体管芯的侧壁上，其中所述密封剂具有第一热导率；第一散热结构，贯穿所述密封剂以实体接触所述介电层，其中所述第一散热结构具有大于所述第一热导率的第二热导率；第一接合层，设置在所述第一半导体管芯、所述密封剂和所述第一散热结构上方；以及支撑结构，包括在支撑衬底上方的第二接合层，其中所述第二接合层接合到所述第一接合层。
附图说明
当接合附图阅读时，自以下详细描述最佳地理解本实用新型内容的态样。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，出于论述清楚起见，可任意增大或减小各种特征的大小。
图1A图示了根据一些实施例的在用于形成器件封装的工艺期间的中间步骤的截面图。
图1B图示了根据一些实施例的在用于形成器件封装的工艺期间的中间步骤的平面图。
图2A、图2B、图3、图4、图5、图6、图7、图8、图9A和图9B示出了根据一些实施例的用于形成器件封装的工艺期间的中间步骤的截面图或平面图。
图10示出了根据一些实施例的用于形成包括器件封装的封装的工艺期间的中间步骤的截面图。
图11图示了根据一些实施例的用于形成包括器件封装的封装的工艺期间的中间步骤的截面图。
图12、图13、图14、图15和图16示出了根据一些实施例的不同器件封装的截面图。
图17、图18和图19示出了根据一些实施例的具有不同散热结构配置的不同器件封装的平面图。
具体实施方式
以下实用新型内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件及配置的特定实例以简化本实用新型内容。当然，此等特定实例仅为实例且不意欲为限制性的。举例而言，在以下描述中，第一特征在第二特征上方或第二特征上形成可包含第一特征与第二特征直接接触地形成的实施例，且亦可包含可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不直接接触的实施例。另外，本实用新型内容可在各种实例中重复附图标号及/或字母。此重复是出于简单及清楚的目的，且本身并不规定所论述的各种实施例及/或组态之间的关系。
此外，为易于描述，可使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”以及类似物的空间相对术语，以描述如诸图中所示出的一个部件或特征与另一部件或特征的关系。除诸图中所描绘的定向之外，空间相对术语亦意欲涵盖组件在使用或操作中的不同定向。设备可以其他方式定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述词可同样相应地进行解译。
根据一些实施例，描述了包括叠层的半导体器件的封装。封装包括散热结构，所述散热结构包括形成在具有较低热导率的间隙填充材料内的高热导率材料。以这种方式，如本文所述的散热结构的形成可以改善封装内的散热并因此减少热效应(thermal effect)、改善器件操作或改善器件可靠性。
图1A图示了根据一些实施例的形成在芯片100中的多个第一半导体器件101的截面图。第二半导体器件113接合到每个第一半导体器件101，下面将更详细地描述。图1B示出了根据一些实施例的第一半导体器件101和与其接合所对应的第二半导体器件113的平面图。对应于图1A的横截面视图的代表性横截面在图1B中显示为横截面A-A。
在特定实施例中，第一半导体器件101可以是存储器器件，例如具有大量I/O接口(例如，大于256个接口)的宽I/O动态随机存取存储器(DRAM)器件，这样即使在低时钟速率(clock speeds)下也可以实现大的带宽的数据。然而，第一半导体器件101也可以是具有高数据传输率的任何其他合适类型的存储器器件，例如LPDDRn存储器器件等。第一半导体器件101可以是任何其他合适的器件，例如逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、应用处理器(AP)、微控制器等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)芯片)等，或其组合。
第一半导体器件101可以形成在芯片100中，可以根据适用的制造工艺对其进行处理。在一个实施例中，第一半导体器件101包括第一衬底103、第一有源器件(未单独示出)、第一金属化层105、第一芯片接合层109和第一导电芯片接合材料107。在一些实施例中，第一衬底103包括半导体衬底，例如掺杂或未掺杂的硅，或绝缘体上半导体(SOI)衬底的有源层。第一衬底103可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可以使用其他衬底，例如多层衬底或梯度衬底(gradientsubstrates)。在一些实施例中，第一衬底103具有活性表面(例如，图1A中朝上的表面)，有时称为正面，和非活性表面(例如，图1A中朝下的表面)，有时称为背面。
第一有源器件可以形成在第一衬底103的正面(表面)处。第一有源器件包括多种有源器件(例如，晶体管、二极管等)和无源器件(例如，电容器、电阻器、电感器等)，其可用于产生第一半导体器件101的设计的期望的结构和功能要求。第一有源器件可以使用任何合适的方法形成。
第一金属化层105形成在第一衬底103和第一有源器件上方，并且被设计为连接各种第一有源器件以形成功能电路。在一些实施例中，第一金属化层105由介电材料(例如，低介电常数(low-k)介电材料等)和导电材料的交替层形成。第一金属化层105可以使用任何合适的工艺(例如沉积、镶嵌、双镶嵌等)形成。在一个实施例中，可以存在通过至少一个层间介电层(ILD)与第一衬底103隔开的四层金属化层，可以为其他层数，并且第一金属化层105的精确数量可以取决于第一半导体器件101的设计。
在一些实施例中，第一芯片接合层109可以形成在第一衬底103上的第一金属化层105上方。第一芯片接合层109可以用于将第一半导体器件101接合到其他结构(例如，第二半导体器件113，如下所述)。例如，第一芯片接合层109可以用于诸如直接接合、熔合接合(fusionbonding)、介电质-介电质接合、氧化物-氧化物接合等的接合工艺。根据一些实施例，第一芯片接合层109由诸如氧化硅、氮化硅等的含硅介电材料形成。可以使用任何合适的方法来沉积第一芯片接合层109，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。例如，第一芯片接合层109可以沉积到大约1纳米和大约1000纳米之间的厚度，可以使用任何合适的材料、工艺或厚度。
第一导电芯片接合材料107可以用于将第一半导体器件101接合到其他结构(例如，第二半导体器件113，如下所述)。例如，第一导电芯片接合材料107可以用于诸如直接接合、熔合接合、金属对金属接合等的接合工艺。在一些实施例中，第一导电芯片接合材料107和第一芯片接合层109两者都用于将第一半导体器件101接合到其他结构。
第一导电芯片接合材料107可以使用任何合适的技术形成，例如镶嵌、双镶嵌等。作为示例，第一导电芯片接合材料107可以通过首先在第一芯片接合层109内形成接合开口(未单独示出)来形成。在一个实施例中，接合开口可以通过在第一芯片接合层109的顶表面上方先施加光刻胶和接着图案化光刻胶来形成。然后使用图案化的光刻胶作为刻蚀掩模刻蚀第一芯片接合层109以形成开口。可以通过干式刻蚀(例如，反应离子刻蚀(RIE)或中性粒子束刻蚀(NBE))、湿式刻蚀等来刻蚀第一芯片接合层109。根据本实用新型的一些实施例，刻蚀在第一金属化层105上停止，使得第一金属化层105通过第一芯片接合层109中的开口暴露。可以由其他技术形成接合开口。
一旦接合开口暴露了第一金属化层105，就可以形成第一导电芯片接合材料107。可以形成第一导电芯片接合材料107以与第一金属化层105进行实体接触和电性接触。在一个实施例中，第一导电芯片接合材料107可以包括势垒层、籽晶层、填充金属或其组合。例如，可以首先在第一金属化层105上覆盖沉积势垒层。势垒层可以包括钛、氮化钛、钽、氮化钽等或其组合。籽晶层可以是诸如铜的导电材料并且可以使用诸如溅射、蒸发、等离子体增强化学气相沉积(PECVD)等的合适工艺在势垒层上覆盖沉积。填充金属可以是诸如铜或铜合金的导电材料并且可以使用诸如电镀、无电电镀等的合适工艺来沉积。在一些实施例中，填充金属可以填充或过度填充接合开口。一旦沉积了填充金属，就可以使用例如化学机械研磨(CMP)等平坦化工艺移除填充金属、籽晶层和势垒层的多余材料。在平坦化工艺之后，在一些情况下，第一导电芯片接合材料107和第一芯片接合层109的顶表面可以基本上是齐平或共面。
然而，其中形成、图案化第一芯片接合层109并且在平坦化之前第一导电芯片接合材料107经电镀到开口中的上述实施例旨在是示例性的并且不旨在限制这些实施例。相反，可以使用任何合适的形成第一芯片接合层109和第一导电芯片接合材料107的方法。在其他实施例中，可以首先使用例如光刻图案化和电镀工艺来形成第一导电芯片接合材料107。然后可以沉积第一芯片接合层109的介电材料以间隙填充第一导电芯片接合材料107周围的区域。然后可以进行平坦化工艺以移除多余的材料。任何合适的制造工艺完全旨在包括在实施例的范围内。
此外，在制造工艺中的任何所需点，衬底穿孔(TSV)111可以形成在第一衬底103内，并且如果需要，可以在第一金属化层105的一个或多个层内形成。衬底穿孔111可以形成在为了提供从第一衬底103的正面到第一衬底103的背面的电连接。在一个实施例中，可以通过最初在第一衬底103中，且如果需要的话任何覆盖的第一金属化层105中形成TSV开口(未单独示出)来形成衬底穿孔111。例如，在一些实施例中，TSV开口可以在已经形成第一金属化层105之后，但在形成下一个覆盖的第一金属化层105之前形成。例如是可以通过施加和图案化合适的光刻胶，然后将曝光材料的部分刻蚀到期望的深度来形成TSV开口。在一些实施例中，TSV开口可以形成为延伸到第一衬底103中的深度大于第一衬底103的最终期望高度。在一些实施例中，深度可以在大约20微米和大约200微米之间，但是应注意的是，深度取决于整体设计并且可以为其他深度。
在一些实施例中，一旦在第一衬底103和任何第一金属化层105内形成TSV开口，TSV开口就可以形成衬垫(lined with a liner)。衬垫可以是例如由四乙氧基硅烷(TEOS)、氮化硅或任何其他合适的介电材料形成的氧化物。例如，可以使用热处理、PVD、CVD、PECVD等来形成衬垫。衬垫可以形成为约0.1微米和约5微米之间的厚度，但也可以为其他厚度。
在一些实施例中，一旦已经沿着TSV开口的侧壁和底部形成衬垫，就可以形成势垒层并且可以用第一导电材料填充TSV开口的剩余部分。第一导电材料可以包括诸如铜的金属，也可以使用其他合适的材料，例如铝、掺杂的多晶硅、其组合或合金等。第一导电材料可以例如通过将铜电镀到籽晶层上而在TSV开口内形成。一旦TSV开口已被填充，TSV开口外部的多余衬垫、势垒层、籽晶层和/或第一导电材料可以通过诸如CMP的平坦化工艺移除，也可以使用任何合适的移除工艺。
在一些实施例中，划线区102可以形成在相邻的第一半导体器件101之间。在一个实施例中，划线区102可以是通过进行单片化以由第一半导体器件101中的第二部分隔开出第一半导体器件101的第一部份的区域。下面针对图9A-图9B描述单片化工艺。在一些实施例中，可以在划线区102内形成测试结构(未单独示出)。
图1A另外示出了根据一些实施例的第二半导体器件113与第一导电芯片接合材料107和第一芯片接合层109的接合。在一个实施例中，每个第二半导体器件113都可以是片上系统(system-on-chip)器件，例如逻辑器件被配置为与第一半导体器件101一起工作。然而，可以使用任何合适功能的器件，诸如逻辑管芯、中央处理单元(CPU)管芯、输入/输出管芯、其他类型的管芯、其组合等。图1A-图1B示出了接合到每个第一半导体器件101的单个半导体器件(例如，第二半导体器件113)，但是在其他实施例中，可以将两个或更多个半导体器件接合到每个第一半导体器件101。下面针对图19描述了将多个半导体器件接合到单个第一半导体器件101的方法。
在一些实施例中，第二半导体器件113具有第二衬底118、第二有源器件、第二金属化层119、第二芯片接合层121和第二导电芯片接合材料123。在一些实施例中，第二衬底118、第二有源器件、第二金属化层119、第二芯片接合层121和第二导电芯片接合材料123可以类似于第一衬底103、第一有源器件、第一金属化层105、第一芯片接合层109和第一导电芯片接合材料107(如上所述)。然而，在其他实施例中，这些结构可以使用不同的工艺或不同的材料形成。如图1A-图1B所示，第二半导体器件113的宽度可以小于第一半导体器件101的宽度。图1A-图1B所示的第一半导体器件101和第二半导体器件113的大小是示例，并且第一半导体器件101和第二半导体器件113可以具有与所示不同的绝对或相对大小。
在一些实施例中，第二半导体器件113使用例如介电质-介电质接合、金属-金属接合或其组合(例如，“混合接合(hybridbonding)”)来接合到第一半导体器件101。在一些实施例中，第一半导体器件101(例如，第一芯片接合层109和/或第一导电芯片接合材料107)的接合表面和/或第二半导体器件113(例如，第二芯片接合层121和/或第二导电芯片接合材料123)可以在接合之前被活化(activate)。活化第一半导体器件101和第二半导体器件113的接合表面可以包括干式处理、湿式处理、等离子体处理、暴露于惰性气体等离子体、暴露于H2、暴露于N2、暴露于O2等，或其组合。在一些实施例中，对于使用湿式处理的实施例，可以使用RCA清洁。在其他实施例中，活化工艺可以包括其他类型的处理。活化工艺有助于第一半导体器件101和第二半导体器件113的接合。
在活化工艺之后，可以将第二半导体器件113放置为与第一半导体器件101接触。在一些实施例中，将第二半导体器件113的第二导电芯片接合材料123放置为与第一半导体器件101的第一导电芯片接合材料107实体接触，而第二半导体器件113的第二芯片接合层121与第一半导体器件101的第一芯片接合层109实体接触。在一些情况下，接合表面之间的接合工艺从接合表面彼此实体接触开始。
在一些实施例中，在接合表面实体接触之后进行热处理。在一些情况下，热处理可以加强第二半导体器件113和第一半导体器件101之间的接合。热处理可包括在约200℃至约400℃范围内的工艺温度，但可以为其他温度。在一些实施例中，热处理包括等于或高于第一导电芯片接合材料107和第二导电芯片接合材料123的材料的共晶点(eutecticpoint)的工艺温度。以这种方式，第一半导体器件101和第二半导体器件113使用介电质-介电质接合和/或金属-金属接合来接合。
此外，虽然已经描述了用于启动和加强第一半导体器件101和第二半导体器件113之间的接合的特定工艺，但是这些描述旨在说明并且不旨在限制实施例。相反，可以使用烘烤、回火(annealing)、压制(pressing)或其他接合工艺或工艺组合的任何合适组合。所有这样的工艺完全旨在被包括在实施例的范围内。
图2A和图2B示出了根据一些实施例的在第一半导体器件101上形成散热结构115。如图2A-图2B所示，多个散热结构115可以形成在第一半导体器件101的未接合到第二半导体器件113的区域上。在一些情况下，散热结构115可以为第一半导体器件101和/或第二半导体器件113提供增强的散热。散热结构115可以由一种或多种具有相对高热导率的材料形成，例如大于约120W/mK的热导率。例如，散热结构115可以由具有比周围密封剂(encapsulant)(例如，下文图4所描述的密封剂130)的导热率大的导热率的材料形成。在一些实施例中，散热结构115可具有在约200W/mK至约400W/mK范围内的热导率，但可以为其他值。在一些实施例中，散热结构115包括金属，例如铜、铜合金、铝、银、金等，或其组合。在其他实施例中，散热结构115包括介电材料，例如低k材料、模制化合物(molding compound)等或其组合。也可以为其他材料。
在一些实施例中，散热结构115可以使用一种或多种沉积工艺形成，例如ALD、PVD、CVD、旋涂、电镀等。例如，在一些实施例中，散热结构115可以通过在第一芯片接合层109的暴露区域上方沉积散热结构115的材料(本文称为“散热材料”)然后图案化散热材料来形成以形成散热结构115。例如，可以在散热材料上形成光刻胶结构并使用合适的光刻技术对其进行图案化。可以使用图案化的光刻胶结构作为刻蚀掩模来刻蚀散热材料，其中散热材料的剩余部分形成散热结构115。散热材料的刻蚀可以包括湿式刻蚀工艺和/或干式刻蚀工艺。
在其他实施例中，散热结构115可以通过在第一芯片接合层109的暴露区域上方沉积掩模材料，然后在掩模材料中图案化对应于散热结构115的沟槽来形成。掩模材料可以包括，例如，介电材料、氧化物、光刻胶、密封剂(例如图4的密封剂130)等或其组合。可以使用合适的光刻和刻蚀工艺在掩模材料中图案化沟槽。然后可以将散热材料沉积在沟槽中，并且可以填充或过度填充沟槽。然后可以使用例如平坦化工艺或刻蚀工艺移除散热材料的多余部分，而散热材料的剩余部分形成散热结构115。在一些实施例中，可以在沉积散热材料之后移除掩模材料。但在其他实施例中，在沉积散热材料之后，掩模材料可以留在第一芯片接合层109上。
在一些实施例中，包括金属的散热结构115可以使用籽晶层和电镀工艺形成。作为示例，可以在第一芯片接合层109的暴露区域上方形成籽晶层(未单独示出)。在一些实施例中，籽晶层是金属层，其可以是单层或包括由不同材料形成的多个亚层的复合层。在特定实施例中，籽晶层包括钛层和钛层上方的铜层。可以使用例如PVD等形成籽晶层。然后在籽晶层上形成光刻胶和图案化光刻胶。光刻胶可以通过旋涂等形成并且可以曝光以进行图案化。光刻胶的图案对应于散热结构115。图案化形成穿过光刻胶的开口以暴露籽晶层。在光刻胶的开口中和籽晶层的暴露部分上形成金属材料。金属材料可以通过电镀形成，例如通过电镀、无电电镀等。移除光刻胶和未形成金属材料的籽晶层部分。可以通过可接受的灰化或剥离工艺移除光刻胶，例如使用氧等离子体等。一旦移除光刻胶，就移除籽晶层的暴露部分，例如通过使用可接受的刻蚀工艺，例如通过湿式刻蚀工艺或干式刻蚀工艺。籽晶层和导电材料的剩余部分形成散热结构115。在一些实施例中，散热结构115形成在第一芯片接合层109上方，且通过第一芯片接合层109与第一金属化层105电绝缘。
在其他实施例中，散热结构115可以单独制造，然后使用粘合剂附接到第一芯片接合层109。在一些实施例中，散热结构115可以形成在载体衬底上，在散热结构115附接到第一芯片接合层109之后移除载体衬底。作为示例，图3示出通过粘合剂层116将散热结构115附接到第一芯片接合层109。在一些实施例中，粘合剂层116首先形成在第一芯片接合层109上，然后散热结构115放置在粘合剂层116上。在其他实施例中，粘合剂是首先施加到散热结构115的表面，然后将散热结构115放置在第一芯片接合层109上，使得散热结构115通过粘合剂附接到第一芯片接合层109。在其他实施例中，可以将粘合剂施加到散热结构115和第一芯片接合层109两者。粘合剂可以是任何合适的粘合剂、环氧树脂、管芯附着膜(DAF)等。用于单独形成散热结构115或使用粘合剂附接散热结构115的其他技术是可以的。
散热结构115可以形成为具有在第一芯片接合层109上方的高度，所述高度小于、大约等于或大于第二半导体器件113的高度。例如，散热结构115可以具有在约1微米至约200微米的范围内的高度。如图2B所示，散热结构115在平面图中可以是基本上矩形的(例如，具有矩形“覆盖面积(footprint)”)，其中散热结构115的长度大约等于或大于散热结构115的宽度。在一些实施例中，散热结构115具有约50微米至约2000微米范围内的长度和约50微米至约200微米范围内的宽度。在一些实施例中，散热结构115具有介于约1:1和约10:1之间的长宽比。以这种方式，散热结构115可以被认为具有“墙壁(wall)”形状，在一些情况下可以为其他高度、长度或宽度。
在其他实施例中，散热结构115可以具有除矩形之外的形状或覆盖面积。例如，散热结构115可以具有圆形状(例如，圆形、椭圆形、体育场形状(stadium)等)、规则或不规则多边形、“L”形、“T”形、“X”形、“H”形、封闭的形状(例如，环形(annulus)、环形(ring)等)等，或任何其他合适的形状。这些和其他变化被认为在本实用新型的范围内。下面针对图17-图19描述了不同形状和不同布置的散热结构115的几个非限制性示例。
如图2A和图2B所示，散热结构115可以包括布置成至少部分地围绕第二半导体器件113的多个结构。例如，图2B示出了与第二半导体器件113的所有四个侧面相邻的散热结构115。图2A-图2B中所示的布置是代表性示例，并且散热结构115也可以为其他布置。在其他实施例中，散热结构115可以与第二半导体器件113的一侧、两侧(例如，相邻或相对侧)或三个侧相邻。在一些实施例中，散热结构115可以约100微米至约500微米范围内的距离与第二半导体器件113隔开，但可以为其他间隔距离。
在一些实施例中，散热结构115可以布置成行(row)。例如，图2B示出了在第二半导体器件113的每一侧相邻布置三个平行的散热结构115的行。在其他实施例中，任何合适数量的散热结构115的行(例如，一、二、四、或者更多行)可以在第二半导体器件113的一侧相邻形成，并且不同的侧可以具有不同数量的相邻行。以这种方式，可以在第二半导体器件113的边缘和第一半导体器件101的对应边缘之间形成任何合适数量的散热结构115的行。散热结构115的相邻行可以隔开约100微米至约500微米的范围的距离，但可以为其他间隔距离。对于包括三个或更多个相邻行的实施例，这些行可以分开相同的距离或不同的距离。
仍然参考图2B，一排散热结构115可以包括排列成一行的一个或多个相邻的散热结构115。在所示实施例中，同一行中的相邻散热结构115由间隙117隔开。在一些情况下，在散热结构115之间形成间隙117可以减少或吸收器件封装200(参见图9A-图9B)内的应力，这可以提高封装可靠性并减少因应力或加热引起的影响。一行的相邻散热结构115之间的间隙117可以是相同的距离或者可以是不同的距离。在一些实施例中，间隙117的距离可以在大约100微米到大约500微米的范围内，尽管可以为其他距离。
在图4中，根据一些实施例，第一半导体器件101、第二半导体器件113和散热结构115用密封剂130封装。在一个实施例中，可以在模制器件中进行封装，所述模制器件可以包括顶部模制部分和与顶部模制部分隔开的底部模制部分。顶部模制部分可以被配置为降低到底部模制部分上，从而形成包围第一半导体器件101、第二半导体器件113和散热结构115的模制腔室。
封装工艺可以包括压缩模制(compression molding)、传递模制(transfermolding)、注射模制(injection molding)等。例如，密封剂130可以在顶部模制部分下降到底部模制部分之前被放置在模制腔室内，或者可以通过注入口注入到模制腔室中。密封剂130可以是环氧树脂或模塑化合物树脂，例如聚酰亚胺、聚苯硫醚(PPS)、聚醚醚酮(PEEK)、聚醚砜(PES)、耐热结晶树脂(heat resistant crystal resin)、其组合等。在其他实施例中，密封剂130是介电材料，例如氧化物、氮化物、旋涂玻璃等。在一些实施例中，散热结构115的导热率大于密封剂130的导热率。这样，在密封剂130内形成散热结构115可以改善散热。在一些实施例中，密封剂130以液体或半液体形式进行施加。可以密封剂130进行施加使得第一半导体器件101、第二半导体器件113和散热结构115被包埋或覆盖。密封剂130进一步形成在第二半导体器件113周围和散热结构115之间的间隙区域中。在一些实施例中，然后可以固化密封剂130。
进一步在图4中，根据一些实施例，在密封剂130上进行平坦化工艺以暴露第二半导体器件113和散热结构115。平坦化工艺还可以移除第二半导体器件113和/或散热结构115的材料，直到暴露第二半导体器件113和/或散热结构115。在一些实施例中，第二半导体器件113、散热结构115和密封剂130的顶表面在平坦化工艺之后(在工艺变化内)基本上是齐平或共面。平坦化工艺可以包括例如CMP工艺、研磨工艺、刻蚀工艺等。在一些实施例中，例如，如果第二半导体器件113和/或散热结构115在封装之后已经暴露，则可以省略平坦化工艺。在一些实施例中，第二半导体器件113的顶表面高于散热结构115的顶表面，在平坦化工艺之后散热结构115可以保持被密封剂130覆盖。
图5和图6示出了根据一些实施例的支撑结构150的附接。支撑结构150可以附接到图4的结构以提供支撑并减少最终封装(例如，图9A-图9B中所示的器件封装200)的翘曲或破裂。在一些实施例中，可以在附接支撑结构150之前在第二半导体器件113、散热结构115和密封剂130上方形成封装接合层131。封装接合层131可以用于接合到支撑结构150。例如是封装接合层131可用于接合工艺，诸如直接接合、熔合接合、介电质-介电质接合、氧化物-氧化物接合等。根据一些实施例，封装接合层131类似于先前描述的第一芯片接合层109或第二芯片接合层121。例如，封装接合层131可以由诸如氧化硅、氮化硅等的含硅介电材料形成，并且使用ALD、CVD、PVD等来沉积。可以为其他材料或沉积技术。
在一些实施例中，支撑结构150可以包括在支撑衬底153上的支撑接合层151。在其他实施例中，支撑结构150还可以包括导电的支撑接合材料155，其示例在下面针对图12-图16进行描述。支撑衬底153可以是诸如硅(例如，块材硅(bulk silicon)、硅芯片等)、玻璃材料、金属材料等的半导体材料。支撑接合层151可用于将支撑结构150接合至封装接合层131。例如，支撑接合层151可用于接合工艺，例如直接接合、熔合接合、介电质-介电质接合、氧化物-氧化物接合等。根据一些实施例，支撑接合层151类似于之前描述的第一芯片接合层109、第二芯片接合层121或封装接合层131。例如，支撑接合层151可以由诸如氧化硅、氮化硅等的含硅介电材料形成，并且使用ALD、CVD、PVD等来沉积。可以为其他材料或沉积技术。
参照图6，根据一些实施例，支撑结构150的支撑接合层151接合到封装接合层131。支撑接合层151可以使用与之前描述的用于将第一半导体器件101的第一芯片接合层109接合到第二半导体器件113的第二芯片接合层121的那些技术类似的技术接合到封装接合层131。例如，可以首先对封装接合层131和/或支撑接合层151进行活化工艺。然后可以将支撑接合层151放置为与封装接合层131接触。在一些情况下，接合表面之间的接合工艺由接合表面彼此实体接触时开始。在一些实施例中，在接合表面实体接触之后进行热处理。热处理可包括在约200℃至约400℃范围内的工艺温度，但也可以为其他温度。
在其他实施例中，支撑结构150可以使用粘合剂(未单独示出)来附接。例如，可以在放置支撑结构150之前沉积粘合剂材料。粘合剂材料可以沉积在支撑衬底153的表面上和/或第二半导体器件113、散热结构115和密封剂130上方。在一些实施例中，使用粘合剂材料来附接支撑结构150，可以不存在封装接合层131和/或支撑接合层151。
根据一些实施例，在图7中，所述结构被倒置并且第一衬底103进行薄化以暴露衬底穿孔111。可以使用诸如CMP工艺、研磨工艺、刻蚀工艺等或其组合的平坦化工艺来减薄第一衬底103。可以为其他技术。在暴露衬底穿孔111之后，衬底穿孔111和第一衬底103的顶表面可以基本上是齐平或共面。
根据一些实施例，图8示出了在衬底穿孔111上形成重分布结构161。重分布结构161可以形成在第一衬底103的经薄化的一侧的上方以与衬底穿孔111进行实体连接和电连接。重分布结构161可以包括一个或多个重分布层和一个或多个钝化层。在一个实施例中，可以通过最初在第一衬底103上方形成重分布层163来形成重分布结构161。重分布层163的部分在衬底穿孔111上延伸并且与衬底穿孔111电性接触。在一个实施例中，重分布层163可以通过首先形成钛铜合金等的籽晶层(未示出)来形成，或使用诸如CVD、溅射等合适的形成工艺来形成。然后可以形成光刻胶(也未示出)以覆盖籽晶层，然后可以图案化光刻胶以暴露与重分布层163对应的籽晶层的部分。
一旦已经形成光刻胶并图案化光刻胶，就可以使用诸如电镀、无电电镀等的沉积工艺在籽晶层上形成诸如铜等的导电材料。导电材料可以形成为具有大约1微米和大约10微米之间的厚度，例如大约4微米。这是一个示例，任何其他合适的材料和任何其他合适的形成工艺都可以用来形成重分布层163。一旦沉积了导电材料，就可以通过合适的移除工艺移除光刻胶，例如化学剥离和/或者灰化(ashing)。此外，在移除光刻胶之后，可以使用例如合适的刻蚀工艺移除先前被光刻胶覆盖的籽晶层部分。
在一些实施例中，可以在重分布层163上方形成钝化层165。钝化层165可以是诸如聚苯并恶唑(PBO)、聚酰亚胺、聚酰亚胺衍生物等的材料。钝化层165可以使用旋涂工艺或其他合适的技术形成。钝化层165可以形成为具有在约5微米至约17微米范围内的厚度，但也可以为其他厚度。然后可以图案化钝化层165以允许与下面的重分布层163电性接触。在一个实施例中，可以使用合适的光刻掩模和刻蚀工艺来图案化钝化层165。然而，可以使用任何合适的工艺来暴露下面的重分布层163。
在一些实施例中，可以形成额外的重分布层和钝化层以在重分布结构161内提供额外的互连(interconnection)。特别地，可以使用本文描述的工艺和材料形成任何合适数量的重分布层和钝化层。所有这些层和层的组合完全旨在包括在实施例的范围内。
根据一些实施例，一旦形成钝化层165和图案化钝化层165，就可以形成外部连接器167。外部连接器167电连接至重分布结构161。在一实施例中，外部连接器167可以是导电接垫或导电柱，例如铜接垫或铜柱。在一个实施例中，外部连接器167可以通过首先形成籽晶层，然后在籽晶层上方形成图案化光刻胶来形成。接着可以使用诸如电镀、无电电镀等的工艺将导电材料沉积在籽晶层的暴露部分上。在沉积导电材料之后，移除光刻胶并使用导电材料作为刻蚀掩模移除籽晶层。在一些实施例中，可以在外部连接器167上形成包括焊料材料或另一种材料的可选导电连接器169。导电连接器169在下面针对图11所示的实施例进行更详细的描述。
根据一些实施例，图9A和图9B示出了在进行单片化工艺之后的器件封装200的截面图。图9A是沿图9B所示的横截面A-A，图9B是沿图9A所示的横截面B-B。在一些实施例中，在形成上述图8的外部连接器167之后，可以通过沿着划线区102(例如，在相邻的第一半导体器件101之间)锯切来进行分割工艺。锯切将结构分割成单独的器件封装200，其中的一者在图9A-图9B中示出。
如图9A-图9B所示，器件封装200包括一个或多个散热结构115，所述一个或多个散热结构115在密封剂130内并设置在第二半导体器件113和器件封装200的侧壁(例如，密封剂130的经暴露的侧壁)之间。散热结构115具有相对高的热导率，因此可以改善从第一半导体器件101和第二半导体器件113的热传出。这样，可以减少由于加热引起的热效应，这可以改善设备操作和可靠性。在一些情况下，散热结构115的较高导热率可以允许在选择密封剂130的材料时具有更大的选择性(灵活性)。散热结构115与第一半导体器件101、第二半导体器件113和器件封装200内的任何其他电性部件电绝缘。以这种方式，在某些情况下散热结构115可以经配置为提供所需的散热特性，而不影响半导体器件设计或电性部件设计。在一些情况下，散热结构115可以被认为是“虚设结构”或“虚设电性部件”。
根据一些实施例，图10和图11示出了一旦已经形成单片器件封装200，器件封装200可以被进一步封装或接合到封装结构中。作为示例，图10示出了封装结构300，所述封装结构300使用集成扇出型封装(“InFO”)工艺来接合器件封装200，以将器件封装200与其他器件集成。封装结构300是示例，可以为其他封装结构或用于形成封装结构的其他技术。
作为形成封装结构300的示例工艺，可以首先在载体(未单独示出)上形成背面重分布结构306。背面重分布结构306可以使用类似于先前针对图8描述的重分布结构161的材料和技术来形成。例如，可以通过在载体上沉积第一介电层来形成背面重分布结构306，在第一介电层上形成重分布层310(有时称为金属化图案或重分布线)，然后在第一介电层和重分布层310上形成第二介电层。在第二介电层中形成开口，使得导电穿孔308(如下所述)能够与重分布层310进行实体接触和电性接触。背面重分布结构306是可选的。在一些实施例中，没有重分布层的介电层形成在载体上以代替背面重分布结构306。
在一些实施例中，第一介电层由聚合物形成，例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等。在其他实施例中，第一介电层由氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等；其类似物等形成。第一介电层可以通过任何可接受的沉积工艺形成，例如旋涂、CVD、层压(laminating)等，或其组合。
重分布层310可以形成在第一介电层上。作为形成重分布层310的示例，在第一介电层上方形成籽晶层。在一些实施例中，籽晶层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，籽晶层包括钛层和钛层上方的铜层。可以使用例如物理气相沉积(PVD)等来形成籽晶层。然后在籽晶层上形成光刻胶并图案化光刻胶(未示出)。光刻胶可以通过旋涂等形成并且可以曝光以进行图案化。光刻胶的图案对应于重分布层310。图案化形成穿过光刻胶的开口以暴露籽晶层。在光刻胶的开口中和籽晶层的暴露部分上形成导电材料。导电材料可以通过电镀形成，例如电镀或无电电镀等。导电材料可以包括金属，例如铜、钛、钨、铝等。然后，移除光刻胶和未形成导电材料的籽晶层部分。可以通过可接受的灰化或剥离工艺移除光刻胶，例如使用氧等离子体等。一旦移除光刻胶，就移除籽晶层的暴露部分，例如通过使用诸如湿式刻蚀或干式刻蚀的可接受的刻蚀工艺。籽晶层和导电材料的剩余部分形成重分布层310。
第二介电层可以形成在重分布层310和第一介电层上。在一些实施例中，第二介电层由与针对第一介电层所描述的材料相似的材料形成，其可以使用与针对第一介电层所描述的技术类似的技术来形成。然后图案化第二介电层以形成暴露部分重分布层310的开口。图案化可以通过可接受的工艺形成，例如当第二介电层是光敏材料时，通过将第二介电层暴露于光或通过使用例如各向异性刻蚀进行刻蚀。若第二介电层为感光材料，则可在曝光后对第二介电层进行显影。
为了说明的目的，图10示出了具有单个重分布层310的背面重分布结构306。在一些实施例中，背面重分布结构306可以包括任意数量的介电层和金属化图案。如果要形成更多的介电层和金属化图案，则可以重复上述步骤和工艺。金属化图案可以包括一个或多个导电组件。导电组件可以在金属化图案的形成工艺中通过在下层介电层的表面上和下层介电层的开口中形成籽晶层和金属化图案的导电材料来形成，从而互连(连接)和电性耦合各种导电的线。
然后可以通过第二介电层中的开口在重分布层310上形成导电穿孔308并远离背面重分布结构306延伸。作为形成导电穿孔308的示例，籽晶层(未示出)是形成在背面重分布结构306上方，例如在第二介电层和重分布层310的经开口暴露的部分上。在籽晶层上形成光刻胶并图案化光刻胶。然后将光刻胶图案化以形成暴露籽晶层的开口。在光刻胶的开口中和籽晶层的暴露部分上形成导电材料。导电材料可以通过电镀形成，例如电镀或无电电镀等。导电材料可以包括金属，例如铜、钛、钨、铝等。移除光刻胶和未形成导电材料的籽晶层部分。可以通过可接受的灰化或剥离工艺移除光刻胶，例如使用氧等离子体等。一旦移除光刻胶，就移除籽晶层的暴露部分，例如通过使用诸如湿式刻蚀或干式刻蚀的可接受的刻蚀工艺。籽晶层和导电材料的剩余部分形成导电穿孔308。
在形成导电穿孔308之后，可以使用例如取放(pick-and-place)工艺将器件封装200放置在背面重分布结构306上。在一些实施例中，器件封装200通过粘合剂(未单独示出)附接到背面重分布结构306。在其他实施例中，除了器件封装200之外，一个或多个其他器件可以放置在背面重分布结构306上。
在一些实施例中，在放置器件封装200之前，可以在重分布结构161上和器件封装200的外部连接器167周围形成钝化层168。在一些实施例中，钝化层168可以由一个或多个制成合适的介电材料，例如氧化硅、氮化硅、聚苯并恶唑(PBO)、聚酰亚胺等。可以使用诸如CVD、PVD、ALD、其组合等的工艺来形成钝化层168。其他材料或工艺是可能的。在形成外部连接器167和钝化层168之后，可以进行平坦化工艺。在进行平坦化工艺之后，外部连接器167和钝化层168的顶表面可以共面。在其他实施例中，在形成外部连接器167之前，在重分布结构161上形成钝化层168。在这样的实施例中，可以将钝化层168图案化以形成对应于外部连接器167的开口，然后形成外部连接器167通过在开口中沉积导电材料。
然后可以通过在各种部件上和周围形成密封剂312来封装导电穿孔308和器件封装200。密封剂312可以类似于之前描述的密封剂130，并且可以使用类似的封装技术。例如，密封剂312可以是模制化合物、环氧树脂等，并且可以被固化。在封装之后，可以进行平坦化工艺以暴露器件封装200的导电穿孔308和外部连接器167。在平坦化之后，导电穿孔308和外部连接器167的顶表面可以共面。
在一些实施例中，可以在密封剂312、导电穿孔308和器件封装200上方形成正面重分布结构301。正面重分布结构301可以包括一个或多个重分布层和一个或多个钝化层，并且可以使用与先前针对重分布结构161(参见图8)或背面重分布结构306描述的那些材料或工艺类似的材料或工艺来形成。例如，可以沉积钝化层和图案化钝化层，并且沉积籽晶层在经图案化的钝化层上方。然后可以在籽晶层上沉积光刻胶和图案化光刻胶，并且通过在籽晶层的暴露区域上沉积导电材料形成重分布层。然后可以移除光刻胶和籽晶层的下面的区域。可以重复所述工艺以形成包括一个或多个重分布层的正面重分布结构301。正面重分布结构301可具有与图10所示不同的层数，其可使用任何合适的材料或工艺形成。
然后可以形成凸块下金属化(underbump metallization，UBM)303以用于与正面重分布结构301的外部连接。凸块下金属化303具有在正面重分布结构301的主表面上并沿着其延伸的凸块部分，并且具有穿孔部分延伸穿过最顶部的钝化层以实体接触和电性接触最顶部的重分布层。结果，凸块下金属化303电性耦合到导电穿孔308和器件封装200。凸块下金属化303可以由与正面重分布结构301的重分布层相同的材料形成，尽管可以为其他材料或其组合材料。
在一些实施例中，然后可以在凸块下金属化303上形成导电连接器304。导电连接器304可以是例如球栅数组(BGA)连接器、焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、无电电镀镍-无电电镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接器304可以包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等，或其组合。在一些实施例中，导电连接器304通过最初通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料层而形成。一旦在结构上形成了一层焊料，就可以进行回流(reflow)以将材料成型为所需的凸块形状。在另一个实施例中，导电连接器304包括通过溅射、印刷、电镀、无电电镀、CVD等形成的金属柱(例如铜柱)。金属柱可以是无焊料的并且具有基本上垂直的侧壁。在一些实施例中，金属盖层(metalcap layer)形成在金属柱的顶部。金属盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等或其组合，并且可以通过电镀工艺形成。
然后形成延伸穿过背面重分布结构306的第一介电层以接触重分布层310的导电连接器307。例如，可以形成穿过第一介电层的开口以暴露部分重分布层310。开口，例如可以使用激光钻孔、刻蚀等形成。然后在开口中形成导电连接器307。在一些实施例中，导电连接器307包括助焊剂并且在助焊剂浸渍工艺中形成。在一些实施例中，导电连接器307包括诸如焊膏、银膏等的导电膏，并且在印刷工艺中分配。在一些实施例中，导电连接器307以类似于导电连接器304的方式形成，并且可以由与导电连接器304类似的材料形成。
然后可以将封装组件320连接到导电连接器307。封装组件320可以包括衬底309上的一个或多个管芯。例如，图10中所示的封装组件320包括衬底309上的叠层管芯311和叠层管芯313。管芯可以是为预期目的设计的半导体器件，例如逻辑管芯、中央处理单元(CPU)管芯、存储器管芯(例如DRAM管芯)、其组合等。半导体器件可以是其他类型的器件，例如关于第一半导体器件101或第二半导体器件113所描述的内容。
衬底309可以是合适的材料，例如半导体衬底(例如，硅或其他半导体)、玻璃衬底、陶瓷衬底、聚合物衬底、有机衬底等，或任何其他合适的衬底。衬底309可以在衬底309的第一面上具有导电接垫316以耦合到叠层管芯311/叠层管芯313，并且在衬底309的第二面上具有导电接垫315以耦合到导电连接器307，衬底309的第二面与衬底309的第一面相对。导电接垫315和导电接垫316可以通过延伸穿过衬底309的穿孔进行电连接。在一些实施例中，叠层管芯311/叠层管芯313通过焊线(wire bond)319电连接到导电接垫316。叠层管芯311/叠层管芯313和焊线319可以由模制材料317封装。在一些实施例中，模制材料317包括密封剂、模制化合物、聚合物、环氧树脂、硅氧化物填充材料等或其组合。
封装组件320的导电接垫315可以实体接触和电性接合到导电连接器307。例如，可以将导电接垫315放置为与导电连接器307实体接触，然后可以进行回流工艺。在一些实施例中，底胶321可以形成在背面重分布结构306和封装组件320之间。在一些情况下，底胶321可以围绕并保护导电连接器307。
图11示出了根据一些实施例的接合了器件封装200的封装结构400。作为用于形成封装结构300的示例工艺，可以首先在器件封装200的外部连接器167上形成导电连接器169。导电连接器169可以类似于之前针对图10描述的导电连接器304，并且可以是使用类似的技术形成。例如，导电连接器169可以是使用蒸发、电镀、印刷、焊料转移、球放置等形成的焊球、焊球等。可以进行回流以将材料成形为期望的凸块形状。可以为其他材料或技术。
可以使用导电连接器169将器件封装200安装到封装衬底401。封装衬底401可以包括例如衬底核心(substrate core)402和衬底核心402上方的接合垫404。衬底核心402可以由以下材料制成半导体材料，例如硅、锗、金刚石等。其他半导体材料也是可能的。此外，衬底核心402可以是SOI衬底。通常，SOI衬底包括半导体材料层，例如外延硅、锗、硅锗、SOI、SGOI或其组合。衬底核心402可以包括其他材料，例如PCB材料、有机材料、积层膜、层压板等，或其他材料。衬底核心402可以包括有源器件或无源器件(未示出)，或者可以基本上没有有源器件或无源器件。衬底核心402还可以包括金属化层和穿孔(未示出)，接合垫404实体接触和/或电性耦合到金属化层和穿孔。在其他实施例中，表面粘着器件(surface mountdevice，SMD)、集成无源器件(integratedpassive device，IPD)等也可以连接到封装衬底401。
在一些实施例中，导电连接器169进行回流以将器件封装200附接到接合垫404。导电连接器169将包括衬底核心402中的金属化层的封装衬底401电性耦合和/或实体耦合到器件封装200。在一些实施例中，底胶406可以形成在器件封装200和封装衬底401之间并且围绕导电连接器169。底胶406可以在器件封装200经附接之后，通过毛细管流动(capillaryflow)工艺形成或者可以是在贴附器件封装200之前通过合适的沉积方法形成。
也可以包括其他部件和工艺。例如，可以包括测试结构以帮助对3D封装或3DIC器件进行验证测试。测试结构可以包括例如形成在重分布层中或衬底上的测试接垫，测试接垫允许3D封装或3DIC的测试、探针和/或探针卡的使用等。验证测试可以在中间结构以及最终结构上进行。此外，本文的结构和方法可以与已知良好管芯的中间验证的测试方法结合使用，以提高产量并降低成本。
图12、图13、图14、图15和图16分别示出了根据一些实施例的示例器件封装212、213、214、215和216的截面图。图12至图16沿类似于图9A的横截面图示出。除了器件封装212至器件封装216包括形成在封装接合层131中的导电封装接合材料135和形成在支撑接合层151中的导电支撑接合材料155，器件封装212至器件封装216类似于图9A所示的器件封装200。在一些情况下，除了由散热结构115提供的改进的散热之外，由于导电封装接合材料135和导电支撑接合材料155的导电材料可以具有相对高的导热率，可以提供改进的散热。在一些实施例中，导电封装接合材料135和导电支撑接合材料155与第一半导体器件101、第二半导体器件113和任何其他电性部件电绝缘。在一些情况下，导电封装接合材料135和导电支撑接合材料155可以被认为是“虚拟结构”或“虚拟电性部件”。
在一些实施例中，导电封装接合材料135和导电支撑接合材料155用作支撑结构150的接合的一部分。以这种方式，支撑结构150的接合可以包括介电质-介电质接合和金属-金属接合的组合(例如，“混合接合”)。例如，支撑接合层151可以使用介电质-介电质接合来接合到封装接合层131，并且导电支撑接合材料155可以使用金属-金属接合来接合到导电封装接合材料135。接合工艺可以类似于之前针对图1A描述的用于接合第一半导体器件101到第二半导体器件113所描述的接合工艺。例如，在一些实施例中，可以首先对支撑接合层151、导电支撑接合材料155、封装接合层131和/或导电封装接合材料135进行活化工艺。然后可以将导电支撑接合材料155放置为与导电封装接合材料135实体接触，同时将支撑接合层151放置为与封装接合层131实体接触。在某些情况下，接合表面之间的接合工艺开始于接合表面彼此实体接触。在一些实施例中，在接合表面实体接触之后进行热处理。热处理可包括在约200℃至约400℃范围内的工艺温度，但可以为其他温度。可以为其他粘合技术。
图12图示了根据一些实施例的器件封装212。除了在接合支撑结构150之前，在封装接合层131中形成导电封装接合材料135并且在支撑接合层151中形成导电支撑接合材料155，器件封装212类似于器件封装200，如前所述。导电封装接合材料135和导电支撑接合材料155可以使用任何合适的技术形成，例如镶嵌、双镶嵌等。作为示例，可以通过首先在封装接合层131内形成凹槽(未单独示出)来形成导电封装接合材料135。在一个实施例中，可以通过首先在封装接合层131的顶表面上施加光刻胶和图案化光刻胶来形成凹槽。然后使用图案化的光刻胶作为刻蚀掩模刻蚀封装接合层131以形成凹槽。封装接合层131可以通过干式刻蚀(例如，反应离子刻蚀(RIE)或中性粒子束刻蚀(NBE))、湿式刻蚀等来刻蚀。在一些实施例中，凹槽部分地延伸穿过封装接合层131。可以为形成凹槽的其他技术。
接着，可以在封装接合层131的凹槽中形成导电封装接合材料135。在一些实施例中，导电封装接合材料135可以包括势垒层、籽晶层、填充金属或其组合。例如，首先可以在封装接合层131上覆盖沉积势垒层。势垒层可以包括钛、氮化钛、钽、氮化钽等或其组合。籽晶层可以是诸如铜的导电材料并且可以使用诸如溅射、蒸发、PECVD等的合适的工艺在势垒层上覆盖沉积。填充金属可以是诸如铜或铜合金的导电材料并且可以使用诸如电镀、无电电镀等的合适工艺来沉积。在一些实施例中，填充金属可以填充或过度填充凹槽。一旦沉积了填充金属，就可以使用例如化学机械研磨(CMP)等平坦化工艺移除填充金属、籽晶层和势垒层的多余材料。在平坦化工艺之后，在一些情况下，导电封装接合材料135和封装接合层131的顶表面可以基本上是齐平或共面。可以为用于形成导电封装接合材料135的其他技术。
可以使用类似的技术在支撑接合层151中形成导电支撑接合材料155。例如，可以在支撑接合层151中图案化凹槽并且可以在支撑接合层151上沉积导电支撑接合材料155。在一些实施例中，凹槽部分地延伸穿过支撑接合层151。在一些实施例中，导电支撑接合材料155可以包括势垒层、籽晶层、填充金属或其组合。在一些情况下，在平坦化工艺之后，可以进行平坦化工艺并且导电支撑接合材料155和支撑接合层151的顶表面可以基本上是齐平或共面。可以为用于形成导电支撑接合材料155的其他技术。在一些实施例中，导电封装接合材料135可以具有在大约100纳米到大约1000纳米范围内的厚度，并且导电支撑接合材料155可以具有在大约100纳米到大约1000纳米范围内的厚度。可以为其他厚度。
图13图示了根据一些实施例的器件封装213。除了导电支撑接合材料155完全延伸穿过支撑接合层151，器件封装213类似于图12中所示的器件封装212。导电支撑接合材料155可以例如通过形成完全延伸穿过支撑接合层151的凹槽来形成。在一些实施例中，凹槽暴露支撑衬底153。然后可以将导电支撑接合材料155沉积到凹槽中。在一些实施例中，导电支撑接合材料155实体接触支撑衬底153。在一些实施例中，导电支撑接合材料155可以具有在约100纳米至约1000纳米范围内的厚度。可以为其他厚度。在一些情况下，可以通过使用较厚的导电支撑接合材料155或实体接触支撑衬底153的导电支撑接合材料155来改善散热。
图14图示了根据一些实施例的器件封装214。除了导电支撑接合材料155完全延伸穿过支撑接合层151并且导电封装接合材料135完全延伸穿过封装接合层131，器件封装214类似于图13中所示的器件封装213。例如，可以通过形成完全延伸穿过封装接合层131的凹槽来形成导电封装接合材料135。在一些实施例中，凹槽暴露第二半导体器件113、散热结构115和/或密封剂130。然后可以将导电支撑接合材料155沉积到凹槽中。在一些实施例中，导电支撑接合材料155实体接触第二半导体器件113、散热结构115和/或密封剂130。导电封装接合材料135和导电支撑接合材料155可以具有相似的厚度或不同的厚度。在一些实施例中，导电封装接合材料135可以具有在约100纳米至约1000纳米范围内的厚度。也可以为其他厚度。在一些情况下，可以通过使用较厚的导电封装接合材料135或实体接触第二半导体器件113、散热结构115或密封剂130的导电封装接合材料135来改善散热。
图15图示了根据一些实施例的器件封装215。除了导电支撑接合材料155完全延伸穿过支撑接合层151并突出到支撑衬底153中，器件封装215类似于图13中所示的器件封装213。图16示出了与图14所示的器件封装214类似的器件封装216，除了导电支撑接合材料155完全延伸穿过支撑接合层151并进入支撑衬底153。可以形成器件封装215和器件封装216的导电支撑接合材料155，例如用于通过使凹槽完全延伸穿过支撑接合层151并将深度延伸到支撑衬底153中。凹槽可以具有距支撑衬底153的表面在大约200纳米到大约1000纳米范围内的深度，但是可以为其他深度。可以使用合适的湿式刻蚀和/或干式刻蚀将凹槽延伸到支撑衬底153中。然后可以将导电支撑接合材料155沉积到凹槽中。在一些实施例中，导电支撑接合材料155可以具有在约300纳米至约2000纳米范围内的厚度。也可以为其他厚度。在一些情况下，可以通过使用更厚的导电支撑接合材料155或突出到支撑衬底153中的导电支撑接合材料155来改善散热。
图17、图18和图19分别示出了根据一些实施例的具有不同散热结构115配置的器件封装501、器件封装502和器件封装503的平面图。图17-图19沿类似于图9B的横截面图示出。除了散热结构115以及在器件封装503的第二半导体器件113A至113B的配置、形状和布置，器件封装501至器件封装503类似于图9B中所示的器件封装200。图17-图19中所示的实施例旨在作为用于说明目的的非限制性示例，并且可以在其他实施例中形成其他大小、形状、布置或配置的散热结构115。图17-图19中所示的实施例及其变形可应用于本文所述的任何其他实施例。
图17图示了与图9B中所示的器件封装200类似的器件封装501，除了在每行中的相邻散热结构115之间不存在间隙(例如，间隙117)。换言之，第二半导体器件113的一侧的每一行包括单个散热结构115。在一些情况下，形成没有间隙或具有较少间隙的散热结构115可以改善散热并改善结构支撑。
图18示出了与图9B所示的器件封装200相似的器件封装502，除了散热结构115是排列成数组的柱状结构。所示柱状散热结构115的间距、大小、数量和布置是示例，并且可以为其他配置。在一些情况下，将散热结构115形成为柱可以改善散热并改善结构支撑。
图19示出了与图9B所示的器件封装200相似的器件封装503，除了散热结构115具有多种形状和大小且多个第二半导体器件113A至113B附接到第一半导体器件101。第二半导体器件113A至113B可与前述的第二半导体器件113相似，而第二半导体器件113A可与第二半导体器件113B相似或不同。在其他实施例中，可以附接多于两个的第二半导体器件113。散热结构115可以配置成任何合适的配置，这可以取决于器件封装的参数、操作特性或设计。例如，器件封装503的散热结构115包括矩形、墙壁形状、圆形、柱形、L形、T形的散热结构115，具有间隙、无间隙、不同长度和不同的宽度。散热结构115可以存在于第二半导体器件113A至113B之间，可以规则地间隔或不规则地间隔，或者可以具有对称布置或不对称布置。这是一个示例，也可以为其他配置。以这种方式，散热结构115可以被适当地配置用于特定应用或设计。
实施例可以实现优势。通过用高导热率材料代替密封剂或模制材料的部分，可以在封装中形成更有效的散热路径。这些导热“散热结构”的形成可以改善封装(例如包括叠层的半导体器件等的封装)的散热性能。在某些情况下，改进的散热性能可以为设备或封装提供更大的设计灵活性。由高导热率材料形成的散热结构可以被配置为具有任何合适的形状、大小或布置以有效地散热。此外，散热结构可以与封装中的其他电性部件电绝缘。在一些情况下，可以通过形成用于接合支撑结构的高导热率材料的接合部件来实现对散热的额外改进。
根据本实用新型的实施例，一种封装，包括：第一半导体器件，包括第一接合层；第二半导体器件，接合到所述第一半导体器件的所述第一接合层；多个散热结构，设置在所述第二半导体器件旁边及所述第一接合层上，其中所述散热结构包括导电材料，其中所述散热结构与所述第一半导体器件及所述第二半导体器件电绝缘；密封剂，设置在所述第一接合层上，其中所述密封剂围绕所述第二半导体器件并且围绕多个所述散热结构；以及第二接合层，设置在所述密封剂、多个所述散热结构和所述第二半导体器件上方。在一些实施例中，其中多个所述散热结构包括铜。在一些实施例中，还包括支撑结构，所述支撑结构包括第三接合层，其中所述第三接合层接合到所述第二接合层。在一些实施例中，还包括在所述第二接合层中的第一导电接垫和在所述第三接合层中的第二导电接垫，其中所述第一导电接垫接合到所述第二导电接垫。在一些实施例中，其中所述第一导电接垫实体接触所述密封剂。在一些实施例中，其中所述散热结构是墙壁形状。在一些实施例中，其中所述散热结构是柱状。在一些实施例中，其中所述密封剂的顶表面和多个所述散热结构的顶表面齐平。
根据本实用新型的实施例，一种封装，包括：介电层，在半导体衬底上方；第一半导体管芯，接合到所述介电层；密封剂，设置在所述介电层上方和所述第一半导体管芯的侧壁上，其中所述密封剂具有第一热导率；第一散热结构，贯穿所述密封剂以实体接触所述介电层，其中所述第一散热结构具有大于所述第一热导率的第二热导率；第一接合层，设置在所述第一半导体管芯、所述密封剂和所述第一散热结构上方；以及支撑结构，包括在支撑衬底上方的第二接合层，其中所述第二接合层接合到所述第一接合层。在一些实施例中，其中所述第一散热结构的顶表面是所述半导体衬底上方的第一高度，并且所述密封剂的顶表面是所述半导体衬底上方的所述第一高度。在一些实施例中，还包括第二散热结构，所述第二散热结构贯穿所述密封剂以实体接触所述介电层，其中所述第二散热结构具有所述第二热导率，其中所述第二散热结构与所述第一散热结构设置于所述第一半导体管芯的相对侧。在一些实施例中，其中所述半导体衬底包括金属化层，其中所述第一散热结构通过所述介电层与所述金属化层绝缘。在一些实施例中，其中所述第一散热结构包括介电材料。在一些实施例中，其中所述第一接合层包括第一金属部分并且所述第二接合层包括第二金属部分，其中所述第一金属部分接合到所述第二金属部分。在一些实施例中，其中所述第二金属部分实体接触所述支撑衬底。
根据本实用新型的实施例，一种封装方法，包括：将第一半导体器件接合到第二半导体器件的顶表面；在所述第一半导体器件旁边及所述第二半导体器件的顶表面上形成多个散热导电结构，其中所述散热导电结构与所述第二半导体器件电绝缘；以密封剂封装多个所述散热导电结构、所述第一半导体器件和所述第二半导体器件；在多个所述散热导电结构、所述密封剂和所述第一半导体器件的顶表面上沉积接合层；以及将支撑结构接合到所述接合层。在一些实施例中，其中形成从所述第二半导体器件的顶表面突出的多个所述散热导电结构包括用粘合剂将多个所述散热导电结构附接到所述第二半导体器件的顶表面。在一些实施例中，其中形成从所述第二半导体器件的顶表面突出的多个所述散热导电结构包括在所述第二半导体器件的顶表面上沉积导电材料。在一些实施例中，还包括进行平坦化工艺，其中在所述平坦化工艺之后，多个所述散热导电结构、所述密封剂和所述第一半导体器件的顶表面共面。在一些实施例中，其中将所述支撑结构接合到所述接合层包括进行介电质-介电质接合工艺和金属-金属接合工艺。
前文概述若干实施例的特征，以使得本领域的普通技术人员可更佳地理解本实用新型内容的态样。本领域的普通技术人员应了解，其可易于使用本实用新型内容作为设计或修改用于实现本文中所引入实施例的相同目的及/或达成相同优点的其他工艺及结构的基础。本领域的普通技术人员亦应认识到，此类等效构造并不脱离本实用新型内容的精神及范围，且本领域的普通技术人员可在不脱离本实用新型内容的精神及范围的情况下在本文中作出各种改变、替代以及更改。

Claims (10)

1.一种器件封装，其特征在于，包括：
第一半导体器件，包括第一接合层；
第二半导体器件，接合到所述第一半导体器件的所述第一接合层；
多个散热结构，设置在所述第二半导体器件旁边及所述第一接合层上，其中所述散热结构与所述第一半导体器件及所述第二半导体器件电绝缘；
密封剂，设置在所述第一接合层上，其中所述密封剂围绕所述第二半导体器件并且围绕多个所述散热结构；以及
第二接合层，设置在所述密封剂、多个所述散热结构和所述第二半导体器件上方。
2.根据权利要求1所述的器件封装，其特征在于，还包括支撑结构，所述支撑结构包括第三接合层，其中所述第三接合层接合到所述第二接合层。
3.根据权利要求1所述的器件封装，其特征在于所述散热结构是墙壁形状。
4.根据权利要求1所述的器件封装，其特征在于所述散热结构是柱状。
5.根据权利要求1所述的器件封装，其特征在于所述密封剂的顶表面和多个所述散热结构的顶表面齐平。
6.一种半导体封装，其特征在于，包括：
介电层，在半导体衬底上方；
第一半导体管芯，接合到所述介电层；
密封剂，设置在所述介电层上方和所述第一半导体管芯的侧壁上，其中所述密封剂具有第一热导率；
第一散热结构，贯穿所述密封剂以实体接触所述介电层，其中所述第一散热结构具有大于所述第一热导率的第二热导率；
第一接合层，设置在所述第一半导体管芯、所述密封剂和所述第一散热结构上方；以及
支撑结构，包括在支撑衬底上方的第二接合层，其中所述第二接合层接合到所述第一接合层。
7.根据权利要求6所述的半导体封装，其特征在于，还包括第二散热结构，所述第二散热结构贯穿所述密封剂以实体接触所述介电层，其中所述第二散热结构具有所述第二热导率，所述第二散热结构与所述第一散热结构设置于所述第一半导体管芯的相对侧。
8.根据权利要求6所述的半导体封装，其特征在于，所述半导体衬底包括金属化层，所述第一散热结构通过所述介电层与所述金属化层绝缘。
9.根据权利要求6所述的半导体封装，其特征在于，所述第一接合层包括第一金属部分并且所述第二接合层包括第二金属部分，所述第一金属部分接合到所述第二金属部分。
10.根据权利要求9所述的半导体封装，其特征在于，所述第二金属部分实体接触所述支撑衬底。
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