TWI842343B - 裝置封裝、半導體封裝及封裝方法 - Google Patents

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余振華
黃建元
王垂堂
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Abstract

提供一種裝置封裝、半導體封裝和封裝方法。裝置封裝， 包括包含第一接合層的第一半導體裝置；接合到第一半導體裝置的第一接合層的第二半導體裝置；設置在第二半導體裝置旁邊及第一接合層上的多個散熱結構，其中散熱結構包括導電材料，其中散熱結構與第一半導體裝置及第二半導體裝置電性絕緣；設置在第一接合層上的封裝膠，其中封裝膠圍繞第二半導體裝置並且圍繞多個散熱結構；以及設置在封裝膠、多個散熱結構和第二半導體裝置上方的第二接合層。

Description

裝置封裝、半導體封裝及封裝方法
本發明的實施例是有關於一種裝置封裝、半導體封裝和封裝方法。
由於各種電子元件(例如電晶體、二極體、電阻器、電容器等)的集成密度不斷提高，半導體行業經歷了快速增長。在大多數情況下，集成密度的提高是由於最小部件尺寸的迭代減小，這允許將更多組件集成到給定區域中。隨著對縮小電子設備的需求不斷增長，出現了對更小、更具創造性的半導體晶粒封裝技術的需求。
隨著半導體技術的進一步發展，堆疊和接合的半導體裝置已成為進一步減小半導體裝置實體尺寸的有效替代方案。在堆疊的半導體裝置中，諸如邏輯、記憶體、處理器電路等的主動電路至少部分地製造在單獨的基底上，然後實體和電性接合在一起以形成功能裝置。這種接合製程利用複雜的技術，並且需要改進。
本發明實施例的一種裝置封裝，包括：第一半導體裝置， 包括第一接合層；第二半導體裝置，接合到所述第一半導體裝置的所述第一接合層；多個散熱結構，設置在所述第二半導體裝置旁邊及所述第一接合層上，其中所述散熱結構包括導電材料，其中所述散熱結構與所述第一半導體裝置及所述第二半導體裝置電性絕緣；封裝膠，設置在所述第一接合層上，其中所述封裝膠圍繞所述第二半導體裝置並且圍繞多個所述散熱結構；以及第二接合層，設置在所述封裝膠、多個所述散熱結構和所述第二半導體裝置上方。
本發明實施例的一種半導體封裝，包括：介電層，在半導體基底上方；第一半導體晶粒接合到所述介電層；封裝膠，設置在所述介電層上方和所述第一半導體晶粒的側壁上，其中所述封裝膠具有第一熱導率；第一散熱結構，貫穿所述封裝膠以實體接觸所述介電層，其中所述第一散熱結構具有大於所述第一熱導率的第二熱導率；第一接合層，設置在所述第一半導體晶粒、所述封裝膠和所述第一散熱結構上方；以及支撐結構，包括在支撐基底上方的第二接合層，其中所述第二接合層接合到所述第一接合層。
本發明實施例的一種封裝方法，包括：將第一半導體裝置接合到第二半導體裝置的頂表面；在所述第一半導體裝置旁邊及所述第二半導體裝置的頂表面上形成多個散熱導電結構，其中所述散熱導電結構與所述第二半導體裝置電性絕緣；以封裝膠封裝多個所述散熱導電結構、所述第一半導體裝置和所述第二半導 體裝置；在多個所述散熱導電結構、所述封裝膠和所述第一半導體裝置的頂表面上沉積接合層；以及將支撐結構接合到所述接合層。
100:晶圓
101:第一半導體裝置
102:劃線區
103:第一基底
105:第一金屬化層
107:第一導電晶圓接合材料
109:第一晶圓接合層
111:通孔
113、113A、113B:第二半導體裝置
115:散熱結構
116:黏合劑層
117:間隙
118:第二基底
119:第二金屬化層
121:第二晶圓接合層
123:第二導電晶圓接合材料
130、312:封裝膠
131:封裝接合層
135:導電封裝接合材料
150:支撐結構
151:支撐接合層
153:支撐基底
155:導電支撐接合材料
161:重分佈結構
163、310:重分佈層
165、168:鈍化層
167:外部連接器
169、304、307:導電連接器
200、212、213、214、215、216、501、502、503:裝置封裝
300、400:封裝結構
301:正面重分佈結構
303:凸塊下金屬化
306:背面重分佈結構
308:導電通孔
309:基底
311、313:堆疊晶粒
315、316:導電接墊
317:模製材料
319:焊線
320:封裝組件
321、406:底膠
401:封裝基底
402:基底核心
404:接合墊
A-A、B-B:橫截面
當接合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1A圖示了根據一些實施例的在用於形成裝置封裝的製程期間的中間步驟的截面圖。
圖1B圖示了根據一些實施例的在用於形成裝置封裝的製程期間的中間步驟的平面圖。
圖2A、圖2B、圖3、圖4、圖5、圖6、圖7、圖8、圖9A和圖9B示出了根據一些實施例的用於形成裝置封裝的製程期間的中間步驟的截面圖或平面圖。
圖10示出了根據一些實施例的用於形成包括裝置封裝的封裝的製程期間的中間步驟的截面圖。
圖11圖示了根據一些實施例的用於形成包括裝置封裝的封裝的製程期間的中間步驟的截面圖。
圖12、圖13、圖14、圖15和圖16示出了根據一些實施例的不同裝置封裝的截面圖。
圖17、圖18和圖19示出了根據一些實施例的具有不同散熱 結構配置的不同裝置封裝的平面圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露內容。當然，此等特定實例僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，可使用諸如「在...之下」、「在...下方」、「下部」、「在...之上」、「上部」以及類似物的空間相對術語，以描述如諸圖中所示出的一個部件或特徵與另一部件或特徵的關係。除諸圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例，描述了包括堆疊的半導體裝置的封裝。封裝包括散熱結構，所述散熱結構包括形成在具有較低熱導率的間隙填充材料內的高熱導率材料。以這種方式，如本文所述的散熱結構的形成可以改善封裝內的散熱並因此減少熱效應(thermal effect)、改善裝置操作或改善裝置可靠性。
圖1A圖示了根據一些實施例的形成在晶圓100中的多個第一半導體裝置101的截面圖。第二半導體裝置113接合到每個第一半導體裝置101，下面將更詳細地描述。圖1B示出了根據一些實施例的第一半導體裝置101和與其接合所對應的第二半導體裝置113的平面圖。對應於圖1A的橫截面視圖的代表性橫截面在圖1B中顯示為橫截面A-A。
在特定實施例中，第一半導體裝置101可以是記憶體裝置，例如具有大量I/O介面(例如，大於256個介面)的寬I/O動態隨機存取記憶體(DRAM)裝置，這樣即使在低時鐘速率(clock speeds)下也可以實現大的帶寬的數據。然而，第一半導體裝置101也可以是具有高數據傳輸率的任何其他合適類型的存儲裝置，例如LPDDRn存儲裝置等。第一半導體裝置101可以是任何其他合適的裝置，例如邏輯晶粒(例如，中央處理單元(CPU)、圖形處理單元(GPU)、應用處理器(AP)、微控制器等)、電源管理晶粒(例如，電源管理積體電路(PMIC)晶粒)、射頻(RF)晶粒、感測器晶粒、訊號處理晶粒(例如，數位訊號處理(DSP)晶粒)、前端晶粒(例如，模擬前端(AFE)晶片)等，或其組合。
第一半導體裝置101可以形成在晶圓100中，可以根據適用的製造製程對其進行處理。在一個實施例中，第一半導體裝置101包括第一基底103、第一主動裝置(未單獨示出)、第一金屬化層105、第一晶圓接合層109和第一導電晶圓接合材料107。在一些實施例中，第一基底103包括半導體基底，例如摻雜或未摻 雜的矽，或絕緣體上半導體(SOI)基底的主動層。第一基底103可以包括其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其組合。也可以使用其他基底，例如多層基底或梯度基底(gradient substrates)。在一些實施例中，第一基底103具有活性表面(例如，圖1中朝上的表面)，有時稱為正面，和非活性表面(例如，圖1中朝下的表面)，有時稱為背面。
第一主動裝置可以形成在第一基底103的正面(表面)處。第一主動裝置包括多種主動裝置(例如，電晶體、二極體等)和被動裝置(例如，電容器、電阻器、電感器等)，其可用於產生第一半導體裝置101的設計的期望的結構和功能要求。第一主動裝置可以使用任何合適的方法形成。
第一金屬化層105形成在第一基底103和第一主動裝置上方，並且被設計為連接各種第一主動裝置以形成功能電路。在一些實施例中，第一金屬化層105由介電材料(例如，低介電常數(low-k)介電材料等)和導電材料的交替層形成。第一金屬化層105可以使用任何合適的製程(例如沉積、鑲嵌、雙鑲嵌等)形成。在一個實施例中，可以存在藉由至少一個層間介電層(ILD)與第一基底103隔開的四層金屬化層，可以為其他層數，並且第一金屬化層105的精確數量可以取決於第一半導體裝置101的設計。
在一些實施例中，第一晶圓接合層109可以形成在第一 基底103上的第一金屬化層105上方。第一晶圓接合層109可以用於將第一半導體裝置101接合到其他結構(例如，第二半導體裝置113，如下所述)。例如，第一晶圓接合層109可以用於諸如直接接合、熔合接合(fusion bonding)、介電質-介電質接合、氧化物-氧化物接合等的接合製程。根據一些實施例，第一晶圓接合層109由諸如氧化矽、氮化矽等的含矽介電材料形成。可以使用任何合適的方法來沉積第一晶圓接合層109，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)等。例如，第一晶圓接合層109可以沉積到大約1奈米和大約1000奈米之間的厚度，可以使用任何合適的材料、製程或厚度。
第一導電晶圓接合材料107可以用於將第一半導體裝置101接合到其他結構(例如，第二半導體裝置113，如下所述)。例如，第一導電晶圓接合材料107可以用於諸如直接接合、熔合接合、金屬對金屬接合等的接合製程。在一些實施例中，第一導電晶圓接合材料107和第一晶圓接合層109兩者都用於將第一半導體裝置101接合到其他結構。
第一導電晶圓接合材料107可以使用任何合適的技術形成，例如鑲嵌、雙鑲嵌等。作為示例，第一導電晶圓接合材料107可以藉由首先在第一晶圓接合層109內形成接合開口(未單獨示出)來形成。在一個實施例中，接合開口可以藉由在第一晶圓接合層109的頂表面上方先施加光阻和接著圖案化光阻來形成。然後使用圖案化的光阻作為蝕刻罩幕蝕刻第一晶圓接合層109以形 成開口。可以藉由乾式蝕刻(例如，反應離子蝕刻(RIE)或中性粒子束蝕刻(NBE))、濕式蝕刻等來蝕刻第一晶圓接合層109。根據本公開的一些實施例，蝕刻在第一金屬化層105上停止，使得第一金屬化層105藉由第一晶圓接合層109中的開口暴露。可以由其他技術形成接合開口。
一旦接合開口暴露了第一金屬化層105，就可以形成第一導電晶圓接合材料107。可以形成第一導電晶圓接合材料107以與第一金屬化層105進行實體接觸和電性接觸。在一個實施例中，第一導電晶圓接合材料107可以包括阻障層、晶種層、填充金屬或其組合。例如，可以首先在第一金屬化層105上覆蓋沉積阻障層。阻障層可以包括鈦、氮化鈦、鉭、氮化鉭等或其組合。晶種層可以是諸如銅的導電材料並且可以使用諸如濺射、蒸發、電漿增強化學氣相沉積(PECVD)等的合適製程在阻障層上覆蓋沉積。填充金屬可以是諸如銅或銅合金的導電材料並且可以使用諸如電鍍、無電電鍍等的合適製程來沉積。在一些實施例中，填充金屬可以填充或過度填充接合開口。一旦沉積了填充金屬，就可以使用例如化學機械研磨(CMP)等平坦化製程移除填充金屬、晶種層和阻障層的多餘材料。在平坦化製程之後，在一些情況下，第一導電晶圓接合材料107和第一晶圓接合層109的頂表面可以基本上是齊平或共面。
然而，其中形成、圖案化第一晶圓接合層109並且在平坦化之前第一導電晶圓接合材料107經電鍍到開口中的上述實施 例旨在是示例性的並且不旨在限制這些實施例。相反，可以使用任何合適的形成第一晶圓接合層109和第一導電晶圓接合材料107的方法。在其他實施例中，可以首先使用例如微影圖案化和電鍍製程來形成第一導電晶圓接合材料107。然後可以沉積第一晶圓接合層109的介電材料以間隙填充第一導電晶圓接合材料107周圍的區域。然後可以進行平坦化製程以移除多餘的材料。任何合適的製造製程完全旨在包括在實施例的範圍內。
此外，在製造製程中的任何所需點，基底通孔(TSV)111可以形成在第一基底103內，並且如果需要，可以在第一金屬化層105的一個或多個層內形成。基底通孔111可以形成在為了提供從第一基底103的正面到第一基底103的背面的電性連接。在一個實施例中，可以藉由最初在第一基底103中，且如果需要的話任何覆蓋的第一金屬化層105中形成TSV開口(未單獨示出)來形成基底通孔111。例如，在一些實施例中，TSV開口可以在已經形成第一金屬化層105之後，但在形成下一個覆蓋的第一金屬化層105之前形成。例如是可以藉由施加和圖案化合適的光阻，然後將曝光材料的部分蝕刻到期望的深度來形成TSV開口。在一些實施例中，TSV開口可以形成為延伸到第一基底103中的深度大於第一基底103的最終期望高度。在一些實施例中，深度可以在大約20微米和大約200微米之間，但是應注意的是，深度取決於整體設計並且可以為其他深度。
在一些實施例中，一旦在第一基底103和任何第一金屬 化層105內形成TSV開口，TSV開口就可以形成襯裡(lined with a liner)。襯裡可以是例如由四乙氧基矽烷(TEOS)、氮化矽或任何其他合適的介電材料形成的氧化物。例如，可以使用熱處理、PVD、CVD、PECVD等來形成襯裡。襯裡可以形成為約0.1微米和約5微米之間的厚度，但也可以為其他厚度。
在一些實施例中，一旦已經沿著TSV開口的側壁和底部形成襯裡，就可以形成阻障層並且可以用第一導電材料填充TSV開口的剩餘部分。第一導電材料可以包括諸如銅的金屬，也可以使用其他合適的材料，例如鋁、摻雜的多晶矽、其組合或合金等。第一導電材料可以例如藉由將銅電鍍到晶種層上而在TSV開口內形成。一旦TSV開口已被填充，TSV開口外部的多餘襯裡、阻障層、晶種層和/或第一導電材料可以藉由諸如CMP的平坦化製程移除，也可以使用任何合適的移除製程。
在一些實施例中，劃線區102可以形成在相鄰的第一半導體裝置101之間。在一個實施例中，劃線區102可以是藉由進行單片化以由第一半導體裝置101中的第二部分隔開出第一半導體裝置101的第一部份的區域。下面針對圖9A-圖9B描述單片化製程。在一些實施例中，可以在劃線區102內形成測試結構(未單獨示出)。
圖1A另外示出了根據一些實施例的第二半導體裝置113與第一導電晶圓接合材料107和第一晶圓接合層109的接合。在一個實施例中，每個第二半導體裝置113都可以是片上系統 (system-on-chip)裝置，例如邏輯裝置被配置為與第一半導體裝置101一起工作。然而，可以使用任何合適功能的裝置，諸如邏輯晶粒、中央處理單元(CPU)晶粒、輸入/輸出晶粒、其他類型的晶粒、其組合等。圖1A-圖1B示出了接合到每個第一半導體裝置101的單個半導體裝置(例如，第二半導體裝置113)，但是在其他實施例中，可以將兩個或更多個半導體裝置接合到每個第一半導體裝置101。下面針對圖19描述了將多個半導體裝置接合到單個第一半導體裝置101的方法。
在一些實施例中，第二半導體裝置113具有第二基底118、第二主動裝置、第二金屬化層119、第二晶圓接合層121和第二導電晶圓接合材料123。在一些實施例中，第二基底118、第二主動裝置、第二金屬化層119、第二晶圓接合層121和第二導電晶圓接合材料123可以類似於第一基底103、第一主動裝置、第一金屬化層105、第一晶圓接合層109和第一導電晶圓接合材料107(如上所述)。然而，在其他實施例中，這些結構可以使用不同的製程或不同的材料形成。如圖1A-圖1B所示，第二半導體裝置113的寬度可以小於第一半導體裝置101的寬度。圖1A-圖1B所示的第一半導體裝置101和第二半導體裝置113的尺寸是以圖1為示例，並且第一半導體裝置101和第二半導體裝置113可以具有與所示不同的絕對或相對尺寸。
在一些實施例中，第二半導體裝置113使用例如介電質-介電質接合、金屬-金屬接合或其組合(例如，「混合接合(hybrid bonding)」)來接合到第一半導體裝置101。在一些實施例中，第一半導體裝置101(例如，第一晶圓接合層109和/或第一導電晶圓接合材料107)的接合表面和/或第二半導體裝置113(例如，第二晶圓接合層121和/或第二導電晶圓接合材料123)可以在接合之前被活化(activate)。活化第一半導體裝置101和第二半導體裝置113的接合表面可以包括乾式處理、濕式處理、電漿處理、暴露於惰性氣體電漿、暴露於H2、暴露於N2、暴露於O2等，或其組合。在一些實施例中，對於使用濕式處理的實施例，可以使用RCA清潔。在其他實施例中，活化製程可以包括其他類型的處理。活化製程有助於第一半導體裝置101和第二半導體裝置113的接合。
在活化製程之後，可以將第二半導體裝置113放置為與第一半導體裝置101接觸。在一些實施例中，將第二半導體裝置113的第二導電晶圓接合材料123放置為與第一半導體裝置101的第一導電晶圓接合材料107實體接觸，而第二半導體裝置113的第二晶圓接合層121與第一半導體裝置101的第一晶圓接合層109實體接觸。在一些情況下，接合表面之間的接合製程從接合表面彼此實體接觸開始。
在一些實施例中，在接合表面實體接觸之後進行熱處理。在一些情況下，熱處理可以加強第二半導體裝置113和第一半導體裝置101之間的接合。熱處理可包括在約200℃至約400℃範圍內的製程溫度，但可以為其他溫度。在一些實施例中，熱處理包括等於或高於第一導電晶圓接合材料107和第二導電晶圓接 合材料123的材料的共晶點(eutectic point)的製程溫度。以這種方式，第一半導體裝置101和第二半導體裝置113使用介電質-介電質接合和/或金屬-金屬接合來接合。
此外，雖然已經描述了用於啟動和加強第一半導體裝置101和第二半導體裝置113之間的接合的特定製程，但是這些描述旨在說明並且不旨在限制實施例。相反，可以使用烘烤、退火(annealing)、壓製(pressing)或其他接合製程或製程組合的任何合適組合。所有這樣的製程完全旨在被包括在實施例的範圍內。
圖2A和圖2B示出了根據一些實施例的在第一半導體裝置101上形成散熱結構115。如圖2A-圖2B所示，多個散熱結構115可以形成在第一半導體裝置101的未接合到第二半導體裝置113的區域上。在一些情況下，散熱結構115可以為第一半導體裝置101和/或第二半導體裝置113提供增強的散熱。散熱結構115可以由一種或多種具有相對高熱導率的材料形成，例如大於約120W/mK的熱導率。例如，散熱結構115可以由具有比周圍封裝膠(例如，下文圖4所描述的封裝膠130)的導熱率大的導熱率的材料形成。在一些實施例中，散熱結構115可具有在約200W/mK至約400W/mK範圍內的熱導率，但可以為其他值。在一些實施例中，散熱結構115包括金屬，例如銅、銅合金、鋁、銀、金等，或其組合。在其他實施例中，散熱結構115包括介電材料，例如低k材料、模製化合物(molding compound)等或其組合。也可以為其他材料。
在一些實施例中，散熱結構115可以使用一種或多種沉積製程形成，例如ALD、PVD、CVD、旋塗、電鍍等。例如，在一些實施例中，散熱結構115可以藉由在第一晶圓接合層109的暴露區域上方沉積散熱結構115的材料(本文稱為「散熱材料」)然後圖案化散熱材料來形成以形成散熱結構115。例如，可以在散熱材料上形成光阻結構並使用合適的微影技術對其進行圖案化。可以使用圖案化的光阻結構作為蝕刻罩幕來蝕刻散熱材料，其中散熱材料的剩餘部分形成散熱結構115。散熱材料的蝕刻可以包括濕式蝕刻製程和/或乾式蝕刻製程。
在其他實施例中，散熱結構115可以藉由在第一晶圓接合層109的暴露區域上方沉積罩幕材料，然後在罩幕材料中圖案化對應於散熱結構115的溝槽來形成。罩幕材料可以包括，例如，介電材料、氧化物、光阻、封裝膠(例如圖4的封裝膠130)等或其組合。可以使用合適的微影和蝕刻製程在罩幕材料中圖案化溝槽。然後可以將散熱材料沉積在溝槽中，並且可以填充或過度填充溝槽。然後可以使用例如平坦化製程或蝕刻製程移除散熱材料的多餘部分，而散熱材料的剩餘部分形成散熱結構115。在一些實施例中，可以在沉積散熱材料之後移除罩幕材料。但在其他實施例中，在沉積散熱材料之後，罩幕材料可以留在第一晶圓接合層109上。
在一些實施例中，包括金屬的散熱結構115可以使用晶種層和電鍍製程形成。作為示例，可以在第一晶圓接合層109的 暴露區域上方形成晶種層(未單獨示出)。在一些實施例中，晶種層是金屬層，其可以是單層或包括由不同材料形成的多個亞層的複合層。在特定實施例中，晶種層包括鈦層和鈦層上方的銅層。可以使用例如PVD等形成晶種層。然後在晶種層上形成光阻和圖案化光阻。光阻可以藉由旋塗等形成並且可以曝光以進行圖案化。光阻的圖案對應於散熱結構115。圖案化形成穿過光阻的開口以暴露晶種層。在光阻的開口中和晶種層的暴露部分上形成金屬材料。金屬材料可以藉由電鍍形成，例如藉由電鍍、無電電鍍等。移除光阻和未形成金屬材料的晶種層部分。可以藉由可接受的灰化或剝離製程移除光阻，例如使用氧電漿等。一旦移除光阻，就移除晶種層的暴露部分，例如藉由使用可接受的蝕刻製程，例如藉由濕式蝕刻製程或乾式蝕刻製程。晶種層和導電材料的剩餘部分形成散熱結構115。在一些實施例中，散熱結構115形成在第一晶圓接合層109上方，且藉由第一晶圓接合層109與第一金屬化層105電性絕緣。
在其他實施例中，散熱結構115可以單獨製造，然後使用黏合劑附接到第一晶圓接合層109。在一些實施例中，散熱結構115可以形成在載體基底上，在散熱結構115附接到第一晶圓接合層109之後移除載體基底。作為示例，圖3示出藉由黏合劑層116將散熱結構115附接到第一晶圓接合層109。在一些實施例中，黏合劑層116首先形成在第一晶圓接合層109上，然後散熱結構115放置在黏合劑層116上。在其他實施例中，黏合劑是首先施加到 散熱結構115的表面，然後將散熱結構115放置在第一晶圓接合層109上，使得散熱結構115藉由黏合劑附接到第一晶圓接合層109。在其他實施例中，可以將黏合劑施加到散熱結構115和第一晶圓接合層109兩者。黏合劑可以是任何合適的黏合劑、環氧樹脂、晶粒附著膜(DAF)等。用於單獨形成散熱結構115或使用黏合劑附接散熱結構115的其他技術是可以的。
散熱結構115可以形成為具有在第一晶圓接合層109上方的高度，所述高度小於、大約等於或大於第二半導體裝置113的高度。例如，散熱結構115可以具有在約1微米至約200微米的範圍內的高度。如圖2B所示，散熱結構115在平面圖中可以是基本上矩形的(例如，具有矩形「覆蓋面積(footprint)」)，其中散熱結構115的長度大約等於或大於散熱結構115的寬度。在一些實施例中，散熱結構115具有約50微米至約2000微米範圍內的長度和約50微米至約200微米範圍內的寬度。在一些實施例中，散熱結構115具有介於約1：1和約10：1之間的長寬比。以這種方式，散熱結構115可以被認為具有「牆壁(wall)」形狀，在一些情況下可以為其他高度、長度或寬度。
在其他實施例中，散熱結構115可以具有除矩形之外的形狀或覆蓋面積。例如，散熱結構115可以具有圓形狀(例如，圓形、橢圓形、體育場形狀(stadium)等)、規則或不規則多邊形、「L」形、「T」形、「X」形、「H」形、封閉的形狀(例如，環形(annulus)、環形(ring)等)等，或任何其他合適的形狀。這些和其 他變化被認為在本公開的範圍內。下面針對圖17-圖19描述了不同形狀和不同佈置的散熱結構115的幾個非限制性示例。
如圖2A和圖2B所示，散熱結構115可以包括佈置成至少部分地圍繞第二半導體裝置113的多個結構。例如，圖2B示出了與第二半導體裝置113的所有四個側面相鄰的散熱結構115。圖2A-圖2B中所示的佈置是代表性示例，並且散熱結構115也可以為其他佈置。在其他實施例中，散熱結構115可以與第二半導體裝置113的一側、兩側(例如，相鄰或相對側)或三個側相鄰。在一些實施例中，散熱結構115可以約100微米至約500微米範圍內的距離與第二半導體裝置113隔開，但可以為其他間隔距離。
在一些實施例中，散熱結構115可以佈置成行(row)。例如，圖2B示出了在第二半導體裝置113的每一側相鄰佈置三個平行的散熱結構115的行。在其他實施例中，任何合適數量的散熱結構115的行(例如，一、二、四、或者更多行)可以在第二半導體裝置113的一側相鄰形成，並且不同的側可以具有不同數量的相鄰行。以這種方式，可以在第二半導體裝置113的邊緣和第一半導體裝置101的對應邊緣之間形成任何合適數量的散熱結構115的行。散熱結構115的相鄰行可以隔開約100微米至約500微米的範圍的距離，但可以為其他間隔距離。對於包括三個或更多個相鄰行的實施例，這些行可以分開相同的距離或不同的距離。
仍然參考圖2B，一排散熱結構115可以包括排列成一行的一個或多個相鄰的散熱結構115。在所示實施例中，同一行中的 相鄰散熱結構115由間隙117隔開。在一些情況下，在散熱結構115之間形成間隙117可以減少或吸收裝置封裝200(參見圖9A-圖9B)內的應力，這可以提高封裝可靠性並減少因應力或加熱引起的影響。一行的相鄰散熱結構115之間的間隙117可以是相同的距離或者可以是不同的距離。在一些實施例中，間隙117的距離可以在大約100微米到大約500微米的範圍內，儘管可以為其他距離。
在圖4中，根據一些實施例，第一半導體裝置101、第二半導體裝置113和散熱結構115用封裝膠130封裝。在一個實施例中，可以在模製裝置中進行封裝，所述模製裝置可以包括頂部模製部分和與頂部模製部分隔開的底部模製部分。頂部模製部分可以被配置為降低到底部模製部分上，從而形成包圍第一半導體裝置101、第二半導體裝置113和散熱結構115的模製腔室。
封裝製程可以包括壓縮模製(compression molding)、傳遞模製(transfer molding)、注射模製(injection molding)等。例如，封裝膠130可以在頂部模製部分下降到底部模製部分之前被放置在模製腔室內，或者可以藉由注入口注入到模製腔室中。封裝膠130可以是環氧樹脂或模塑化合物樹脂，例如聚酰亞胺、聚苯硫醚(PPS)、聚醚醚酮(PEEK)、聚醚碸(PES)、耐熱結晶樹脂(heat resistant crystal resin)、其組合等。在其他實施例中，封裝膠130是介電材料，例如氧化物、氮化物、旋塗玻璃等。在一些實施例中，散熱結構115的導熱率大於封裝膠130的導熱率。這樣，在封裝膠130 內形成散熱結構115可以改善散熱。在一些實施例中，封裝膠130以液體或半液體形式進行施加。可以封裝膠130進行施加使得第一半導體裝置101、第二半導體裝置113和散熱結構115被包埋或覆蓋。封裝膠130進一步形成在第二半導體裝置113周圍和散熱結構115之間的間隙區域中。在一些實施例中，然後可以固化封裝膠130。
進一步在圖4中，根據一些實施例，在封裝膠130上進行平坦化製程以暴露第二半導體裝置113和散熱結構115。平坦化製程還可以移除第二半導體裝置113和/或散熱結構115的材料，直到暴露第二半導體裝置113和/或散熱結構115。在一些實施例中，第二半導體裝置113、散熱結構115和封裝膠130的頂表面在平坦化製程之後(在製程變化內)基本上是齊平或共面。平坦化製程可以包括例如CMP製程、研磨製程、蝕刻製程等。在一些實施例中，例如，如果第二半導體裝置113和/或散熱結構115在封裝之後已經暴露，則可以省略平坦化製程。在一些實施例中，第二半導體裝置113的頂表面高於散熱結構115的頂表面，在平坦化製程之後散熱結構115可以保持被封裝膠130覆蓋。
圖5和圖6示出了根據一些實施例的支撐結構150的附接。支撐結構150可以附接到圖4的結構以提供支撐並減少最終封裝(例如，圖9A-圖9B中所示的裝置封裝200)的翹曲或破裂。在一些實施例中，可以在附接支撐結構150之前在第二半導體裝置113、散熱結構115和封裝膠130上方形成封裝接合層131。封 裝接合層131可以用於接合到支撐結構150。例如是封裝接合層131可用於接合製程，諸如直接接合、熔合接合、介電質-介電質接合、氧化物-氧化物接合等。根據一些實施例，封裝接合層131類似於先前描述的第一晶圓接合層109或第二晶圓接合層121。例如，封裝接合層131可以由諸如氧化矽、氮化矽等的含矽介電材料形成，並且使用ALD、CVD、PVD等來沉積。可以為其他材料或沉積技術。
在一些實施例中，支撐結構150可以包括在支撐基底153上的支撐接合層151。在其他實施例中，支撐結構150還可以包括導電的支撐接合材料155，其示例在下面針對圖12-圖16進行描述。支撐基底153可以是諸如矽(例如，塊材矽(bulk silicon)、矽晶圓等)、玻璃材料、金屬材料等的半導體材料。支撐接合層151可用於將支撐結構150接合至封裝接合層131。例如，支撐接合層151可用於接合製程，例如直接接合、熔合接合、介電質-介電質接合、氧化物-氧化物接合等。根據一些實施例，支撐接合層151類似於之前描述的第一晶圓接合層109、第二晶圓接合層121或封裝接合層131。例如，支撐接合層151可以由諸如氧化矽、氮化矽等的含矽介電材料形成，並且使用ALD、CVD、PVD等來沉積。可以為其他材料或沉積技術。
參照圖6，根據一些實施例，支撐結構150的支撐接合層151接合到封裝接合層131。支撐接合層151可以使用與之前描述的用於將第一半導體裝置101的第一晶圓接合層109接合到第二 半導體裝置113的第二晶圓接合層121的那些技術類似的技術接合到封裝接合層131。例如，可以首先對封裝接合層131和/或支撐接合層151進行活化製程。然後可以將支撐接合層151放置為與封裝接合層131接觸。在一些情況下，接合表面之間的接合製程由接合表面彼此實體接觸時開始。在一些實施例中，在接合表面實體接觸之後進行熱處理。熱處理可包括在約200℃至約400℃範圍內的製程溫度，但也可以為其他溫度。
在其他實施例中，支撐結構150可以使用黏合劑(未單獨示出)來附接。例如，可以在放置支撐結構150之前沉積黏合劑材料。黏合劑材料可以沉積在支撐基底153的表面上和/或第二半導體裝置113、散熱結構115和封裝膠130上方。在一些實施例中，使用黏合劑材料來附接支撐結構150，可以不存在封裝接合層131和/或支撐接合層151。
根據一些實施例，在圖7中，所述結構被倒置並且第一基底103進行薄化以暴露基底通孔111。可以使用諸如CMP製程、研磨製程、蝕刻製程等或其組合的平坦化製程來減薄第一基底103。可以為其他技術。在暴露基底通孔111之後，基底通孔111和第一基底103的頂表面可以基本上是齊平或共面。
根據一些實施例，圖8示出了在基底通孔111上形成重分佈結構161。重分佈結構161可以形成在第一基底103的經薄化的一側的上方以與基底通孔111進行實體連接和電性連接。重分佈結構161可以包括一個或多個重分佈層和一個或多個鈍化層。 在一個實施例中，可以藉由最初在第一基底103上方形成重分佈層163來形成重分佈結構161。重分佈層163的部分在基底通孔111上延伸並且與基底通孔111電性接觸。在一個實施例中，重分佈層163可以藉由首先形成鈦銅合金等的晶種層(未示出)來形成，或使用諸如CVD、濺射等合適的形成製程來形成。然後可以形成光阻(也未示出)以覆蓋晶種層，然後可以圖案化光阻以暴露與重分佈層163對應的晶種層的部分。
一旦已經形成光阻並圖案化光阻，就可以使用諸如電鍍、無電電鍍等的沉積製程在晶種層上形成諸如銅等的導電材料。導電材料可以形成為具有大約1微米和大約10微米之間的厚度，例如大約4微米。這是一個示例，任何其他合適的材料和任何其他合適的形成製程都可以用來形成重分佈層163。一旦沉積了導電材料，就可以藉由合適的移除製程移除光阻，例如化學剝離和/或者灰化(ashing)。此外，在移除光阻之後，可以使用例如合適的蝕刻製程移除先前被光阻覆蓋的晶種層部分。
在一些實施例中，可以在重分佈層163上方形成鈍化層165。鈍化層165可以是諸如聚苯並噁唑(PBO)、聚酰亞胺、聚酰亞胺衍生物等的材料。鈍化層165可以使用旋塗製程或其他合適的技術形成。鈍化層165可以形成為具有在約5微米至約17微米範圍內的厚度，但也可以為其他厚度。然後可以圖案化鈍化層165以允許與下面的重分佈層163電性接觸。在一個實施例中，可以使用合適的微影罩幕和蝕刻製程來圖案化鈍化層165。然而，可以 使用任何合適的製程來暴露下面的重分佈層163。
在一些實施例中，可以形成額外的重分佈層和鈍化層以在重分佈結構161內提供額外的內連線。特別地，可以使用本文描述的製程和材料形成任何合適數量的重分佈層和鈍化層。所有這些層和層的組合完全旨在包括在實施例的範圍內。
根據一些實施例，一旦形成鈍化層165和圖案化鈍化層165，就可以形成外部連接器167。外部連接器167電性連接至重分佈結構161。在一實施例中，外部連接器167可以是導電接墊或導電柱，例如銅接墊或銅柱。在一個實施例中，外部連接器167可以藉由首先形成晶種層，然後在晶種層上方形成圖案化光阻來形成。接著可以使用諸如電鍍、無電電鍍等的製程將導電材料沉積在晶種層的暴露部分上。在沉積導電材料之後，移除光阻並使用導電材料作為蝕刻罩幕移除晶種層。在一些實施例中，可以在外部連接器167上形成包括焊料材料或另一種材料的可選導電連接器169。導電連接器169在下面針對圖11所示的實施例進行更詳細的描述。
根據一些實施例，圖9A和圖9B示出了在進行單片化製程之後的裝置封裝200的截面圖。圖9A是沿圖9B所示的橫截面A-A，圖9B是沿圖9A所示的橫截面B-B。在一些實施例中，在形成上述圖8的外部連接器167之後，可以藉由沿著劃線區102(例如，在相鄰的第一半導體裝置101之間)鋸切來進行分割製程。鋸切將結構分割成單獨的裝置封裝200，其中的一者在圖9A- 圖9B中示出。
如圖9A-圖9B所示，裝置封裝200包括一個或多個散熱結構115，所述一個或多個散熱結構115在封裝膠130內並設置在第二半導體裝置113和裝置封裝200的側壁(例如，封裝膠130的經暴露的側壁)之間。散熱結構115具有相對高的熱導率，因此可以改善從第一半導體裝置101和第二半導體裝置113的熱傳出。這樣，可以減少由於加熱引起的熱效應，這可以改善設備操作和可靠性。在一些情況下，散熱結構115的較高導熱率可以允許在選擇封裝膠130的材料時具有更大的選擇性(靈活性)。散熱結構115與第一半導體裝置101、第二半導體裝置113和裝置封裝200內的任何其他電性部件電性絕緣。以這種方式，在某些情況下散熱結構115可以經配置為提供所需的散熱特性，而不影響半導體裝置設計或電性部件設計。在一些情況下，散熱結構115可以被認為是「虛設結構」或「虛設電性部件」。
根據一些實施例，圖10和圖11示出了一旦已經形成單片裝置封裝200，裝置封裝200可以被進一步封裝或接合到封裝結構中。作為示例，圖10示出了封裝結構300，所述封裝結構300使用集成扇出型封裝(「InFO」)製程來接合裝置封裝200，以將裝置封裝200與其他裝置集成。封裝結構300是示例，可以為其他封裝結構或用於形成封裝結構的其他技術。
作為形成封裝結構300的示例製程，可以首先在載體(未單獨示出)上形成背面重分佈結構306。背面重分佈結構306可以 使用類似於先前針對圖8描述的重分佈結構161的材料和技術來形成。例如，可以藉由在載體上沉積第一介電層來形成背面重分佈結構306，在第一介電層上形成重分佈層310(有時稱為金屬化圖案或重分佈線)，然後在第一介電層和重分佈層310上形成第二介電層。在第二介電層中形成開口，使得導電通孔308(如下所述)能夠與重分佈層310進行實體接觸和電性接觸。背面重分佈結構306是可選的。在一些實施例中，沒有重分佈層的介電層形成在載體上以代替背面重分佈結構306。
在一些實施例中，第一介電層由聚合物形成，例如聚苯並噁唑(PBO)、聚酰亞胺、苯並環丁烯(BCB)等。在其他實施例中，第一介電層由氮化物，例如氮化矽；氧化物，例如氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻硼磷矽玻璃(BPSG)等；其類似物等形成。第一介電層可以藉由任何可接受的沉積製程形成，例如旋塗、CVD、層壓(laminating)等，或其組合。
重分佈層310可以形成在第一介電層上。作為形成重分佈層310的示例，在第一介電層上方形成晶種層。在一些實施例中，晶種層是金屬層，其可以是單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層和鈦層上方的銅層。可以使用例如物理氣相沉積(PVD)等來形成晶種層。然後在晶種層上形成光阻並圖案化光阻(未示出)。光阻可以藉由旋塗等形成並且可以曝光以進行圖案化。光阻的圖案對應於重分佈層310。圖案化形成穿過光阻的開口以暴露晶種層。在光阻的開口中 和晶種層的暴露部分上形成導電材料。導電材料可以藉由電鍍形成，例如電鍍或無電電鍍等。導電材料可以包括金屬，例如銅、鈦、鎢、鋁等。然後，移除光阻和未形成導電材料的晶種層部分。可以藉由可接受的灰化或剝離製程移除光阻，例如使用氧電漿等。一旦移除光阻，就移除晶種層的暴露部分，例如藉由使用諸如濕式蝕刻或乾式蝕刻的可接受的蝕刻製程。晶種層和導電材料的剩餘部分形成重分佈層310。
第二介電層可以形成在重分佈層310和第一介電層上。在一些實施例中，第二介電層由與針對第一介電層所描述的材料相似的材料形成，其可以使用與針對第一介電層所描述的技術類似的技術來形成。然後圖案化第二介電層以形成暴露部分重分佈層310的開口。圖案化可以藉由可接受的製程形成，例如當第二介電層是光敏材料時，藉由將第二介電層暴露於光或藉由使用例如各向異性蝕刻進行蝕刻。若第二介電層為感光材料，則可在曝光後對第二介電層進行顯影。
為了說明的目的，圖10示出了具有單個重分佈層310的背面重分佈結構306。在一些實施例中，背面重分佈結構306可以包括任意數量的介電層和金屬化圖案。如果要形成更多的介電層和金屬化圖案，則可以重複上述步驟和製程。金屬化圖案可以包括一個或多個導電元件。導電元件可以在金屬化圖案的形成製程中藉由在下層介電層的表面上和下層介電層的開口中形成晶種層和金屬化圖案的導電材料來形成，從而互連(連接)和電性耦合各種 導電的線。
然後可以藉由第二介電層中的開口在重分佈層310上形成導電通孔308並遠離背面重分佈結構306延伸。作為形成導電通孔308的示例，晶種層(未示出)是形成在背面重分佈結構306上方，例如在第二介電層和重分佈層310的經開口暴露的部分上。在晶種層上形成光阻並圖案化光阻。然後將光阻圖案化以形成暴露晶種層的開口。在光阻的開口中和晶種層的暴露部分上形成導電材料。導電材料可以藉由電鍍形成，例如電鍍或無電電鍍等。導電材料可以包括金屬，例如銅、鈦、鎢、鋁等。移除光阻和未形成導電材料的晶種層部分。可以藉由可接受的灰化或剝離製程移除光阻，例如使用氧電漿等。一旦移除光阻，就移除晶種層的暴露部分，例如藉由使用諸如濕式蝕刻或乾式蝕刻的可接受的蝕刻製程。晶種層和導電材料的剩餘部分形成導電通孔308。
在形成導電通孔308之後，可以使用例如取放(pick-and-place)製程將裝置封裝200放置在背面重分佈結構306上。在一些實施例中，裝置封裝200藉由黏合劑(未單獨示出)附接到背面重分佈結構306。在其他實施例中，除了裝置封裝200之外，一個或多個其他裝置可以放置在背面重分佈結構306上。
在一些實施例中，在放置裝置封裝200之前，可以在重分佈結構161上和裝置封裝200的外部連接器167周圍形成鈍化層168。在一些實施例中，鈍化層168可以由一個或多個製成合適的介電材料，例如氧化矽、氮化矽、聚苯並噁唑(PBO)、聚酰亞胺 等。可以使用諸如CVD、PVD、ALD、其組合等的製程來形成鈍化層168。其他材料或製程是可能的。在形成外部連接器167和鈍化層168之後，可以進行平坦化製程。在進行平坦化製程之後，外部連接器167和鈍化層168的頂表面可以共面。在其他實施例中，在形成外部連接器167之前，在重分佈結構161上形成鈍化層168。在這樣的實施例中，可以將鈍化層168圖案化以形成對應於外部連接器167的開口，然後形成外部連接器167藉由在開口中沉積導電材料。
然後可以藉由在各種部件上和周圍形成封裝膠312來封裝導電通孔308和裝置封裝200。封裝膠312可以類似於之前描述的封裝膠130，並且可以使用類似的封裝技術。例如，封裝膠312可以是模製化合物、環氧樹脂等，並且可以被固化。在封裝之後，可以進行平坦化製程以暴露裝置封裝200的導電通孔308和外部連接器167。在平坦化之後，導電通孔308和外部連接器167的頂表面可以共面。
在一些實施例中，可以在封裝膠312、導電通孔308和裝置封裝200上方形成正面重分佈結構301。正面重分佈結構301可以包括一個或多個重分佈層和一個或多個鈍化層，並且可以使用與先前針對重分佈結構161(參見圖8)或背面重分佈結構306描述的那些材料或製程類似的材料或製程來形成。例如，可以沉積鈍化層和圖案化鈍化層，並且沉積晶種層在經圖案化的鈍化層上方。然後可以在晶種層上沉積光阻和圖案化光阻，並且藉由在晶 種層的暴露區域上沉積導電材料形成重分佈層。然後可以移除光阻和晶種層的下面的區域。可以重複所述製程以形成包括一個或多個重分佈層的正面重分佈結構301。正面重分佈結構301可具有與圖10所示不同的層數，其可使用任何合適的材料或製程形成。
然後可以形成凸塊下金屬化(under bump metallization，UBM)303以用於與正面重分佈結構301的外部連接。凸塊下金屬化303具有在正面重分佈結構301的主表面上並沿著其延伸的凸塊部分，並且具有通孔部分延伸穿過最頂部的鈍化層以實體接觸和電性接觸最頂部的重分佈層。結果，凸塊下金屬化303電性耦合到導電通孔308和裝置封裝200。凸塊下金屬化303可以由與正面重分佈結構301的重分佈層相同的材料形成，儘管可以為其他材料或其組合材料。
在一些實施例中，然後可以在凸塊下金屬化303上形成導電連接器304。導電連接器304可以是例如球柵陣列(BGA)連接器、焊球、金屬柱、受控塌陷晶片連接(C4)凸塊、微凸塊、無電電鍍鎳-無電電鍍鈀-浸金技術(ENEPIG)形成的凸塊等。導電連接器304可以包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等，或其組合。在一些實施例中，導電連接器304藉由最初藉由蒸發、電鍍、印刷、焊料轉移、球放置等形成焊料層而形成。一旦在結構上形成了一層焊料，就可以進行回流(reflow)以將材料成型為所需的凸塊形狀。在另一個實施例中，導電連接器304包括藉由濺射、印刷、電鍍、無電電鍍、CVD等形成的金屬柱(例如 銅柱)。金屬柱可以是無焊料的並且具有基本上垂直的側壁。在一些實施例中，金屬蓋層(metal cap layer)形成在金屬柱的頂部。金屬蓋層可以包括鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金等或其組合，並且可以藉由電鍍製程形成。
然後形成延伸穿過背面重分佈結構306的第一介電層以接觸重分佈層310的導電連接器307。例如，可以形成穿過第一介電層的開口以暴露部分重分佈層310。開口，例如可以使用雷射鑽孔、蝕刻等形成。然後在開口中形成導電連接器307。在一些實施例中，導電連接器307包括助焊劑並且在助焊劑浸漬製程中形成。在一些實施例中，導電連接器307包括諸如焊膏、銀膏等的導電膏，並且在印刷製程中分配。在一些實施例中，導電連接器307以類似於導電連接器304的方式形成，並且可以由與導電連接器304類似的材料形成。
然後可以將封裝組件320連接到導電連接器307。封裝組件320可以包括基底309上的一個或多個晶粒。例如，圖10中所示的封裝組件320包括基底309上的堆疊晶粒311和堆疊晶粒313。晶粒可以是為預期目的設計的半導體裝置，例如邏輯晶粒、中央處理單元(CPU)晶粒、記憶體晶粒(例如DRAM晶粒)、其組合等。半導體裝置可以是其他類型的裝置，例如關於第一半導體裝置101或第二半導體裝置113所描述的內容。
基底309可以是合適的材料，例如半導體基底(例如，矽或其他半導體)、玻璃基底、陶瓷基底、聚合物基底、有機基底等， 或任何其他合適的基底。基底309可以在基底309的第一面上具有導電接墊316以耦合到堆疊晶粒311/堆疊晶粒313，並且在基底309的第二面上具有導電接墊315以耦合到導電連接器307，基底309的第二面與基底309的第一面相對。導電接墊315和導電接墊316可以藉由延伸穿過基底309的通孔進行電性連接。在一些實施例中，堆疊晶粒311/堆疊晶粒313藉由焊線(wire bond)319電性連接到導電接墊316。堆疊晶粒311/堆疊晶粒313和焊線319可以由模製材料317封裝。在一些實施例中，模製材料317包括封裝膠、模製化合物、聚合物、環氧樹脂、矽氧化物填充材料等或其組合。
封裝組件320的導電接墊315可以實體接觸和電性接合到導電連接器307。例如，可以將導電接墊315放置為與導電連接器307實體接觸，然後可以進行回流製程。在一些實施例中，底膠321可以形成在背面重分佈結構306和封裝組件320之間。在一些情況下，底膠321可以圍繞並保護導電連接器307。
圖11示出了根據一些實施例的接合了裝置封裝200的封裝結構400。作為用於形成封裝結構300的示例製程，可以首先在裝置封裝200的外部連接器167上形成導電連接器169。導電連接器169可以類似於之前針對圖10描述的導電連接器304，並且可以是使用類似的技術形成。例如，導電連接器169可以是使用蒸發、電鍍、印刷、焊料轉移、球放置等形成的焊球、焊球等。可以進行回流以將材料成形為期望的凸塊形狀。可以為其他材料或技術。
可以使用導電連接器169將裝置封裝200安裝到封裝基底401。封裝基底401可以包括例如基底核心(substrate core)402和基底核心402上方的接合墊404。基底核心402可以由以下材料製成半導體材料，例如矽、鍺、金剛石等。其他半導體材料也是可能的。此外，基底核心402可以是SOI基底。通常，SOI基底包括半導體材料層，例如外延矽、鍺、矽鍺、SOI、SGOI或其組合。基底核心402可以包括其他材料，例如PCB材料、有機材料、積層膜、層壓板等，或其他材料。基底核心402可以包括主動裝置或被動裝置(未示出)，或者可以基本上沒有主動裝置或被動裝置。基底核心402還可以包括金屬化層和通孔(未示出)，接合墊404實體接觸和/或電性耦合到金屬化層和通孔。在其他實施例中，表面黏著裝置(surface mount device，SMD)、集成被動裝置(integrated passive device，IPD)等也可以連接到封裝基底401。
在一些實施例中，導電連接器169進行回流以將裝置封裝200附接到接合墊404。導電連接器169將包括基底核心402中的金屬化層的封裝基底401電性耦合和/或實體耦合到裝置封裝200。在一些實施例中，底膠406可以形成在裝置封裝200和封裝基底401之間並且圍繞導電連接器169。底膠406可以在裝置封裝200經附接之後，藉由毛細管流動(capillary flow)製程形成或者可以是在貼附裝置封裝200之前藉由合適的沉積方法形成。
也可以包括其他部件和製程。例如，可以包括測試結構以幫助對3D封裝或3DIC裝置進行驗證測試。測試結構可以包括 例如形成在重分佈層中或基底上的測試接墊，測試接墊允許3D封裝或3DIC的測試、探針和/或探針卡的使用等。驗證測試可以在中間結構以及最終結構上進行。此外，本文公開的結構和方法可以與已知良好晶粒的中間驗證的測試方法結合使用，以提高產量並降低成本。
圖12、圖13、圖14、圖15和圖16分別示出了根據一些實施例的示例裝置封裝212、213、214、215和216的截面圖。圖12至圖16沿類似於圖9A的橫截面圖示出。除了裝置封裝212至裝置封裝216包括形成在封裝接合層131中的導電封裝接合材料135和形成在支撐接合層151中的導電支撐接合材料155，裝置封裝212至裝置封裝216類似於圖9A所示的裝置封裝200。在一些情況下，除了由散熱結構115提供的改進的散熱之外，由於導電封裝接合材料135和導電支撐接合材料155的導電材料可以具有相對高的導熱率，可以提供改進的散熱。在一些實施例中，導電封裝接合材料135和導電支撐接合材料155與第一半導體裝置101、第二半導體裝置113和任何其他電性部件電性絕緣。在一些情況下，導電封裝接合材料135和導電支撐接合材料155可以被認為是「虛擬結構」或「虛擬電性部件」。
在一些實施例中，導電封裝接合材料135和導電支撐接合材料155用作支撐結構150的接合的一部分。以這種方式，支撐結構150的接合可以包括介電質-介電質接合和金屬-金屬接合的組合(例如，「混合接合」)。例如，支撐接合層151可以使用介 電質-介電質接合來接合到封裝接合層131，並且導電支撐接合材料155可以使用金屬-金屬接合來接合到導電封裝接合材料135。接合製程可以類似於之前針對圖1A描述的用於接合第一半導體裝置101到第二半導體裝置113所描述的接合製程。例如，在一些實施例中，可以首先對支撐接合層151、導電支撐接合材料155、封裝接合層131和/或導電封裝接合材料135進行活化製程。然後可以將導電支撐接合材料155放置為與導電封裝接合材料135實體接觸，同時將支撐接合層151放置為與封裝接合層131實體接觸。在某些情況下，接合表面之間的接合製程開始於接合表面彼此實體接觸。在一些實施例中，在接合表面實體接觸之後進行熱處理。熱處理可包括在約200℃至約400℃範圍內的製程溫度，但可以為其他溫度。可以為其他黏合技術。
圖12圖示了根據一些實施例的裝置封裝212。除了在接合支撐結構150之前，在封裝接合層131中形成導電封裝接合材料135並且在支撐接合層151中形成導電支撐接合材料155，裝置封裝212類似於裝置封裝200，如前所述。導電封裝接合材料135和導電支撐接合材料155可以使用任何合適的技術形成，例如鑲嵌、雙鑲嵌等。作為示例，可以藉由首先在封裝接合層131內形成凹槽(未單獨示出)來形成導電封裝接合材料135。在一個實施例中，可以藉由首先在封裝接合層131的頂表面上施加光阻和圖案化光阻來形成凹槽。然後使用圖案化的光阻作為蝕刻罩幕蝕刻封裝接合層131以形成凹槽。封裝接合層131可以藉由乾式蝕刻 (例如，反應離子蝕刻(RIE)或中性粒子束蝕刻(NBE))、濕式蝕刻等來蝕刻。在一些實施例中，凹槽部分地延伸穿過封裝接合層131。可以為形成凹槽的其他技術。
接著，可以在封裝接合層131的凹槽中形成導電封裝接合材料135。在一些實施例中，導電封裝接合材料135可以包括阻障層、晶種層、填充金屬或其組合。例如，首先可以在封裝接合層131上覆蓋沉積阻障層。阻障層可以包括鈦、氮化鈦、鉭、氮化鉭等或其組合。晶種層可以是諸如銅的導電材料並且可以使用諸如濺射、蒸發、PECVD等的合適的製程在阻障層上覆蓋沉積。填充金屬可以是諸如銅或銅合金的導電材料並且可以使用諸如電鍍、無電電鍍等的合適製程來沉積。在一些實施例中，填充金屬可以填充或過度填充凹槽。一旦沉積了填充金屬，就可以使用例如化學機械研磨(CMP)等平坦化製程移除填充金屬、晶種層和阻障層的多餘材料。在平坦化製程之後，在一些情況下，導電封裝接合材料135和封裝接合層131的頂表面可以基本上是齊平或共面。可以為用於形成導電封裝接合材料135的其他技術。
可以使用類似的技術在支撐接合層151中形成導電支撐接合材料155。例如，可以在支撐接合層151中圖案化凹槽並且可以在支撐接合層151上沉積導電支撐接合材料155。在一些實施例中，凹槽部分地延伸穿過支撐接合層151。在一些實施例中，導電支撐接合材料155可以包括阻障層、晶種層、填充金屬或其組合。在一些情況下，在平坦化製程之後，可以進行平坦化製程並且導 電支撐接合材料155和支撐接合層151的頂表面可以基本上是齊平或共面。可以為用於形成導電支撐接合材料155的其他技術。在一些實施例中，導電封裝接合材料135可以具有在大約100奈米到大約1000奈米範圍內的厚度，並且導電支撐接合材料155可以具有在大約100奈米到大約1000奈米範圍內的厚度。可以為其他厚度。
圖13圖示了根據一些實施例的裝置封裝213。除了導電支撐接合材料155完全延伸穿過支撐接合層151，裝置封裝213類似於圖12中所示的裝置封裝212。導電支撐接合材料155可以例如藉由形成完全延伸穿過支撐接合層151的凹槽來形成。在一些實施例中，凹槽暴露支撐基底153。然後可以將導電支撐接合材料155沉積到凹槽中。在一些實施例中，導電支撐接合材料155實體接觸支撐基底153。在一些實施例中，導電支撐接合材料155可以具有在約100奈米至約1000奈米範圍內的厚度。可以為其他厚度。在一些情況下，可以藉由使用較厚的導電支撐接合材料155或實體接觸支撐基底153的導電支撐接合材料155來改善散熱。
圖14圖示了根據一些實施例的裝置封裝214。除了導電支撐接合材料155完全延伸穿過支撐接合層151並且導電封裝接合材料135完全延伸穿過封裝接合層131，裝置封裝214類似於圖13中所示的裝置封裝213。例如，可以藉由形成完全延伸穿過封裝接合層131的凹槽來形成導電封裝接合材料135。在一些實施例中，凹槽暴露第二半導體裝置113、散熱結構115和/或封裝膠130。 然後可以將導電支撐接合材料155沉積到凹槽中。在一些實施例中，導電支撐接合材料155實體接觸第二半導體裝置113、散熱結構115和/或封裝膠130。導電封裝接合材料135和導電支撐接合材料155可以具有相似的厚度或不同的厚度。在一些實施例中，導電封裝接合材料135可以具有在約100奈米至約1000奈米範圍內的厚度。也可以為其他厚度。在一些情況下，可以藉由使用較厚的導電封裝接合材料135或實體接觸第二半導體裝置113、散熱結構115或封裝膠130的導電封裝接合材料135來改善散熱。
圖15圖示了根據一些實施例的裝置封裝215。除了導電支撐接合材料155完全延伸穿過支撐接合層151並突出到支撐基底153中，裝置封裝215類似於圖13中所示的裝置封裝213。圖16示出了與圖14所示的裝置封裝214類似的裝置封裝216，除了導電支撐接合材料155完全延伸穿過支撐接合層151並進入支撐基底153。可以形成裝置封裝215和裝置封裝216的導電支撐接合材料155，例如用於藉由使凹槽完全延伸穿過支撐接合層151並將深度延伸到支撐基底153中。凹槽可以具有距支撐基底153的表面在大約200奈米到大約1000奈米範圍內的深度，但是可以為其他深度。可以使用合適的濕式蝕刻和/或乾式蝕刻將凹槽延伸到支撐基底153中。然後可以將導電支撐接合材料155沉積到凹槽中。在一些實施例中，導電支撐接合材料155可以具有在約300奈米至約2000奈米範圍內的厚度。也可以為其他厚度。在一些情況下，可以藉由使用更厚的導電支撐接合材料155或突出到支撐基底 153中的導電支撐接合材料155來改善散熱。
圖17、圖18和圖19分別示出了根據一些實施例的具有不同散熱結構115配置的裝置封裝501、裝置封裝502和裝置封裝503的平面圖。圖17-圖19沿類似於圖9B的橫截面圖示出。除了散熱結構115以及在裝置封裝503的第二半導體裝置113A至113B的配置、形狀和佈置，裝置封裝501至裝置封裝503類似於圖9B中所示的裝置封裝200。圖17-圖19中所示的實施例旨在作為用於說明目的的非限制性示例，並且可以在其他實施例中形成其他尺寸、形狀、佈置或配置的散熱結構115。圖17-圖19中所示的實施例及其變形可應用於本文所述的任何其他實施例。
圖17圖示了與圖9B中所示的裝置封裝200類似的裝置封裝501，除了在每行中的相鄰散熱結構115之間不存在間隙(例如，間隙117)。換言之，第二半導體裝置113的一側的每一行包括單個散熱結構115。在一些情況下，形成沒有間隙或具有較少間隙的散熱結構115可以改善散熱並改善結構支撐。
圖18示出了與圖9B所示的裝置封裝200相似的裝置封裝502，除了散熱結構115是排列成陣列的柱狀結構。所示柱狀散熱結構115的間距、尺寸、數量和佈置是示例，並且可以為其他配置。在一些情況下，將散熱結構115形成為柱可以改善散熱並改善結構支撐。
圖19示出了與圖9B所示的裝置封裝200相似的裝置封裝503，除了散熱結構115具有多種形狀和尺寸且多個第二半導體 裝置113A至113B附接到第一半導體裝置101。第二半導體裝置113A至113B可與前述的第二半導體裝置113相似，而第二半導體裝置113A可與第二半導體裝置113B相似或不同。在其他實施例中，可以附接多於兩個的第二半導體裝置113。散熱結構115可以配置成任何合適的配置，這可以取決於裝置封裝的參數、操作特性或設計。例如，裝置封裝503的散熱結構115包括矩形、牆壁形狀、圓形、柱形、L形、T形的散熱結構115，具有間隙、無間隙、不同長度和不同的寬度。散熱結構115可以存在於第二半導體裝置113A至113B之間，可以規則地間隔或不規則地間隔，或者可以具有對稱佈置或不對稱佈置。這是一個示例，也可以為其他配置。以這種方式，散熱結構115可以被適當地配置用於特定應用或設計。
實施例可以實現優勢。藉由用高導熱率材料代替封裝膠或模製材料的部分，可以在封裝中形成更有效的散熱路徑。這些導熱「散熱結構」的形成可以改善封裝(例如包括堆疊的半導體裝置等的封裝)的散熱性能。在某些情況下，改進的散熱性能可以為設備或封裝提供更大的設計靈活性。由高導熱率材料形成的散熱結構可以被配置為具有任何合適的形狀、尺寸或佈置以有效地散熱。此外，散熱結構可以與封裝中的其他電性部件電性絕緣。在一些情況下，可以藉由形成用於接合支撐結構的高導熱率材料的接合部件來實現對散熱的額外改進。
根據本公開的實施例，一種封裝，包括：第一半導體裝 置，包括第一接合層；第二半導體裝置，接合到所述第一半導體裝置的所述第一接合層；多個散熱結構，設置在所述第二半導體裝置旁邊及所述第一接合層上，其中所述散熱結構包括導電材料，其中所述散熱結構與所述第一半導體裝置及所述第二半導體裝置電性絕緣；封裝膠，設置在所述第一接合層上，其中所述封裝膠圍繞所述第二半導體裝置並且圍繞多個所述散熱結構；以及第二接合層，設置在所述封裝膠、多個所述散熱結構和所述第二半導體裝置上方。在一些實施例中，其中多個所述散熱結構包括銅。在一些實施例中，更包括支撐結構，所述支撐結構包括第三接合層，其中所述第三接合層接合到所述第二接合層。在一些實施例中，更包括在所述第二接合層中的第一導電接墊和在所述第三接合層中的第二導電接墊，其中所述第一導電接墊接合到所述第二導電接墊。在一些實施例中，其中所述第一導電接墊實體接觸所述封裝膠。在一些實施例中，其中所述散熱結構是牆壁形狀。在一些實施例中，其中所述散熱結構是柱狀。在一些實施例中，其中所述封裝膠的頂表面和多個所述散熱結構的頂表面齊平。
根據本公開的實施例，一種封裝，包括：介電層，在半導體基底上方；第一半導體晶粒接合到所述介電層；封裝膠，設置在所述介電層上方和所述第一半導體晶粒的側壁上，其中所述封裝膠具有第一熱導率；第一散熱結構，貫穿所述封裝膠以實體接觸所述介電層，其中所述第一散熱結構具有大於所述第一熱導率的第二熱導率；第一接合層，設置在所述第一半導體晶粒、所 述封裝膠和所述第一散熱結構上方；以及支撐結構，包括在支撐基底上方的第二接合層，其中所述第二接合層接合到所述第一接合層。在一些實施例中，其中所述第一散熱結構的頂表面是所述半導體基底上方的第一高度，並且所述封裝膠的頂表面是所述半導體基底上方的所述第一高度。在一些實施例中，更包括第二散熱結構，所述第二散熱結構貫穿所述封裝膠以實體接觸所述介電層，其中所述第二散熱結構具有所述第二熱導率，其中所述第二散熱結構與所述第一散熱結構相對於所述第一半導體晶粒。在一些實施例中，其中所述半導體基底包括金屬化層，其中所述第一散熱結構藉由所述介電層與所述金屬化層絕緣。在一些實施例中，其中所述第一散熱結構包括介電材料。在一些實施例中，其中所述第一接合層包括第一金屬部分並且所述第二接合層包括第二金屬部分，其中所述第一金屬部分接合到所述第二金屬部分。在一些實施例中，其中所述第二金屬部分實體接觸所述支撐基底。
根據本公開的實施例，一種封裝方法，包括：將第一半導體裝置接合到第二半導體裝置的頂表面；在所述第一半導體裝置旁邊及所述第二半導體裝置的頂表面上形成多個散熱導電結構，其中所述散熱導電結構與所述第二半導體裝置電性絕緣；以封裝膠封裝多個所述散熱導電結構、所述第一半導體裝置和所述第二半導體裝置；在多個所述散熱導電結構、所述封裝膠和所述第一半導體裝置的頂表面上沉積接合層；以及將支撐結構接合到所述接合層。在一些實施例中，其中形成從所述第二半導體裝置 的頂表面突出的多個所述散熱導電結構包括用黏合劑將多個所述散熱導電結構附接到所述第二半導體裝置的頂表面。在一些實施例中，其中形成從所述第二半導體裝置的頂表面突出的多個所述散熱導電結構包括在所述第二半導體裝置的頂表面上沉積導電材料。在一些實施例中，更包括進行平坦化製程，其中在所述平坦化製程之後，多個所述散熱導電結構、所述封裝膠和所述第一半導體裝置的頂表面共面。在一些實施例中，其中將所述支撐結構接合到所述接合層包括進行介電質-介電質接合製程和金屬-金屬接合製程。
前文概述若干實施例的特徵，以使得所屬技術領域具有通常知識者可更佳地理解本揭露內容的態樣。所屬技術領域具有通常知識者應瞭解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬技術領域具有通常知識者亦應認識到，此類等效構造並不脫離本揭露內容的精神及範圍，且所屬技術領域具有通常知識者可在不脫離本揭露內容的精神及範圍的情況下在本文中作出各種改變、替代以及更改。
101:第一半導體裝置
105:第一金屬化層
111:通孔
113:第二半導體裝置
115:散熱結構
130:封裝膠
131:封裝接合層
135:導電封裝接合材料
150:支撐結構
151:支撐接合層
153:支撐基底
155:導電支撐接合材料
161:重分佈結構
167:外部連接器
200:裝置封裝
B-B:橫截面

Claims (7)

  1. 一種裝置封裝，包括：第一半導體裝置，包括第一接合層；第二半導體裝置，接合到所述第一半導體裝置的所述第一接合層；多個散熱結構，設置在所述第二半導體裝置旁邊及所述第一接合層上，其中所述散熱結構包括導電材料，其中所述散熱結構與所述第一半導體裝置及所述第二半導體裝置電性絕緣；封裝膠，設置在所述第一接合層上，其中所述封裝膠圍繞所述第二半導體裝置並且圍繞多個所述散熱結構；第二接合層，設置在所述封裝膠、多個所述散熱結構和所述第二半導體裝置上方；以及支撐結構，設置在所述第二接合層上方且包括第三接合層，其中在所述第二接合層中的第一介電質接合到在所述第三接合層中第二介電質，在所述第二接合層中的第一導電接墊接合到在所述第三接合層中第二導電接墊，且所述第一導電接墊和所述第二導電接墊與所述第一半導體裝置和所述第二半導體裝置電性絕緣。
  2. 如請求項1所述的裝置封裝，其中所述封裝膠的頂表面和多個所述散熱結構的頂表面齊平。
  3. 一種半導體封裝，包括：介電層，在半導體基底上方；第一半導體晶粒接合到所述介電層； 封裝膠，設置在所述介電層上方和所述第一半導體晶粒的側壁上，其中所述封裝膠具有第一熱導率；第一散熱結構，貫穿所述封裝膠以實體接觸所述介電層，其中所述第一散熱結構具有大於所述第一熱導率的第二熱導率；第一接合層，設置在所述第一半導體晶粒、所述封裝膠和所述第一散熱結構上方；以及支撐結構，包括在支撐基底上方的第二接合層，其中所述第二接合層接合到所述第一接合層，其中所述第一接合層包括第一介電質和第一金屬部分並且所述第二接合層包括第二介電質和第二金屬部分，其中所述第一介電質接合到所述第二介電質，所述第一金屬部分接合到所述第二金屬部分，且所述第一金屬部分和所述第二金屬部分與所述半導體基底和所述第一半導體晶粒電性絕緣。
  4. 如請求項3所述的半導體封裝，更包括第二散熱結構，所述第二散熱結構貫穿所述封裝膠以實體接觸所述介電層，其中所述第二散熱結構具有所述第二熱導率，其中所述第二散熱結構與所述第一散熱結構相對於所述第一半導體晶粒。
  5. 如請求項3所述的半導體封裝，其中所述半導體基底包括金屬化層，其中所述第一散熱結構藉由所述介電層與所述金屬化層絕緣。
  6. 一種封裝方法，包括：將第一半導體裝置接合到第二半導體裝置的頂表面； 在所述第一半導體裝置旁邊及所述第二半導體裝置的頂表面上形成多個散熱導電結構，其中所述散熱導電結構與所述第二半導體裝置電性絕緣；以封裝膠封裝多個所述散熱導電結構、所述第一半導體裝置和所述第二半導體裝置；在多個所述散熱導電結構、所述封裝膠和所述第一半導體裝置的頂表面上沉積第一接合層；以及將包括第二接合層的支撐結構接合到所述第一接合層，其中將包括所述第二接合層的所述支撐結構接合到所述第一接合層包括進行介電質-介電質接合製程和金屬-金屬接合製程，且所述第二接合層的金屬和所述第一接合層的金屬與所述第一半導體裝置和所述第二半導體裝置電性絕緣。
  7. 如請求項6所述的封裝方法，其中形成從所述第二半導體裝置的頂表面突出的多個所述散熱導電結構包括在所述第二半導體裝置的頂表面上沉積導電材料。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202129887A (zh) * 2020-01-16 2021-08-01 台灣積體電路製造股份有限公司 半導體結構及其製作方法
TW202141708A (zh) * 2020-04-16 2021-11-01 台灣積體電路製造股份有限公司 積體電路封裝及其製作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10347574B2 (en) * 2017-09-28 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages
US10867879B2 (en) * 2018-09-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202129887A (zh) * 2020-01-16 2021-08-01 台灣積體電路製造股份有限公司 半導體結構及其製作方法
TW202141708A (zh) * 2020-04-16 2021-11-01 台灣積體電路製造股份有限公司 積體電路封裝及其製作方法

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