CN220121823U - 集成电路封装 - Google Patents

集成电路封装 Download PDF

Info

Publication number
CN220121823U
CN220121823U CN202321140534.5U CN202321140534U CN220121823U CN 220121823 U CN220121823 U CN 220121823U CN 202321140534 U CN202321140534 U CN 202321140534U CN 220121823 U CN220121823 U CN 220121823U
Authority
CN
China
Prior art keywords
thermally conductive
die
layer
package
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202321140534.5U
Other languages
English (en)
Inventor
卢思维
蔡宗甫
陈启祥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of CN220121823U publication Critical patent/CN220121823U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1611—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16196—Cap forming a cavity, e.g. being a curved metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本实用新型提供一种集成电路封装，包括：封装衬底；中介层，具有键合至封装衬底的第一侧；第一管芯，键合至中介层的第二侧，所述第二侧与所述第一侧相对；环，位于封装衬底上，其中所述环环绕第一管芯及中介层；模制化合物，设置于所述环与第一管芯之间，其中模制化合物与所述环实体接触；以及多个导热层，位于模制化合物及第一管芯之上且与模制化合物及第一管芯实体接触，其中模制化合物设置于所述多个导热层与所述环之间。

Description

集成电路封装
技术领域
本实用新型实施例是涉及一种封装，且尤其是涉及一种集成电路封装。
背景技术
自开发出集成电路(integrated circuit，IC)以来，半导体业已因各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续改善而经历连续快速发展。在很大程度上，集成密度的该些改善来自于最小特征大小(feature size)的重复减小，此使得更多组件能够被整合至给定面积中。
该些集成度改善在本质上主要是自二维(two-dimensional，2D)层面而言，原因在于集成组件所占据的面积主要位于半导体晶圆的表面上。增大的密度及集成电路的面积的相应减小一般而言超出了将集成电路芯片直接键合至衬底上的能力。已使用中介层(interposer)将球接触面积自芯片的面积重布线至中介层的较大面积。此外，中介层已使得能够达成包括多个芯片的三维(three-dimensional，3D)封装。亦已开发出其他封装来并入3D态样。
实用新型内容
依据本实用新型实施例，一种集成电路封装包括：封装衬底；中介层，具有键合至封装衬底的第一侧；第一管芯，键合至中介层的第二侧，所述第二侧与所述第一侧相对；环，位于封装衬底上，其中所述环环绕第一管芯及中介层；模制化合物，设置于所述环与第一管芯之间，其中模制化合物与所述环实体接触；以及多个导热层，位于模制化合物及第一管芯之上且与模制化合物及第一管芯实体接触，其中模制化合物设置于所述多个导热层与所述环之间。
依据本实用新型实施例，一种集成电路封装包括：封装组件，包括第一管芯以及中介层；衬底，电性连接至所述第一管芯，其中所述中介层设置于所述第一管芯与所述衬底之间；环，贴合至所述衬底；模制化合物，环绕所述封装组件，其中所述模制化合物设置于所述环的内侧壁与所述封装组件的侧壁之间；以及第一导热层，位于所述环、所述模制化合物及所述封装组件之上；以及散热结构，位于所述第一导热层之上且耦合至所述第一导热层，其中所述散热结构与所述第一导热层不同。
依据本实用新型实施例，一种形成集成电路封装的方法包括：将封装组件贴合至衬底；将环贴合至所述衬底，其中所述环环绕所述封装组件；在所述环、所述封装组件及所述衬底之上形成模制化合物，其中所述模制化合物填充于所述环的内侧壁与所述封装组件的侧壁之间的空间；以及使用沉积工艺在所述模制化合物及所述封装组件之上沉积多个导热层，所述多个导热层与所述模制化合物及所述封装组件实体接触。
为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
通过结合附图阅读以下详细说明，会最佳地理解本实用新型的态样。应注意，根据行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1至图16A是根据一些实施例的制造封装结构的中间阶段的剖视图。
图16B是根据一些其他实施例的制造封装结构的中间阶段的剖视图。
图17A至图17F是根据一些其他实施例的制造封装结构的中间阶段的剖视图。
具体实施方式
以下揭露内容提供用于实施本实用新型的不同特征的诸多不同实施例或实例。以下阐述组件及排列的具体实例以简化本实用新型。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得第一特征与第二特征可不直接接触的实施例。另外，本实用新型可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“位于…之下(beneath)”、“位于…下方(below)”、“下部的(lower)”、“位于…上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来阐述图中所例示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
各种实施例包括用于形成装置封装(例如，衬底上晶圆上芯片(chip-on-wafer-on-substrate，CoWoS)封装)的方法，所述装置封装包括封装组件(例如，包括键合至中介层的一个或多个半导体芯片的晶圆上芯片封装组件)及键合至中介层的与所述一个或多个半导体芯片相对的侧的封装衬底。将环贴合至衬底，其中所述环环绕封装组件，且形成模制化合物以填充于所述环与封装组件之间的空间。然后在封装组件及模制化合物之上形成多个导热金属层，且所述多个导热金属层与封装组件与模制化合物实体接触。在所述多个导热金属层的顶表面施加热界面材料(thermal interface material，TIM)，且此后通过TIM将液体冷却装置(例如，液体冷却式冷板(liquid cooled cold-plate)或其他合适的装置)耦合至所述多个导热金属层。本文中所揭露的一些实施例的有利特征包括仅施加一次TIM，此使得液体冷却装置热阻降低并提升冷却效能。
将针对特定上下文(即，使用衬底上晶圆上芯片(CoWoS)处理的管芯-中介层-衬底堆叠封装)来阐述实施例。然而，亦可对其他封装(例如管芯-管芯-衬底堆叠封装、集成芯片上系统(System-on-Integrated-Chip，SoIC)装置封装、集成扇出型(Integrated Fan-Out，InFO)封装以及其他处理)应用其他实施例。
图1至图16A例示出根据一些实施例的制造封装结构10的中间阶段的剖视图。图1例示出一个或多个管芯68。管芯68的主体(main body)60可包括任意数目的管芯、衬底、晶体管、有源装置、无源装置或类似装置。在实施例中，主体60可包括块状半导体衬底、绝缘层上半导体(semiconductor-on-insulator，SOI)衬底、多层式半导体衬底或类似衬底。主体60的半导体材料可为：硅；锗；化合物半导体，包括硅锗、碳化硅、镓砷、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。亦可使用其他衬底(例如多层式衬底或梯度衬底)。主体60可为经掺杂的或未经掺杂的。可在主体60的有源表面62中及/或有源表面62上形成例如晶体管、电容器、电阻器、二极管及类似装置等装置。
在有源表面62上形成包括一个或多个介电层及相应金属化图案的内连结构64。介电层中的金属化图案可例如使用通孔及/或迹线而在所述装置之间路由电性信号，且所述介电层中的所述金属化图案亦可含有各种电性装置(例如电容器、电阻器、电感器或类似装置)。可对所述各种装置与金属化图案进行内连以执行一个或多个功能。所述功能可包括存储器结构、处理结构、传感器、放大器、功率分布、输入/输出电路系统或类似功能。另外，在内连结构64中及/或内连结构64上形成例如导电柱(例如，包含例如铜等金属)等管芯连接件以向所述电路系统及装置提供外部电性连接。
做为形成内连结构64的层的实例，可形成金属间介电(inter-metallizationdielectric，IMD)层。可通过此项技术中所现有的任何合适的方法(例如旋涂(spinning)、化学气相沉积(chemical vapor deposition，CVD)、等离子体增强型CVD(plasma-enhancedCVD，PECVD)、高密度等离子体化学气相沉积(high-density plasma chemical vapordeposition，HDP-CVD)或类似方法)而由例如以下材料来形成IMD层：低介电常数(low-K)介电材料，例如磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟硅酸盐玻璃(fluorosilicate glass，FSG)、SiOxCy、旋涂玻璃(Spin-On-Glass)、旋涂聚合物(Spin-On-Polymer)、硅碳材料、其化合物、其复合物、其组合或类似材料。可例如通过以下方式在IMD层中形成金属化图案：使用光刻技术在IMD层上沉积光刻胶材料并对所述光刻胶材料进行图案化以暴露出IMD层的将变成所述金属化图案的部分。可使用刻蚀工艺(例如各向异性干式刻蚀工艺)在IMD层中形成与IMD层的被暴露出的部分对应的凹槽及/或开口。可使用扩散阻障层对凹槽及/或开口进行衬垫且使用导电材料对凹槽及/或开口进行填充。扩散阻障层可包括通过原子层沉积(atomic layer deposition，ALD)或类似工艺而沉积的氮化钽、钽、氮化钛、钛、钴钨、类似材料或其组合形成的一个或多个层。金属化图案的导电材料可包括通过CVD、物理气相沉积(physical vapor deposition，PVD)或类似工艺而沉积的铜、铝、钨、银及其组合或类似材料。可例如使用化学机械抛光(chemical mechanical polish，CMP)来移除位于IMD层上的任何过量的扩散阻障层及/或导电材料。可通过重复进行该些步骤来形成内连结构64的附加层。
在图2中，将包括内连结构64的主体60单体化成各别的管芯68。管芯68中的每一者通常含有相同的电路系统(例如相同的装置及金属化图案)，但管芯68中的一些管芯68或全部管芯68可具有不同的电路系统。所述单体化可包括锯切、切割或类似单体化。
管芯68中的每一者可包括一个或多个逻辑管芯(例如，中央处理单元(centralprocessing unit)、图形处理单元(graphics processing unit，GPU)、系统芯片(system-on-a-chip，SoC)、现场可程序化栅阵列(field-programmable gate array，FPGA)、微控制器或类似逻辑管芯)、存储器管芯(例如，动态随机存取存储器(dynamic random accessmemory，DRAM)管芯、静态随机存取存储器(static random access memory，SRAM)管芯或类似存储器管芯)、电源管理管芯(例如，电源管理集成电路(power management integratedcircuit，PMIC)管芯)、射频(radio frequency，RF)管芯、传感器管芯、微机电系统(micro-electro-mechanical-system，MEMS)管芯、信号处理管芯(例如，数字信号处理(digitalsignal processing，DSP)管芯)、前端管芯(例如，模拟前端(analog front-end，AFE)管芯)、类似管芯或其组合。另外，在一些实施例中，管芯68可具有不同大小(例如，不同高度及/或表面积)，且在其他实施例中，管芯68可具有相同大小(例如，相同高度及/或表面积)。
图3例示出处理期间的一个或多个组件96。组件96可为中介层或其他管芯。衬底70可形成组件96的主体。衬底70可为晶圆。衬底70可包括块状半导体衬底、SOI衬底、多层式半导体衬底或类似衬底。衬底70的半导体材料可为：硅；锗；化合物半导体，包括硅锗、碳化硅、镓砷、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。亦可使用其他衬底(例如多层式衬底或梯度衬底)。衬底70可为经掺杂的或未经掺杂的。可在衬底70的第一表面72(亦可被称为有源表面)中及/或第一表面72上形成例如晶体管、电容器、电阻器、二极管及类似装置等装置。在其中组件96为中介层的实施例中，在组件96中一般将不包括有源装置，但中介层可包括形成于第一表面72中及/或第一表面72上的无源装置。在此种实施例中，组件96可不具有位于衬底70上的任何有源装置。
形成自衬底70的第一表面72延伸至衬底70中的穿孔(through-via，TV)74。当衬底70是硅衬底时，TV 74有时亦被称为衬底穿孔或硅穿孔。可通过使用例如刻蚀、碾磨(milling)、激光技术、其组合及/或类似技术在衬底70中形成凹槽而形成TV 74。可例如使用氧化技术在凹槽中形成薄介电材料。可例如通过CVD、ALD、PVD、热氧化、其组合及/或类似工艺在衬底70的前侧之上及在开口中保形地沉积薄阻障层。阻障层可包含氮化物或氮氧化物(例如，氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、其组合及/或类似材料)。可在薄阻障层之上及在开口中沉积导电材料。可通过电化学镀覆工艺、CVD、ALD、PVD、其组合及/或类似工艺形成导电材料。导电材料的实例为铜、钨、铝、银、金、其组合及/或类似材料。通过例如CMP自衬底70的前侧移除过量的导电材料及阻障层。因此，TV 74可包括导电材料以及位于导电材料与衬底70之间的薄阻障层。
在衬底70的第一表面72之上形成内连结构76，且内连结构76用于将集成电路装置(若存在)及/或TV 74电性连接于一起及/或将集成电路装置(若存在)及/或TV 74电性连接至外部装置。内连结构76可包括一个或多个介电层及位于所述介电层中的相应金属化图案。金属化图案可包括用于将任意装置及/或TV 74内连于一起及/或将任意装置及/或TV74内连至外部装置的通孔及/或迹线。介电层可包含氧化硅、氮化硅、碳化硅、氮氧化硅、低介电常数介电材料(例如PSG、BPSG、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合或类似材料)。可通过此项技术中所现有的任何合适的方法(例如旋涂、CVD、PECVD、HDP-CVD或类似方法)来沉积介电层。可例如通过以下方式在介电层中形成金属化图案：使用光刻技术在介电层上沉积光刻胶材料并对所述光刻胶材料进行图案化以暴露出所述介电层的将变成所述金属化图案的部分。可使用刻蚀工艺(例如各向异性干式刻蚀工艺)在介电层中形成与所述介电层的被暴露出的部分对应的凹槽及/或开口。可使用扩散阻障层对凹槽及/或开口进行衬垫且使用导电材料对凹槽及/或开口进行填充。扩散阻障层可包含通过ALD或类似工艺而沉积的TaN、Ta、TiN、Ti、CoW或类似材料形成的一个或多个层，且导电材料可包括通过CVD、PVD或类似工艺而沉积的铜、铝、钨、银及其组合或类似材料。可例如使用CMP来移除位于介电层上的任何过量的扩散阻障层及/或导电材料。
在内连结构76的顶表面处(例如在内连结构76的介电层中形成的导电垫上)形成电性连接件77/78。在一些实施例中，电性连接件77/78包括金属柱77，金属柱77具有位于金属柱77之上的金属顶盖层78，金属顶盖层78可为焊料顶盖。电性连接件77/78(包括柱77及顶盖层78)有时被称为微凸块77/78。在一些实施例中，金属柱77包含导电材料(例如铜、铝、金、镍、钯、类似材料或其组合)且可通过溅镀、印刷、电镀、无电镀覆、CVD或类似工艺来形成。金属柱77可为无焊料的且具有实质上垂直的侧壁。在一些实施例中，相应金属顶盖层78形成于金属柱77的相应顶表面上。金属顶盖层78可包含镍、锡、锡-铅、金、铜、银、钯、铟、镍-钯-金、镍-金、类似材料或其组合，且可通过镀覆工艺来形成。
在另一实施例中，电性连接件77/78不包括金属柱且电性连接件77/78是焊料球及/或凸块(例如受控塌陷芯片连接(controlled collapse chip connection，C4)、无电镀镍浸金(electroless nickel immersion Gold，ENIG)、无电镀镍钯浸金技术(electrolessnickel electroless palladium immersion gold technique，ENEPIG)形成的凸块或类似连接件)。在此种实施例中，凸块电性连接件77/78可包含导电材料(例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合)。电性连接件77/78可通过以下方式来形成：在开始时通过例如蒸镀(evaporation)、电镀、印刷、焊料转移(solder transfer)、植球(ballplacement)或类似方法等方法形成焊料层。一旦已在所述结构上形成焊料层，便可执行回焊以将材料塑形成所期望的凸块形状。
在图4中，例如通过管芯上的电性连接件77/78及金属柱79而通过倒装芯片键合(flip-chip bonding)将管芯68(包括管芯68A及管芯68B)贴合至组件96的第一侧以形成导电接点91。金属柱79可相似于金属柱77且在本文中不再对其予以赘述。可使用例如拾取及放置工具(pick-and-place tool)将管芯68放置于电性连接件77/78上。在一些实施例中，金属顶盖层78形成于管芯68的金属柱77(如图3中所示)、金属柱79、或金属柱77及金属柱79二者上。
管芯68A与管芯68B可为不同类型的管芯。在一些实施例中，管芯68A包括逻辑管芯(例如，中央处理单元、图形处理单元、系统芯片、现场可程序化栅阵列(FPGA)、微控制器或类似逻辑管芯)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯或类似存储器管芯)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)、类似管芯或其组合)。在一些实施例中，管芯68A是系统芯片(SoC)或图形处理单元(GPU)管芯，且管芯68B是可被管芯68A利用的存储器管芯。在一些实施例中，管芯68B包括一个或多个存储器管芯，例如存储器管芯堆叠(例如，DRAM管芯、SRAM管芯、高带宽存储器(High-Bandwidth Memory，HBM)管芯、混合存储器立方体(Hybrid Memory Cube，HMC)管芯或类似管芯)。在存储器管芯堆叠实施例中，管芯68B可包括存储器管芯及存储器控制器二者，例如(举例而言)由四个或八个存储器管芯与存储器控制器形成的堆叠。另外，在一些实施例中，管芯68B可具有与管芯68A不同的大小(例如，不同的高度及/或表面积)，且在其他实施例中，管芯68B可具有与管芯68A相同的大小(例如，相同的高度及/或表面积)。在一些实施例中，管芯68B可具有与管芯68A的高度相似的高度(如图4中所示)，或者在一些实施例中，管芯68A与管芯68B可具有不同的高度。
导电接点91经由内连结构64将管芯68中的电路电性耦合至组件96中的内连结构76及TV 74。另外，内连结构76将管芯68A与管芯68B电性内连至彼此。
在一些实施例中，在对电性连接件77/78进行键合之前，使用焊剂(未示出)(例如免清洗焊剂(no-clean flux))对电性连接件77/78进行涂布。可将电性连接件77/78浸入焊剂中或可将所述焊剂喷射至电性连接件77/78上。在另一实施例中，亦可将焊剂施加至电性连接件79/78。在一些实施例中，电性连接件77/78及/或79/78可具有在电性连接件77/78及/或79/78被回焊之前形成于电性连接件77/78及/或79/78上的环氧树脂焊剂(未示出)，所述环氧树脂焊剂的环氧树脂部分中的至少一些环氧树脂部分将在管芯68贴合至组件96之后存留。此种存留的环氧树脂部分可充当底部填充胶以减小应力并保护因对电性连接件77/78/79进行回焊而得到的接点。
管芯68与组件96之间的键合可为焊料键合或直接金属对金属(例如铜对铜或锡对锡)键合。在实施例中，通过回焊工艺将管芯68键合至组件96。在此回焊工艺期间，电性连接件77/78/79进行接触以将管芯68在实体上耦合且电性耦合至组件96。在键合工艺之后，在金属柱77/79与金属顶盖层78的界面处可形成IMC(未示出)。
在图4及后续各图中，例示出分别用于形成第一封装及第二封装的第一封装区90及第二封装区92。切割道区94位于相邻的封装区之间。如图4中所例示，在第一封装区90及第二封装区92中的每一者中贴合单个管芯68A及多个管芯68B。
在图5中，在管芯68与内连结构76之间的间隙中分配底部填充胶材料100。底部填充胶材料100可沿着管芯68A的侧壁及管芯68B的侧壁向上延伸。底部填充胶材料100可为任何可接受的材料(例如聚合物、环氧树脂、模制底部填充胶或类似材料)。底部填充胶材料100可在对管芯68进行贴合之后通过毛细流动工艺(capillary flow process)来形成，或者可在对管芯68进行贴合之前通过合适的沉积方法来形成。
在图6中，在各种组件上形成包封体112。包封体112可为模制化合物、环氧树脂或类似材料且可通过压缩模制、转移模制或类似模制来施加。执行固化步骤(例如热固化、紫外(Ultra-Violet，UV)固化或类似固化)以使包封体112固化。在一些实施例中，管芯68埋入于包封体112中，且可在使包封体112固化之后执行平坦化步骤(例如磨削)，以移除包封体112的过量的部分，所述过量的部分位于管芯68的顶表面之上。因此，管芯68的顶表面被暴露出且与包封体112的顶表面齐平。在一些实施例中，管芯68B可具有与管芯68A不同的高度，且在平坦化步骤之后，管芯68B仍将被包封体112覆盖。
图7至图10例示出组件96的第二侧的形成。在图7中，翻转图6所示结构以准备形成组件96的第二侧。尽管未示出，然而对于图7至图10所示工艺而言，所述结构可置于载体或支撑结构上。
在图8中，对衬底70的第二侧执行薄化工艺，以对衬底70进行薄化，直至暴露出TV74。薄化工艺可包括用于衬底70的第二表面116的刻蚀工艺、磨削工艺、类似工艺或其组合。
在图9中，在衬底70的第二表面116上形成重布线结构，且重布线结构用于将TV 74电性连接于一起及/或将TV 74电性连接至外部装置。重布线结构包括介电层117及位于介电层117中及/或介电层117上的金属化图案118。金属化图案可包括用于将TV 74内连于一起及/或将TV 74内连至外部装置的通孔及/或迹线。金属化图案118有时被称为重布线走线(Redistribution Line，RDL)。介电层117可包含氧化硅、氮化硅、碳化硅、氮氧化硅、低介电常数介电材料(例如PSG、BPSG、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物、其组合或类似材料)。可通过此项技术中所现有的任何合适的方法(例如旋涂、CVD、PECVD、HDP-CVD或类似方法)来沉积介电层117。可例如通过以下方式在介电层117中形成金属化图案118：使用光刻技术在介电层117上沉积光刻胶材料并对所述光刻胶材料进行图案化以暴露出介电层117的将变成金属化图案118的部分。可使用刻蚀工艺(例如各向异性干式刻蚀工艺)在介电层117中形成与介电层117的被暴露出的部分相对应的开口。在介电层117的被暴露出的表面之上及所述开口中形成晶种层(未单独示出)。在一些实施例中，晶种层为金属层，其可为单一层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层之上的铜层。可使用例如PVD或类似工艺来形成晶种层。然后在晶种层上形成光刻胶并对所述光刻胶进行图案化。光刻胶可通过旋转涂布或类似工艺来形成且可被暴露于光以进行图案化。光刻胶的图案对应于金属化图案118。所述图案化形成穿过光刻胶以暴露出晶种层的开口。然后在光刻胶的开口中及晶种层的被暴露出的部分上形成导电材料。可通过镀覆(例如电镀或无电镀覆或类似镀覆)来形成导电材料。导电材料可包括金属(例如铜、钛、钨、铝或类似金属)。然后移除光刻胶以及晶种层的上面未形成导电材料的部分。可通过可接受的灰化工艺或剥离工艺(例如使用氧等离子体或类似等离子体)移除光刻胶。一旦光刻胶被移除，便例如使用可接受的刻蚀工艺来移除晶种层的被暴露出的部分。晶种层的剩余部分与导电材料的剩余部分形成金属化图案118。
在图10中，在金属化图案118上形成电性连接件120且电性连接件120电性耦合至TV 74。电性连接件120形成于金属化图案118上的重布线结构的顶表面处。在一些实施例中，金属化图案118包括凸块下金属(under-bump metallization，UBM)。电性连接件120可形成于UBM上。
在一些实施例中，电性连接件120是焊料球及/或凸块，例如球栅阵列(ball gridarray，BGA)球、C4微凸块、ENIG形成的凸块、ENEPIG形成的凸块或类似连接件。电性连接件120可包含导电材料(例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合)。在一些实施例中，电性连接件120是通过以下方式来形成：在开始时通过例如蒸镀、电镀、印刷、焊料转移、植球或类似方法等方法形成焊料层。一旦已在所述结构上形成焊料层，便可执行回焊以将材料塑形成所期望的凸块形状。在另一实施例中，电性连接件120是通过溅镀、印刷、电镀、无电镀覆、CVD或类似方法形成的金属柱(例如铜柱)。金属柱可为无焊料的且具有实质上垂直的侧壁。在一些实施例中，在金属柱连接件120的顶部上形成金属顶盖层(未示出)。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料或其组合，且可通过镀覆工艺来形成。
电性连接件120将用于键合至附加的电子组件，所述电子组件可为半导体衬底、封装衬底、印刷电路板(Printed Circuit Board，PCB)或类似电子组件(参见图12)。
在图11中，在相邻的区90与区92之间沿着切割道区94对组件96进行单体化，以形成封装组件200，除其他组件外封装组件200包括管芯68A、组件96及管芯68B。可通过锯切、切割或类似方法进行所述单体化。
图12例示出将封装组件200贴合于衬底300上。电性连接件120与衬底300的键合垫对准且被放置成抵靠衬底300的键合垫。可对电性连接件120进行回焊以在衬底300与组件96之间形成键合件(bond)。衬底300可包括封装衬底，例如其中包括芯体(core)的增层衬底(build-up substrate)、包括多个叠层介电膜的叠层衬底、PCB或类似衬底。衬底300可包括与封装组件200相对的电性连接件(未示出)(例如焊料球)以使得衬底300能够安装至另一装置。可在封装组件200与衬底300之间且环绕电性连接件120分配底部填充胶材料228。底部填充胶材料228可为任何可接受的材料(例如聚合物、环氧树脂、模制底部填充胶或类似材料)。
另外，可将一个或多个表面装置140连接至衬底300。表面装置140可用于向封装组件200或整个所述封装提供附加的功能性或程序设计。在实施例中，表面装置140可包括表面安装装置(surface mount device，SMD)或集成无源装置(integrated passive device，IPD)，所述集成无源装置(IPD)包括被期望连接至封装组件200或所述封装的其他部分并与封装组件200或所述封装的所述其他部分键合使用的无源装置，例如电阻器、电感器、电容器、跨接线(jumper)、其组合或类似装置。根据各种实施例，表面装置140可放置于衬底300的第一主表面上、衬底300的相对主表面上、或所述第一主表面及所述相对主表面二者上。
在图13中，在衬底300上分配粘合材料229。粘合材料229可包括适合用于将例如环230或散热片(heat spreader)(例如热盖或热环)等组件密封至衬底300上的任何材料，例如环氧树脂、胺基甲酸脂(urethane)、聚氨基甲酸脂(polyurethane)、硅酮弹性体及类似材料。粘合材料229可被分配至衬底300的外部分或周边或边缘。
进一步参照图13，将环230置于衬底300上，使得环230环绕封装组件200。环230可由具有高热导率(thermal conductivity)的材料(例如金属，例如铜、钢、铁或类似金属)形成。环230保护封装组件200。在实施例中，环230的高度H1可介于自0.5毫米至2毫米的范围内。可在将环放置于衬底300上之后执行合适的固化工艺，所述固化工艺使粘合材料229固化以使得能够将环230牢固地贴合至衬底300。
在图14中，在所述各种组件上形成模制化合物231。可通过压缩模制、转移模制或类似模制来施加模制化合物231。可执行固化步骤(例如热固化、紫外(UV)固化或类似固化)来使模制化合物231固化。在一些实施例中，管芯68埋入于模制化合物231中，其中模制化合物设置于环230与封装组件200之间且与环230及封装组件200实体接触。在实施例中，模制化合物231设置于环230的内侧壁与封装组件200的侧壁之间。在使模制化合物231固化之后，可执行平坦化步骤(例如磨削)以移除模制化合物231的过量的部分，所述过量的部分位于环230的顶表面、包封体112的顶表面、管芯68的顶表面之上。因此，包封体112的顶表面及管芯68的顶表面被暴露出且与模制化合物231的顶表面齐平。尽管图14例示出模制化合物231位于环230的顶表面之上，然而在其他实施例中，模制化合物231的顶表面可与环230的顶表面齐平。在一些实施例中，模制化合物包括高热导率材料，例如氧化铝、金刚石、氮化铝、氮化硼或类似材料。举例而言，模制化合物可包括分散于聚合物材料中的该些高热导率的小区块或其组合。
在图15中，在包封体112的顶表面、管芯68的顶表面及模制化合物231的顶表面之上形成导热层235。导热层235可为单一金属层或包括由不同金属形成的多个子层的复合层。可使用例如沉积工艺(例如PVD或类似沉积工艺)来形成所述多个子层中的每一者。举例而言，可使用第一沉积工艺在包封体112的顶表面、管芯68的顶表面及模制化合物的顶表面之上形成所述多个子层中的第一子层。然后可使用第二沉积工艺在第一子层之上形成所述多个子层中的第二子层。然后可使用第三沉积工艺在第二子层之上形成所述多个子层中的第三子层。第一沉积工艺、第二沉积工艺及第三沉积工艺中的每一者可为例如不同的PVD工艺。在一些实施例中，导热层235可包括由铝、钛、镍钒、金、铜或类似材料形成的金属子层。在实施例中，导热层235可包括金属子层232、金属子层233及金属子层234，其中金属子层232/233/234中的每一者由彼此不同的材料制成。金属子层232/233/234可包含导热材料。金属子层232沉积于模制化合物231及封装组件200上，金属子层233沉积于金属子层232上且金属子层234沉积于金属子层233上。举例而言，在实施例中，金属子层232可包含铝，金属子层233可包含钛且金属子层234可包含镍钒。在实施例中，金属子层232可包含铝，金属子层233可包含钛且金属子层234可包含铜。尽管图14例示出导热层235包括三个金属子层，然而导热层235可包括少于或多于三个金属子层。举例而言，在其中导热层235包括四个金属子层的实施例中，导热层235可包括铝层、位于铝层之上的钛层、位于钛层之上的镍钒层及位于镍钒层之上的金层。
参照图15，然后在导热层235上形成导热层236。可通过以下方式形成导热层236：首先在导热层235之上形成光刻胶，且然后对光刻胶进行图案化以穿过光刻胶形成暴露出导热层235的开口。然后使用例如镀覆(例如，电镀或无电镀覆)、沉积(例如，PVD)或类似技术等技术在光刻胶的开口中及导热层235的被暴露出的部分上形成导电材料。导热层236可包含铜或类似材料。在实施例中，导热层236可具有介于自5微米至5000微米的范围内的厚度T1。在形成导热层236之后，可通过合适的移除工艺(例如灰化或化学剥离)来移除光刻胶。
在图16A中，在导热层236的顶部施加热界面材料(TIM)237。TIM 237可包括但不限于热油脂(thermal grease)、相变材料、金属填充的聚合物基体(matrix)以及铅、锡、铟、银、铜、铋及类似材料的焊料合金(最优选的是铟或铅/锡合金)。若TIM 237是固体，则TIM237可被加热至经历固体至液体转变的温度，且然后可以液体形式施加至导热层236的顶表面。
参照图16A，将冷却装置238置于导热层236上，其中冷却装置238通过TIM 237耦合至导热层236。随后亦可将冷却装置称为散热结构。在实施例中，冷却装置238可为液体冷却式冷板。以此种方式，冷却装置238可用于通过使冷却液体在冷却装置238的一个或多个通道中循环来耗散所产生的热量。在其他实施例中，冷却装置可为可用于散热的任何其他合适的装置。举例而言，在实施例中，冷却装置238可为热管冷却装置、空气(风扇)冷却装置或类似冷却装置。冷却装置238包括与导热层235及236不同的结构。尽管图16A示出TIM 237的侧壁及导热层236的侧壁与导热层235的侧壁偏置开，然而TIM 237的侧壁及导热层236的侧壁可与导热层235的侧壁对准(例如，如图16B中所例示，图16B示出根据一些其他实施例的集成电路封装10)。
因形成包括结合至衬底300的封装组件200的封装结构10且其后将环230贴合至衬底300(其中所述环环绕封装组件200)而达成一些优点。模制化合物231被形成以填充环230与封装组件200之间的空间。然后在封装组件200之上形成导热层235及236，且导热层235及236与封装组件200实体接触。然后通过TIM 237将冷却装置238耦合至导热层235及236。这些优点包括仅使用一次TIM 237施加，而热阻降低，散热更佳以及冷却装置238的冷却效能提升，但并非仅限于此。
亦可包括其他特征及工艺。举例而言，可包括测试结构以帮助对3D封装或三维集成电路(three-dimensional integrated circuit，3DIC)装置进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试垫，以便能够对3D封装或3DIC进行测试、对探针及/或探针卡(probe card)进行使用以及进行类似操作。可对中间结构以及最终结构执行验证测试。另外，可将本文中所揭露的结构及方法与包括对已知良好管芯进行中间验证的测试方法键合使用，以提高良率并降低成本。
图17A至图17F例示出根据一些其他实施例的制造封装结构20的中间阶段的剖视图。除非另有说明，否则本实施例(以及随后论述的实施例)中相同的参考编号代表图1至图16B中所示实施例中通过相同工艺形成的相同组件。因此，在本文中可不再对工艺步骤及可应用的材料予以赘述。此实施例的初始步骤与图1至图15中所示的步骤相同。此实施例的封装结构20使得能够使用两相浸渍冷却(two-phase immersion cooling)，以自封装结构20进行散热。
在图17A中，在导热层235及导热层236之上形成光刻胶242，且使用光刻技术对光刻胶242进行图案化以形成暴露出导热层236的一些部分的开口。
在图17B中，将导热层236的顶表面暴露于源自O2气体的等离子体243，以移除可能存在于导热层236的顶表面上的任何氧化。
在图17C中，将模板(template)244放置于图17B中所示结构的顶部上(例如光刻胶242的顶表面上及导热层236的顶表面之上)。模板244可包括具有所期望机械性质(例如，所期望的结构完整性及杨氏模量(Young’s modulus))的任何合适的海绵(sponge)或海绵模板化合物，使得模板244可用于形成多条纳米配线250(随后在图17E中示出)。模板244可包括位于基座部分(base portion)244A上的多个突出部244B，其中所述多个突出部244B中的每一者与所述多个突出部244B中相邻的一者间隔开。将模板244放置成使得所述多个突出部244B设置于基座部分244A与导热层236之间。如随后将在图17E中所阐述，在所述多个突出部244B中相邻的突出部244B之间的空间中形成所述多条纳米配线250中的每一者。
在图17D中，将电极板246放置于基座部分244A的表面上，且将整个结构浸渍于电解质溶液中。电极板246可包含铜或类似材料。向电极板246的顶表面施加压力248，使得所述多个突出部244B的底表面压靠导热层236的顶表面。在实施例中，所述多个突出部244B的第一部分与导热层236的顶表面实体接触。所述多个突出部244B的与光刻胶242交叠的第二部分可因压力248而变形。
在图17E中，然后使用电镀工艺在导热层236上及所述多个突出部244B的第一部分中的相邻突出部244B之间的空间中形成多条纳米配线250。在电镀工艺期间，向电极板246(参见图17D)施加直流电流以将电极板246的原子溶解于电解质溶液中，且使用所溶解的金属离子形成所述多条纳米配线250。可在自电极板246朝向导热层236延伸的方向上形成纳米配线250，其中纳米配线250在所述多个突出部244B的第一部分之间的空间中进行填充。所述多条纳米配线250可包含铜或类似材料。在形成所述多条纳米配线250之后，可移除模板244及电极板246。
在图17F中，例如通过合适的移除工艺(例如胶带脱离/分离)移除光刻胶242。在实施例中，所述多条纳米配线250排列于分组260中，其中第一分组260与相邻的分组260之间的距离D1介于自0.1毫米至10毫米的范围内。在实施例中，同一分组260中的所述多条纳米配线250中相邻的纳米配线250之间的距离D2介于自5纳米至300纳米的范围内。在实施例中，所述多条纳米配线250中的每一者的宽度W1可介于自10纳米至1500纳米的范围内。在实施例中，所述多条纳米配线250的高度H2可小于0.5毫米。在实施例中，所述多条纳米配线250中的第一纳米配线的中心线与所述多条纳米配线250中的相邻纳米配线的中心线之间的间距P1可大于10纳米且小于300纳米。尽管在图17F中例示出所述多条纳米配线250的四个分组260，然而所述多条纳米配线250的分组260的数目可大于四或小于四。尽管在图17F中将所述多条纳米配线250的每一分组260例示为示出三条纳米配线，然而每一分组260可包括所述多条纳米配线250中的任意数目的纳米配线。在其他实施例(图中未示出)中，所述多条纳米配线250可以单个分组260的形式设置于导热层236上，所述单个分组260跨越导热层236的顶表面的整个宽度。在封装结构20上形成所述多条纳米配线250使得能够使用两相浸渍冷却，以自封装结构20进行散热。此涉及包括在操作期间将封装结构20直接浸渍于介电质液体中的工艺。
可因形成包括键合至衬底300的封装组件200的封装结构20且此后将环230贴合至衬底300而达成优点，其中所述环环绕封装组件200。模制化合物231被形成为对环230与封装组件200之间的空间进行填充。然后在封装组件200之上形成导热层235及236且导热层235及236与封装组件200实体接触，且在导热层236上形成所述多条纳米配线250。该些优点包括无需多次施加热界面材料，因而可以降低热阻，散热更佳以及冷却效能提升，但并非仅限于此。
根据实施例，一种集成电路封装包括：封装衬底；中介层，具有键合至所述封装衬底的第一侧；第一管芯，键合至所述中介层的第二侧，所述第二侧与所述第一侧相对；环，位于所述封装衬底上，其中所述环环绕所述第一管芯及所述中介层；模制化合物，设置于所述环与所述第一管芯之间，其中所述模制化合物与所述环实体接触；以及多个导热层，位于所述模制化合物及所述第一管芯之上且与所述模制化合物及所述第一管芯实体接触，其中所述模制化合物设置于所述多个导热层与所述环之间。在实施例中，所述装置还包括冷却装置，所述冷却装置位于所述多个导热层之上且使用热界面材料耦合至所述多个导热层。在实施例中，所述冷却装置包括液体冷却式冷板、热管冷却装置或风扇冷却装置。在实施例中，所述装置还包括位于所述多个导热层上的多条纳米配线。在实施例中，所述装置还包括位于所述封装衬底与所述中介层之间的底部填充胶，其中所述底部填充胶与所述模制化合物实体接触。在实施例中，所述多个导热层包括：第一导热层；第二导热层，位于所述第一导热层之上；第三导热层，位于所述第二导热层之上，其中所述第一导热层、所述第二导热层及所述第三导热层包含不同的材料；以及铜层，位于所述第三导热层之上。在实施例中，所述第一导热层是铝，所述第二导热层是钛且所述第三导热层是镍钒。在实施例中，所述第一导热层是铝，所述第二导热层是钛且所述第三导热层是镍铜。
根据实施例，一种集成电路封装包括：封装组件，包括第一管芯以及中介层；衬底，电性连接至所述第一管芯，其中所述中介层设置于所述第一管芯与所述衬底之间；环，贴合至所述衬底；模制化合物，环绕所述封装组件，其中所述模制化合物设置于所述环的内侧壁与所述封装组件的侧壁之间；以及第一导热层，位于所述环、所述模制化合物及所述封装组件之上；以及散热结构，位于所述第一导热层之上且耦合至所述第一导热层，其中所述散热结构与所述第一导热层不同。在实施例中，所述散热结构包括液体冷却式冷板、热管冷却装置或风扇冷却装置，且其中所述散热结构使用热界面材料耦合至所述第一导热层。在实施例中，所述第一导热层包含铜。在实施例中，所述装置还包括设置于所述第一导热层与所述封装组件之间的多个导热层，所述多个导热层包括：第二导热层，位于所述封装组件及所述模制化合物之上且与所述封装组件及所述模制化合物实体接触；第三导热层，位于所述第二导热层之上；以及第四导热层，位于所述第三导热层之上，其中所述第四导热层与所述第一导热层实体接触。在实施例中，所述第一导热层、所述第二导热层、所述第三导热层及所述第四导热层包含不同的材料。在实施例中，所述多个导热层的侧壁与所述第一导热层的侧壁对准。
根据实施例，一种形成集成电路封装的方法包括：将封装组件贴合至衬底；将环贴合至所述衬底，其中所述环环绕所述封装组件；在所述环、所述封装组件及所述衬底之上形成模制化合物，其中所述模制化合物填充于所述环的内侧壁与所述封装组件的侧壁之间的空间；以及使用沉积工艺在所述模制化合物及所述封装组件之上沉积多个导热层，所述多个导热层与所述模制化合物及所述封装组件实体接触。在实施例中，所述方法还包括对所述模制化合物进行平坦化，使得所述模制化合物的顶表面与所述封装组件的顶表面齐平，其中沉积所述多个导热层包括在所述模制化合物、所述封装组件及所述衬底之上依序沉积第一导热层、第二导热层及第三导热层。在实施例中，所述方法还包括：在所述第三导热层之上沉积第四导热层；向所述第四导热层的顶表面施加热界面材料；以及使用所述热界面材料将散热结构耦合至所述第四导热层。在实施例中，所述第一导热层的侧壁、所述第二导热层的侧壁、所述第三导热层的侧壁及所述第四导热层的侧壁彼此对准。在实施例中，所述方法还包括：在所述第三导热层之上形成晶种层；以及自所述晶种层镀覆出多条纳米配线。在实施例中，所述第一导热层、所述第二导热层、所述第三导热层及所述晶种层包含不同的材料。
最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (10)

1.一种集成电路封装，其特征在于，包括：
封装衬底；
中介层，具有键合至所述封装衬底的第一侧；
第一管芯，键合至所述中介层的第二侧，所述第二侧与所述第一侧相对；
环，位于所述封装衬底上，其中所述环环绕所述第一管芯及所述中介层；
模制化合物，设置于所述环与所述第一管芯之间，其中所述模制化合物与所述环实体接触；以及
多个导热层，位于所述模制化合物及所述第一管芯之上且与所述模制化合物及所述第一管芯实体接触，其中所述模制化合物设置于所述多个导热层与所述环之间。
2.根据权利要求1所述的集成电路封装，其特征在于，还包括冷却装置，所述冷却装置位于所述多个导热层之上且使用热界面材料耦合至所述多个导热层。
3.根据权利要求2所述的集成电路封装，其特征在于，其中所述冷却装置包括液体冷却式冷板、热管冷却装置或风扇冷却装置。
4.根据权利要求1所述的集成电路封装，其特征在于，还包括位于所述多个导热层上的多条纳米配线。
5.根据权利要求1所述的集成电路封装，其特征在于，还包括位于所述封装衬底与所述中介层之间的底部填充胶，其中所述底部填充胶与所述模制化合物实体接触。
6.根据权利要求1所述的集成电路封装，其特征在于，其中所述多个导热层包括：
第一导热层；
第二导热层，位于所述第一导热层之上；
第三导热层，位于所述第二导热层之上，其中所述第一导热层、所述第二导热层及所述第三导热层包含不同的材料；以及
铜层，位于所述第三导热层之上。
7.一种集成电路封装，其特征在于，包括：
封装组件，包括：
第一管芯；以及
中介层；
衬底，电性连接至所述第一管芯，其中所述中介层设置于所述第一管芯与所述衬底之间；
环，贴合至所述衬底；
模制化合物，环绕所述封装组件，其中所述模制化合物设置于所述环的内侧壁与所述封装组件的侧壁之间；
第一导热层，位于所述环、所述模制化合物及所述封装组件之上；以及
散热结构，位于所述第一导热层之上且耦合至所述第一导热层，其中所述散热结构与所述第一导热层不同。
8.根据权利要求7所述的集成电路封装，其特征在于，其中所述散热结构包括液体冷却式冷板、热管冷却装置或风扇冷却装置，且其中所述散热结构使用热界面材料耦合至所述第一导热层。
9.根据权利要求7所述的集成电路封装，其特征在于，还包括设置于所述第一导热层与所述封装组件之间的多个导热层，所述多个导热层包括：
第二导热层，位于所述封装组件及所述模制化合物之上且与所述封装组件及所述模制化合物实体接触；
第三导热层，位于所述第二导热层之上；以及
第四导热层，位于所述第三导热层之上，其中所述第四导热层与所述第一导热层实体接触。
10.根据权利要求7所述的集成电路封装，其特征在于，其中所述多个导热层的侧壁与所述第一导热层的侧壁对准。
CN202321140534.5U 2022-06-10 2023-05-12 集成电路封装 Active CN220121823U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/837,312 US20230402346A1 (en) 2022-06-10 2022-06-10 Heat dissipation structures for integrated circuit packages and methods of forming the same
US17/837,312 2022-06-10

Publications (1)

Publication Number Publication Date
CN220121823U true CN220121823U (zh) 2023-12-01

Family

ID=88893487

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202321140534.5U Active CN220121823U (zh) 2022-06-10 2023-05-12 集成电路封装

Country Status (3)

Country Link
US (1) US20230402346A1 (zh)
CN (1) CN220121823U (zh)
TW (1) TW202349598A (zh)

Also Published As

Publication number Publication date
US20230402346A1 (en) 2023-12-14
TW202349598A (zh) 2023-12-16

Similar Documents

Publication Publication Date Title
KR102454016B1 (ko) 패키지 구조물 및 방법
US11417580B2 (en) Package structures and methods of forming the same
US20220301889A1 (en) Integrated Circuit Packages and Methods of Forming Same
US10854567B2 (en) 3D packages and methods for forming the same
US10867965B2 (en) Package structures and methods of forming the same
US11189603B2 (en) Semiconductor packages and methods of forming same
CN110660783B (zh) 半导体器件封装件和方法
US10269767B2 (en) Multi-chip packages with multi-fan-out scheme and methods of manufacturing the same
US20180374824A1 (en) Semiconductor Packages with Thermal-Electrical-Mechanical Chips and Methods of Forming the Same
CN110634847A (zh) 半导体器件和方法
KR102524244B1 (ko) 반도체 패키지들에서의 방열 및 그 형성 방법
TWI790702B (zh) 半導體封裝及製造半導體封裝的方法
KR102573008B1 (ko) 반도체 디바이스 및 제조 방법
CN220121823U (zh) 集成电路封装
US11527454B2 (en) Package structures and methods of forming the same
US20230411234A1 (en) Integrated circuit packages and methods of forming the same
US20240021491A1 (en) Semiconductor device and method of forming the same

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant