KR102415484B1 - 패키지 구조체 및 그 제조 방법 - Google Patents

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    • H01L2924/35121—Peeling or delaminating

Abstract

패키지 구조체는 회로 기판 및 반도체 패키지를 포함한다. 반도체 패키지는 회로 기판 상에 배치되고, 복수의 반도체 다이, 절연 봉지재 및 연결 구조체를 포함한다. 절연 봉지재는 제1 부분 및 제1 부분으로부터 돌출하는 제2 부분을 포함하고, 제1 부분은 복수의 반도체 다이를 봉지하고 제1 평탄 표면을 가지며, 제2 부분은 제1 평탄 표면과 상이한 레벨에 위치된 제2 평탄 표면을 갖는다. 연결 구조체는 제1 평탄 표면 상의 절연 봉지재의 제1 부분 위에 위치되고, 복수의 반도체 다이 상에 위치되며, 여기서 연결 구조체는 복수의 반도체 다이 및 회로 기판에 전기적으로 연결된다.

Description

패키지 구조체 및 그 제조 방법 {PACKAGE STRUCTURE AND METHOD OF FABRICATING THE SAME}
관련 출원에 대한 상호 참조
본 출원은 2019년 8월 28일자로 출원된 미국 가출원 제62/892,554호의 우선권 이익을 주장한다. 위에서 언급된 특허 출원의 전체 내용은 이로써 참조에 의해 본 명세서에 포함되고, 본 명세서의 일부가 된다.
진보된 어셈블리 설계에서, 반도체 패키지 및 멀티 칩 패키지는 표면 실장 기술 또는 플립 본딩 기술을 통해 회로 기판과 추가로 연결된다. 패키지가 기판에 표면 실장되고 언더필로 추가로 보호됨에 따라, 언더필 보호물(underfill protection)의 신뢰성이 중요해진다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 실무에 따라, 다양한 피처가 축척대로 그려져 있지 않음에 유의한다. 실제로, 다양한 피처의 임계 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 내지 도 1i는 본 개시의 일부 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 다양한 스테이지의 개략 단면도이다.
도 2a 및 도 2b는 본 개시의 일부 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역(sub region)의 확대 단면도이다.
도 3a 및 도 3b는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다.
도 4a 및 도 4b는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다.
도 5a 내지 도 5c는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다.
도 6a 내지 도 6c는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다.
도 7a 및 도 7b는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다.
도 8a 내지 도 8c는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다.
도 9a 및 도 9b는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다.
도 10a 내지 도 10c는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다.
도 11a 및 도 11b는 본 개시의 일부 예시적인 실시예에 따른 패키지 구조체를 제조하는 방법에서의 다양한 스테이지의 개략 단면도이다.
도 12는 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다.
도 13은 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다.
도 14는 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다.
도 15는 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다.
도 16은 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다.
도 17은 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다.
도 18은 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다.
이하의 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제1 피처 위에 또는 제1 피처 상에 제2 피처를 형성하는 것은 제2 피처와 제1 피처가 직접적으로 접촉하게 형성되는 실시예를 포함할 수 있으며, 제2 피처와 제1 피처가 직접적으로 접촉하지 않을 수 있도록, 제2 피처와 제1 피처 사이에 부가의 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 그에 부가하여, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 좌우하지 않는다.
게다가, "아래쪽에(beneath)", "아래에(below)", "하부(lower)", “상에(on)”, “위에(over)”, “위에 놓인(overlying)”, "위쪽에(above)" "상부(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는 본 명세서에서 설명의 용이성을 위해 도면에 예시된 바와 같은 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 부가하여 사용 또는 동작 중인 디바이스 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 회전될 수 있거나 또는 다른 배향으로 회전될 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
다른 피처 및 프로세스가 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트 구조체가 포함될 수 있다. 테스트 구조체는, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 가능하게 하는, 재배선 층(redistribution layer) 내에 또는 기판 상에 형성되는 테스트 패드(test pad)를 포함할 수 있다. 검증 테스트는 중간 구조체는 물론 최종 구조체에 대해 수행될 수 있다. 부가적으로, 본 명세서에 개시된 구조체 및 방법은 수율을 증가시키고 비용을 감소시키기 위해 노운 굿 다이(known good die)의 중간 검증을 포함하는 테스트 방법론과 관련하여 사용될 수 있다.
도 1a 내지 도 1i는 본 개시의 일부 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 다양한 스테이지의 개략 단면도이다. 도 1a를 참조하면, 인터포저 구조체(100)(또는 연결 구조체)가 제공된다. 일부 실시예에서, 인터포저 구조체(100)(또는 연결 구조체)는 코어 부분(102), 및 그 내에 형성된 복수의 관통 비아(104) 및 전도성 패드(106)를 포함한다. 일부 실시예에서, 코어 부분(102)은 벌크 반도체 기판, SOI(silicon on insulator) 기판 또는 다층 반도체 재료 기판과 같은 기판일 수 있다. 기판(코어 부분(102))의 반도체 재료는 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 또는 이들의 조합일 수 있다. 일부 실시예에서, 코어 부분(102)은 도핑될 수 있거나 도핑되지 않을 수 있다.
일부 실시예에서, 전도성 패드(106)는 코어 부분(102)의 제1 표면(102a) 상에 형성된다. 일부 실시예에서, 관통 비아(104)는 코어 부분(102) 내에 형성되고 전도성 패드(106)와 연결된다. 일부 실시예에서, 관통 비아(104)는 특정 깊이로 코어 부분(102) 내로 연장된다. 일부 실시예에서, 관통 비아(104)는 기판 관통 비아이다. 일부 실시예에서, 코어 부분(102)이 실리콘 기판일 때 관통 비아(104)는 실리콘 관통 비아이다. 일부 실시예에서, 관통 비아(104)는 코어 부분(102) 내에 홀 또는 리세스를 형성하는 것 및 이어서 리세스를 전도성 재료로 충전하는 것에 의해 형성될 수 있다. 일부 실시예에서, 리세스는, 예를 들어, 에칭, 밀링, 레이저 드릴링 등에 의해 형성될 수 있다. 일부 실시예에서, 전도성 재료는 전기화학 도금 프로세스, CVD(chemical vapor deposition), ALD(atomic layer deposition) 또는 PVD(physical vapor deposition)에 의해 형성될 수 있고, 전도성 재료는 구리, 텅스텐, 알루미늄, 은, 금 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 관통 비아(104)와 연결된 전도성 패드(106)는 인터포저 구조체(100) 상에 형성되는 재배선 층(들)의 전도성 부분으로서 형성될 수 있다. 일부 실시예에서, 전도성 패드(106)는 UBM(under bump metallurgy)을 포함한다. 특정 실시예에서, 인터포저 구조체(100)는 코어 부분(102)에 형성되는 트랜지스터, 커패시터, 저항기, 또는 다이오드와 같은 능동 또는 수동 디바이스를 추가로 포함할 수 있다.
도 1a에 예시된 바와 같이, 코어 부분은 복수의 패키지 영역(PKR)(또는 주 영역(main region)) 및 복수의 패키지 영역(PKR) 각각을 분리시키는 서브 영역(SR)을 갖는다. 관통 비아(104) 및 전도성 패드(106)는 패키지 영역(PKR) 내에서 코어 부분(102) 내에 형성된다. 일부 실시예에서, 반도체 다이(21) 및 반도체 다이(22)는 인터포저 구조체(100) 상에, 또는 패키지 영역(PKR) 내에서 코어 부분(102) 상에 제공된다. 반도체 다이(21)와 반도체 다이(22)는 웨이퍼로부터 싱귤레이팅된 개별 다이이다. 일부 실시예에서, 반도체 다이(21)는, 디바이스 및 금속화 패턴과 같은, 동일한 회로부를 포함하거나, 또는 반도체 다이(21)는 동일한 유형의 다이이다. 일부 실시예에서, 반도체 다이(22)는 동일한 회로부를 포함하거나, 또는 반도체 다이(22)는 동일한 유형의 다이이다. 특정 실시예에서, 반도체 다이(21)와 반도체 다이(22)는 상이한 회로부를 갖거나 또는 상이한 유형의 다이이다. 대안적인 실시예에서, 반도체 다이(21)와 반도체 다이(22)는 동일한 회로부를 가질 수 있다.
일부 실시예에서, 반도체 다이(21)는 주 다이(major die)일 수 있는 반면, 반도체 다이(22)는 종속 다이(tributary die)이다. 일부 실시예에서, 주 다이는 각각의 패키지 영역(PKR)의 중심 위치에서 코어 부분(102) 상에 배열되는 반면, 종속 다이는 주 다이와 이격되어 나란히 배열된다. 일부 실시예에서, 종속 다이는 주 다이 옆에, 그리고 주 다이 주위에 또는 주변에 배열된다. 일 실시예에서, 하나의 패키지 영역(PKR)당 하나의 주 다이 주위에 4개 또는 6개의 종속 다이가 배열된다.
특정 실시예에서, 반도체 다이(21)는 반도체 다이(22)의 표면적보다 큰 표면적을 갖는다. 또한, 일부 실시예에서, 반도체 다이(21)와 반도체 다이(22)는, 상이한 표면적 및/또는 상이한 두께를 포함한, 상이한 크기일 수 있다. 일부 실시예에서, 반도체 다이(21)는 CPU(central processing unit) 다이, GPU(graphics processing unit) 다이, SoC(system-on-a-chip) 다이, 마이크로컨트롤러 등을 포함한, 로직 다이일 수 있다. 일부 실시예에서, 반도체 다이(21)는, 전력 관리 집적 회로(PMIC) 다이와 같은, 전력 관리 다이이다. 일부 실시예에서, 반도체 다이(22)는, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이 또는 HBM(high bandwidth memory) 다이를 포함한, 메모리 다이일 수 있다. 본 개시는 이에 제한되지 않으며, 코어 부분(102) 상에 배치되는 반도체 다이의 개수, 크기 및 유형은 제품 요구사항에 기초하여 적절히 조정될 수 있다.
예시된 실시예에서, 반도체 다이(21)는 보디(210) 및 보디(210)의 활성 표면(211) 상에 형성되는 연결 패드(212)를 포함한다. 특정 실시예에서, 연결 패드(212)는 반도체 다이(21)를 다른 구조체에 본딩시키기 위한 필라 구조체를 추가로 포함할 수 있다. 일부 실시예에서, 반도체 다이(22)는 보디(220) 및 보디(220)의 활성 표면(221) 상에 형성되는 연결 패드(222)를 포함한다. 다른 실시예에서, 연결 패드(222)는 다이(22)를 다른 구조체에 본딩시키기 위한 필라 구조체를 추가로 포함할 수 있다.
일부 실시예에서, 반도체 다이(21)와 반도체 다이(22)는, 예를 들어, 전기 커넥터(110)를 통한 플립-칩 본딩을 통해, 코어 부분(102)의 제1 표면(102a)에 부착된다. 리플로 프로세스를 통해, 전기 커넥터(110)는 연결 패드(212, 222)와 전도성 패드(106) 사이에 형성되어, 반도체 다이(21, 22)를 인터포저 구조체(100)의 코어 부분(102)에 전기적으로 및 물리적으로 연결시킨다. 일부 실시예에서, 전기 커넥터(110)는 반도체 다이(21, 22)와 인터포저 구조체(100)(또는 연결 구조체) 사이에 위치된다. 특정 실시예에서, 반도체 다이(21, 22)는 전기 커넥터(110)를 통해 관통 비아(104) 및 전도성 패드(106)에 전기적으로 연결된다. 일 실시예에서, 전기 커넥터(110)는, 구리 금속 필라를 갖는 마이크로 범프와 같은, 마이크로 범프이다. 다른 실시예에서, 전기 커넥터(110)는 솔더 범프, 무연 솔더 범프, 또는, 구리 필라를 포함하는 마이크로 범프 또는 C4(controlled collapse chip connection) 범프와 같은, 마이크로 범프이다. 일부 실시예에서, 반도체 다이(21, 22)와 코어 부분(102) 사이의 본딩은 솔더 본딩일 수 있다. 일부 실시예에서, 반도체 다이(21, 22)와 코어 부분(102) 사이의 본딩은, 구리 대 구리 본딩과 같은, 금속-대-금속 직접 본딩(direct metal-to-metal bonding)일 수 있다.
도 1b를 참조하면, 다음 단계에서, 복수의 전기 커넥터(110)를 덮기 위해 그리고 반도체 다이(21, 22)와 인터포저 구조체(100) 사이의 공간을 충전하기 위해 제1 언더필(112)이 형성될 수 있다. 일부 실시예에서, 제1 언더필(112)은 반도체 다이(21, 22)의 측벽을 추가로 덮고, 패키지 영역(PKR) 내에 위치된다. 그 후에, 제1 언더필(112)을 덮기 위해 그리고 반도체 다이(21 및 22)를 둘러싸기 위해 인터포저 구조체(100) 위에(또는 코어 부분(102) 위에) 절연 봉지재(insulating encapsulant)(114)가 형성될 수 있다.
일부 실시예에서, 절연 봉지재(114)는 패키지 영역(PKR) 및 서브 영역(SR)에서 코어 부분(102)의 제1 표면(102a) 상에 형성된다. 일부 실시예에서, 절연 봉지재(114)는, 예를 들어, 압축 몰딩(compression molding) 프로세스 또는 트랜스퍼 몰딩(transfer molding)을 통해 형성된다. 일 실시예에서, 절연 봉지재(114)를 경화시키기 위해 경화 프로세스가 수행된다. 일부 실시예에서, 반도체 다이(21, 22)와 전기 커넥터(110)는 절연 봉지재(114)에 의해 봉지된다. 일부 실시예에서, 절연 봉지재(114)를 부분적으로 제거하여 반도체 다이(21, 22)의 후면 표면(21S, 22S)을 노출시키기 위해, 그라인딩(grinding) 또는 폴리싱(polishing)을 포함한, 평탄화 프로세스가 수행될 수 있다. 그에 따라, 반도체 다이(21, 22)의 후면 표면(21S, 22S)은 절연 봉지재(114)의 상부 표면(114a)과 레벨링된다(levelled). 상부 표면(114a)은 절연 봉지재(114)의 후면 표면(114b)의 반대편에 있으며, 여기서 후면 표면(114b)은 코어 부분(102)과 접촉한다.
일부 실시예에서, 절연 봉지재(114)의 재료는 (에폭시 수지, 페놀 수지, 실리콘 함유 수지, 또는 다른 적합한 수지와 같은) 폴리머, 낮은 유전율(Dk) 특성 및 낮은 손실 탄젠트(loss tangent)(Df) 특성을 갖는 유전체 재료, 또는 다른 적합한 재료를 포함한다. 대안적인 실시예에서, 절연 봉지재(114)는 허용 가능한 절연 봉지 재료를 포함할 수 있다. 일부 실시예에서, 절연 봉지재(114)는 절연 봉지재(114)의 열 팽창 계수(CTE)를 최적화하기 위해 그 내에 첨가될 수 있는 무기 필러 또는 무기 화합물(예를 들어, 실리카, 점토 등)을 추가로 포함할 수 있다. 본 개시는 이에 제한되지 않는다.
도 1c를 참조하면, 캐리어(CR)가 반도체 다이(21, 22)의 후면 표면(21S, 22S) 및 절연 봉지재(114)의 상부 표면(114a)과 직접적으로 접촉하도록, 도 1b의 구조체가 뒤집히거나 플리핑되어, 캐리어(CR) 상에 배치된다. 도 1c에 도시된 바와 같이, 이 프로세싱 스테이지에서, 인터포저 구조체(100)는 시닝(thinning)되지 않고 두께(T1)를 갖는다. 환언하면, 관통 비아(104)가 드러나지 않고, 인터포저 구조체(100)의 코어 부분(102)에 매립되어 있다.
도 1d를 참조하면, 관통 비아(104)가 노출될 때까지 인터포저 구조체(100)의 코어 부분(102)을 부분적으로 제거 또는 시닝하기 위해 인터포저(100)에 대해 시닝 프로세스가 수행되고, 코어 부분(102)의 제2 표면(102b)이 형성된다. 일부 실시예에서, 시닝 프로세스는 백그라인딩(back-grinding) 프로세스, 폴리싱 프로세스 또는 에칭 프로세스를 포함할 수 있다. 일부 실시예에서, 시닝 프로세스 이후에, 인터포저 구조체(100)는 두께(T2)로 시닝된다. 일부 실시예에서, 두께(T1)에 대한 두께(T2)의 비는 약 0.1 내지 약 0.5의 범위이다.
도 1e를 참조하면, 재배선 구조체(116)가 패키지 영역(PKR) 및 서브 영역(SR)에서 코어 부분(102)의 제2 표면(102b) 상에 형성된다. 제2 표면(102b)은 코어 부분(102)의 제1 표면(102a)의 반대편에 있다. 일부 실시예에서, 재배선 구조체(116), 코어 부분(102), 관통 비아(104) 및 전도성 패드(106)는 인터포저 구조체(100')를 구성한다. 일부 실시예에서, 재배선 구조체(116)는 관통 비아들(104)을 전기적으로 연결시키고 그리고/또는 관통 비아(104)를 외부 디바이스와 전기적으로 연결시킨다. 특정 실시예에서, 재배선 구조체(116)는 적어도 하나의 유전체 층(116a) 및 유전체 층(116a) 내의 금속화 패턴(116b)을 포함한다. 일부 실시예에서, 금속화 패턴(116b)은 관통 비아들(104)을 상호연결시키기 위해 그리고 관통 비아(104)를 하나 이상의 외부 디바이스에 추가로 연결시키기 위해 패드, 비아 및/또는 트레이스 라인(trace line)을 포함할 수 있다. 유전체 층(116a)의 하나의 층 및 금속화 패턴(116b)의 하나의 층이 도 1e에 도시되어 있지만, 유전체 층(116a) 및 금속화 패턴(116b)의 층의 개수는 이에 제한되지 않고 요구사항에 기초하여 조정될 수 있음에 유의해야 한다.
일부 실시예에서, 유전체 층(116a)의 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 (포스포실리케이트 유리 재료, 플루오로실리케이트 유리 재료, 보로-포스포실리케이트 유리 재료, SiOC, 스핀-온-글라스 재료, 스핀-온-폴리머 또는 실리콘 탄소 재료와 같은) 로우-K(low-K) 유전체 재료를 포함한다. 일부 실시예에서, 유전체 층(116a)은, CVD(chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), HDP-CVD(high-density plasma chemical vapor deposition) 등을 포함한, 스핀 코팅 또는 퇴적에 의해 형성될 수 있다. 일부 실시예에서, 금속화 패턴(116b)은 UBM(under-metal metallurgy)을 포함한다. 일부 실시예에서, 금속화 패턴(116b)의 형성은 포토리소그래피 기술 및 하나 이상의 에칭 프로세스를 사용하여 유전체 층을 패터닝하는 것 및 패터닝된 유전체 층의 개구부 내에 금속 재료를 충전하는 것을 포함할 수 있다. 유전체 층 상의 임의의 과잉 전도성 재료는, 예컨대, 화학적 기계적 폴리싱 프로세스를 사용하는 것에 의해, 제거될 수 있다. 일부 실시예에서, 금속화 패턴(116b)의 재료는 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합을 포함한다.
도 1e에 예시된 바와 같이, 복수의 전도성 단자(118)는 금속화 패턴(116b) 상에 배치되고, 관통 비아(104)에 전기적으로 결합된다. 일부 실시예에서, 전도성 단자(118)는 재배선 구조체(116)의 상부 표면(116s) 상에 배치되고, 패키지 영역(PKR) 내에서의 금속화 패턴(116b)에 의해 관통 비아(104)에 전기적으로 연결된다. 특정 실시예에서, 전도성 단자(118)는 금속화 패턴(116b) 상에 위치되어 금속화 패턴(116b)에 물리적으로 부착된다. 일부 실시예에서, 전도성 단자(118)는 무연 솔더 볼, 솔더 볼, BGA(ball grid array) 볼, 범프, C4 범프 또는 마이크로 범프를 포함한다. 일부 실시예에서, 전도성 단자(118)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 , 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예에서, 전도성 단자(118)는, 예를 들어, 증발, 전기도금, 인쇄 또는 솔더 전사에 의해 재배선 구조체(116) 상에 솔더 페이스트를 형성함으로써 형성되고 이어서 원하는 범프 형상으로 리플로된다. 일부 실시예에서, 전도성 단자(118)는 볼 배치(ball placement) 등에 의해 재배선 구조체(116) 상에 배치된다. 다른 실시예에서, 전도성 단자(118)는 스퍼터링, 인쇄, 무전해 또는 전기 도금 또는 CVD에 의해 (구리 필라와 같은) 솔더 프리(solder-free) 금속 필라를 형성하는 것 및 이어서 금속 필라 상에 도금함으로써 무연 캡 층을 형성하는 것에 의해 형성된다. 전도성 단자(118)는 외부 디바이스 또는 부가 전기 컴포넌트에 본딩하는 데 사용될 수 있다. 일부 실시예에서, 전도성 단자(118)는 회로 기판, 반도체 기판 또는 패키징 기판에 본딩하는 데 사용된다.
도 1f에 예시된 바와 같이, 후속 단계에서, 캐리어(CR)가 디본딩(de-bonding)된다. 예를 들어, 디본딩 프로세스는, 캐리어(CR)가 디본딩 층(debond layer)과 함께 쉽게 제거될 수 있도록, 캐리어(CR)(도시되지 않음)에 부착되는 디본딩 층(예를 들어, 광열 변환 이형 층(light-to-heat-conversion release layer)) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 도 1g에 예시된 바와 같이, 캐리어(CR)를 디본딩시킨 후에, 도 1f에 도시된 구조체는 프레임(FR)에 의해 지지되는 테이프(TP)(예를 들어, 다이싱 테이프)에 부착된다. 그 후에, 서브 영역(SR)에서의 인터포저 구조체(100')의 부분 및 절연 봉지재(114)의 부분을 제거하여 제1 트렌치(TR1)를 형성하기 위해 제1 소잉 프로세스가 수행된다. 일부 실시예에서, 제1 트렌치(TR1)는 패키지 영역(PKR)을 둘러싼다. 일부 실시예에서, 서브 영역(SR)에서의 유전체 층(116a) 및 인터포저 구조체(100')의 코어 부분(102)을 제거함으로써 인터포저 구조체(100')를 관통하여 소잉하기 위해 제1 소잉 프로세스가 수행된다. 특정 실시예에서, 서브 영역(SR)에서의 절연 봉지재(114)의 다른 부분은 유지되면서, 서브 영역(SR)에서의 절연 봉지재(114)의 한 부분을 제거하기 위해 제1 소잉 프로세스가 수행된다.
도 1h에 예시된 바와 같이, 다음 단계에서, 서브 영역(SR)에서의 절연 봉지재(114)를 관통하여 소잉하는 것에 의해 제1 트렌치(TR1)에서 제2 소잉 프로세스가 수행된다. 일부 실시예에서, 제1 트렌치(TR1)를 통해 제2 트렌치(TR2)를 형성하기 위해 제2 소잉 프로세스가 수행되는 반면, 제2 트렌치(TR2)는 테이프(TP)의 표면을 드러낸다. 특정 실시예에서, 제2 트렌치(TR2)는 제1 트렌치(TR1)와 중첩하고, 제2 트렌치(TR2)의 폭은 제1 트렌치(TR1)의 폭보다 작다. 게다가, 일부 실시예에서, 복수의 패키지 영역(PKR)을 서로 분리시키기 위해 제2 소잉 프로세스가 수행된다. 소잉 프로세스를 수행한 후에, 도 1i에 예시된 (패키지 영역(PKR) 내의 컴포넌트에 대응하는) 반도체 패키지(SM)가 획득될 수 있다.
예시적인 실시예에서 그리고 본 개시 전체에 걸쳐 소잉 프로세스가 언급되지만, 절연 봉지재(114) 및/또는 인터포저 구조체(100')를 제거하는 수단이 이에 제한되지 않음에 유의해야 한다. 예를 들어, 대안적인 실시예에서, 절연 봉지재(114) 및/또는 인터포저 구조체(100')를 제거하여 트렌치를 형성하기 위해 레이저 드릴링, 에칭 등이 수행될 수 있다.
도 2a 및 도 2b는 도 1a 내지 도 1i에 따른 반도체 패키지(SM)를 제조하는 방법에서의 서브 영역(SR)의 확대 단면도이다. 도 2a를 참조하면, 일부 실시예에서, 제1 트렌치(TR1)를 규정(define)하기 위해 절연 봉지재(114)의 한 부분이 제거되면서, 재배선 구조체(116) 및 코어 부분(102)을 제거하기 위해 제1 소잉 프로세스가 인터포저 구조체(100')를 관통하여 완전히 소잉한다. 도 2b 및 도 1i를 참조하면, 제2 트렌치(TR2)를 규정하기 위해 제2 소잉 프로세스를 수행한 후에, 돌출 구조체(돌출된 제2 부분(114-2))를 갖는 절연 봉지재(114)를 가지는 복수의 반도체 패키지(SM)가 획득될 수 있다.
예를 들어, 예시적인 실시예에서, 소잉 프로세스 이후에, 절연 봉지재(114)가 제1 부분(114-1) 및 제1 부분(114-1)으로부터 돌출하는 제2 부분(114-2)을 포함하도록 형성된다. 일부 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)은 반도체 다이(21 및 22)를 봉지하고 있으며, 제1 평탄 표면(114-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(114)의 제2 부분(114-2)은 제1 평탄 표면(114-1-S)과 상이한 레벨에 위치된 제2 평탄 표면(114-2-S)을 갖는다. 환언하면, 제1 평탄 표면(114-1-S)과 제2 평탄 표면(114-2-S) 사이에 단차부 높이 차이(step height difference)가 존재한다. 일부 실시예에서, 제1 부분(114-1)은 인터포저 구조체(100')와 중첩되는 반면, 제2 부분(114-2)은 인터포저 구조체(100')와 비-중첩된다.
게다가, 일부 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)의 높이(H1)는 절연 봉지재의 제2 부분(114-2)의 높이(H2a)와 상이하다. 예를 들어, 제1 부분(114-1)의 높이(H1)는 제2 부분(114-2)의 높이(H2a)보다 크다. 특정 실시예에서, 제2 부분(114-2)의 높이(H2a)는 제1 부분(114-1)의 높이(H1)의 절반보다 작다. 그렇지만, 본 개시는 이에 제한되지 않으며, 높이(H1)가 높이(H2a)보다 크고 높이(H2a)와 상이한 한, 절연 봉지재(114)의 제1 부분(114-1)의 높이와 제2 부분(114-2)의 높이는 적절히 조정될 수 있다. 일부 실시예에서, 제2 부분(114-2)의 폭(H2b)에 대한 제2 부분(114-2)의 높이(H2a)의 비(H2a/H2b)는 0.6 내지 4의 범위에 있다. 특정 실시예에서, 반도체 패키지(SM)와 그 후에 형성된 언더필 구조체 사이의 계면에 위치된 응력을 감소시키기 위해 폭(H2b)에 대한 높이(H2a)의 비(H2a/H2b)는 0.6 내지 4의 범위에서 제어된다.
상기 실시예에서, 반도체 패키지(SM)를 획득하기 위해 제1 소잉 프로세스 및 제2 소잉 프로세스에 의해 패키지 영역들(PKR)이 서로 분리된다. 그렇지만, 본 개시가 이에 제한되지 않으며, 패키지 영역들(PKR)을 서로 분리시켜 상이한 패키지를 획득하기 위해 다양한 상이한 소잉 프로세스가 수행될 수 있다.
도 3a 및 도 3b는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다. 도 3a 및 도 3b에 예시된 방법은 도 2a 및 도 2b에 예시된 방법과 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용될 수 있으며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 실시예들 사이의 차이점은 절연 봉지재(114)의 제2 부분(114-2)의 높이(H2a) 및 폭(H2b)에 있다.
도 3a를 참조하면, 예시적인 실시예에서, 서브 영역(SR)에서의 인터포저 구조체(100')의 부분 및 절연 봉지재(114)의 부분을 제거하여 제1 트렌치(TR1)를 형성하기 위해 제1 소잉 프로세스가 수행된다. 일부 실시예에서, 제거된 인터포저 구조체(100')와 절연 봉지재(114)의 양은 후속 단계에서 형성되는 절연 봉지재(114)의 제2 부분(114-2)의 높이(H2a)를 규정할 수 있다. 도 3b를 참조하면, 일부 실시예에서, 제2 트렌치(TR2)를 규정하기 위해 그리고 반도체 패키지들을 서로 분리시키기 위해 서브 영역(SR)에서의 절연 봉지재(114)를 관통하여 소잉하는 것에 의해 제1 트렌치(TR1)에서 제2 소잉 프로세스가 수행된다. 일부 실시예에서, 제2 트렌치(TR2)의 폭은 후속 단계에서 형성되는 절연 봉지재(114)의 제2 부분(114-2)의 폭(H2b)을 규정할 수 있다. 도 3b에 예시된 바와 같이, 형성된 절연 봉지재(114)는 제1 부분(114-1) 및 제2 부분(114-2)을 포함하고, 여기서 제2 부분(114-2)의 높이(H2a)는 제1 부분(114-1)의 높이(H1)보다 작지만, 제1 부분(114-1)의 높이(H1)의 절반보다 크다. 게다가, 도 3b에 도시된 절연 봉지재(114)의 높이(H2a)와 폭(H2b)은 도 2b에 도시된 절연 봉지재(114)의 높이(H2a)와 폭(H2b)보다 크다.
도 4a 및 도 4b는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다. 도 4a 및 도 4b에 예시된 방법은 도 3a 및 도 3b에 예시된 방법과 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용될 수 있으며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 실시예들 사이의 차이점은 절연 봉지재(114)의 제2 부분(114-2)의 설계에 있다.
도 3a를 참조하면, 실질적으로 평평한 하부 표면과 측면 표면을 갖는 제1 트렌치(TR1)를 형성하기 위해 제1 소잉 프로세스가 수행된다. 그렇지만, 본 개시는 이에 제한되지 않는다. 예를 들어, 도 4a를 참조하면, 곡면 하부 표면을 갖는 제1 트렌치(TR1)를 형성하기 위해 제1 소잉 프로세스가 수행된다. 예를 들어, 제1 트렌치(TR1)는 단면으로부터 볼 때 실질적으로 U자 형상의 프로파일을 갖는다. 도 4b를 참조하면, 제2 트렌치(TR2)를 규정하기 위해 그리고 반도체 패키지들을 서로 분리시키기 위해 서브 영역(SR)에서의 절연 봉지재(114)를 관통하여 소잉하는 것에 의해 제1 트렌치(TR1)에서 제2 소잉 프로세스가 이어서 수행된다. 도 4b에 예시된 바와 같이, (반도체 패키지 각각에서) 절연 봉지재(114)는 제1 부분(114-1) 및 제1 부분(114-1)을 둘러싸는 제2 부분(114-2)으로 형성된다. 예시적인 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)은 반도체 다이(도시되지 않음)를 봉지하고 있으며, 제1 평탄 표면(114-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(114)의 제2 부분(114-2)은 제1 평탄 표면(114-1-S)과 결합(join)되는 상부 곡면 표면(114-2-S)을 갖는다. 게다가, 절연 봉지재(114)의 제1 부분(114-1)의 높이(H1)는 절연 봉지재의 제2 부분(114-2)의 평균 높이(H2)보다 크다.
도 5a 내지 도 5c는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다. 도 5a 내지 도 5c에 예시된 방법은 도 3a 및 도 3b에 예시된 방법과 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용될 수 있으며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 실시예들 사이의 차이점은 2단계(two-step) 소잉 프로세스 대신에 3단계(three-step) 소잉 프로세스가 수행된다는 것이다.
도 5a에 예시된 바와 같이, 서브 영역(SR)에서의 인터포저 구조체(100')의 부분을 제거하여 제1 경사 트렌치(beveled first trench)(TR1)를 형성하기 위해 제1 소잉 프로세스가 수행된다. 일부 실시예에서, (단면으로부터 볼 때) V자 형상의 프로파일을 갖는 제1 경사 트렌치(TR1)가 규정되도록 재배선 구조체(116)의 부분 및 코어 부분(102)의 부분을 제거하기 위해 제1 소잉 프로세스가 수행된다. 도 5a에 도시된 제1 소잉 프로세스는 인터포저 구조체(100')를 관통하여 절단하지 않는다. 도 5b를 참조하면, 다음 단계에서, 서브 영역(SR)에서의 인터포저 구조체(100')의 부분 및 절연 봉지재(114)의 부분을 제거하기 위해 그리고 제1 경사 트렌치(TR1)를 통해 제2 트렌치(TR2)를 형성하기 위해 제1 경사 트렌치(TR1)에서 제2 소잉 프로세스가 수행된다. 후속하여, 도 5c를 참조하면, 제2 트렌치(TR2)를 통해 제3 트렌치(TR3)를 형성하기 위해 절연 봉지재(114)를 관통하여 소잉하는 것에 의해 제2 트렌치(TR2)에서 제3 소잉 프로세스가 수행된다. 예시적인 실시예에서, 제3 트렌치(TR3)가 아래쪽에 위치된 테이프(도시되지 않음)를 드러내게 규정되도록 제3 소잉 프로세스가 수행된다.
도 5c에 도시된 바와 같이, 제3 소잉 프로세스 이후에, 인터포저 구조체(100')(또는 연결 구조체)는 경사 표면(beveled surface)(100-BS)으로 형성된다. 일부 실시예에서, 경사 표면(100-BS)은 재배선 구조체(116)의 표면과 코어 부분(102)의 표면에 의해 규정된다. 예를 들어, 재배선 구조체(116)의 표면과 코어 부분(102)의 표면은 함께 인터포저 구조체(100')의 경사 표면(100-BS)을 형성한다. 게다가, 예시적인 실시예에서, (반도체 패키지 각각에서) 절연 봉지재(114)는 제1 부분(114-1) 및 제1 부분(114-1)을 둘러싸는 제2 부분(114-2)으로 형성된다. 일부 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)은 반도체 다이(도시되지 않음)를 봉지하고 있으며, 제1 평탄 표면(114-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(114)의 제2 부분(114-2)은 제1 평탄 표면(114-1-S)과 상이한 레벨에 위치된 제2 평탄 표면(114-2-S)을 갖는다. 환언하면, 제1 평탄 표면(114-1-S)과 제2 평탄 표면(114-2-S) 사이에 단차부 높이 차이가 존재한다. 일부 실시예에서, 제2 평탄 표면(114-2-S)은 또한 경사 표면(100-BS)에 대해 단차부 높이 차이를 갖는다.
도 6a 내지 도 6c는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다. 도 6a 내지 도 6c에 예시된 방법은 도 5a 내지 도 5c에 예시된 방법과 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용될 수 있으며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 실시예들 사이의 차이점은 제2 소잉 프로세스에 있다.
도 6a에 예시된 바와 같이, 서브 영역(SR)에서의 인터포저 구조체(100')의 부분을 제거하여 제1 경사 트렌치(TR1)를 형성하기 위해 제1 소잉 프로세스가 수행된다. 일부 실시예에서, (단면으로부터 볼 때) V자 형상의 프로파일을 갖는 제1 경사 트렌치(TR1)가 규정되도록 재배선 구조체(116)의 부분 및 코어 부분(102)의 부분을 제거하기 위해 제1 소잉 프로세스가 수행된다. 도 6b를 참조하면, 다음 단계에서, 서브 영역(SR)에서의 인터포저 구조체(100')의 부분 및 절연 봉지재(114)의 부분을 제거하기 위해 그리고 제1 경사 트렌치(TR1)를 통해 제2 트렌치(TR2)를 형성하기 위해 제1 경사 트렌치(TR1)에서 제2 소잉 프로세스가 수행된다. 일부 실시예에서, 곡면 하부 표면을 갖는 제2 트렌치(TR2)를 형성하기 위해 제2 소잉 프로세스가 수행된다. 예를 들어, 제2 트렌치(TR2)는 단면으로부터 볼 때 실질적으로 U자 형상의 프로파일을 갖는다. 도 6c를 참조하면, 제2 트렌치(TR2)를 통해 제3 트렌치(TR3)를 형성하기 위해 절연 봉지재(114)를 관통하여 소잉하는 것에 의해 제2 트렌치(TR2)에서 제3 소잉 프로세스가 수행된다. 예시적인 실시예에서, 제3 트렌치(TR3)가 아래쪽에 위치된 테이프(도시되지 않음)를 드러내게 규정되도록 제3 소잉 프로세스가 수행된다.
도 6c에 도시된 바와 같이, 제3 소잉 프로세스 이후에, 인터포저 구조체(100')(또는 연결 구조체)는 경사 표면(100-BS)으로 형성된다. 게다가, 예시적인 실시예에서, (반도체 패키지 각각에서) 절연 봉지재(114)는 제1 부분(114-1) 및 제1 부분(114-1)을 둘러싸는 제2 부분(114-2)으로 형성된다. 일부 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)은 반도체 다이(도시되지 않음)를 봉지하고 있으며, 제1 평탄 표면(114-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(114)의 제2 부분(114-2)은 제1 평탄 표면(114-1-S)과 상이한 레벨에 위치된 상부 곡면 표면(114-2-S)을 갖는다. 환언하면, 제1 평탄 표면(114-1-S)과 상부 곡면 표면(114-2-S) 사이에 단차부 높이 차이가 존재한다. 일부 실시예에서, 상부 곡면 표면(114-2-S)은 또한 경사 표면(100-BS)에 대해 단차부 높이 차이를 갖는다.
도 7a 및 도 7b는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다. 도 7a 및 도 7b에 예시된 방법은 도 3a 및 도 3b에 예시된 방법과 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용될 수 있으며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 실시예들 사이의 차이점은 인터포저 구조체(100')와 절연 봉지재(114)의 상이한 형상을 설계하기 위한 소잉 프로세스에 있다.
도 7a에 예시된 바와 같이, 서브 영역(SR)에서의 인터포저 구조체(100')의 부분 및 절연 봉지재(114)의 부분을 제거하여 제1 경사 트렌치(TR1)를 형성하기 위해 제1 소잉 프로세스가 수행된다. 일부 실시예에서, (단면으로부터 볼 때) V자 형상의 프로파일을 갖는 제1 경사 트렌치(TR1)가 규정되도록 재배선 구조체(116)의 부분, 코어 부분(102)의 부분 및 절연 봉지재(114)의 부분을 제거하기 위해 제1 소잉 프로세스가 수행된다. 도 7b를 참조하면, 다음 단계에서, 제1 트렌치(TR1)를 통해 제2 트렌치(TR2)를 형성하기 위해 절연 봉지재(114)를 관통하여 소잉하는 것에 의해 제1 경사 트렌치(TR1)에서 제2 소잉 프로세스가 수행된다. 예시적인 실시예에서, 제2 트렌치(TR2)가 아래쪽에 위치된 테이프(도시되지 않음)를 드러내게 규정되도록 제2 소잉 프로세스가 수행된다.
도 7b에 도시된 바와 같이, 제2 소잉 프로세스 이후에, 인터포저 구조체(100')(또는 연결 구조체)는 제1 부분(100A) 및 제1 부분(100A)을 둘러싸는 제2 부분(100B)을 갖는다. 일부 실시예에서, 인터포저 구조체(100')의 제1 부분(100A)은 상부 평탄 표면(100-TS)으로 형성된다. 게다가, 인터포저 구조체의 제2 부분(100B)은 상부 평탄 표면(100-TS)과 결합되는 경사 표면(100-BS)으로 형성된다. 일부 실시예에서, 경사 표면(100-BS)은 재배선 구조체(116)의 표면과 코어 부분(102)의 표면에 의해 규정된다. 예를 들어, 재배선 구조체(116)의 표면과 코어 부분(102)의 표면은 함께 인터포저 구조체(100')의 경사 표면(100-BS)을 형성한다.
게다가, 예시적인 실시예에서, (반도체 패키지 각각에서) 절연 봉지재(114)는 제1 부분(114-1) 및 제1 부분(114-1)을 둘러싸는 제2 부분(114-2)으로 형성된다. 일부 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)은 반도체 다이(도시되지 않음)를 봉지하고 있으며, 제1 평탄 표면(114-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(114)의 제2 부분(114-2)은 제1 평탄 표면(114-1-S)과 결합되는 경사 표면(114-2-S)을 갖는다. 게다가, 절연 봉지재(114)의 제1 부분(114-1)의 높이(H1)는 절연 봉지재의 제2 부분(114-2)의 평균 높이(H2)보다 크다. 일부 실시예에서, 제2 부분(114-2)의 경사 표면(114-2-S)은 인터포저 구조체(100')(연결 구조체)의 경사 표면(100-BS)과 추가로 결합된다.
도 8a 내지 도 8c는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다. 도 8a 내지 도 8c에 예시된 방법은 도 7a 및 도 7b에 예시된 방법과 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용될 수 있으며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 실시예들 사이의 차이점은 2단계 소잉 프로세스 대신에 3단계 소잉 프로세스가 수행된다는 것이다.
도 8a에 예시된 바와 같이, 서브 영역(SR)에서의 인터포저 구조체(100')의 부분 및 절연 봉지재(114)의 부분을 제거하여 제1 경사 트렌치(TR1)를 형성하기 위해 제1 소잉 프로세스가 수행된다. 일부 실시예에서, (단면으로부터 볼 때) V자 형상의 프로파일을 갖는 제1 경사 트렌치(TR1)가 규정되도록 재배선 구조체(116)의 부분, 코어 부분(102)의 부분 및 절연 봉지재(114)의 부분을 제거하기 위해 제1 소잉 프로세스가 수행된다. 도 8b를 참조하면, 다음 단계에서, 서브 영역(SR)에서의 절연 봉지재(114)의 부분을 제거하기 위해 그리고 제1 경사 트렌치(TR1)를 통해 제2 트렌치(TR2)를 형성하기 위해 제1 경사 트렌치(TR1)에서 제2 소잉 프로세스가 수행된다. 후속하여, 도 8c를 참조하면, 제2 트렌치(TR2)를 통해 제3 트렌치(TR3)를 형성하기 위해 절연 봉지재(114)를 관통하여 소잉하는 것에 의해 제2 트렌치(TR2)에서 제3 소잉 프로세스가 수행된다. 예시적인 실시예에서, 제3 트렌치(TR3)가 아래쪽에 위치된 테이프(도시되지 않음)를 드러내게 규정되도록 제3 소잉 프로세스가 수행된다.
도 8c에 도시된 바와 같이, 제3 소잉 프로세스 이후에, 인터포저 구조체(100')(또는 연결 구조체)는 제1 부분(100A) 및 제1 부분(100A)을 둘러싸는 제2 부분(100B)을 갖는다. 일부 실시예에서, 인터포저 구조체(100')의 제1 부분(100A)은 상부 평탄 표면(100-TS)으로 형성된다. 게다가, 인터포저 구조체(100')의 제2 부분(100B)은 상부 평탄 표면(100-TS)과 결합되는 경사 표면(100-BS)으로 형성된다. 일부 실시예에서, 경사 표면(100-BS)은 재배선 구조체(116)의 표면과 코어 부분(102)의 표면에 의해 규정된다.
게다가, 예시적인 실시예에서, (반도체 패키지 각각에서) 절연 봉지재(114)는 제1 부분(114-1), 제1 부분(114-1)을 둘러싸는 제2 부분(114-2), 및 제1 부분(114-1)과 제2 부분(114-2) 사이에 위치된 연결 부분(114-C)으로 형성된다. 일부 실시예에서, 연결 부분(114-C)은 절연 봉지재(114)의 제1 부분(114-1)을 절연 봉지재(114)의 제2 부분(114-2)에 연결시키고 있다. 일부 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)은 반도체 다이(도시되지 않음)를 봉지하고 있으며, 제1 평탄 표면(114-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(114)의 제2 부분(114-2)은 제1 평탄 표면(114-1-S)과 상이한 레벨에 위치된 제2 평탄 표면(114-2-S)을 갖는다. 환언하면, 제1 평탄 표면(114-1-S)과 제2 평탄 표면(114-2-S) 사이에 단차부 높이 차이가 존재한다. 특정 실시예에서, 연결 부분(114-C)은 제1 평탄 표면(114-1-S)과 결합되는 경사 표면(114-C-S)을 가지며, 제2 평탄 표면(114-2-S)에 대해 단차부 높이 차이를 갖는다. 일부 실시예에서, 연결 부분(114-C)의 경사 표면(114-C-S)은 인터포저 구조체(100')(연결 구조체)의 경사 표면(100-BS)과 추가로 결합된다. 게다가, 절연 봉지재(114)의 제1 부분(114-1)의 높이(H1)는 절연 봉지재(114)의 연결 부분(114-C)의 평균 높이(H3)보다 크고, 절연 봉지재(114)의 제2 부분(114-2)의 높이(H2a)보다 크다.
도 9a 및 도 9b는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다. 도 9a 및 도 9b에 예시된 방법은 도 7a 및 도 7b에 예시된 방법과 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용될 수 있으며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 실시예들 사이의 차이점은 제1 소잉 프로세스에 있다.
도 7a에 도시된 실시예에서, (단면으로부터 볼 때) V자 형상의 프로파일을 갖는 제1 트렌치(TR1)를 형성하기 위해 제1 소잉 프로세스가 수행된다. 그렇지만, 본 개시는 이에 제한되지 않는다. 도 9a를 참조하면, 서브 영역(SR)에서의 인터포저 구조체(100')의 부분 및 절연 봉지재(114)의 부분을 제거하여 제1 트렌치(TR1)를 형성하기 위해 제1 소잉 프로세스가 수행되고, 여기서 제1 트렌치(TR1)는 평탄 측면 표면(TR1-S) 및 평탄 측면 표면(TR1-S)과 결합된 경사 표면(TR1-BS)을 갖는다. 도 9b를 참조하면, 다음 단계에서, 제1 트렌치(TR1)를 통해 제2 트렌치(TR2)를 형성하기 위해 절연 봉지재(114)를 관통하여 소잉하는 것에 의해 제1 트렌치(TR1)에서 제2 소잉 프로세스가 수행된다. 예시적인 실시예에서, 제2 트렌치(TR2)가 아래쪽에 위치된 테이프(도시되지 않음)를 드러내게 규정되도록 제2 소잉 프로세스가 수행된다.
도 9b에 도시된 바와 같이, 제2 소잉 프로세스 이후에, 인터포저 구조체(100')(또는 연결 구조체)는 제1 부분(100A) 및 제1 부분(100A)을 둘러싸는 제2 부분(100B)을 갖는다. 일부 실시예에서, 인터포저 구조체(100')의 제1 부분(100A)은 상부 평탄 표면(100-TS)으로 형성된다. 게다가, 인터포저 구조체(100')의 제2 부분(100B)은 상부 평탄 표면(100-TS)에 대해 단차부 높이 차이를 갖는 경사 표면(100-BS)으로 형성된다. 일부 실시예에서, 경사 표면(100-BS)은 코어 부분(102)의 표면에 의해 규정된다.
게다가, 예시적인 실시예에서, (반도체 패키지 각각에서) 절연 봉지재(114)는 제1 부분(114-1) 및 제1 부분(114-1)을 둘러싸는 제2 부분(114-2)으로 형성된다. 일부 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)은 반도체 다이(도시되지 않음)를 봉지하고 있으며, 제1 평탄 표면(114-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(114)의 제2 부분(114-2)은 제1 평탄 표면(114-1-S)과 결합되는 경사 표면(114-2-S)을 갖는다. 게다가, 절연 봉지재(114)의 제1 부분(114-1)의 높이(H1)는 절연 봉지재의 제2 부분(114-2)의 평균 높이(H2)보다 크다. 일부 실시예에서, 제2 부분(114-2)의 경사 표면(114-2-S)은 인터포저 구조체(100')(연결 구조체)의 경사 표면(100-BS)과 추가로 결합된다.
도 10a 내지 도 10c는 본 개시의 일부 다른 예시적인 실시예에 따른 반도체 패키지를 제조하는 방법에서의 서브 영역의 확대 단면도이다. 도 10a 내지 도 10c에 예시된 방법은 도 9a 및 도 9b에 예시된 방법과 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용될 수 있으며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 실시예들 사이의 차이점은 2단계 소잉 프로세스 대신에 3단계 소잉 프로세스가 수행된다는 것이다.
도 10a에 예시된 바와 같이, 서브 영역(SR)에서의 인터포저 구조체(100')의 부분 및 절연 봉지재(114)의 부분을 제거하여 제1 트렌치(TR1)를 형성하기 위해 제1 소잉 프로세스가 수행되고, 여기서 제1 트렌치(TR1)는 평탄 측면 표면(TR1-S) 및 평탄 측면 표면(TR1-S)과 결합된 경사 표면(TR1-BS)을 갖는다. 도 10b를 참조하면, 다음 단계에서, 서브 영역(SR)에서의 절연 봉지재(114)의 부분을 제거하기 위해 그리고 제1 경사 트렌치(TR1)를 통해 제2 트렌치(TR2)를 형성하기 위해 제1 트렌치(TR1)에서 제2 소잉 프로세스가 수행된다. 후속하여, 도 10c를 참조하면, 제2 트렌치(TR2)를 통해 제3 트렌치(TR3)를 형성하기 위해 절연 봉지재(114)를 관통하여 소잉하는 것에 의해 제2 트렌치(TR2)에서 제3 소잉 프로세스가 수행된다. 예시적인 실시예에서, 제3 트렌치(TR3)가 아래쪽에 위치된 테이프(도시되지 않음)를 드러내게 규정되도록 제3 소잉 프로세스가 수행된다.
도 10c에 도시된 바와 같이, 제3 소잉 프로세스 이후에, 인터포저 구조체(100')(또는 연결 구조체)는 제1 부분(100A) 및 제1 부분(100A)을 둘러싸는 제2 부분(100B)을 갖는다. 일부 실시예에서, 인터포저 구조체(100')의 제1 부분(100A)은 상부 평탄 표면(100-TS)으로 형성된다. 게다가, 인터포저 구조체의 제2 부분(100B)은 상부 평탄 표면(100-TS)에 대해 단차부 높이 차이를 갖는 경사 표면(100-BS)으로 형성된다.
게다가, 예시적인 실시예에서, (반도체 패키지 각각에서) 절연 봉지재(114)는 제1 부분(114-1), 제1 부분(114-1)을 둘러싸는 제2 부분(114-2), 및 제1 부분(114-1)과 제2 부분(114-2) 사이에 위치된 연결 부분(114-C)으로 형성된다. 일부 실시예에서, 연결 부분(114-C)은 절연 봉지재(114)의 제1 부분(114-1)을 절연 봉지재(114)의 제2 부분(114-2)에 연결시키고 있다. 일부 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)은 반도체 다이(도시되지 않음)를 봉지하고 있으며, 제1 평탄 표면(114-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(114)의 제2 부분(114-2)은 제1 평탄 표면(114-1-S)과 상이한 레벨에 위치된 제2 평탄 표면(114-2-S)을 갖는다. 환언하면, 제1 평탄 표면(114-1-S)과 제2 평탄 표면(114-2-S) 사이에 단차부 높이 차이가 존재한다. 특정 실시예에서, 연결 부분(114-C)은 제1 평탄 표면(114-1-S)과 결합되는 경사 표면(114-C-S)을 가지며, 제2 평탄 표면(114-2-S)에 대해 단차부 높이 차이를 갖는다. 일부 실시예에서, 연결 부분(114-C)의 경사 표면(114-C-S)은 인터포저 구조체(100')(연결 구조체)의 경사 표면(100-BS)과 추가로 결합된다. 게다가, 절연 봉지재(114)의 제1 부분(114-1)의 높이(H1)는 절연 봉지재(114)의 연결 부분(114-C)의 평균 높이(H3)보다 크고, 절연 봉지재(114)의 제2 부분(114-2)의 높이(H2a)보다 크다.
도 11a 및 도 11b는 본 개시의 일부 예시적인 실시예에 따른 패키지 구조체를 제조하는 방법에서의 다양한 스테이지의 개략 단면도이다. 도 11a에 예시된 바와 같이, 예시적인 실시예에서, 도 1i에서 획득된 반도체 패키지(SM)는 전도성 단자(118)를 통해 회로 기판(300) 상에 실장 또는 부착된다. 일부 실시예에서, 회로 기판(300)은 콘택트 패드(310), 콘택트 패드(320), 금속화 층(330), 및 비아(도시되지 않음)를 포함한다. 일부 실시예에서, 콘택트 패드(310)와 콘택트 패드(320)는 제각기 회로 기판(300)의 2개의 대향 측면 상에 분포되고, 나중에 형성된 요소/피처와 전기적으로 연결하기 위해 노출된다. 일부 실시예에서, 금속화 층(330)과 비아는 회로 기판(300) 내에 매립되고 함께 회로 기판(300)에 대한 라우팅 기능을 제공하며, 여기서 금속화 층(330)과 비아는 콘택트 패드(310) 및 콘택트 패드(320)에 전기적으로 연결된다. 환언하면, 콘택트 패드들(310) 중 적어도 일부는 금속화층(330) 및 비아를 통해 콘택트 패드들(320) 중 일부에 전기적으로 연결된다. 일부 실시예에서, 콘택트 패드(310) 및 콘택트 패드(320)는 금속 패드 또는 금속 합금 패드를 포함할 수 있다. 일부 실시예에서, 금속화 층(330) 및 비아의 재료는 콘택트 패드(310) 및 콘택트 패드(320)의 재료와 실질적으로 동일하거나 유사할 수 있다.
일부 실시예에서, 도 11a에 도시된 바와 같이, 전도성 단자(118)와 콘택트 패드(310)를 물리적으로 연결시키는 것을 통해 반도체 패키지(SM)가 회로 기판(300)에 본딩되어 적층 구조체를 형성하며, 여기서 반도체 패키지(SM)는 회로 기판(300)에 물리적으로 및 전기적으로 연결된다. 일부 실시예에서, 회로 기판(300)은 유기 가요성 기판 또는 인쇄 회로 보드와 같은 것이다. 그러한 실시예에서, 전도성 단자(118)는, 예를 들어, 칩 커넥터이다. 일부 실시예에서, 복수의 전도성 볼(340)이 제각기 기판(300) 상에 형성된다. 도 11a에 도시된 바와 같이, 예를 들어, 전도성 볼(340)은 회로 기판(300)의 콘택트 패드(320)에 연결된다. 환언하면, 전도성 볼(340)은 콘택트 패드(320)를 통해 회로 기판(300)에 전기적으로 연결된다. 콘택트 패드(310) 및 콘택트 패드(320)를 통해, 전도성 볼들(340) 중 일부는 반도체 패키지(SM)(예를 들어, 그 내에 포함된 반도체 다이(21 및 22))에 전기적으로 연결된다. 일부 실시예에서, 전도성 볼(340)은, 예를 들어, 솔더 볼 또는 BGA 볼이다. 일부 실시예에서, CoWoS(chip on wafer on substrate) 패키징 프로세스에 의해 전도성 단자(118)와 회로 기판(300)의 콘택트 패드(310)를 물리적으로 연결시키는 것에 의해 반도체 패키지(SM)가 회로 기판(300)에 본딩된다. 그에 부가하여, 도 11a에 예시된 바와 같이, 하나 이상의 수동 컴포넌트(350)(또는 집적 수동 디바이스)가 회로 기판(300) 상에 실장될 수 있다. 예를 들어, 수동 컴포넌트(350)는 솔더링 프로세스를 통해 회로 기판(300)의 콘택트 패드(310) 상에 실장될 수 있다. 본 개시는 이에 제한되지 않는다.
도 11b를 참조하면, 다음 단계에서, 회로 기판(300)과 반도체 패키지(SM) 사이의 공간을 충전하기 위해 언더필 구조체(420)가 형성된다. 일부 실시예에서, 언더필 구조체(420)는 인접한 전도성 단자들(118) 사이의 공간을 충전하고 전도성 단자(118)를 덮는다. 일부 실시예에서, 언더필 구조체(420)는 인터포저 구조체(100')의 상부 평탄 표면(100-TS) 및 절연 봉지재(114)의 제2 평탄 표면(114-2-S)을 덮고 이들과 접촉한다. 특정 실시예에서, 언더필 구조체(420)는 절연 봉지재(114)의 제2 부분(114-2)의 측벽(114-2-SD)과 정렬되는 측벽을 갖는다. 게다가, 수동 컴포넌트(350)는 언더필 구조체(420)에 의해 노출되고, 언더필 구조체(420)와 일정 거리 떨어져 유지된다. 환언하면, 언더필 구조체(420)는 수동 컴포넌트(350)를 덮지 않는다.
도 12는 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다. 도 12에 예시된 패키지 구조체(PK1B)는 도 11에 예시된 패키지 구조체(PK1A)와 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용되며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 패키지 구조체(PK1B)에서, 언더필 구조체(420)는 절연 봉지재(114)의 제2 부분(114-2)의 측벽(114-2-SD)을 추가로 덮는다. 환언하면, 언더필 구조체(420)의 높이는 반도체 패키지(SM)의 높이와 실질적으로 동일할 수 있다. 상기 실시예와 유사하게, 절연 봉지재(114)는 돌출한 제2 부분(114-2)으로 설계되며, 따라서 반도체 패키지(SM)와 언더필 구조체(420) 사이의 계면에 위치된 응력이 감소될 수 있다.
도 13은 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다. 도 13에 예시된 패키지 구조체(PK1C)는 도 12에 예시된 패키지 구조체(PK1B)와 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용되며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 도 12에 예시된 패키지 구조체(PK1B)는 도 2a 및 도 2b에서 설명된 소잉 프로세스를 수행함으로써 형성된다. 패키지 구조체(PK1C)는 도 5a 내지 도 5c에서 설명된 소잉 프로세스를 수행함으로써 형성된다. 도 13에 도시된 바와 같이, 인터포저 구조체(100')는 제1 부분(100A) 및 제1 부분(100A)을 둘러싸는 제2 부분(100B)으로 형성된다. 일부 실시예에서, 인터포저 구조체(100')의 제1 부분(100A)은 상부 평탄 표면(100-TS)으로 형성된다. 게다가, 인터포저 구조체의 제2 부분(100B)은 상부 평탄 표면(100-TS)과 결합되는 경사 표면(100-BS)으로 형성된다. 일부 실시예에서, 경사 표면(100-BS)은 재배선 구조체(116)의 표면과 코어 부분(102)의 표면에 의해 규정된다.
게다가, 예시적인 실시예에서, 절연 봉지재(114)는 제1 부분(114-1) 및 제1 부분(114-1)을 둘러싸는 제2 부분(114-2)으로 형성된다. 일부 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)은 반도체 다이(21 및 22)를 봉지하고 있으며, 제1 평탄 표면(114-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(114)의 제2 부분(114-2)은 제1 평탄 표면(114-1-S)과 상이한 레벨에 위치된 제2 평탄 표면(114-2-S)을 갖는다. 환언하면, 제1 평탄 표면(114-1-S)과 제2 평탄 표면(114-2-S) 사이에 단차부 높이 차이가 존재한다. 일부 실시예에서, 제2 평탄 표면(114-2-S)은 또한 경사 표면(100-BS)에 대해 단차부 높이 차이를 갖는다. 상기 실시예와 유사하게, 절연 봉지재(114)는 돌출한 제2 부분(114-2)으로 설계되고, 인터포저 구조체(100')는 경사 표면(100-BS)으로 설계되며, 따라서 반도체 패키지(SM2)와 언더필 구조체(420) 사이의 계면에 위치된 응력이 감소될 수 있다.
도 14는 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다. 도 14에 예시된 패키지 구조체(PK1D)는 도 12에 예시된 패키지 구조체(PK1B)와 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용되며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 도 12에 예시된 패키지 구조체(PK1B)는 도 2a 및 도 2b에서 설명된 소잉 프로세스를 수행함으로써 형성된다. 패키지 구조체(PK1D)는 도 8a 내지 도 8c에서 설명된 소잉 프로세스를 수행함으로써 형성된다.
도 14에 예시된 바와 같이, 인터포저 구조체(100')(또는 연결 구조체)는 제1 부분(100A) 및 제1 부분(100A)을 둘러싸는 제2 부분(100B)으로 형성된다. 일부 실시예에서, 인터포저 구조체(100')의 제1 부분(100A)은 상부 평탄 표면(100-TS)으로 형성된다. 게다가, 인터포저 구조체의 제2 부분(100B)은 상부 평탄 표면(100-TS)과 결합되는 경사 표면(100-BS)으로 형성된다. 일부 실시예에서, 경사 표면(100-BS)은 재배선 구조체(116)의 표면과 코어 부분(102)의 표면에 의해 규정된다.
게다가, 예시적인 실시예에서, 절연 봉지재(114)는 제1 부분(114-1), 제1 부분(114-1)을 둘러싸는 제2 부분(114-2), 및 제1 부분(114-1)과 제2 부분(114-2) 사이에 위치된 연결 부분(114-C)으로 형성된다. 일부 실시예에서, 연결 부분(114-C)은 절연 봉지재(114)의 제1 부분(114-1)을 절연 봉지재(114)의 제2 부분(114-2)에 연결시키고 있다. 일부 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)은 반도체 다이(21 및 22)를 봉지하고 있으며, 제1 평탄 표면(114-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(114)의 제2 부분(114-2)은 제1 평탄 표면(114-1-S)과 상이한 레벨에 위치된 제2 평탄 표면(114-2-S)을 갖는다. 환언하면, 제1 평탄 표면(114-1-S)과 제2 평탄 표면(114-2-S) 사이에 단차부 높이 차이가 존재한다. 특정 실시예에서, 연결 부분(114-C)은 제1 평탄 표면(114-1-S)과 결합되는 경사 표면(114-C-S)을 가지며, 제2 평탄 표면(114-2-S)에 대해 단차부 높이 차이를 갖는다. 일부 실시예에서, 연결 부분(114-C)의 경사 표면(114-C-S)은 인터포저 구조체(100')(연결 구조체)의 경사 표면(100-BS)과 추가로 결합된다. 상기 실시예와 유사하게, 절연 봉지재(114)는 돌출 부분(제2 부분(114-2)) 및 경사 부분(연결 부분(114-C))으로 설계되고, 인터포저 구조체(100')는 경사 표면(100-BS)으로 설계되며, 따라서 반도체 패키지(SM3)와 언더필 구조체(420) 사이의 계면에 위치된 응력이 감소될 수 있다.
도 15는 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다. 도 15에 예시된 패키지 구조체(PK1E)는 도 12에 예시된 패키지 구조체(PK1B)와 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용되며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 도 12에 예시된 패키지 구조체(PK1B)는 도 2a 및 도 2b에서 설명된 소잉 프로세스를 수행함으로써 형성된다. 패키지 구조체(PK1E)는 도 10a 내지 도 10c에서 설명된 소잉 프로세스를 수행함으로써 형성된다.
예를 들어, 도 15에 예시된 바와 같이, 인터포저 구조체(100')(또는 연결 구조체)는 제1 부분(100A) 및 제1 부분(100A)을 둘러싸는 제2 부분(100B)으로 형성된다. 일부 실시예에서, 인터포저 구조체(100')의 제1 부분(100A)은 상부 평탄 표면(100-TS)으로 형성된다. 게다가, 인터포저 구조체의 제2 부분(100B)은 상부 평탄 표면(100-TS)에 대해 단차부 높이 차이를 갖는 경사 표면(100-BS)으로 형성된다.
게다가, 예시적인 실시예에서, (반도체 패키지 각각에서) 절연 봉지재(114)는 제1 부분(114-1), 제1 부분(114-1)을 둘러싸는 제2 부분(114-2), 및 제1 부분(114-1)과 제2 부분(114-2) 사이에 위치된 연결 부분(114-C)으로 형성된다. 일부 실시예에서, 연결 부분(114-C)은 절연 봉지재(114)의 제1 부분(114-1)을 절연 봉지재(114)의 제2 부분(114-2)에 연결시키고 있다. 일부 실시예에서, 절연 봉지재(114)의 제1 부분(114-1)은 반도체 다이(도시되지 않음)를 봉지하고 있으며, 제1 평탄 표면(114-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(114)의 제2 부분(114-2)은 제1 평탄 표면(114-1-S)과 상이한 레벨에 위치된 제2 평탄 표면(114-2-S)을 갖는다. 환언하면, 제1 평탄 표면(114-1-S)과 제2 평탄 표면(114-2-S) 사이에 단차부 높이 차이가 존재한다. 특정 실시예에서, 연결 부분(114-C)은 제1 평탄 표면(114-1-S)과 결합되는 경사 표면(114-C-S)을 가지며, 제2 평탄 표면(114-2-S)에 대해 단차부 높이 차이를 갖는다. 일부 실시예에서, 연결 부분(114-C)의 경사 표면(114-C-S)은 인터포저 구조체(100')(연결 구조체)의 경사 표면(100-BS)과 추가로 결합된다. 상기 실시예와 유사하게, 절연 봉지재(114)는 돌출 부분(제2 부분(114-2)) 및 경사 부분(연결 부분(114-C))으로 설계되고, 인터포저 구조체(100')는 경사 표면(100-BS)으로 설계되며, 따라서 반도체 패키지(SM4)와 언더필 구조체(420) 사이의 계면에 위치된 응력이 감소될 수 있다.
도 16은 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다. 도 16에 예시된 패키지 구조체(PK1F)는 도 12에 예시된 패키지 구조체(PK1B)와 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용되며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 실시예들 사이의 차이점은 반도체 패키지의 설계에 있다. 예를 들어, 도 12에서, CoWoS(chip on wafer on substrate) 패키지를 형성하기 위해, 인터포저 구조체(100') 상에 배치되는 복수의 반도체 다이(21, 22)를 갖는 반도체 패키지(SM)가 회로 기판(300) 상에 추가로 실장된다. 이와 비교하여, 도 16을 참조하면, 인터포저가 반도체 패키지(SM5)로부터 생략되고, 반도체 패키지(SM5)는 플립 칩 본딩을 통해 회로 기판(300) 상에 배치된다.
도 16을 참조하면, 반도체 패키지(SM5)는 적어도 하나의 반도체 다이(510), 절연 봉지재(512), 재배선 구조체(514)(또는 연결 구조체), 복수의 전도성 단자(516), 및 유전체 층(518)을 포함한다. 예시적인 실시예에서, 반도체 다이(510)는 유전체 층(518) 상에 부착된다. 예를 들어, 반도체 다이(510)는 다이 부착 필름(die-attach film)을 통해 유전체 층(518)에 부착될 수 있다. 일부 실시예에서, 반도체 다이(510)는, 예를 들어, 반도체 기판(510A), 복수의 전도성 패드(510B), 패시베이션 층(510C), 포스트 패시베이션 층(510D), 복수의 전도성 비아(510E), 및 보호 층(510F)을 포함한다.
일부 실시예에서, 패시베이션 층(510C)은 반도체 기판(510A) 위에 형성되고 반도체 기판(510A) 상의 전도성 패드(510B)를 부분적으로 노출시키는 개구부를 갖는다. 반도체 기판(510A)은 벌크 실리콘 기판 또는 SOI(silicon-on-insulator) 기판일 수 있고, 그 내에 형성된 능동 컴포넌트(예를 들어, 트랜지스터 등) 및 선택적으로 수동 컴포넌트(예를 들어, 저항기, 커패시터, 인덕터 등)를 추가로 포함한다. 전도성 패드(510B)는 알루미늄 패드, 구리 패드 또는 다른 적합한 금속 패드일 수 있다. 패시베이션 층(510C)은 실리콘 산화물 층, 실리콘 질화물 층, 실리콘 산질화물 층 또는 임의의 적합한 유전체 재료로 형성된 유전체 층일 수 있다. 예시적인 실시예에서, 포스트 패시베이션 층(510D)은 패시베이션 층(510C) 위에 선택적으로 형성된다. 포스트 패시베이션 층(510D)은 패시베이션 층(510C)을 덮고 복수의 콘택트 개구부를 갖는다. 전도성 패드(510B)는 포스트 패시베이션 층(510D)의 콘택트 개구부에 의해 부분적으로 노출된다. 포스트 패시베이션 층(510D)은 벤조시클로부텐(BCB) 층, 폴리이미드 층, 폴리벤즈옥사졸(PBO) 층, 또는 다른 적합한 폴리머에 의해 형성된 유전체 층일 수 있다. 일부 실시예에서, 전도성 포스트(conductive post) 또는 전도성 비아(510E)가 도금에 의해 전도성 패드(510B) 상에 형성된다. 일부 실시예에서, 보호 층(510F)은 전도성 포스트 또는 전도성 비아(510E)를 보호하기 위해 전도성 포스트 또는 전도성 비아(510E)를 덮는 포스트 패시베이션 층(510D) 상에 형성된다.
게다가, 일부 실시예에서, 절연 봉지재(512)는 반도체 다이(510)를 봉지하고 둘러싸도록 형성된다. 도 16에서 하나의 반도체 다이(510)가 예시되어 있지만, 반도체 패키지(SM5) 내의 반도체 다이(510)의 개수가 이에 제한되지 않음에 유의해야 한다. 예를 들어, 복수의 반도체 다이(510)가 존재할 때, 절연 봉지재(512)는 반도체 다이(510) 전부를 둘러싸고 봉지하도록 형성될 수 있다. 예시적인 실시예에서, 절연 봉지재(512)는 제1 부분(512-1) 및 제1 부분(512-1)을 둘러싸는 제2 부분(512-2)으로 형성된다. 일부 실시예에서, 절연 봉지재(512)의 제1 부분(512-1)은 반도체 다이(510)를 봉지하고 있으며, 제1 평탄 표면(512-1-S)을 갖는다. 특정 실시예에서, 절연 봉지재(512)의 제2 부분(512-2)은 제1 평탄 표면(512-1-S)과 상이한 레벨에 위치된 제2 평탄 표면(512-2-S)을 갖는다. 환언하면, 제1 평탄 표면(512-1-S)과 제2 평탄 표면(512-2-S) 사이에 단차부 높이 차이가 존재한다.
게다가, 일부 실시예에서, 절연 봉지재(512)의 제1 부분(512-1)의 높이(H1)는 절연 봉지재(512)의 제2 부분(512-2)의 높이(H2a)와 상이하다. 예를 들어, 제1 부분(512-1)의 높이(H1)는 제2 부분(512-2)의 높이(H2a)보다 크다. 특정 실시예에서, 제2 부분(512-2)의 높이(H2a)는 제1 부분(512-1)의 높이(H1)의 절반보다 작다. 그렇지만, 본 개시는 이에 제한되지 않으며, 높이(H1)가 높이(H2a)와 상이한 한, 절연 봉지재(512)의 제1 부분(512-1)의 높이와 제2 부분(512-2)의 높이는 적절히 조정될 수 있다. 일부 실시예에서, 제2 부분(512-2)의 폭(H2b)에 대한 제2 부분(512-2)의 높이(H2a)의 비(H2a/H2b)는 0.6 내지 4의 범위에 있다. 특정 실시예에서, 반도체 패키지(SM5)와 그 후에 형성된 언더필 구조체 사이의 계면에 위치된 응력을 감소시키기 위해 폭(H2b)에 대한 높이(H2a)의 비(H2a/H2b)는 0.6 내지 4의 범위에서 제어된다.
게다가, 반도체 패키지(SM5)에서, 재배선 구조체(514)(또는 연결 구조체)는 제1 평탄 표면(512-1-S) 상의 절연 봉지재(512)의 제1 부분(512-1) 상에 위치되고, 반도체 다이(510)에 전기적으로 연결된다. 일부 실시예에서, 재배선 구조체(514)는 교대로 적층되는 복수의 층간 유전체 층(inter-dielectric layer)(514B) 및 복수의 전도성 층(514A)을 포함한다. 전도성 층들(514A)의 2개의 층 및 층간 유전체 층들(514B)의 3개의 층이 본 명세서에서 예시되어 있지만, 본 개시의 범위는 본 개시의 실시예에 의해 제한되지 않는다. 다른 실시예에서, 전도성 층(514A) 및 층간 유전체 층(514B)의 개수는 제품 요구사항에 기초하여 조정될 수 있다. 일부 실시예에서, 전도성 층(514A)은 반도체 다이(510)의 전도성 비아(510E)에 전기적으로 연결된다.
그에 부가하여, 일부 실시예에서, 전도성 단자(516)는 재배선 구조체(514) 상에 배치될 수 있다. 일부 실시예에서, 재배선 구조체(514)의 최상부 층간 유전체 층(514B)은 복수의 전도성 패드(514C)를 포함할 수 있다. 전도성 패드(514C)는, 예를 들어, 볼 마운트(ball mount)에 사용되는 UBM(under-ball metallurgy) 패턴이다. 특정 실시예에서, 전도성 단자(516)는 볼 배치 프로세스를 통해 전도성 패드(514C) 상에 배치된다. 일부 실시예에서, 전도성 단자(516)는 재배선 구조체(514)의 전도성 패드(514C) 및 전도성 층(514A)을 통해 반도체 다이(510)에 전기적으로 연결된다. 특정 실시예에서, 전도성 단자(516)는 반도체 패키지(SM5)를 회로 기판(300)의 콘택트 패드(310)에 물리적으로 및 전기적으로 연결시킨다. 특정 실시예에서, 언더필 구조체(420)는 회로 기판(300)과 반도체 패키지(SM5) 사이의 공간을 충전하고, 절연 봉지재(512)의 제2 부분(512-2)을 덮는다.
도 17은 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다. 도 17에 예시된 패키지 구조체(PK1G)는 도 16에 예시된 패키지 구조체(PK1F)와 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용되며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 실시예들 사이의 차이점은 관통 절연체 비아(506) 및 전도성 볼(520)이 반도체 패키지(SM6)에서 추가로 제공된다는 것이다.
도 17에 예시된 바와 같이, 복수의 관통 절연체 비아(506)가 절연 봉지재(512) 내에 형성된다. 예를 들어, 관통 절연체 비아(506)는 절연 봉지재(512)의 제1 부분(512-1) 내에 매립된다. 일부 실시예에서, 관통 절연체 비아(506)의 형성은 개구부를 갖는 마스크 패턴(도시되지 않음)을 형성하고, 이어서 전기도금 또는 퇴적에 의해 개구부를 충전하는 금속 재료(도시되지 않음)를 형성하며, 마스크 패턴을 제거하여 관통 절연체 비아(506)를 형성하는 것을 포함한다. 게다가, 복수의 전도성 볼(520)이 관통 절연체 비아(506) 상에 형성되고, 유전체 층(518)에 의해 부분적으로 둘러싸여 있다. 일부 실시예에서, 전도성 볼(520) 각각은 관통 절연체 비아들(506) 중 하나에 전기적으로 연결되고, 관통 절연체 비아(506)에 의해 재배선 구조체(514)에 전기적으로 연결된다. 예를 들어, 전도성 볼(520)은 다른 컴포넌트에 대한 전기적 연결을 추가로 제공할 수 있다. 환언하면, 양면 단자(dual side terminal)를 갖는 반도체 패키지(SM6)가 달성된다.
도 18은 본 개시의 일부 다른 예시적인 실시예에 따른 패키지 구조체의 개략 단면도이다. 도 18에 예시된 패키지 구조체(PK1H)는 도 16에 예시된 패키지 구조체(PK1F)와 유사하고, 따라서 동일한 또는 유사한 부분을 지칭하기 위해 동일한 참조 번호가 사용되며, 그 상세한 설명이 본 명세서에서 생략될 것이다. 실시예들 사이의 차이점은 재배선 구조체(514)(연결 구조체)의 설계에 있다.
도 18에 예시된 바와 같이, 반도체 패키지(SM7)에서, 재배선 구조체(514)(연결 구조체)는 제1 부분(514-1) 및 제1 부분(514-1)을 둘러싸는 제2 부분(514-2)으로 형성된다. 일부 실시예에서, 재배선 구조체(514)의 제1 부분(514-1)은 상부 평탄 표면(514-TS)으로 형성된다. 게다가, 재배선 구조체(514)의 제2 부분(514-2)은 상부 평탄 표면(514-TS)과 결합되는 경사 표면(514-BS)으로 형성된다. 일부 실시예에서, 경사 표면(514-BS)은 절연 봉지재(512)의 제2 평탄 표면(512-2-S)에 대해 단차부 높이 차이를 갖는다.
앞서 언급된 실시예에서, 패키지 구조체는 돌출 부분 및/또는 경사 부분을 갖는 절연 봉지재 및 연결 구조체(인터포저 또는 재배선 구조체)를 갖는 반도체 패키지를 적어도 포함한다. 이에 따라, 반도체 패키지와 언더필 구조체 사이의 계면에 위치된 응력이 감소될 수 있다. 완화된 응력으로 인해, 언더필 구조체의 균열 또는 박리가 감소될 수 있고, 절연 봉지재와 반도체 패키지 사이의 더 양호한 접착이 달성될 수 있다. 게다가, 인접 컴포넌트(예를 들어, 수동 컴포넌트)로의 언더필 구조체의 블리딩(bleeding) 또는 크리핑(creeping) 문제가 방지될 수 있다.
본 개시의 일부 실시예에 따르면, 회로 기판 및 반도체 패키지를 포함하는 패키지 구조체가 제공된다. 반도체 패키지는 회로 기판 상에 배치되고, 복수의 반도체 다이, 절연 봉지재 및 연결 구조체를 포함한다. 절연 봉지재는 제1 부분 및 제1 부분으로부터 돌출하는 제2 부분을 포함하고, 제1 부분은 복수의 반도체 다이를 봉지하고 제1 평탄 표면을 가지며, 제2 부분은 제1 평탄 표면과 상이한 레벨에 위치된 제2 평탄 표면을 갖는다. 연결 구조체는 제1 평탄 표면 상의 절연 봉지재의 제1 부분 위에 위치되고, 복수의 반도체 다이 상에 위치되며, 여기서 연결 구조체는 복수의 반도체 다이 및 회로 기판에 전기적으로 연결된다.
본 개시의 일부 다른 실시예에 따르면, 회로 기판, 인터포저 구조체, 복수의 반도체 다이, 및 절연 봉지재를 포함하는 패키지 구조체가 제공된다. 인터포저 구조체는 회로 기판 상에 배치되고, 코어 부분, 복수의 관통 비아, 및 재배선 구조체를 포함한다. 복수의 관통 비아는 코어 부분 내에 형성된다. 재배선 구조체는 코어 부분 상에 위치되고 복수의 관통 비아 및 회로 기판에 전기적으로 연결된다. 복수의 반도체 다이는 인터포저 구조체 상에 배치되고 복수의 관통 비아 및 재배선 구조체에 전기적으로 연결된다. 절연 봉지재는 인터포저 구조체 상에 배치되고 복수의 반도체 다이를 봉지하며, 여기서 절연 봉지재는 제1 부분 및 제1 부분을 둘러싸는 제2 부분을 포함하며, 제1 부분은 복수의 반도체 다이를 봉지하고 인터포저 구조체와 중첩되며, 제2 부분은 인터포저 구조체와 비-중첩되고, 제1 부분의 높이는 제2 부분의 높이와 상이하다.
본 개시의 또 다른 실시예에 따르면, 패키지 구조체를 제조하는 방법이 설명된다. 본 방법은 반도체 패키지를 형성하는 단계 및 복수의 전도성 단자를 통해 회로 기판 상에 반도체 패키지를 부착시키는 단계를 포함한다. 반도체 패키지는 이하의 단계에 의해 형성된다. 복수의 패키지 영역 및 복수의 패키지 영역 각각을 분리시키는 서브 영역을 갖는 코어 부분이 제공되고, 여기서 복수의 관통 비아가 복수의 패키지 영역에서의 코어 부분 내에 형성된다. 복수의 반도체 다이는 복수의 패키지 영역 각각에서의 코어 부분의 제1 표면 상에 부착되고, 여기서 복수의 반도체 다이는 복수의 관통 비아에 전기적으로 연결된다. 복수의 반도체 다이를 봉지하기 위해 복수의 패키지 영역에서의 코어 부분의 제1 표면 및 서브 영역 상에 절연 봉지재가 형성된다. 재배선 구조체는 제1 표면의 반대편의 코어 부분의 제2 표면 상에, 그리고 복수의 패키지 영역 및 서브 영역에 위치되도록 형성된다. 재배선 구조체는 복수의 관통 비아에 전기적으로 연결되고, 여기서 코어 부분, 복수의 관통 비아, 및 재배선 구조체는 인터포저 구조체를 구성한다. 절연 봉지재가 제1 부분 및 제1 부분으로부터 돌출하는 제2 부분으로 형성되고, 제1 부분이 복수의 반도체 다이를 봉지하고 제1 평탄 표면을 가지며, 제2 부분이 제1 평탄 표면과 상이한 레벨에 위치된 제2 평탄 표면을 갖도록, 서브 영역에서의 인터포저 구조체의 부분 및 절연 봉지재의 부분을 제거하기 위해 소잉 프로세스가 수행된다. 복수의 패키지 영역은 소잉 프로세스 이후에 서로 분리되어 반도체 패키지를 형성한다.
전술한 내용은 본 기술분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징의 개요를 서술한다. 본 기술분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
실시예
실시예 1. 패키지 구조체에 있어서,
회로 기판; 및
상기 회로 기판 상에 배치된 반도체 패키지
를 포함하고, 상기 반도체 패키지는:
복수의 반도체 다이;
절연 봉지재(insulating encapsulant) - 상기 절연 봉지재는 제1 부분 및 상기 제1 부분으로부터 돌출하는 제2 부분을 포함하고, 상기 제1 부분은 상기 복수의 반도체 다이를 봉지하고 제1 평탄(planar) 표면을 가지며, 상기 제2 부분은 상기 제1 평탄 표면과는 상이한 레벨에 위치된 제2 평탄 표면을 가짐 - ; 및
상기 제1 평탄 표면 상의 상기 절연 봉지재의 상기 제1 부분 위에 위치되고, 상기 복수의 반도체 다이 상에 위치된 연결 구조체(connection structure) - 상기 연결 구조체는 상기 복수의 반도체 다이 및 상기 회로 기판에 전기적으로 연결됨 -
를 포함하는 것인, 패키지 구조체.
실시예 2. 실시예 1에 있어서, 상기 회로 기판과 상기 반도체 패키지 사이의 공간을 충전하는 언더필 구조체를 더 포함하고, 상기 언더필 구조체는 상기 절연 봉지재의 상기 제2 평탄 표면을 덮는 것인, 패키지 구조체.
실시예 3. 실시예 2에 있어서, 상기 언더필 구조체는 또한 상기 절연 봉지재의 상기 제2 부분의 측벽을 덮는 것인, 패키지 구조체.
실시예 4. 실시예 1에 있어서, 상기 반도체 패키지는, 상기 복수의 반도체 다이와 상기 연결 구조체 사이에 위치된 복수의 전기 커넥터, 및 상기 복수의 전기 커넥터를 덮고 상기 복수의 반도체 다이와 상기 연결 구조체 사이의 공간을 충전하는 제1 언더필을 더 포함하는 것인, 패키지 구조체.
실시예 5. 실시예 1에 있어서, 상기 절연 봉지재는 상기 제1 부분과 상기 제2 부분 사이에 위치된 연결 부분을 더 포함하고, 상기 연결 부분은 상기 제1 평탄 표면과 결합되는 경사(beveled) 표면을 가지며, 상기 제2 평탄 표면에 대해 단차부 높이 차이를 갖는 것인, 패키지 구조체.
실시예 6. 실시예 1에 있어서, 상기 연결 구조체는 제1 부분 및 상기 제1 부분을 둘러싸는 제2 부분을 갖고, 상기 제1 부분은 상부 평탄 표면을 가지며, 상기 제2 부분은 상기 상부 평탄 표면과 결합되는 경사 표면을 갖는 것인, 패키지 구조체.
실시예 7. 실시예 1에 있어서, 상기 연결 구조체는 제1 부분 및 상기 제1 부분을 둘러싸는 제2 부분을 갖고, 상기 제1 부분은 상부 평탄 표면을 가지며, 상기 제2 부분은 상기 상부 평탄 표면에 대해 단차부 높이 차이를 가지는 경사 표면을 갖는 것인, 패키지 구조체.
실시예 8. 패키지 구조체에 있어서,
회로 기판;
상기 회로 기판 상에 배치된 인터포저 구조체로서,
코어 부분;
상기 코어 부분 내에 형성된 복수의 관통 비아; 및
상기 코어 부분 상에 위치되고 상기 복수의 관통 비아 및 상기 회로 기판에 전기적으로 연결되는 재배선 구조체
를 포함하는, 상기 인터포저 구조체;
상기 인터포저 구조체 상에 배치되고 상기 복수의 관통 비아 및 상기 재배선 구조체에 전기적으로 연결되는 복수의 반도체 다이; 및
상기 인터포저 구조체 상에 배치되고 상기 복수의 반도체 다이를 봉지하는 절연 봉지재 - 상기 절연 봉지재는 제1 부분 및 상기 제1 부분을 둘러싸는 제2 부분을 포함하고, 상기 제1 부분은 상기 복수의 반도체 다이를 봉지하고 상기 인터포저 구조체와 중첩되며(overlapped), 상기 제2 부분은 상기 인터포저 구조체와 비-중첩되고(non-overlapped), 상기 제1 부분의 높이는 상기 제2 부분의 높이와는 상이함 -
를 포함하는, 패키지 구조체.
실시예 9. 실시예 8에 있어서, 상기 회로 기판과 상기 인터포저 구조체 사이의 공간을 충전하는 언더필 구조체를 더 포함하고, 상기 언더필 구조체는 상기 절연 봉지재의 상기 제2 부분을 덮는 것인, 패키지 구조체.
실시예 10. 실시예 9에 있어서, 상기 언더필 구조체는 또한 상기 절연 봉지재의 상기 제2 부분의 측벽을 덮는 것인, 패키지 구조체.
실시예 11. 실시예 8에 있어서, 상기 복수의 반도체 다이는 복수의 전기 커넥터를 통해 상기 복수의 관통 비아 및 상기 재배선 구조체에 전기적으로 연결되고, 상기 패키지 구조체는, 상기 복수의 전기 커넥터를 덮고 상기 복수의 반도체 다이와 상기 인터포저 구조체 사이의 공간을 충전하는, 제1 언더필을 더 포함하는 것인, 패키지 구조체.
실시예 12. 실시예 8에 있어서, 상기 절연 봉지재는 상기 제2 부분을 상기 제1 부분에 결합시키는 경사 부분을 더 포함하는 것인, 패키지 구조체.
실시예 13. 실시예 8에 있어서, 상기 인터포저 구조체는 제1 부분 및 상기 제1 부분을 둘러싸는 제2 부분을 갖고, 상기 제1 부분은 상부 평탄 표면을 가지며, 상기 제2 부분은 상기 상부 평탄 표면과 결합되는 경사 표면을 갖는 것인, 패키지 구조체.
실시예 14. 실시예 8에 있어서, 상기 인터포저 구조체는 제1 부분 및 상기 제1 부분을 둘러싸는 제2 부분을 갖고, 상기 제1 부분은 상부 평탄 표면을 가지며, 상기 제2 부분은 상기 상부 평탄 표면에 대해 단차부 높이 차이를 가지는 경사 표면을 갖는 것인, 패키지 구조체.
실시예 15. 패키지 구조체를 제조하는 방법에 있어서,
반도체 패키지를 형성하는 단계로서,
복수의 패키지 영역 및 상기 복수의 패키지 영역 각각을 분리시키는 서브 영역을 갖는 코어 부분을 제공하는 단계 - 복수의 관통 비아가 상기 복수의 패키지 영역에서의 상기 코어 부분 내에 형성됨 - ;
복수의 반도체 다이를 상기 복수의 패키지 영역 각각에서의 상기 코어 부분의 제1 표면 상에 부착시키는 단계 - 상기 복수의 반도체 다이는 상기 복수의 관통 비아에 전기적으로 연결됨 - ;
상기 복수의 반도체 다이를 봉지하기 위해 상기 복수의 패키지 영역에서의 상기 코어 부분의 상기 제1 표면 및 상기 서브 영역 상에 절연 봉지재를 형성하는 단계;
상기 제1 표면의 반대편인 상기 코어 부분의 제2 표면 상에, 그리고 상기 복수의 패키지 영역 및 상기 서브 영역에 위치되는 재배선 구조체를 형성하는 단계 - 상기 재배선 구조체는 상기 복수의 관통 비아에 전기적으로 연결되고, 상기 코어 부분, 상기 복수의 관통 비아, 및 상기 재배선 구조체는 인터포저 구조체를 구성함 - ;
상기 절연 봉지재가 제1 부분 및 상기 제1 부분으로부터 돌출하는 제2 부분으로 형성되고, 상기 제1 부분은 상기 복수의 반도체 다이를 봉지하고 제1 평탄 표면을 가지며, 상기 제2 부분이 상기 제1 평탄 표면과는 상이한 레벨에 위치된 제2 평탄 표면을 갖도록, 상기 서브 영역에서의 상기 인터포저 구조체의 부분 및 상기 절연 봉지재의 부분을 제거하기 위해 소잉(sawing) 프로세스를 수행하는 단계;
상기 반도체 패키지를 형성하도록 상기 소잉 프로세스 이후에 상기 복수의 패키지 영역을 서로 분리시키는 단계
를 포함하는, 상기 반도체 패키지를 형성하는 단계; 및
복수의 전도성 단자를 통해 회로 기판 상에 상기 반도체 패키지를 부착시키는 단계
를 포함하는, 패키지 구조체를 제조하는 방법.
실시예 16. 실시예 15에 있어서, 상기 소잉 프로세스는:
상기 서브 영역에서의 상기 인터포저 구조체의 부분 및 상기 절연 봉지재의 부분을 제거하여 제1 트렌치를 형성하기 위해 제1 소잉 프로세스를 수행하는 단계; 및
상기 절연 봉지재를 관통하여 소잉함으로써 상기 제1 트렌치에서 제2 소잉 프로세스를 수행하는 단계
를 포함하는 것인, 패키지 구조체를 제조하는 방법.
실시예 17. 실시예 15에 있어서, 상기 소잉 프로세스는:
상기 서브 영역에서의 상기 인터포저 구조체의 부분을 제거하여 제1 경사 트렌치를 형성하기 위해 제1 소잉 프로세스를 수행하는 단계;
상기 서브 영역에서의 상기 인터포저 구조체의 부분 및 상기 절연 봉지재의 부분을 제거하기 위해 그리고 상기 제1 경사 트렌치를 통해 제2 트렌치를 형성하기 위해 상기 제1 경사 트렌치에서 제2 소잉 프로세스를 수행하는 단계; 및
상기 절연 봉지재를 관통하여 소잉함으로써 상기 제2 트렌치에서 제3 소잉 프로세스를 수행하는 단계
를 포함하는 것인, 패키지 구조체를 제조하는 방법.
실시예 18. 실시예 15에 있어서, 상기 소잉 프로세스는:
상기 서브 영역에서의 상기 인터포저 구조체의 부분 및 상기 절연 봉지재의 부분을 제거하여 제1 경사 트렌치를 형성하기 위해 제1 소잉 프로세스를 수행하는 단계;
상기 서브 영역에서의 상기 절연 봉지재의 부분을 제거하기 위해 그리고 상기 제1 경사 트렌치를 통해 제2 트렌치를 형성하기 위해 상기 제1 경사 트렌치에서 제2 소잉 프로세스를 수행하는 단계; 및
상기 절연 봉지재를 관통하여 소잉함으로써 상기 제2 트렌치에서 제3 소잉 프로세스를 수행하는 단계
를 포함하는 것인, 패키지 구조체를 제조하는 방법.
실시예 19. 실시예 15에 있어서, 상기 소잉 프로세스는:
상기 서브 영역에서의 상기 인터포저 구조체의 부분 및 상기 절연 봉지재의 부분을 제거하여 제1 트렌치를 형성하기 위해 제1 소잉 프로세스를 수행하는 단계 - 상기 제1 트렌치는 평탄 측면 표면 및 상기 평탄 측면 표면과 결합된 경사 표면을 가짐 - ;
상기 서브 영역에서의 상기 절연 봉지재의 부분을 제거하기 위해 그리고 상기 제1 트렌치를 통해 제2 트렌치를 형성하기 위해 상기 제1 트렌치에서 제2 소잉 프로세스를 수행하는 단계; 및
상기 절연 봉지재를 관통하여 소잉함으로써 상기 제2 트렌치에서 제3 소잉 프로세스를 수행하는 단계
를 포함하는 것인, 패키지 구조체를 제조하는 방법.
실시예 20. 실시예 15에 있어서, 상기 회로 기판과 상기 반도체 패키지 사이의 공간을 충전하는 언더필 구조체를 형성하는 단계를 더 포함하고, 상기 언더필 구조체는 상기 절연 봉지재의 상기 제2 부분을 덮는 것인, 패키지 구조체를 제조하는 방법.

Claims (10)

  1. 패키지 구조체에 있어서,
    회로 기판; 및
    상기 회로 기판 상에 배치된 반도체 패키지
    를 포함하고, 상기 반도체 패키지는:
    복수의 반도체 다이;
    절연 봉지재(insulating encapsulant) - 상기 절연 봉지재는 제1 부분 및 상기 제1 부분으로부터 돌출하는 제2 부분을 포함하고, 상기 제1 부분은 상기 복수의 반도체 다이를 봉지하고 제1 평탄(planar) 표면을 가지며, 상기 제2 부분은 상기 제1 평탄 표면과는 상이한 레벨에 위치된 제2 평탄 표면을 가짐 - ; 및
    상기 제1 평탄 표면 상의 상기 절연 봉지재의 상기 제1 부분 위에 위치되고, 상기 복수의 반도체 다이 상에 위치된 연결 구조체(connection structure) - 상기 연결 구조체는 상기 복수의 반도체 다이 및 상기 회로 기판에 전기적으로 연결됨 -
    를 포함하는 것인, 패키지 구조체.
  2. 청구항 1에 있어서, 상기 회로 기판과 상기 반도체 패키지 사이의 공간을 충전하는 언더필 구조체를 더 포함하고, 상기 언더필 구조체는 상기 절연 봉지재의 상기 제2 평탄 표면을 덮는 것인, 패키지 구조체.
  3. 청구항 2에 있어서, 상기 언더필 구조체는 또한 상기 절연 봉지재의 상기 제2 부분의 측벽을 덮는 것인, 패키지 구조체.
  4. 청구항 1에 있어서, 상기 반도체 패키지는, 상기 복수의 반도체 다이와 상기 연결 구조체 사이에 위치된 복수의 전기 커넥터, 및 상기 복수의 전기 커넥터를 덮고 상기 복수의 반도체 다이와 상기 연결 구조체 사이의 공간을 충전하는 제1 언더필을 더 포함하는 것인, 패키지 구조체.
  5. 청구항 1에 있어서, 상기 절연 봉지재는 상기 제1 부분과 상기 제2 부분 사이에 위치된 연결 부분을 더 포함하고, 상기 연결 부분은 상기 제1 평탄 표면과 결합되는 경사(beveled) 표면을 가지며, 상기 제2 평탄 표면에 대해 단차부 높이 차이를 갖는 것인, 패키지 구조체.
  6. 청구항 1에 있어서, 상기 연결 구조체는 제1 부분 및 제2 부분을 가지고- 상기 연결 구조체의 제2 부분은 상기 연결 구조체의 제1 부분을 둘러쌈-, 상기 연결 구조체의 제1 부분은 상부 평탄 표면을 가지며, 상기 연결 구조체의 제2 부분은 상기 상부 평탄 표면과 결합되는 경사 표면을 갖는 것인, 패키지 구조체.
  7. 청구항 1에 있어서, 상기 연결 구조체는 제1 부분 및 제2 부분을 가지고- 상기 연결 구조체의 제2 부분은 상기 연결 구조체의 제1 부분을 둘러쌈-, 상기 연결 구조체의 제1 부분은 상부 평탄 표면을 가지며, 상기 연결 구조체의 제2 부분은 상기 상부 평탄 표면에 대해 단차부 높이 차이를 가지는 경사 표면을 갖는 것인, 패키지 구조체.
  8. 패키지 구조체에 있어서,
    회로 기판;
    상기 회로 기판 상에 배치된 인터포저 구조체로서,
    코어 부분;
    상기 코어 부분 내에 형성된 복수의 관통 비아; 및
    상기 코어 부분 상에 위치되고 상기 복수의 관통 비아 및 상기 회로 기판에 전기적으로 연결되는 재배선 구조체
    를 포함하는, 상기 인터포저 구조체;
    상기 인터포저 구조체 상에 배치되고 상기 복수의 관통 비아 및 상기 재배선 구조체에 전기적으로 연결되는 복수의 반도체 다이; 및
    상기 인터포저 구조체 상에 배치되고 상기 복수의 반도체 다이를 봉지하는 절연 봉지재 - 상기 절연 봉지재는 제1 부분 및 상기 제1 부분을 둘러싸는 제2 부분을 포함하고, 상기 제1 부분은 상기 복수의 반도체 다이를 봉지하고 상기 인터포저 구조체와 중첩되며(overlapped), 상기 제2 부분은 상기 인터포저 구조체와 비-중첩되고(non-overlapped), 상기 제1 부분의 높이는 상기 제2 부분의 높이와는 상이함 -
    를 포함하는, 패키지 구조체.
  9. 청구항 8에 있어서, 상기 회로 기판과 상기 인터포저 구조체 사이의 공간을 충전하는 언더필 구조체를 더 포함하고, 상기 언더필 구조체는 상기 절연 봉지재의 상기 제2 부분을 덮는 것인, 패키지 구조체.
  10. 패키지 구조체를 제조하는 방법에 있어서,
    반도체 패키지를 형성하는 단계로서,
    복수의 패키지 영역 및 상기 복수의 패키지 영역 각각을 분리시키는 서브 영역을 갖는 코어 부분을 제공하는 단계 - 복수의 관통 비아가 상기 복수의 패키지 영역에서의 상기 코어 부분 내에 형성됨 - ;
    복수의 반도체 다이를 상기 복수의 패키지 영역 각각에서의 상기 코어 부분의 제1 표면 상에 부착시키는 단계 - 상기 복수의 반도체 다이는 상기 복수의 관통 비아에 전기적으로 연결됨 - ;
    상기 복수의 반도체 다이를 봉지하기 위해 상기 복수의 패키지 영역에서의 상기 코어 부분의 상기 제1 표면 및 상기 서브 영역 상에 절연 봉지재를 형성하는 단계;
    상기 제1 표면의 반대편인 상기 코어 부분의 제2 표면 상에, 그리고 상기 복수의 패키지 영역 및 상기 서브 영역에 위치되는 재배선 구조체를 형성하는 단계 - 상기 재배선 구조체는 상기 복수의 관통 비아에 전기적으로 연결되고, 상기 코어 부분, 상기 복수의 관통 비아, 및 상기 재배선 구조체는 인터포저 구조체를 구성함 - ;
    상기 절연 봉지재가 제1 부분 및 상기 제1 부분으로부터 돌출하는 제2 부분으로 형성되고, 상기 제1 부분은 상기 복수의 반도체 다이를 봉지하고 제1 평탄 표면을 가지며, 상기 제2 부분이 상기 제1 평탄 표면과는 상이한 레벨에 위치된 제2 평탄 표면을 갖도록, 상기 서브 영역에서의 상기 인터포저 구조체의 부분 및 상기 절연 봉지재의 부분을 제거하기 위해 소잉(sawing) 프로세스를 수행하는 단계;
    상기 반도체 패키지를 형성하도록 상기 소잉 프로세스 이후에 상기 복수의 패키지 영역을 서로 분리시키는 단계
    를 포함하는, 상기 반도체 패키지를 형성하는 단계; 및
    복수의 전도성 단자를 통해 회로 기판 상에 상기 반도체 패키지를 부착시키는 단계
    를 포함하는, 패키지 구조체를 제조하는 방법.
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