KR20220102542A - 반도체 패키지 및 반도체 패키지 제조 방법 - Google Patents

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KR20220102542A
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밍파 천
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    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
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Abstract

반도체 패키지는 제1 다이, 제2 다이, 캡슐화 재료 및 재배선 구조체를 포함한다. 제2 다이는 제1 다이 위에 배치되고, 제1 다이에 본딩되는 복수의 본딩 패드들, 제2 다이의 기판을 통해 연장되는 복수의 관통 비아들 및 복수의 정렬 마크들을 포함하며, 여기서 복수의 정렬 마크들 중 인접한 2개 사이의 피치는 복수의 관통 비아들 중 인접한 2개 사이의 피치와 상이하다. 캡슐화 재료는 제1 다이 위에 배치되고 제2 다이를 적어도 측방으로 캡슐화한다. 재배선 구조체는 제2 다이 및 캡슐화 재료 위에 배치되고 복수의 관통 비아들에 전기적으로 연결된다.

Description

반도체 패키지 및 반도체 패키지 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGE}
반도체 디바이스들은, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용분야들에서 사용된다. 반도체 디바이스들은 전형적으로 반도체 기판 위에 절연 층들 또는 유전체 층들, 도전성 층들, 및 반도체 층들을 순차적으로 퇴적시키는 것, 및 다양한 층들을 리소그래피를 사용해 패터닝하여 상부에 회로 컴포넌트들 및 요소들을 형성하는 것에 의해 제조된다. 많은 집적 회로들이 전형적으로 단일 반도체 웨이퍼 상에 제조된다. 웨이퍼의 다이들은 웨이퍼 레벨에서 프로세싱 및 패키징될 수 있으며, 웨이퍼 레벨 패키징을 위한 다양한 기술들이 개발되었다.
본 개시의 양태들은 첨부 도면과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처들이 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 논의의 명확성을 위해 다양한 피처들의 치수가 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 10은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지들의 단면도들을 예시한다.
도 11은 본 개시의 일부 실시예들에 따른 반도체 패키지의 정렬 마크들의 개략도를 예시한다.
도 12 내지 도 16은 본 개시의 일부 실시예들에 따른 다양한 정렬 마크들의 개략적인 평면도들을 예시한다.
도 17은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지의 개략적인 단면도를 예시한다.
도 18은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지의 개략적인 단면도를 예시한다.
도 19는 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지의 개략적인 단면도를 예시한다.
도 20은 본 개시의 일부 실시예들에 따른 반도체 패키지의 개략적인 단면도를 예시한다.
도 21은 본 개시의 일부 실시예들에 따른 반도체 패키지의 개략적인 단면도를 예시한다.
도 22는 본 개시의 일부 실시예들에 따른 반도체 패키지의 개략적인 단면도를 예시한다.
도 23은 본 개시의 일부 실시예들에 따른 반도체 패키지의 개략적인 단면도 및 부분 확대도들을 예시한다.
도 24는 본 개시의 일부 실시예들에 따른 반도체 패키지의 개략적인 단면도 및 부분 확대도들을 예시한다.
도 25 및 도 26은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지들의 단면도들을 예시한다.
도 27 및 도 28은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지들의 단면도들을 예시한다.
도 29 내지 도 32는 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지들의 단면도들을 예시한다.
도 33은 본 개시의 일부 실시예들에 따른 반도체 패키지의 다이의 부분 평면도를 예시한다.
도 34는 본 개시의 일부 실시예들에 따른 반도체 패키지의 다이의 개략적인 평면도 및 부분 확대도를 예시한다.
도 35는 본 개시의 일부 실시예들에 따른 반도체 패키지의 다이의 개략적인 평면도 및 부분 확대도를 예시한다.
도 36 및 도 37은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지들의 단면도들을 예시한다.
이하의 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 기술된다. 이들은, 물론, 예들에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 미치지 않는다.
게다가, "밑에", "아래에", "하부의", "위에", "상부의" 등과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서 설명의 편의를 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향들을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향들로 있고), 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 마찬가지로 그에 따라 해석될 수 있다.
다양한 예시적인 실시예들에 따른 반도체 패키지 및 반도체 패키지를 제조하는 방법이 제공된다. 일부 실시예들에서, 반도체 패키지는 SoIC(System on Integrate Chip) 패키지일 수 있으며, 일부 실시예들에 따른 SoIC 패키지를 형성하는 중간 스테이지들이 예시된다. 일부 실시예들의 일부 변형들이 논의된다. 다양한 도면들 및 예시적인 실시예들에 걸쳐, 유사한 요소들을 표기하기 위해 유사한 참조 번호들이 사용된다. 본 개시의 실시예들의 개념을 설명하기 위해 SoIC 패키지들의 형성이 예들로서 사용되지만, 본 개시의 실시예들이 다이들 중 하나에 정렬 마크들 및 (기판) 관통 비아들이 형성되는 패키지 구조체들 및 패키징 방법들에 쉽게 적용 가능하다는 것이 이해된다.
도 1 내지 도 10은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지들의 단면도들을 예시한다. 본 개시의 일부 실시예들에 따르면, 반도체 패키지의 제조 방법은 다음과 같은 단계들을 포함할 수 있다. 먼저 도 1을 참조하면, 제1 다이(110)가 제공되고, 제1 다이(110) 위에 제2 다이(120)가 본딩된다. 일부 실시예들에서, 제1 다이(110) 및 제2 다이(120)는 제각기, 예를 들어, ASIC(application-specific integrated circuit) 칩, SoC(System on Chip), 아날로그 칩, 센서 칩, 무선 및 전파(radio) 주파수 칩, 전압 조정기 칩, CPU(Central Processing Unit) 다이와 같은 로직 다이, MCU(Micro Control Unit) 다이, BB(BaseBand) 다이, AP(Application processor) 다이, 또는 DRAM(Dynamic Random Access Memory) 다이 또는 SRAM(Static Random Access Memory) 다이 등과 같은 메모리 칩, 다른 유형들의 다이일 수 있다. 제1 다이(110) 및 제2 다이(120)는 동일한 유형들의 다이들 또는 상이한 유형들의 다이들일 수 있으며, 다이들의 유형들은 본 개시에서 제한되지 않는다. 제1 다이(110)와 제2 다이(120)의 본딩을 위해 다양한 적합한 본딩 기술들이 적용될 수 있다. 예를 들어, 제2 다이(120)는 하이브리드 본딩, 용융 본딩 등 또는 이들의 조합들을 통해 제1 다이(110)에 본딩될 수 있다. 하나의 다이(110) 및 하나의 다이(120)가 도면들에 도시되어 있지만, 다이들(110 및 120)의 수는 본 개시에서 제한되지 않는다.
일부 실시예들에서, 제1 다이(110)는 현재 스테이지에서 반도체 웨이퍼에 포함된 칩일 수 있다. 하나의 다이(110)가 도시되어 있지만, 반도체 웨이퍼가 복수의 다이들(110)을 포함하고, 그 각각이 웨이퍼의 다이 영역 내에 위치하고 스크라이브 영역들에 의해 서로 이격되는 것이 이해된다. 다이들(110)의 싱귤레이션은 후속 프로세스들에서 수행될 수 있다. 제2 다이(120)는 다른 반도체 웨이퍼로부터 싱귤레이션되고 픽 앤 플레이스(pick-and-place) 프로세스들을 통해 제1 다이(110) 위에 장착된 다이일 수 있다. 일부 실시예들에서, 제1 다이(110) 및 제2 다이(120)는 유사한 구조들을 가질 수 있으며, 다이들의 상세한 구조는 아래에서 기술될 것이다.
일부 실시예들에서, 제1 다이(110)는 반도체 기판(111), 적어도 하나의 집적 회로 디바이스(1131), 상호연결 구조체(113) 및 복수의 도전성 패드들(112)을 포함한다. 집적 회로 디바이스(1131)는 트랜지스터들 및/또는 다이오드들, 수동 디바이스들(예를 들면, 커패시터들, 인덕터들, 저항기들 등) 등을 포함할 수 있다. 간결함을 위해, 이하의 도면들에서 집적 회로 디바이스(1131)는 생략된다. 본 개시의 일부 실시예들에 따르면, 제1 다이(110)는, CPU(Central Processing Unit) 다이, MCU(Micro Control Unit) 다이, IO(input-output) 다이, BB(BaseBand) 다이, AP(Application Processor) 다이 등일 수 있는, 로직 다이이다. 일부 실시예들에서, 제1 다이(110)는 또한 DRAM(Dynamic Random Access Memory) 다이, SRAM(Static Random Access Memory) 다이 등과 같은 메모리 다이일 수 있다. 본 개시의 일부 실시예들에 따르면, 제1 다이(110)는, 트랜지스터들 및/또는 다이오드들과 같은 능동 디바이스들이 없는, 인터포저 웨이퍼일 수 있다. 일부 실시예들에서, 제1 다이(110)는 커패시터들, 인덕터들, 저항기들 등과 같은 수동 디바이스들이 없을 수 있거나, 또는 수동 디바이스들을 포함할 수 있다.
본 개시의 일부 실시예들에 따르면, 반도체 기판(111)은 결정질 실리콘, 결정질 게르마늄, 결정질 실리콘 게르마늄, 및/또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V 화합물 반도체로 형성될 수 있다. 일부 실시예들에서, 반도체 기판(111)은 다양한 도핑 영역들, 매립 층(들) 및/또는 에피택시 층(들)과 같은 다른 피처들을 추가로 포함할 수 있다. 반도체 기판(111)은 또한 벌크 실리콘 기판, SOI(Silicon-On-Insulator) 기판 또는 실리콘 온 사파이어(silicon on sapphire) 등일 수 있다. 반도체 기판(111)에 있는 활성 영역들을 분리시키기 위해 반도체 기판(111)에 STI(Shallow Trench Isolation) 영역들(도시되지 않음)이 형성될 수 있다. 도시되어 있지 않지만, 복수의 관통 비아들이 반도체 기판(111) 내로 연장되도록 형성될 수 있고, 관통 비아들은 제1 다이(110)의 양측에 있는 도전성 피처들(예를 들면, 도전성 패드들(112))을 전기적으로 상호 결합시키는 데 사용될 수 있다.
본 개시의 일부 실시예들에 따르면, 제1 다이(110)는 반도체 기판(111)의 상부 표면 상에 형성되는 적어도 하나의 집적 회로 디바이스(1131)를 포함한다. 집적 회로 디바이스(1131)는 CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터, 저항기, 커패시터, 다이오드, 포토다이오드, 퓨즈 디바이스 등 또는 이들의 조합들을 포함할 수 있다. 집적 회로 디바이스(1131)의 세부 사항들은 간결함을 위해 본 명세서에서 예시되지 않는다. 일부 실시예들에 따르면, 제1 다이(110)는 인터포저들을 형성하기 위해 사용되며, 여기서 반도체 기판(111)은 반도체 기판 또는 유전체 기판일 수 있다.
일부 실시예들에서, 제1 다이(110)는, 기능 회로를 형성하도록 다양한 집적 회로 디바이스들(1131)을 전기적으로 연결시키기 위해 반도체 기판(111) 위에 형성되는, 상호연결 구조체(113)(예시의 편의를 위해 층으로서 추상적인 형태로 예시됨)를 추가로 포함할 수 있다. 상호연결 구조체(113)는, 층간 유전체 층들(ILD들) 및 금속간 유전체 층들(IMD들)과 같은, 하나 이상의 유전체 층에 매립되는 금속 배선 구조체들(예를 들면, 도전성 라인들 및 비아들)을 포함할 수 있다. ILD는 반도체 기판(111) 위에 형성되고, 집적 회로 디바이스(1131)에서 트랜지스터들의 게이트 스택들(도시되지 않음) 사이의 공간을 충전한다. 일부 실시예들에 따르면, ILD는 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boron-Doped Phospho Silicate Glass), FSG(Fluorine-Doped Silicate Glass) 등으로 형성될 수 있다. 일부 실시예들에서, ILD는 스핀 코팅, FCVD(Flowable Chemical Vapor Deposition), CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition) 등을 사용하여 형성될 수 있다. 일부 실시예들에서, 복수의 콘택트 비아들이 ILD로 형성되고, 집적 회로 디바이스들(1131)을 위에 놓인 금속 라인들 및 비아들에 전기적으로 연결시키는 데 사용된다.
IMD 층들은 ILD 위에 존재한다. 본 개시의 일부 실시예들에 따르면, IMD 층들 중 일부(예를 들면, 하부 IMD 층들)는 약 3.0 또는 약 2.5보다 낮은 유전 상수(k 값)를 갖는 로우 k(low-k) 유전체 재료로 형성된다. IMD 층들은 Black Diamond®(Applied Materials의 등록 상표), 탄소 함유 로우 k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등으로 형성될 수 있다. 본 개시의 일부 실시예들에 따르면, IMD 층들 중 일부 또는 전부는 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 비-로우 k(non-low-k) 유전체 재료들로 형성된다.
일부 실시예들에서, 금속 배선 구조체들은 서로 상호연결되고 하나 이상의 유전체 층에 매립되는 복수의 도전성 피처들을 포함한다. 도전성 피처들은 도전성 라인들, 도전성 비아들 및 도전성 콘택트들의 다중 층들을 포함할 수 있다. 도전성 라인들을 집적 회로 디바이스들(1131)에 전기적으로 연결시키기 위해 도전성 콘택트들이 ILD들에 형성될 수 있고, 상이한 층들에 있는 도전성 라인들을 전기적으로 연결시키기 위해 도전성 비아들이 IMD들에 형성될 수 있다. 금속 배선 구조체들의 도전성 피처들은 금속, 금속 합금 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전성 피처들은 텅스텐(W), 구리(Cu), 구리 합금들, 알루미늄(Al), 알루미늄 합금들, 또는 이들의 조합들을 포함할 수 있다. 일부 실시예들에서, 금속 배선 구조체의 최상단 도전성 피처들은 유전체 구조체의 상단 표면과 (예를 들면, 프로세스 변동들 내에서) 실질적으로 공면(coplanar)인 상단 표면들을 갖지만, 본 개시가 이에 제한되지 않는다.
일부 실시예들에서, 상호연결 구조체(113)의 표면 유전체 층에 도전성 패드들(112)이 형성된다. 본 개시의 일부 실시예들에 따르면, 도전성 패드들(112)은 싱글 다마신 프로세스를 통해 형성되고, 장벽 층들 및 각자의 장벽 층들 위에 형성되는 구리 함유 재료를 또한 포함할 수 있다. 본 개시의 대안적인 실시예들에 따르면, 도전성 패드들(112)은 듀얼 다마신 프로세스를 통해 형성된다. 상단 표면 유전체 층 및 도전성 패드들(112)은 그들의 상단 표면들이 프로세스 변동들 내에서 공면이도록 평탄화되는데, 이는 도전성 패드들(112)의 형성에서의 CMP로 인해 결과될 수 있다. 도전성 패드들(112)은 다른 디바이스 다이들(예를 들면, 제2 다이(120))에 본딩하도록 구성된다.
여전히 도 1을 참조하면, 일부 실시예들에서, 제2 다이(120)는 제1 다이(110)와 유사할 수 있는 구조체를 포함한다. 예를 들어, 제2 다이(120)는 기판(121), 적어도 하나의 집적 회로 디바이스(1231), 상호연결 구조체(123)(예시의 편의를 위해 층으로서 추상적인 형태로 예시됨) 및 제1 다이(110)의 도전성 패드들(112)에 본딩되는 복수의 본딩 패드들(122)을 포함한다. 기능 회로를 형성하기 위해 다양한 집적 회로 디바이스들(1231)을 전기적으로 연결시키기 위해 기판(121) 위에 상호연결 구조체(123)가 형성된다. 제2 다이(120)의 기판(121), 집적 회로 디바이스(1231), 상호연결 구조체(123) 및 본딩 패드들(122)의 재료들 및 구성들은 제1 다이(110)에 관해 위에서 기술된 것들과 실질적으로 유사하고 유사한 프로세스들 및/또는 재료들을 사용하여 형성될 수 있으며, 이에 대해서는 여기서 또다시 기술되지 않는다.
본 개시의 일부 실시예들에 따르면, 제2 다이(120)는 CPU(Central Processing Unit) 다이, MCU(Micro Control Unit) 다이, IO(input-output) 다이, BB(BaseBand) 다이, AP(Application processor) 다이 등과 같은 로직 다이를 포함할 수 있다. 일부 실시예들에서, 제2 다이(120)는 DRAM(Dynamic Random Access Memory) 다이, SRAM(Static Random Access Memory) 다이 등과 같은 메모리 다이를 또한 포함할 수 있다. 추가적으로, 제1 다이(110) 위에 복수의 제2 다이들(120)이 본딩될 수 있고, 제2 다이들(120)은 위에 나열된 유형들 중에서 선택되는 상이한 유형들의 다이들일 수 있다. 추가적으로, 제2 다이들(120) 중 하나는 디지털 회로 다이일 수 있는 반면, 다른 하나는 아날로그 회로 다이일 수 있다. 일부 실시예들에서, 제1 다이(110)는 로직 다이일 수 있는 반면, 제2 다이(120)는 메모리 다이일 수 있고, 다이(110, 120)는 조합하여 시스템으로서 기능한다. 시스템의 기능들 및 회로들을 다이들(110 및 120)과 같은 상이한 다이들로 분할하는 것은 이러한 다이들의 형성을 최적화할 수 있고, 제조 비용의 감소를 달성할 수 있다.
일부 실시예들에서, 제2 다이(120)는, 기판(121)에 형성될 수 있고 상호연결 구조체(123)에 있는 도전성 피처들 및 본딩 패드들(122)에 전기적으로 연결될 수 있는, 복수의 (기판) 관통 비아들(124)을 추가로 포함한다. 일부 실시예들에서, 때때로 반도체 관통 비아들 또는 기판 관통 비아들이라고 지칭되는, 관통 비아들(124)이 반도체 기판(121)을 관통하도록 형성된다. 관통 비아들(124)은 기판(121)의 전면(예시된 하부 측면)에 형성되는 집적 회로 디바이스들(1231) 및 금속 라인들을 후면에 연결시키는 데 사용된다. 일부 실시예들에서, 관통 비아들(124)은 상호연결 구조체(123)의 도전성 피처들과 물리적 및 전기적 접촉을 하도록 상호연결 구조체(123) 내로 연장될 수 있다. 일부 실시예들에서, 관통 비아(124)는 그의 표면을 덮기 위한 라이너(들)(도시되지 않음)를 포함할 수 있다. 라이너는 관통 비아(124)와 기판(121)을 분리시키기 위해 관통 비아(124)와 기판(121) 사이에 배치된다. 라이너는 관통 비아(124)의 측벽들 및/또는 상단 표면을 둘러쌀 수 있다. 관통 비아(124)는 구리, 구리 합금들, 알루미늄, 알루미늄 합금들, Ta, TaN, Ti, TiN, CoW 또는 이들의 조합들을 포함할 수 있다. 라이너는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등, 또는 이들의 조합들과 같은, 유전체 재료를 포함할 수 있다.
일부 실시예들에서, 제2 다이(120)는 하이브리드 본딩 프로세스를 통해 제1 다이(110)에 본딩되고, 하이브리드 본딩은, 금속 대 금속 본딩 및, 예를 들어, 유전체 대 유전체 본딩과 같은 비금속 대 비금속 본딩을 포함한, 적어도 두 가지 유형의 본딩을 수반한다. 환언하면, 제2 다이(120)의 본딩 패드들(122)은 제각기 제1 다이(110)의 도전성 패드들(112)과 직접 접촉한다. 일부 실시예들에서, 제2 다이(120)의 본딩 패드들(122)은 금속 대 금속 본딩을 통해 제1 다이(110)의 도전성 패드들(112)에 본딩되는 반면, 제2 다이(120)의 유전체 층은 유전체 대 유전체 본딩을 통해 제1 다이(110)의 유전체 층에 본딩된다. 본 개시의 일부 실시예들에 따르면, 금속 대 금속 본딩은 구리 대 구리 직접 본딩을 포함할 수 있다. 게다가, 유전체 대 유전체 본딩은 용융 본딩을 포함할 수 있다. 일부 실시예들에서, 본딩 프로세스는 다음과 같은 단계들을 포함할 수 있다. 먼저, 본딩되지 않은 영역들(즉, 계면 기포들)의 발생을 방지하기 위해, 제2 다이(120) 및 제1 다이(110)의 본딩될 표면들은 본딩 표면이 충분히 깨끗하고 매끄럽도록 프로세싱될 수 있다. 이어서, 제2 다이(120)는 제1 다이(110) 상에 픽 앤 플레이스(pick and place)될 수 있다. 일부 실시예들에서, 제1 다이(110)와 제2 다이(120)는 본딩 동작을 개시하기 위해 약간의 압력으로 실온에서 물리적으로 접촉하게 정렬 및 배치된다. 그 후에, 제1 다이(110)의 도전성 패드들(112) 및 제2 다이(120)의 대응하는 위에 놓인 본딩 패드들(122)에서 금속들의 상호 확산(inter-diffusion)을 야기하기 위해 그리고 화학 결합들을 공유 결합들로 변환시키기 위해 어닐링 프로세스와 같은 열처리가 수행된다. 본딩 패드들(122)은 각자의 도전성 패드들(112)의 크기들보다 크거나, 그와 동일하거나, 또는 그보다 작은 크기들을 가질 수 있다.
하이브리드 본딩을 통해, 본딩 패드들(122)은 금속 상호 확산에 의해 야기되는 직접 금속 본딩을 통해 대응하는 도전성 패드들(112)에 본딩된다. 제2 다이(120)의 유전체 층이 또한 제1 다이(110)의 유전체 층에 본딩되고, 이들 사이에 결합들(bonds)이 형성된다. 예를 들어, 제2 다이(120)의 유전체 층들 중 하나에 있는 (산소 원자들과 같은) 원자들은 제1 다이(110)의 유전체 층들 중 하나에 있는 (실리콘 원자들과 같은) 원자들과 화학 또는 공유 결합들을 형성한다. 제1 다이(110)와 제2 다이(120)의 유전체 층들 사이의 결과적인 결합들은 유전체 대 유전체 결합들이다. 환언하면, 제1 다이(110)와 제2 다이(120) 사이에 본딩 계면이 존재한다. 일부 실시예들에서, 본딩 계면은 도전성 패드들(112)과 본딩 패드들(122) 사이의 금속 대 금속 본딩 계면, 및 제1 다이(110)와 제2 다이(120)의 유전체 층들 사이의 유전체 대 유전체 본딩 계면을 포함하는 하이브리드 본딩 계면이다.
일부 실시예들에서, 제2 다이(120)는 페이스 투 페이스(face-to-face) 구성으로 제1 다이(110)에 본딩된다. 즉, 제2 다이(20)의 전면 (활성) 표면은 제1 다이(110)의 전면 표면(front surface)과 마주한다. 그렇지만, 본 개시가 이에 제한되지 않는다. 일부 실시예들에서, 제2 다이(120)는 페이스 투 백(face-to-back) 구성으로 제1 다이(110)에 본딩될 수 있다. 환언하면, 제2 다이(120)의 전면 표면은 제1 다이(110)의 후면 표면(back surface)과 마주할 수 있다. 명세서 전체에서, 다이의 "전면 표면"은 디바이스들(예를 들면, 집적 회로 디바이스(1131/1231))을 갖는 표면 또는 도전성 패드들(예를 들면, 도전성 패드들(112/122))에 가까운 표면을 지칭하며, 활성 표면이라고도 지칭될 수 있다. 다이의 "후면 표면"은 전면 표면과 반대편에 있는 표면이며, 배면 표면(rear surface)이라고도 지칭될 수 있는, 기판의 표면일 수 있다.
2개의 디바이스 다이(110, 120)가 예시되어 있지만, 하이브리드 본딩은 웨이퍼 레벨에서 수행될 수 있고, (디바이스 다이들(110 및 120)을 포함하는) 예시된 다이 그룹과 동일하거나 유사한 복수의 디바이스 다이 그룹들이 미리 본딩되고, 행들과 열들로 배열된다. 일부 실시예들에서, 하이브리드 본딩은 또한 다이 대 웨이퍼 본딩 프로세스일 수 있다. 본 개시가 이에 제한되지 않는다.
도 2를 참조하면, 일부 실시예들에서, 제2 다이(120)가 제1 다이(110)에 본딩된 후에, 제2 다이(120)를 박형화하고 관통 비아들(124)을 드러내기 위해 후면 그라인딩 프로세스가 수행될 수 있다. 도 2에 도시된 바와 같이, 일부 실시예들에서, 관통 비아들(124)은 기판(121)을 통해 연장되고 제2 다이(120)의 상단 표면(예를 들면, 후면 표면)으로부터 드러날 수 있고, 관통 비아들(124)의 상단 표면들은 기판(121)의 상단 표면(예를 들면, 후면 표면)과, 프로세스 변동들 내에서, 실질적으로 공면일 수 있다. 일부 실시예들에서, 관통 비아들(124)은 이때 드러나지 않을 수 있으며, 관통 비아들(124)을 덮는 기판(121)의 얇은 층이 있을 때 후면 그라인딩이 중지된다. 일부 실시예들에서, 후면 그라인딩 프로세스는 스킵될 수 있다. 일부 실시예들에서, 관통 비아들(124)은 도 2 또는 도 3에 도시된 단계에서 드러날 수 있다.
여전히 도 2를 참조하면, 제2 다이(120)의 측벽들 및 상단 표면을 덮기 위해 제1 다이(110) 위에 캡슐화 재료(130)가 제공된다. 일부 실시예들에서, 캡슐화 재료(130)는 몰딩 화합물(molding compound), 몰딩 언더필(molding underfill), 에폭시, 수지 등, 또는 이들의 조합일 수 있다. 그러한 실시예들에서, 캡슐화 재료(130)는 몰딩 프로세스, 몰딩 언더필링(molding underfilling, MUF) 프로세스 등에 의해 형성될 수 있다. 일부 실시예들에서, 캡슐화 재료(130)는 실리콘 산화물, 또는 TEOS를 포함할 수 있는 반면, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄질화물, PSG, BSG, BPSG 등과 같은 다른 유전체 재료들이 또한 사용될 수 있다. 그러한 실시예들에서, 캡슐화 재료(130)는 CVD, HDPCVD(High-Density Plasma Chemical Vapor Deposition), 유동성 CVD, 스핀 온 코팅 등을 사용하여 형성될 수 있다.
일부 실시예들에서, 캡슐화 재료(130)의 상단 표면은 초기에 제2 다이(120)의 후면 표면보다 높을 수 있으며, 이는 캡슐화 재료(130)가 제2 다이(120)의 후면 표면을 덮는다는 것을 의미한다. 이어서, 캡슐화 재료(130)가 제2 다이(120)를 측방으로 캡슐화하도록, 제2 다이(120)의 상단 위에 있는 캡슐화 재료(130)의 일 부분을 제거하기 위해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 화학적 기계적 폴리싱(CMP) 프로세스를 포함할 수 있다. 관통 비아들(124)이 도 1의 단계에서 드러나지 않는 일부 실시예들에서, 평탄화 프로세스는 관통 비아들(124)을 드러내기 위해 관통 비아들(124)의 상단 위에 있는 기판(121)의 일 부분을 추가로 제거할 수 있다.
일부 실시예들에서, 다수의 평탄화 프로세스들이 수행될 수 있다. 예를 들어, 일부 실시예들에서, 제2 다이(120)를 초기에 박형화하기 위해 도 1에 예시된 구조체에 대해 제1 평탄화 프로세스가 수행될 수 있다. 이 제1 평탄화 프로세스 이후에, 관통 비아들(124)은 기판(121)에 의해 덮여 있는 채로 있을 수 있다. 이 제1 평탄화 이후에, 캡슐화 재료(130)가 형성될 수 있고, 이어서 잉여 캡슐화 재료(130)를 제거하기 위해 그리고 기판(121)을 추가로 박형화하여 관통 비아(124)를 노출시키기 위해 제2 평탄화 프로세스가 수행될 수 있다.
캡슐화 재료(130)를 형성하고 하나 이상의 평탄화 프로세스를 수행한 후에, 캡슐화 재료(130)는 제1 다이(110)의 상단 표면의 일 부분 및 제2 다이(120)의 측벽들을 덮는다. 일부 실시예들에서, 캡슐화 재료(130)의 상단 표면은 제2 다이(120)의 상단 표면과, 프로세스 변동들 내에서, 실질적으로 공면이다. 일 실시예에서, 캡슐화 재료(130)의 상단 표면은 기판(121)의 상단 표면(예를 들면, 후면 표면) 및 제2 다이(120)의 관통 비아들(124)의 상단 표면과, 프로세스 변동들 내에서, 실질적으로 공면이다. 일부 실시예들에서, 캡슐화 재료(130)는 갭 충전(gap-filling) 유전체 층 또는 절연 구조체 또는 유전체 구조체라고도 지칭될 수 있다.
도 3을 참조하면, 일부 실시예들에서, 관통 비아들(124)이 기판(121)의 후면으로부터 돌출되고 리세스들(RC)이 기판(121)에 걸쳐 형성되도록, 제2 다이(120)의 기판(121)의 후면 부분을 제거한다. 일부 실시예들에서, 캡슐화 재료(130) 및 관통 비아들(124)은 리세스들(RC)의 측벽들을 규정한다. 일부 실시예들에서, 기판(121)의 후면 부분의 제거는 기판(121)을 추가로 박형화하는 것에 의해 달성된다. 예를 들어, 습식 에칭 프로세스, 건식 에칭 프로세스, 또는 이들의 조합과 같은, 에칭 프로세스에 의해 관통 비아들(124) 옆에 측방으로 있는 기판(121)의 후면 부분이 제거될 수 있다. 에칭 프로세스는 기판(121)과 다른 인접한 재료들(예를 들면, 캡슐화 재료(130), 관통 비아들(124) 등) 간의 높은 에칭 선택도 비일 수 있다. 일부 실시예들에서, 캡슐화 재료(130)는 에칭 프로세스에 의해 실질적으로 제거되지 않을 수 있지만, 본 개시가 이에 제한되지 않는다. 일부 실시예들에서, 캡슐화 재료(130)의 일 부분이 또한 에칭 프로세스에 의해 제거될 수 있다. (예를 들면, 에칭에 의한) 박형화 프로세스가 수행된 후에, 기판(121)의 상단 표면은 관통 비아들(124)의 상단 표면 및 캡슐화 재료(130)의 상단 표면보다 낮다. 환언하면, 관통 비아들(124)은 기판(121)의 상단 표면으로부터 돌출되는 일 부분을 갖는다. 일부 실시예들에서, 리세스들(RC)은 약 0.5μm 내지 약 2μm의 범위에 있는 깊이를 가질 수 있다.
이제 도 4를 참조하면, 기판(121)의 상단 표면을 덮기 위해 제2 다이(120)의 기판(121) 및 캡슐화 재료(130) 위에 격리 층(125)이 제공된다. 일부 실시예들에서, 격리 층(125)은 또한 관통 비아들(124)의 상단 표면들 및 캡슐화 재료(130)의 상단 표면을 덮을 수 있다. 일부 실시예들에서, 격리 층(125)은 컨포멀 층이며, 즉, 격리 층(125)은 격리 층(125)이 형성되는 영역을 따라 연장되는 실질적으로 동일한 두께를 갖는다. 격리 층(125)은 실리콘 질화물(SiN), HDP OX(SiO2), TEOS OX(SiO2), 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON), 산소 도핑된 실리콘 탄화물, 질소 도핑된 실리콘 탄화물, PBO, 폴리이미드 또는 BCB와 같은 감광성 재료일 수 있는 폴리머, PSG, BPSG, FSG, SiOxCy, SOG와 같은 로우 k 유전체 재료, 스핀 온 폴리머들, 실리콘 탄소 재료, 이들의 화합물들, 이들의 합성물들, 이들의 조합들 등과 같은 유전체 재료를 포함할 수 있으며, 이들이 또한 격리 층(125)에 사용될 수 있다. 격리 층(125)은, CVD, 원자 층 퇴적(ALD) 등과 같은, 적합한 퇴적 프로세스를 사용하여 형성될 수 있다. 일부 실시예들에서, 격리 층(125)은 리세스들(RC)의 높이(즉, 기판(121)로부터 돌출되는 관통 비아들(124)의 부분의 두께)와 적어도 동일한 두께를 갖도록 형성된다. 환언하면, 격리 층(125)은 리세스들(RC)을 완전히 충전한다.
이어서, 관통 비아들(124)의 상단 위에 있는 격리 층(125)의 일 부분을 제거하여, 관통 비아들(124)을 드러내도록 평탄화 프로세스가 수행되고, 격리 층(125)이 형성된다. 이에 따라, 관통 비아들(124)이 격리 층(125)을 통해 연장된다. 평탄화 프로세스는 CMP 프로세스를 포함할 수 있다. 이에 따라, 격리 층(125)은 기판(121) 상에 위치하며 기판(121)으로부터 돌출하는 관통 비아들(124)의 부분들을 측방으로 캡슐화한다. 일부 실시예들에서, 격리 층(125)은 관통 비아들(124)과 캡슐화 재료(130) 사이에 횡방향으로 있다. 격리 층(125)의 상단 표면은 관통 비아들(124)의 상단 표면들 및 캡슐화 재료(130)의 상단 표면과, 프로세스 변동들 내에서, 실질적으로 공면일 수 있다. 일부 실시예들에서, 도 3 및 도 4에 도시된 격리 층(125)의 형성이 생략될 수 있다. 일부 실시예들에서, 격리 층은 캡슐화 재료(130)를 형성하기 전에 형성될 수 있고, 격리 층은 제2 다이(120)의 상단 표면과 측벽들 및 제1 다이(110)의 상단 표면을 따라 연장되게 형성될 수 있다. 일부 실시예들에서, 격리 층은 캡슐화 재료(130)의 상단 표면을 덮도록 추가로 연장될 수 있다. 일부 실시예들에서, 격리 층(125)은 약 0.5μm 내지 약 2μm의 범위에 있는 두께를 가질 수 있다.
이제 도 5 및 도 6을 참조하면, 제2 다이(120) 상에 복수의 정렬 마크들(126)이 형성된다. 일부 실시예들에서, 정렬 마크들(126)의 형성은 다음과 같은 단계들을 포함할 수 있다. 먼저, 제2 다이(120)(예를 들면, 격리 층(125))의 상단 표면 위에 마스크 층(PR)이 제공된다. 마스크 층(PR)은 유기 재료들을 포함하는 감광성 재료를 포함할 수 있으며, 포지티브 감광성 재료 또는 네거티브 감광성 재료일 수 있다. 마스크 층(PR)은, 예를 들면, 스핀 온 기술을 사용하여 격리 층(125) 위에 배치된다. 일단 제자리에 있으면, 마스크 층(PR)은 패터닝된 에너지원(예를 들면, 패터닝된 광원)에 노광되어, 패터닝된 광원에 노광된 마스크 층(PR)의 해당 부분들에 화학 반응을 유도한다. 이어서 물리적 변화들을 이용하고, 원하는 패턴에 따라, 마스크 층(PR)의 노광된 부분 또는 마스크 층(PR)의 노광되지 않은 부분 중 어느 하나를 선택적으로 제거하고 정렬 마크들(126)을 위한 원하는 패턴(예를 들면, 마스크 층(PR) 상의 개구부들)을 형성하기 위해 노광된 마스크 층(PR)에 현상액이 도포된다. 감광성 재료 대신에 또는 그에 추가하여 다른 마스킹 재료들이 사용될 수 있다.
일단 마스크 층(PR)이 패터닝되었으면, 마스크 층(PR)의 패턴이 에칭 프로세스를 사용하여 격리 층(125)(제2 다이(120)의 기판(121)일 수 있음)으로 전사된다. 즉, 격리 층(125) 상에 복수의 개구부들(OP)을 형성하기 위해 에칭 프로세스가 수행된다. 마스크 층(PR)에 있는 개구부들이 격리 층(125)을 통해 연장되고 격리 층(125)에서 마스크 층(PR)에서와 거의 동일한 크기들을 갖도록(또는 약간 더 작도록), 에칭 프로세스는 이방성이다.
이어서, 정렬 마크들(126)이 개구부들(OP) 내에 형성된다. 실시예들 중 하나에서, 개구부들(OP)을 주변 재료와 상이한 재료로 충전하는 것에 의해 정렬 마크들(126)이 형성된다. 일부 실시예들에서, 정렬 마크들은 주변 재료와 쉽게 구별 가능할 수 있는 도전성 재료를 포함한다. 예를 들어, 정렬 마크들(126)은, 구리, 텅스텐, 다른 도전성 금속들 등과 같은, 하나 이상의 도전성 재료를 포함할 수 있고, 예를 들어, 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 정렬 마크들(126)의 도전성 재료는 관통 비아들(124)의 도전성 재료와 동일할 수 있다. 일부 실시예들에서, 정렬 마크들(126)의 도전성 재료는 관통 비아들(124)의 도전성 재료와 상이할 수 있는데, 그 이유는 그것들이 별개의 단계들에서 상이한 프로세스들에 의해 형성되기 때문이다. 다른 실시예들에서, 정렬 마크들(126)은 개구부들(OP)을 유전체 재료로 충전하는 것에 의해 형성되며, 이에 대해서는 아래에서 기술될 것이다. 이어서, 마스크 층(PR)은, 애싱 프로세스와 같은, 적합한 제거 프로세스를 사용하여 제거될 수 있다. 일 실시예에서, 마스크 층(PR)을 제거하기 위해 플라스마 애싱 프로세스가 사용될 수 있으며, 이에 의해 마스크 층(PR)이 열분해를 겪을 때까지 마스크 층(PR)의 온도가 상승될 수 있고 제거될 수 있다. 그렇지만, 습식 스트리핑(wet strip)과 같은, 임의의 다른 적합한 프로세스가 대안적으로 활용될 수 있다. 일부 실시예들에서, 격리 층(125), 관통 비아들(124) 및 정렬 마크들(126)의 상단 표면들에 대해 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 그라인딩 프로세스를 포함할 수 있다. 결과적인 구조체는 도 6에 도시되어 있다. 평탄화 프로세스로 인해, 관통 비아들(124)의 상단 표면들은 정렬 마크들(126)의 상단 표면들과 실질적으로 수평(level)을 이루고, 격리 층(125)의 상단 표면과 실질적으로 수평을 이룬다. 일부 실시예들에서, 정렬 마크들(126)은 약 0.3μm 내지 약 3μm의 범위에 있는 두께를 가질 수 있다.
도 11은 본 개시의 일부 실시예들에 따른 반도체 패키지의 정렬 마크들의 개략도를 예시한다. 이제 도 6 및 도 11을 참조하면, 본 개시의 일부 실시예들에 따르면, 정렬 마크들(126) 및 관통 비아들(124)이 별개의 단계들에서 상이한 프로세스들에 의해 형성되기 때문에, 정렬 마크들(126) 중 인접한 2개 사이의 피치(P2)는 관통 비아들(124) 중 인접한 2개 사이의 피치(P1)와 상이할 수 있다. 일부 실시예들에서, 정렬 마크들(126)의 크기들(예를 들면, 직경들, 깊이)이 또한 관통 비아들(124)의 크기와 상이할 수 있다. 일부 실시예들에서, 정렬 마크들(126)의 피치(P2)는 관통 비아들(124)의 피치(P1)보다 실질적으로 작다. 일부 실시예들에서, 정렬 마크들(126)은 도 11에 도시된 바와 같이 상이한 피치들(P21, P22, P23, P24)의 세트를 가질 수 있다. 일부 실시예들에서, 정렬 마크들(126)은 복수의 정렬 마크 서브세트들(1261, 1262, 1263, 1264)로 구성될 수 있고, 정렬 마크 서브세트들(1261, 1262, 1263, 1264)의 대응하는 피치들(P21, P22, P23, P24)은 서로 상이하다. 예를 들어, 정렬 마크들(1261)의 피치들(P21) 및 직경들은 약 7μm 내지 약 9μm의 범위(예를 들면, 8μm)일 수 있고, 정렬 마크들(1262)의 피치들(P22) 및 직경들은 약 1μm 내지 약 2μm의 범위(예를 들면, 1.6μm)일 수 있으며, 정렬 마크들(1263)의 피치들(P23) 및 직경들은 약 0.5μm 내지 약 0.8μm의 범위(예를 들면, 1.15μm)일 수 있고, 정렬 마크들(1264)의 피치들(P24) 및 직경들은 약 8μm 내지 약 10μm의 범위(예를 들면, 8.8μm)일 수 있다. 일부 실시예들에서, 관통 비아들(124)의 피치들(P1)은 약 2μm 내지 약 6μm일 수 있고, 각각의 관통 비아(124)의 직경은 약 2μm일 수 있다. 그렇지만, 위에 열거된 치수들 및 숫자들은 예시를 위한 것에 불과하고, 본 개시가 이에 제한되지 않는다. 그에 따라, 정렬 마크들(126)의 설계에서의 유연성이 증가되고 정렬 마크들(126)은 더 나은 분해능을 위해 미세 피치 요구사항(적어도 2μm 이하)을 충족시킬 수 있다. 일부 실시예들에서, 정렬 마크들(126) 중 인접한 2개 사이의 피치(P2)는 0.4μm 이하일 수 있다. 일부 실시예들에서, 정렬 마크들(126)의 총 길이(L1)(정렬 마크들(1261, 1262, 1263, 1264)의 길이들을 포함함)는 약 800μm 내지 830μm(예를 들면, 822μm)이고, 정렬 마크들(126)의 폭(W1)은 약 50μm 내지 약 70μm(예를 들면, 60μm)이지만, 본 개시가 이에 제한되지 않는다.
본 개시의 일부 실시예들에 따르면, 정렬 마크들(126)은 다이의 적절한 배향의 식별을 가능하게 한다. 일부 실시예들에서, 정렬 마크들(126)이 본딩 패드들(122) 또는 관통 비아들(124)에 전기적으로 결합되지 않는다는 점에서 정렬 마크들(126)은 더미 구조체들이다. 일부 실시예들에서, 정렬 마크들(126)은 관통 비아들(124)을 통해 본딩 패드들(122) 및 후속적으로 형성되는 재배선 구조체(140)에 전기적으로 결합될 수 있다. 일부 실시예들에서, 정렬 마크들(126)은 접지될 수 있다. 정렬 마크들(126)은 광 정렬 마크(photo alignment mark), 주사 전자 현미경(SEM) 마크 및 다른 정렬 마크를 포함할 수 있다. 정렬 마크들(126)은 포토리소그래피 프로세싱, 테스트, 검사 또는 측정 동안 정렬을 위한 피처를 제공할 수 있다.
도 7 및 도 8을 참조하면, 제2 다이(120)(예를 들면, 격리 층(125)) 및 캡슐화 재료(130) 위에 재배선 구조체(140)(도 8 참조)가 형성된다. 이에 따라, 격리 층(125)은 제2 다이(120)의 기판(121)과 재배선 구조체(140) 사이에 배치되고, 정렬 마크들(126)은 재배선 구조체(140)와 마주하는 격리 층(125)의 상부 표면으로부터 연장되고 제2 다이(120)의 기판(121)을 향해 연장된다. 도 7은 재배선 구조체(140)의 제1 층(142)의 형성을 예시한다. 상세하게는, 예를 들어, 제2 다이(120)(예를 들면, 격리 층(125)) 및 캡슐화 재료(130)의 상단 표면들을 덮기 위해 제2 다이(120) 및 캡슐화 재료(130) 위에, 예시 목적을 위해 집합적으로 유전체 층(1423)이라고 지칭되는, 하나 이상의 유전체 층이 형성될 수 있다. 유전체 층(1423)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, USG 등 또는 이들의 조합들을 포함할 수 있다. 유전체 층(1423)은 CVD와 같은 적합한 퇴적 프로세스에 의해 형성될 수 있다. 이어서, 복수의 유전체 관통 비아들(1421) 및 재배선 층(1422)이, 예를 들어, 싱글/듀얼 다마신 프로세스를 통해 형성된다. 일부 실시예들에서, 재배선 구조체(140)의 형성에서, 정렬 마크들(126)은 다이(120)와 재배선 구조체(140)의 피처들(예를 들면, 유전체 관통 비아들 및 재배선 층들) 사이의 상대 위치를 식별하고 정렬하는 데 사용될 수 있다. 일부 실시예들에서, 정렬 마크들(126)은 평면도에서 재배선 구조체(140)의 도전성 층들(예를 들면, 유전체 관통 비아들 및 재배선 층들)과 중첩하지 않으며, 따라서 정렬 마크들(126)이 정렬 프로세스 동안 차단되지 않을 것이다.
일부 실시예들에서, 유전체 층(1423)에 복수의 비아 홀들 및 복수의 트렌치들을 형성하기 위해 패터닝 프로세스가 수행된다. 패터닝 프로세스는 제2 다이(120)의 관통 비아들(124)의 상단 표면들을 노출시키기 위해 유전체 층(1423)의 일 부분을 제거한다. 패터닝 프로세스는 다수의 포토리소그래프 및/또는 에칭 프로세스들을 포함할 수 있다. 비아 홀들 및 트렌치들의 측벽들은 수직(straight)이거나 경사져(inclined) 있을 수 있다. 이어서, 비아 홀들 및 트렌치들은 도 7에 도시된 유전체 관통 비아들(1421) 및 재배선 층(1422)을 형성하기 위해 도전성 재료로 충전된다. 도전성 재료는, 구리 또는 구리 합금과 같은, 적합한 금속 재료를 포함한다. 일부 실시예들에서, 도전성 재료의 형성 방법은 전기 도금 프로세스 또는 전기 화학 도금과 같은 도금 프로세스, 또는 CVD, PVD 등과 같은 적합한 퇴적 프로세스를 포함할 수 있다. 그 후에, 유전체 층(1423)이 노출될 때까지 도전성 재료의 잉여 부분들을 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 일부 실시예들에서, 평탄화 프로세스가 수행된 후에, 유전체 관통 비아들(1421) 및 재배선 층(1422)의 상단 표면들은 유전체 층(1423)의 상단 표면과, 프로세스 변동들 내에서, 실질적으로 공면이다.
도 8을 참조하면, 일부 실시예들에서, 유전체 층(1423) 위에 패시베이션 층(1443)이 형성되고, 재배선 층(1422)에 전기적으로 연결하기 위해 패시베이션 층(1443)에 비아들(1441)이 형성된다. 이어서, 재배선 층(또는 도전성 패드들)(1442)이 패시베이션 층(1443) 및 비아들(1441) 위에 형성되고, 비아들(1441)을 통해 재배선 층(1422)에 전기적으로 결합된다. 재배선 층(또는 도전성 패드들)(1442) 및 비아들(1441)의 재료는 제각기, 알루미늄, 구리, 이들의 합금들 또는 이들의 조합들과 같은, 적합한 금속 재료를 포함할 수 있다. 일부 실시예들에서, 도전성 패드들(1442)은 알루미늄 패드들 또는 알루미늄-구리 패드들일 수 있고, 다른 금속 재료들이 사용될 수 있다. 비아들(1441) 및 도전성 패드들(1442)은 그 사이에 계면을 두고 별도로 형성될 수 있거나, 또는 그 사이에 계면 없이 동시에 형성될 수 있다.
일부 실시예들에서, 도전성 패드들(1442)을 적어도 측방으로 캡슐화하기 위해 패시베이션 층(1443) 위에 패시베이션 층(1445)이 형성될 수 있다. 패시베이션 층들(1443 및 1445)은 제각기 단일 층 또는 복합 층일 수 있으며, 비다공성 재료로 형성될 수 있다. 일부 실시예들에서, 패시베이션 층들(1443 및 1445) 각각은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 패시베이션 층들(1443 및 1445) 중 하나 또는 둘 모두는 실리콘 산화물 층(별도로 도시되지 않음) 및 실리콘 산화물 층 위의 실리콘 질화물 층(별도로 도시되지 않음)을 포함하는 복합 층이다. 패시베이션 층들(1443 및 1445)은 또한 USG(Un-doped Silicate Glass), 실리콘 산질화물 등 또는 이들의 조합들과 같은 다른 비다공성 유전체 재료들로 형성될 수 있다. 이어서, 도전성 패드들(1442)이 노출될 때까지 패시베이션 층(1445)의 잉여 부분들을 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 일부 실시예들에서, 평탄화 프로세스가 수행된 후에, 도전성 패드들(1442)의 상단 표면들은 패시베이션 층(1445)의 상단 표면과 실질적으로 공면이다.
이 시점에서, 결과적인 패키지 구조체는 웨이퍼 형태일 수 있고 이어서 다이싱 테이프에 장착(예를 들면, 프레임 장착)될 수 있다. 이후에, 패키지 구조체는 (예를 들면, 다이싱 라인들을 따라) 싱귤레이션되거나 다이싱될 수 있고, 그에 의해 복수의 반도체 패키지들(100)을 형성할 수 있으며, 그 각각은 도 8에 도시된 반도체 패키지(100)와 실질적으로 동일하거나 유사할 수 있다.
도 9 및 도 10을 참조하면, 본 개시의 일부 실시예들에 따르면, 도 10에 도시된 패키지 온 패키지(package-on-package) 구조체(10)를 형성하기 위해 위에서 기술된 반도체 패키지(100)가 InFO(integrated fan-out) 패키지 프로세스에 적용될 수 있다. 상세하게는, 일부 실시예들에서, 이제 도 8 및 도 9를 참조하면, 제1 다이(110)의 반도체 기판(111)의 후면 표면이 캐리어(C1)와 마주하게 부착되도록, 도 8에 도시된 반도체 패키지(100)가 캐리어(C1) 상에 제공될 수 있다. 일부 실시예들에서, 캐리어(C1)는 유리 캐리어, 세라믹 캐리어 등일 수 있다. 광열 변환 이형 코팅(light to heat conversion release coating, LTHC) 등과 같은 접착제 층(AD)이 캐리어(C1) 상에 배치될 수 있다. 일부 실시예들에서, 유전체 층(400)이 캐리어(C1) 위에(예를 들면, 접착제 층(AD) 상에) 선택적으로 배치될 수 있다.
반도체 패키지(100)의 배치에서, 정렬 마크들(126)은, 반도체 패키지(100)가 바람직한 위치에 배치되고 반도체 패키지(100)가 그의 의도된 위치 및 방향으로부터 이동하거나 회전하지 않도록 보장하기 위해, 반도체 패키지(100)(예를 들면, 반도체 패키지(100)의 제2 다이(120))의 위치를 정렬하는 데 사용된다. 정렬은 정렬 마크들(126)의 위치들을 기준으로 반도체 패키지(100)의 상대 위치를 결정하는 것에 의해 수행된다.
일부 실시예들에서, 층간 관통 비아들(through interlayer vias)(500)이 미리 형성될 수 있고, 이어서 캐리어(C1) 상에 배치된다. 일부 실시예들에서, 층간 관통 비아들(500)은, 예를 들어, 도금 프로세스에 의해 형성될 수 있다. 층간 관통 비아들(500)의 도금은 반도체 패키지(100)의 배치 이전에 수행될 수 있으며, 캐리어(C1) 위에 시드 층(도시되지 않음)을 형성하는 것, 포토레지스트 층(도시되지 않음)을 형성 및 패터닝하는 것, 및 포토레지스트 층을 통해 노출되는 시드 층의 부분들 상에 층간 관통 비아들(500)을 도금하는 것을 포함할 수 있다. 이어서 포토레지스트 층 및 포토레지스트 층에 의해 덮인 시드 층의 부분들이 제거될 수 있다. 이어서 반도체 패키지(100)가 캐리어(C1) 위에 배치될 수 있다. 층간 관통 비아들(500)의 재료는 구리, 알루미늄 등을 포함할 수 있다. 그에 따라, 층간 관통 비아들(500)의 하단 단부들은 반도체 패키지(100)의 후면 표면과 실질적으로 수평을 이룬다. 일부 실시예들에서, 반도체 패키지(100)의 배치 이후에 층간 관통 비아들(500)이 제공될 수 있다.
이어서, 캐리어(C1) 상의 반도체 패키지(100) 및 층간 관통 비아들(500)는 캡슐화 재료(200)에 의해 캡슐화된다. 환언하면, 반도체 패키지(100)(예를 들면, 도 8에 도시된 제1 다이(110), 캡슐화 재료(130) 및 재배선 구조체(140)) 및 층간 관통 비아들(500)을 적어도 측방으로 캡슐화하기 위해 캐리어(C1) 위에 캡슐화 재료(200)가 제공된다. 일부 실시예들에서, 캡슐화 재료(200)는 반도체 패키지(100)와 층간 관통 비아들(500) 사이의 갭을 충전한다. 이에 따라, 층간 관통 비아들(500)은 캡슐화 재료(200)를 통해 연장된다. 캡슐화 재료(200)는 몰딩 화합물, 에폭시 또는 수지 등을 포함할 수 있다. 일부 실시예들에서, 캡슐화 재료(200)의 상단 표면은 처음에 층간 관통 비아들(500)의 상단 단부들 및 반도체 패키지(100)의 상단 표면(예를 들면, 도 8에 도시된 재배선 구조체(140)의 상부 표면)보다 높을 수 있다. 즉, 캡슐화 재료(200)는 층간 관통 비아들(500)의 상단 단부들 및 반도체 패키지(100)의 상단 표면을 덮는다. 이어서, 반도체 패키지(100)의 층간 관통 비아들(500)의 상단 단부들 및 도전성 패드들(1442)의 상단 표면들이 드러날 때까지 캡슐화 재료(200)를 박형화하기 위해, 그라인딩 프로세스일 수 있는, 박형화 프로세스가 수행된다. 박형화 프로세스로 인해, 층간 관통 비아들(500)의 상단 단부들은 캡슐화 재료(200)의 상단 표면들과 실질적으로 수평을 이룬다.
이어서, 반도체 패키지(100)(예를 들면, 도 8에 도시된 캡슐화 재료(130) 및 재배선 구조체(140)) 및 캡슐화 재료(200) 위에 재배선 구조체(300)가 형성된다. 재배선 구조체(300)는 반도체 패키지(100) 및 층간 관통 비아들(500)에 전기적으로 연결된다. 일부 실시예들에서, 재배선 구조체(300)의 도전성 피처들은 반도체 패키지(100)의 도전성 패드들(1442) 및 층간 관통 비아들(500)에 전기적으로 연결된다. 일부 실시예들에서, 재배선 구조체(300)는 또한 도전성 패드들(1442) 및 층간 관통 비아들(500)을 상호연결시킬 수 있다.
재배선 구조체(300)는, 예를 들어, 먼저 캡슐화 재료(130), 층간 관통 비아들(500) 및 반도체 패키지(100) 상에 유전체 층(개별적으로 도시되지 않음)을 퇴적시키는 것에 의해 형성될 수 있다. 일부 실시예들에서, 유전체 층은, 리소그래피 마스크를 사용하여 패터닝될 수 있는, PBO, 폴리이미드, BCB 등과 같은 감광성 재료로 형성된다. 유전체 층은 스핀 코팅, 라미네이션, CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 이어서, 반도체 패키지(100)의 층간 관통 비아들(500) 및/또는 도전성 패드들(1442)의 부분들을 노출시키는 개구부들을 형성하기 위해 유전체 층이 패터닝된다. 패터닝은 허용 가능한 프로세스에 의해, 예컨대, 유전체 층이 감광성 재료일 때는 유전체 층을 광에 노광시키고 현상하는 것에 의해 또는, 예를 들어, 이방성 에칭을 사용하여 에칭하는 것에 의해 이루어질 수 있다.
이어서 유전체 층 위에 금속 배선 패턴이 형성된다. 금속 배선 패턴은, 반도체 패키지(100)의 층간 관통 비아들(500) 및/또는 도전성 패드들(1442)에 물리적으로 및 전기적으로 결합하기 위해, 유전체 층의 주 표면을 따라 연장되고 유전체 층을 통해 연장되는 도전성 요소들을 포함한다. 금속 배선 패턴(126)을 형성하는 예로서, 유전체 층 위에 그리고 유전체 층을 통해 연장되는 개구부들에 시드 층이 형성된다. 일부 실시예들에서, 시드 층은, 단일 층 또는 상이한 재료들로 형성되는 복수의 서브층들을 포함하는 복합 층일 수 있는, 금속 층이다. 일부 실시예들에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은, 예를 들어, PVD 등을 사용하여 형성될 수 있다. 이어서 시드 층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 원하는 금속 배선 패턴에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구부들을 형성한다. 이어서 포토레지스트의 개구부들에 그리고 시드 층의 노출된 부분들 상에 도전성 재료가 형성된다. 도전성 재료는, 전기 도금 또는 무전해 도금 등과 같은, 도금에 의해 형성될 수 있다. 도전성 재료는, 구리, 티타늄, 텅스텐, 알루미늄 등과 같은, 금속을 포함할 수 있다. 도전성 재료와 시드 층의 기저 부분들의 조합은 금속 배선 패턴을 형성한다. 포토레지스트 및 도전성 재료가 형성되지 않은 시드 층의 부분들이 제거된다. 포토레지스트는 허용 가능한 애싱 또는 스트리핑 프로세스에 의해, 예컨대, 산소 플라스마 등을 사용하여 제거될 수 있다. 일단 포토레지스트가 제거되면, 예컨대, 허용 가능한 에칭 프로세스를 사용하여, 예컨대, 습식 또는 건식 에칭에 의해, 시드 층의 노광된 부분들이 제거된다. 이 프로세스는 재배선 구조체(300)를 형성하기 위해 1 회 이상 반복될 수 있다. 일부 실시예들에서, 싱글/듀얼 다마신 프로세스가 사용될 수 있다.
여전히 도 9를 참조하면, 일부 실시예들에서, 복수의 전기 커넥터들(310)이 일부 예시적인 실시예들에 따라 재배선 구조체(300) 상에 배치된다. 일부 실시예들에서, 복수의 전기 커넥터들(310)은 스퍼터링, 증발 또는 무전해 도금 등에 의해 재배선 구조체(300) 상에 형성되는 UBM(Under Bump Metallurgy) 층을 포함할 수 있다. 전기 커넥터들(310)을 형성하는 것은 재배선 구조체(300) 상에(또는 UBM 층에) 솔더 볼들을 배치하는 것 및 이어서 솔더 볼들을 리플로(reflow)하는 것을 포함할 수 있다. 대안적인 실시예들에서, 전기 커넥터들(310)을 형성하는 것은 재배선 구조체(300) 상에 솔더 영역들을 형성하기 위해 도금 프로세스를 수행하는 것, 및 이어서 솔더 영역들을 리플로하는 것을 포함할 수 있다. 전기 커넥터(310)는, 도금을 통해서도 형성될 수 있는, 도전성 필라들 또는 솔더 캡들을 갖는 도전성 필라들을 또한 포함할 수 있다. 일부 실시예들에서, 적어도 하나의 IPD(Integrated Passive Device)가 또한 재배선 구조체(300) 상에 배치될 수 있다. IPD는 박막 및 포토리소그래피 프로세싱과 같은 표준 웨이퍼 제조 기술들을 사용하여 제조될 수 있으며, 예를 들어, 플립 칩 본딩 또는 와이어 본딩 등을 통해 재배선 구조체(300) 상에 장착될 수 있다.
이제 도 9 및 도 10을 참조하면, 캐리어(C1)가 제거될 수 있다. 일부 실시예들에서, 접착제 층(AD)이 접착력을 상실하게 하거나 감소시키게 하는 것에 의해, 캐리어(C1)가 위에 놓인 구조체(이후부터, 패키지 구조체(PK))로부터 분리된다. 이어서 접착제 층(AD)이 캐리어(C1)와 함께 제거된다. 예를 들어, 접착제 층(AD)이 접착력을 상실하거나 감소시키고, 따라서 캐리어(C1) 및 접착제 층(AD)이 패키지 구조체(PK)로부터 제거될 수 있도록, 접착제 층(AD)이 UV 광에 노광될 수 있다. 캐리어(C1)가 제거된 후에, 층간 관통 비아들(500)의 하단 단부들이 드러난다. 예시된 구조체에서, 층간 관통 비아들(500)의 하단 단부들은 반도체 패키지(100)의 하단 표면 및 캡슐화 재료(200)의 하단 표면과 수평을 이룬다. 유전체 층(400)이 생략되는 실시예들에서, 반도체 패키지(100)의 후면 표면(예를 들면, 제1 다이(110)의 후면 표면) 및 층간 관통 비아들(500)의 하단 단부들을 약간 그라인딩하기 위해 그라인딩 프로세스가 선택적으로 수행될 수 있다.
유전체 층(400)을 갖는 실시예들에서, 이어서 복수의 개구부들을 형성하기 위해 유전체 층(400)에 대해 패터닝 프로세스가 수행될 수 있다. 관통 비아들(500)의 하단 단부들을 드러내기 위해 관통 비아들(500) 상에 제각기 개구부들이 위치한다. 일부 실시예들에서, 개구부들은 포토리소그래피 프로세스, 레이저 드릴링 프로세스 등에 의해 형성될 수 있다.
여전히 도 10을 참조하면, 층간 관통 비아들(500)에 전기적으로 연결되기 위해 패키지 구조체(PK) 위에 복수의 전기 단자들(610)이 형성될 수 있다. 일부 실시예들에서, 전기 단자들(610)은 관통 비아들(500)에 연결되기 위해 유전체 층(400)의 개구부들에 배치된다. 이어서, 다른 패키지 구조체(600)가 패키지 구조체(PK) 상에 배치되고 전기 단자들(610)을 통해 층간 관통 비아들(500)에 전기적으로 연결된다. 패키지 구조체(600)는 패키지 구조체(PK) 상에 장착된다. 그에 따라, 결과적인 구조체는 도 10에 도시된 바와 같은 패키지 온 패키지 구조체(600)이다. 일부 실시예들에서, 패키지 구조체(600)는 패키지들, 디바이스 다이들, 수동 디바이스들 등일 수 있다. 일부 실시예들에서, 패키지 온 패키지 구조체(600)는 수직 이산(vertically discrete) 메모리 및 로직 패키지들을 겸비할 수 있지만, 본 개시가 이에 제한되지 않는다. 일부 실시예들에서, 패키지 구조체(PK)와 패키지 구조체(600) 사이의 본딩은, 예를 들어, 솔더를 포함할 수 있는, 전기 단자들(610)을 통한 플립 칩 본딩을 사용하여 수행될 수 있다. 일부 실시예들에서, 전기 단자들(610)을 캡슐화하기 위해 패키지 구조체(PK)와 패키지 구조체(600) 사이에 언더필(620)이 형성될 수 있다.
패키지 구조체(600) 내의 디바이스 다이들이 예시된 예시적인 실시예들에서와 상이하게 배열될 수 있다는 것이 이해된다. 일부 실시예들에서, 디바이스 다이들은 캡슐화 재료에 의해 캡슐화된다. 이어서, 웨이퍼 레벨 패키지는 이어서 서로 독립적인 복수의 패키지 온 패키지 구조체들(10) 내로 소잉(saw)될 수 있으며, 패키지 온 패키지 구조체들(10) 각각은 하나의 패키지 구조체(PK)에 본딩된 하나의 패키지 구조체(600)를 포함한다.
도 12 내지 도 16은 본 개시의 일부 실시예들에 따른 다양한 정렬 마크들의 개략적인 평면도들을 예시한다. 정렬 마크들(126)이 관통 비아들(124)과 분리된 단계들에서 상이한 프로세스에 의해 형성되기 때문에, 정렬 마크들(126)의 설계가 더 유연할 수 있다. 예를 들어, 정렬 마크들(126) 중 하나의 단면 형상이 관통 비아들(124) 중 하나의 단면 형상(예를 들면, 원형 형상)과 상이할 수 있다(도 8에 예시됨). 도 12 내지 도 16은 단지 정렬 마크들(126)의 가능한 실시예들 중 일부를 예시하지만, 본 개시가 이에 제한되지 않는다.
먼저 도 12를 참조하면, 일 실시예에서, 평면도에서, 정렬 마크들(126a) 각각은 직사각형 형상일 수 있다. 즉, 정렬 마크들(126a) 각각은 직사각형 막대일 수 있다. 예를 들어, 정렬 마크들(126a) 중 하나의 폭은 약 4μm 내지 6μm(예를 들면, 5μm)일 수 있는 반면, 정렬 마크들(126a) 중 하나의 길이는 약 12μm 내지 14μm(예를 들면, 13.5μm)일 수 있다. 일 실시예에서, 정렬 마크들(126a)은 2개의 그룹의 정렬 마크들(1261a, 1262a)을 포함할 수 있고, 정렬 마크들(1261a)의 길이 방향은 정렬 마크들(1262a)의 길이 방향에 대해 실질적으로 수직이며, 정렬 마크들(1261a, 1262a)은 도 12에 도시된 바와 같이 교호 방식으로 배치될 수 있다. 일 실시예에서, 정렬 마크들(126)(정렬 마크들(1261a, 1262a)을 포함함)의 전체 길이는 약 50μm 내지 약 70μm의 범위(예를 들면, 60μm)이고, 정렬 마크들(126)(정렬 마크들(1261a, 1262a)을 포함함)의 전체 폭은 약 50μm 내지 약 70μm의 범위(예를 들면, 60μm)이지만, 본 개시가 이에 제한되지 않는다.
도 13을 참조하면, 일부 실시예들에서, 평면도에서, 정렬 마크들(126b)은 동심 방식으로 배열되는 직사각형(예를 들면, 정사각형) 링들일 수 있다. 예를 들어, 정렬 마크들(126b)은 도 13에 도시된 바와 같이 제1 정렬 마크(1261b) 및 제1 정렬 마크(1261b) 내에 위치한 제2 정렬 마크(1262b)를 포함할 수 있다. 일부 실시예들에서, 제1 정렬 마크(1261b)의 폭/길이는 약 4μm 내지 약 6μm의 범위(예를 들면, 5μm)일 수 있는 반면, 제2 정렬 마크(1262b)의 폭/길이는 약 2μm 내지 약 3μm의 범위(예를 들면, 2.5μm)일 수 있다. 일 실시예에서, 정렬 마크들(126b)의 폭/길이는 약 50μm 내지 약 70μm의 범위(예를 들면, 60μm)일 수 있지만, 본 개시가 이에 제한되지 않는다.
도 14를 참조하면, 일부 실시예들에서, 정렬 마크들(126c)의 형상이 다양할 수 있다. 예를 들어, 정렬 마크들(126c)은 2개의 그룹의 정렬 마크들(1261c, 1262c)을 포함할 수 있고, 정렬 마크들(1261c) 각각의 단면 형상은 원형인 반면, 정렬 마크들(1262c) 각각의 단면 형상은 직사각형 형상이다. 정렬 마크들(1261c, 1262c)은 도 14에 도시된 바와 같이 교호 방식으로 배치될 수 있다. 일부 실시예들에서, 직사각형 정렬 마크(1262c)의 폭은 약 4μm 내지 6μm(예를 들면, 5μm)일 수 있는 반면, 직사각형 정렬 마크(1262c)의 길이는 약 12μm 내지 15μm(예를 들면, 13.5μm)일 수 있다. 원형 정렬 마크들(1261c) 중 일부는 직사각형 정렬 마크(1262c)의 길이 방향을 따라 배열된다. 일부 실시예들에서, 정렬 마크들(126c)(정렬 마크들(1261c, 1262c)을 포함함)의 전체 길이/폭은 약 50μm 내지 약 70μm(예를 들면, 60μm)일 수 있지만, 본 개시가 이에 제한되지 않는다.
도 15를 참조하면, 일부 실시예들에서, 정렬 마크들(126d)의 형상이 다양할 수 있다. 예를 들어, 정렬 마크들(126c)은 두 가지 유형의 정렬 마크들(1261d, 1262d)을 포함할 수 있으며, 평면도에서, 정렬 마크(1262d)는 닫힌 영역을 정의하는 직사각형(예를 들면, 정사각형) 링일 수 있으며, 정렬 마크들(1261d)은 닫힌 영역 내에 배치된다. 일부 실시예들에서, 정렬 마크들(1261d)은 도 15에 도시된 바와 같이 정렬 마크(1262d)에 의해 규정되는 닫힌 영역 내에 십자형 패턴으로서 배열되는 복수의 관통 비아들일 수 있다. 일부 실시예들에서, 정렬 마크들(126d)의 전체 폭/길이는 약 50μm 내지 약 70μm의 범위(예를 들면, 60μm)일 수 있지만, 본 개시가 이에 제한되지 않는다.
도 16을 참조하면, 일부 실시예들에서, 정렬 마크들(126e)은 두 가지 유형의 정렬 마크들(1261e, 1262e)을 포함할 수 있고, 정렬 마크들(1261e)은 정렬 마크(1262e)가 배치되는 영역을 둘러싸는 복수의 관통 비아들이다. 일부 실시예들에서, 정렬 마크들(1261e)은 직사각형(예를 들면, 정사각형) 영역을 둘러쌀 수 있고, 직사각형 영역 내에 배치되는 정렬 마크(1262e)는 십자형 형상이다. 일부 실시예들에서, 십자형 형상의 정렬 마크(1262e)의 폭은 약 2μm 내지 3μm(예를 들면, 2.5μm)일 수 있는 반면, 십자형 형상의 정렬 마크(1262e)의 길이는 약 8μm 내지 약 12μm(예를 들면, 10μm)일 수 있다. 일부 실시예들에서, 정렬 마크(126e)의 전체 폭/길이는 약 50μm 내지 약 70μm의 범위(예를 들면, 60μm)이지만, 본 개시가 이에 제한되지 않는다. 도 12 내지 도 16에 관한 실시예들에서 언급된 치수들 및 숫자들이 단지 예시를 위한 것이며, 개시를 제한하기 위한 것이 아니라는 점에 유의한다.
도 17은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지의 개략적인 단면도를 예시한다. 도 17에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지(예를 들면, 도 6에 도시된 반도체 패키지)와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 17을 참조하면, 본 개시의 일부 실시예들에 따르면, 정렬 마크들(126) 각각의 깊이(d2)는 관통 비아들(124) 각각의 깊이(d1)와 상이하다. 일부 실시예들에서, 정렬 마크들(126) 각각의 깊이(d2)는 관통 비아들(124) 각각의 깊이(d1)보다 실질적으로 더 작다. 도 6에 예시된 것과 같은 실시예들에서, 정렬 마크들(126)은 격리 층(125)을 통해 연장된다. 일부 실시예들에서, 정렬 마크들(126)은 제2 다이(120)의 기판(121) 내로 더 연장되지만, 도 17에 예시된 바와 같이 제2 다이(120)의 기판(121)을 완전히 관통하게 연장되지는 않는다. 즉, 정렬 마크들(126) 각각의 깊이(d2)는 격리 층(125)의 두께보다 크다.
도 18은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지의 개략적인 단면도를 예시한다. 도 18에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지(예를 들면, 도 6에 도시된 반도체 패키지)와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 18을 참조하면, 본 개시의 일부 실시예들에 따르면, 정렬 마크들(126) 각각의 깊이는 관통 비아들(124) 각각의 깊이와 거의 동일할 수 있다. 일부 실시예들에서, 정렬 마크들(126)은 제2 다이(120)의 격리 층(125) 및 기판(121)을 통해 연장될 수 있고 상호연결 구조체(123) 내로 더 연장될 수 있지만, 정렬 마크들(126)은 상호연결 구조체(123)에 있는 집적 회로 디바이스(예를 들면, 도 1에 도시된 집적 회로 디바이스(1231))에 전기적으로 연결되지 않는다. 즉, 정렬 마크(126)의 깊이는 격리 층(125)의 두께와 기판(121)의 두께의 합보다 크며, 관통 비아들(124) 각각의 깊이와 실질적으로 동일할 수 있다. 일부 실시예들에서, 정렬 마크들(126)의 깊이들은 관통 비아들(124)의 깊이들과 거의 동일할 수 있는 반면, 정렬 마크들(126)의 피치들은 관통 비아들(124)의 피치들과 상이하다.
도 19는 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지의 개략적인 단면도를 예시한다. 도 19에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지(예를 들면, 도 6에 도시된 반도체 패키지)와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 19를 참조하면, 본 개시의 일부 실시예들에 따르면, 정렬 마크들(126) 각각의 깊이는 관통 비아들(124) 각각의 깊이(d1)와 상이하다. 일부 실시예들에서, 정렬 마크들(126) 각각의 깊이는 관통 비아들(124) 각각의 깊이보다 작다. 일부 실시예들에서, 정렬 마크들(126)은 격리 층(125)의 상부 표면으로부터 연장되지만, 격리 층(125)을 완전히 관통하게 연장되지는 않는다. 즉, 정렬 마크(126)의 깊이는 격리 층(125)의 두께보다 작다.
도 20은 본 개시의 일부 실시예들에 따른 반도체 패키지의 개략적인 단면도를 예시한다. 도 20에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 20을 참조하면, 본 개시의 일부 실시예들에 따르면, 재배선 구조체(140)의 도전성 층들 중 적어도 하나는, 평면도에서, 정렬 마크들(126)과 중첩하는 정렬 패턴(1424)을 포함한다. 일부 실시예들에서, 재배선 층(1422)을 포함하는 도전성 층은 정렬 패턴(1424)을 또한 포함할 수 있다. 즉, 정렬 패턴(1424)은 재배선 층(1422)과 동일한 레벨(층)에 있고, 동일한 단계에서(동시에) 재배선 층(1422)과 함께 형성될 수 있다. 일부 실시예들에서, 정렬 패턴(1424)은, 평면도에서, 정렬 마크들(126)과 정렬되며, 이는 재배선 구조체(140)의 적절한 배향의 식별을 가능하게 한다. 일부 실시예들에서, 정렬 패턴(1424)은 재배선 층(1422)으로부터 전기적으로 절연된다. 일부 실시예들에서, 정렬 패턴(1424)은 정렬 마크들(126)과 동일한 패턴을 가질 수 있다. 일부 실시예들에서, 정렬 패턴(1424)은 정렬 마크들(126)과 상이한 패턴을 가질 수 있다.
도 21은 본 개시의 일부 실시예들에 따른 반도체 패키지의 개략적인 단면도를 예시한다. 도 21에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 21을 참조하면, 본 개시의 일부 실시예들에 따르면, 재배선 구조체(140)의 도전성 층들 중 적어도 하나는, 평면도에서, 정렬 마크들(126)과 중첩하는 정렬 패턴을 포함한다. 일부 실시예들에서, 위에서 기술된 정렬 패턴(1424) 외에도, 재배선 층(또는 도전성 패드들)(1442)을 포함하는 도전성 층은, 평면도에서, 정렬 마크들(126)과 중첩하는 정렬 패턴(1444)을 추가로 포함할 수 있다. 즉, 그러한 실시예에서, 재배선 구조체(140)는 재배선 층(1422)과 동일한 레벨(층)에 있는 정렬 패턴(1424) 및 도전성 패드들(1442)과 동일한 레벨(층)에 있는 정렬 패턴(1444)을 포함한다. 일부 실시예들에서, 정렬 패턴(1424) 및 정렬 패턴(1444)은 제각기, 평면도에서, 정렬 마크들(126)과 정렬되며, 이는 재배선 구조체(140)의 적절한 배향의 식별을 가능하게 한다. 일부 실시예들에서, 정렬 패턴(1424)은 재배선 층(1422)으로부터 전기적으로 절연되는 반면, 정렬 패턴(1444)은 도전성 패드들(1442)로부터 전기적으로 절연된다. 일부 실시예들에서, 정렬 패턴들(1424 및 1444)은 각각 정렬 마크들(126)과 동일한 패턴을 가질 수 있다. 일부 실시예들에서, 정렬 패턴들(1424, 1444)은 각각 정렬 마크들(126)과 상이한 패턴을 가질 수 있다.
도 22는 본 개시의 일부 실시예들에 따른 반도체 패키지의 개략적인 단면도를 예시한다. 도 22에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 22를 참조하면, 본 개시의 일부 실시예들에 따르면, 재배선 구조체(140)의 도전성 층들 중 적어도 하나는, 평면도에서, 정렬 마크들(126)과 중첩하는 정렬 패턴을 포함한다. 일부 실시예들에서, 재배선 층(또는 도전성 패드들)(1442)을 포함하는 도전성 층은 정렬 패턴(1444)을 추가로 포함할 수 있다. 즉, 정렬 패턴(1444)은 도전성 패드들(1442)과 동일한 레벨(층)에 있고, 동일한 단계에서(동시에) 도전성 패드들(1442)과 함께 형성될 수 있다. 일부 실시예들에서, 정렬 패턴(1444)은, 평면도에서, 정렬 마크들(126)과 정렬되며, 이는 재배선 구조체(140)의 적절한 배향의 식별을 가능하게 한다. 일부 실시예들에서, 재배선 층(1422)을 포함하는 도전성 층은, 평면도에서, 정렬 마크들(126)과 중첩하지 않는다. 즉, 재배선 층(1422)을 포함하는 도전성 층은 정렬 마크들(126)과 정렬되는 어떠한 정렬 패턴도 갖지 않는다. 일부 실시예들에서, 정렬 패턴(1444)은 도전성 패드들(1442)로부터 전기적으로 절연된다. 일부 실시예들에서, 정렬 패턴(1444)은 정렬 마크들(126)과 동일한 패턴을 가질 수 있다. 일부 실시예들에서, 정렬 패턴(1444)은 정렬 마크들(126)과 상이한 패턴을 가질 수 있다.
도 23은 본 개시의 일부 실시예들에 따른 반도체 패키지의 개략적인 단면도 및 부분 확대도들을 예시한다. 도 23에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 23을 참조하면, 일부 실시예들에서, 정렬 마크들(126)의 개구부들(OP)을 충전하는 재료는 복합 층일 수 있다. 즉, 정렬 마크들(126)은 정렬 마크들(126)의 개구부들(OP)을 충전하는 복수의 층들을 포함할 수 있다. 일부 실시예들에서, 정렬 마크들(126)은 개구부들(OP)의 측벽들을 덮는, 티타늄 질화물(TiN) 층과 같은, 장벽 층(1266) 및 개구부들(OP)의 나머지 부분을 충전하는, 구리(Cu) 층과 같은, 도전성 층(1265)을 포함할 수 있다. 일부 실시예들에서, 정렬 마크들(126)의 형성은 다음과 같은 단계들을 포함할 수 있다. 먼저, 복수의 개구부들(OP)이 제2 다이(120)(예를 들면, 격리 층(125))의 상단 표면 위의 마스크 층(예를 들면, 도 5에 도시된 마스크 층(PR))을 통한 에칭 프로세스에 의해 형성된다. 그에 따라, 마스크 층(PR)의 패턴이 에칭 프로세스에 의해 격리 층(125)(제2 다이(120)의 기판(121)일 수 있음)으로 전사된다. 이어서, 장벽 층(1266)이 격리 층(125) 위에 형성되고 개구부들(OP)의 측벽을 덮을 수 있다. 일부 실시예들에서, 장벽 층(1266)은 TaN, TiN 등을 포함하는 재료들로 형성될 수 있다. 장벽 층(1266)은 약 500 옹스트롬 내지 약 750 옹스트롬의 범위의 두께를 가질 수 있다. 장벽 층(1266)은 ALD, PVD, CVD, 또는 다른 적합한 기술들과 같은 다양한 퇴적 기술들을 사용하여 형성될 수 있다. 이어서, 개구부들(OP)의 나머지 부분을 충전하기 위해 장벽 층(1266) 위에 도전성 층(1265)이 형성될 수 있다. 예를 들어, 도전성 층(1265)은, 구리, 텅스텐, 다른 도전성 금속들 등과 같은, 도전성 재료를 포함할 수 있고, 예를 들어, 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 도전성 층(1265)은 약 1μm 내지 약 2μm의 범위의 두께를 가질 수 있다. 정렬 마크들(126)의 도전성 재료는 관통 비아들(124)의 도전성 재료와 동일할 수 있다. 일부 실시예들에서, 정렬 마크들(126)의 도전성 재료는 관통 비아들(124)의 도전성 재료와 상이할 수 있는데, 그 이유는 그것들이 별개의 단계들에서 상이한 프로세스들에 의해 형성되기 때문이다. 이어서, 마스크 층은, 애싱 프로세스와 같은, 적합한 제거 프로세스를 사용하여 제거될 수 있다. 그 후에, 격리 층(125)이 노출될 때까지 도전성 층(1265) 및 장벽 층(1266)의 잉여 부분들을 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 예시를 위해 도 23의 정렬 마크들과 관련하여 복합 층의 사용이 도시되어 있다. 일부 실시예들에서, 도 23에 도시된 복합 층은, 도 17 내지 도 19를 참조하여 위에서 논의된 것들을 포함한, 다른 정렬 마크 구성들에서 사용될 수 있다.
도 24는 본 개시의 일부 실시예들에 따른 반도체 패키지의 개략적인 단면도 및 부분 확대도들을 예시한다. 도 24에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 24를 참조하면, 본 개시의 일부 실시예들에 따르면, 정렬 마크들(126)의 개구부들(OP)을 충전하는 재료는 유전체 재료일 수 있다. 일부 실시예들에서, 재배선 구조체(140)의 유전체 재료는 정렬 마크들(126)의 개구부들(OP)을 충전한다. 예를 들어, 유전체 층(1423)은 도 24에서 좌측에 있는 부분 확대도에 도시된 바와 같이 정렬 마크들(126)을 형성하기 위해 개구부들(OP)을 충전할 수 있다. 재배선 구조체(140)의 유전체 재료는 실리콘 질화물(SiN), HDP OX(SiO2), TEOS OX(SiO2), 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON), 산소 도핑된 실리콘 탄화물, 질소 도핑된 실리콘 탄화물, USG 등을 포함할 수 있다. 개구부들(OP)을 충전하는 유전체 재료가 격리 층(125)의 재료와 상이하다는 점에 유의한다. 일부 실시예들에서, 정렬 마크들(126)의 형성은 다음과 같은 단계들을 포함할 수 있다. 먼저, 복수의 개구부들(OP)이 제2 다이(120)(예를 들면, 격리 층(125))의 상단 표면 위의 마스크 층(예를 들면, 도 5에 도시된 마스크 층(PR))을 통한 에칭 프로세스에 의해 형성된다. 그에 따라, 마스크 층(PR)의 패턴이 에칭 프로세스에 의해 격리 층(125)(제2 다이(120)의 기판(121)일 수 있음)으로 전사된다. 이어서, 마스크 층은, 애싱 프로세스와 같은, 적합한 제거 프로세스를 사용하여 제거될 수 있다. 이어서, 유전체 층(1423)이 제2 다이(120)(예를 들면, 격리 층(125)) 및 캡슐화 재료(130)의 상단 표면들을 덮기 위해 제2 다이(120) 및 캡슐화 재료(130) 위에 형성될 수 있고, 정렬 마크들(126)을 형성하기 위해 개구부들(OP)을 충전한다. 유전체 층(1423)은 CVD 등과 같은 적합한 퇴적 프로세스에 의해 형성될 수 있다.
일부 실시예들에서, 정렬 마크들(126)의 개구부들(OP)을 충전하는 유전체 재료는 복합 층일 수 있다. 즉, 도 24에서 우측에 있는 부분 확대도에 도시된 바와 같이 복수의 유전체 층들이 정렬 마크들(126)의 개구부들(OP)을 충전할 수 있다. 일부 실시예들에서, 정렬 마크들(126)은 개구부들(OP)의 측벽들을 덮는, 실리콘 질화물(SiN) 층과 같은, 방수 층(1267), 및 개구부들(OP)의 나머지 부분을 충전하는 재배선 구조체(140)의 유전체 재료(예를 들면, 유전체 층(1423))를 포함할 수 있다. 일부 실시예들에서, 방수 층(1267)은 제2 다이(120) 및 캡슐화 재료(130)에 방수 특성을 제공하기 위해 제2 다이의 전체 상단 표면(예를 들면, 격리 층(125)의 상단 표면 및 개구부들(OP)의 측벽들) 및 캡슐화 재료(130)의 상단 표면을 덮을 수 있다. 예를 들어, 방수 층(1267)은 약 500 옹스트롬 내지 약 750 옹스트롬의 범위의 두께를 가질 수 있다. 방수 층(1267)은 CVD 기술에 의해 형성될 수 있다. 재배선 구조체(140)의 유전체 재료는 실리콘 산화물(SiOX) 층 등을 포함할 수 있다. 실리콘 산화물 층은 TEOS(tetraethoxysilane) 또는 실리카 유리를 포함할 수 있다. 실리콘 산화물 층은 약 1μm 내지 약 2μm의 범위의 두께를 가질 수 있다. 개구부들(OP)을 충전하는 유전체 재료가 격리 층(125)의 재료와 상이할 수 있다는 점에 유의한다. 일부 실시예들에서, 정렬 마크들(126)의 형성은 다음과 같은 단계들을 포함할 수 있다. 먼저, 복수의 개구부들(OP)이 제2 다이(120)(예를 들면, 격리 층(125))의 상단 표면 위의 마스크 층(예를 들면, 도 5에 도시된 마스크 층(PR))을 통한 에칭 프로세스에 의해 형성된다. 그에 따라, 마스크 층(PR)의 패턴이 에칭 프로세스에 의해 격리 층(125)(제2 다이(120)의 기판(121)일 수 있음)으로 전사된다. 이어서, 마스크 층은, 애싱 프로세스와 같은, 적합한 제거 프로세스를 사용하여 제거될 수 있다. 이어서, 방수 층(1267)이 격리 층(125)의 상단 표면(및 캡슐화 재료(130)의 상단 표면) 위에 형성되고 개구부들(OP)의 측벽을 덮을 수 있다. 일부 실시예들에서, 방수 층(1267)은 실리콘 질화물(SiN) 등을 포함하는 재료들로 형성될 수 있다. 방수 층(1267)은 약 500 옹스트롬 내지 약 750 옹스트롬의 범위의 두께를 가질 수 있다. 방수 층(1267)은 ALD, PVD, CVD, 또는 다른 적합한 기술들과 같은 다양한 퇴적 기술들을 사용하여 형성될 수 있다. 이어서, 유전체 층(1423)이 제2 다이(120)(예를 들면, 격리 층(125)) 및 캡슐화 재료(130)의 상단 표면들을 덮기 위해 제2 다이(120) 및 캡슐화 재료(130) 위에 형성될 수 있고, 정렬 마크들(126)을 형성하기 위해 개구부들(OP)의 나머지 부분을 충전한다. 유전체 층(1423)은 CVD 등과 같은 적합한 퇴적 프로세스에 의해 형성될 수 있다.
도 25 및 도 26은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지들의 단면도들을 예시한다. 도 25 및 도 26에 도시된 제조 방법 및 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 25를 참조하면, 일부 실시예들에서, 재배선 층(1422')이 관통 비아들(124)과 접촉할 수 있으며, 이들 사이를 연결시키는 유전체 관통 비아들(예를 들면, 도 24에 도시된 유전체 관통 비아들(1421))이 없다. 예를 들어, 유전체 층(1423)이 제2 다이(120)(예를 들면, 격리 층(125)) 및 캡슐화 재료(130)의 상단 표면들을 덮기 위해 제2 다이(120) 및 캡슐화 재료(130) 위에 형성될 수 있다. 유전체 층(1423)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, USG 등 또는 이들의 조합들을 포함할 수 있다. 유전체 층(1423)은 CVD와 같은 적합한 퇴적 프로세스에 의해 형성될 수 있다. 이어서, 예를 들어, 다마신 프로세스를 통해 유전체 층(1423)에 재배선 층(트레이스들)(1422')이 형성된다. 일부 실시예들에서, 정렬 마크들(126)은, 평면도에서, 재배선 층(트레이스들)(1422')과 중첩하지 않으며, 따라서 정렬 마크들(126)이 정렬 프로세스 동안 차단되지 않을 것이다. 그렇지만, 본 개시가 이에 제한되지 않는다.
일부 실시예들에서, 유전체 층(1423)에 복수의 트렌치들을 형성하기 위해 패터닝 프로세스가 수행된다. 일부 실시예들에서, 트렌치들은 유전체 층(1423)을 통해 연장된다. 패터닝 프로세스는 제2 다이(120)의 관통 비아들(124)의 상단 표면들을 노출시키기 위해 유전체 층(1423)의 일 부분을 제거한다. 패터닝 프로세스는 다수의 포토리소그래프 및/또는 에칭 프로세스들을 포함할 수 있다. 트렌치들의 측벽들은 수직이거나 경사져 있을 수 있다. 이어서, 트렌치들은 도 25에 도시된 재배선 층(1422')을 형성하기 위해 도전성 재료로 충전된다. 도전성 재료는, 구리 또는 구리 합금과 같은, 적합한 금속 재료를 포함한다. 일부 실시예들에서, 도전성 재료의 형성 방법은 전기 도금 프로세스 또는 전기 화학 도금과 같은 도금 프로세스, 또는 CVD, PVD 등과 같은 적합한 퇴적 프로세스를 포함할 수 있다. 그 후에, 유전체 층(1423)이 노출될 때까지 도전성 재료의 잉여 부분들을 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 일부 실시예들에서, 평탄화 프로세스가 수행된 후에, 재배선 층(1422')의 상단 표면들은 유전체 층(1423)의 상단 표면과 실질적으로 공면이다.
이어서, 도 26을 참조하면, 일부 실시예들에서, 유전체 층(1423) 위에 패시베이션 층(1443)이 형성되고, 재배선 층(1422)에 전기적으로 연결하기 위해 패시베이션 층(1443)에 비아들(1441)이 형성된다. 이어서, 재배선 층(또는 도전성 패드들)(1442)이 패시베이션 층(1443) 및 비아들(1441) 위에 형성되고, 재배선 층(1422')에 전기적으로 결합된다. 재배선 층(또는 도전성 패드들)(1442) 및 비아들(1441)의 재료는 제각기, 알루미늄, 구리, 이들의 합금들 또는 이들의 조합들과 같은, 적합한 금속 재료를 포함할 수 있다. 일부 실시예들에서, 도전성 패드들(1442)은 알루미늄 패드들 또는 알루미늄-구리 패드들일 수 있고, 다른 금속 재료들이 사용될 수 있다. 비아들(1441) 및 재배선 층(1442)은 그 사이에 계면을 두고 별도로 형성될 수 있거나, 또는 그 사이에 계면 없이 동시에 형성될 수 있다. 일부 실시예들에서, 정렬 마크들(126)은, 평면도에서, 재배선 층(1442)과 중첩하지 않으며, 따라서 정렬 마크들(126)이 정렬 프로세스 동안 차단되지 않을 것이다. 그렇지만, 본 개시가 이에 제한되지 않는다.
일부 실시예들에서, 도전성 패드들(1442)을 적어도 측방으로 캡슐화하기 위해 패시베이션 층(1443) 위에 패시베이션 층(1445)이 형성될 수 있다. 패시베이션 층들(1443 및 1445)은 제각기 단일 층 또는 복합 층일 수 있으며, 비다공성 재료로 형성될 수 있다. 일부 실시예들에서, 패시베이션 층들(1443 및 1445) 각각은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 패시베이션 층들(1443 및 1445) 중 하나 또는 둘 모두는 실리콘 산화물 층(별도로 도시되지 않음) 및 실리콘 산화물 층 위의 실리콘 질화물 층(별도로 도시되지 않음)을 포함하는 복합 층이다. 패시베이션 층들(1443 및 1445)은 또한 USG(Un-doped Silicate Glass), 실리콘 산질화물 등 또는 이들의 조합들과 같은 다른 비다공성 유전체 재료들로 형성될 수 있다. 이어서, 도전성 패드들(1442)이 노출될 때까지 패시베이션 층(1445)의 잉여 부분들을 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 일부 실시예들에서, 평탄화 프로세스가 수행된 후에, 도전성 패드들(1442)의 상단 표면들은 패시베이션 층(1445)의 상단 표면과 실질적으로 공면이다.
도 27 및 도 28은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지들의 단면도들을 예시한다. 도 27 및 도 28에 도시된 제조 방법 및 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 27을 참조하면, 본 개시의 일부 실시예들에 따르면, 정렬 마크들(126)의 개구부들(OP)을 충전하는 재료는 유전체 재료일 수 있다. 일부 실시예들에서, 재배선 구조체(140)의 유전체 재료는 정렬 마크들(126)의 개구부들(OP)을 충전한다. 예를 들어, 유전체 층(1423)은 도 27에 도시된 바와 같이 정렬 마크들(126)을 형성하기 위해 개구부들(OP)을 충전할 수 있다. 추가적으로, 일부 실시예들에서, 재배선 층(1422')이 관통 비아들(124)과 (직접) 접촉할 수 있으며, 이들 사이를 연결시키는 유전체 관통 비아들(예를 들면, 도 24에 도시된 유전체 관통 비아들(1421))이 없다. 예를 들어, 정렬 마크들(126)의 개구부들이 에칭 프로세스에 의해 형성된 후에, 유전체 층(1423)이 제2 다이(120)(예를 들면, 격리 층(125)) 및 캡슐화 재료(130)의 상단 표면들을 덮기 위해 제2 다이(120) 및 캡슐화 재료(130) 위에 형성될 수 있고, 정렬 마크들(126)의 개구부들을 충전한다. 유전체 층(1423)은 CVD 등과 같은 적합한 퇴적 프로세스에 의해 형성될 수 있다. 이어서, 예를 들어, 다마신 프로세스를 통해 유전체 층(1423)에 재배선 층(트레이스들)(1422')이 형성된다. 일부 실시예들에서, 정렬 마크들(126)은, 평면도에서, 재배선 층(트레이스들)(1422')과 중첩하지 않으며, 따라서 정렬 마크들(126)이 정렬 프로세스 동안 차단되지 않을 것이다. 그렇지만, 본 개시가 이에 제한되지 않는다. 다른 실시예들에서, 재배선 층(트레이스들)(1422')은 정렬 마크들(126)과 중첩(정렬)되는 정렬 패턴을 추가로 포함할 수 있다.
일부 실시예들에서, 유전체 층(1423)에 복수의 트렌치들을 형성하기 위해 패터닝 프로세스가 수행된다. 일부 실시예들에서, 트렌치들은 유전체 층(1423)을 통해 연장된다. 이어서, 트렌치들은 도 27에 도시된 재배선 층(1422')을 형성하기 위해 도전성 재료로 충전된다. 도전성 재료는, 구리 또는 구리 합금과 같은, 적합한 금속 재료를 포함한다. 일부 실시예들에서, 도전성 재료의 형성 방법은 전기 도금 프로세스 또는 전기 화학 도금과 같은 도금 프로세스, 또는 CVD, PVD 등과 같은 적합한 퇴적 프로세스를 포함할 수 있다. 그 후에, 유전체 층(1423)이 노출될 때까지 도전성 재료의 잉여 부분들을 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
이어서, 도 28을 참조하면, 일부 실시예들에서, 유전체 층(1423) 위에 패시베이션 층(1443)이 형성되고, 재배선 층(1422)에 전기적으로 연결하기 위해 패시베이션 층(1443)에 비아들(1441)이 형성된다. 이어서, 재배선 층(또는 도전성 패드들)(1442)이 패시베이션 층(1443) 및 비아들(1441) 위에 형성되고, 재배선 층(1422')에 전기적으로 결합된다. 일부 실시예들에서, 정렬 마크들(126)은, 평면도에서, 재배선 층(1442)과 중첩하지 않으며, 따라서 정렬 마크들(126)이 정렬 프로세스 동안 차단되지 않을 것이다. 그렇지만, 본 개시가 이에 제한되지 않는다. 다른 실시예들에서, 재배선 층(1442')은 정렬 마크들(126)과 중첩(정렬)되는 정렬 패턴을 추가로 포함할 수 있다.
일부 실시예들에서, 도전성 패드들(1442)을 적어도 측방으로 캡슐화하기 위해 패시베이션 층(1443) 위에 패시베이션 층(1445)이 형성될 수 있다. 이어서, 도전성 패드들(1442)이 노출될 때까지 패시베이션 층(1445)의 잉여 부분들을 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 일부 실시예들에서, 평탄화 프로세스가 수행된 후에, 도전성 패드들(1442)의 상단 표면들은 패시베이션 층(1445)의 상단 표면과, 공정 변동들 내에서, 실질적으로 공면이다. 본 개시는 재배선 구조체(140)를 제조하는 프로세스 및 단계 순서들을 제한하지 않는다.
도 29 내지 도 32는 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지들의 단면도들을 예시한다. 도 29 내지 도 32에 도시된 제조 방법 및 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 29를 참조하면, 일부 실시예들에서, 격리 층(125)은 복합 층일 수 있다. 예를 들어, 격리 층(125)은 방수 층(1251) 및 절연 층(1252)을 포함할 수 있다. 도 29 내지 도 32는 복합 격리 층(125)을 형성하기 위한 프로세스의 예를 예시하고, 도 29 내지 도 32에 예시된 프로세스는, 제2 다이(120)의 기판(121)의 후면 부분의 제거인, 도 3에 예시된 프로세스 이후에 수행될 수 있다. 기판(121)의 후면 부분이 제거된 후에, 관통 비아들(124)이 기판(121)의 후면으로부터 돌출하고, 도 3에 도시된 바와 같이 기판(121)에 걸쳐 리세스들(RC)이 형성된다. 이어서, 도 29에 도시된 바와 같이 기판(121)의 후면 위에 방수 층(1251)이 형성된다. 일부 실시예들에서, 방수 층(1251)은 또한 관통 비아들(124)의 노출 표면들(예를 들면, 상단 표면들 및 측면 표면들의 일부) 및 캡슐화 재료(130)의 상단 표면을 덮을 수 있다. 일부 실시예들에서, 방수 층(1251)은 컨포멀 층이며, 즉, 방수 층(1251)은 방수 층(1251)이 형성되는 영역을 따라 연장되는 실질적으로 동일한 두께를 갖는다. 방수 층(1251)은 실리콘 질화물(SiN) 등을 포함할 수 있다. 일부 실시예들에서, 방수 층(1251)은 제2 다이(120) 및 캡슐화 재료(130)에 방수 특성을 제공하기 위해 기판(121)의 후면, 관통 비아들(124)의 노출 표면 및 캡슐화 재료(130)의 노출 표면을 덮을 수 있다. 일 예에서, 방수 층(1251)은 약 500 옹스트롬 내지 약 750 옹스트롬의 범위의 두께를 가질 수 있다. 방수 층(1251)은 ALD, PVD, CVD, 또는 다른 적합한 기술들과 같은 다양한 퇴적 기술들을 사용하여 형성될 수 있다. 이어서, 도 30에 도시된 바와 같이 리세스들의 나머지 부분을 충전하기 위해 방수 층(1251) 위에 절연 층(1252)이 형성될 수 있다. 절연 층(1252)은 CVD 등과 같은 적합한 퇴적 프로세스에 의해 형성될 수 있다. 그 후에, 관통 비아들(124) 및 캡슐화 재료(130)가 드러날 때까지 방수 층(1251) 및 절연 층(1252)의 잉여 부분들을 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 일부 실시예들에서, 평탄화 프로세스가 수행된 후에, 방수 층(1251) 및 절연 층(1252)의 상부 표면들은 관통 비아들(124) 및 캡슐화 재료(130)의 상부 표면들과, 프로세스 변동들 내에서, 실질적으로 공면이고, 방수 층(1251)은 제2 다이(120)의 기판(121)으로부터 돌출하는 관통 비아들의 측면 표면들의 일부를 측방으로 캡슐화한다.
도 31을 참조하면, 이어서, 에칭 프로세스에 의해 복수의 개구부들(OP)이 형성된다. 상세하게는, 에칭 프로세스를 사용하여 마스크 층의 패턴을 방수 층(1251) 및 절연 층(1252)(제2 다이(120)의 기판(121)일 수 있음)으로 전사하는 것에 의해 개구부들(OP)이 형성될 수 있다. 일부 실시예들에서, 개구부들(OP)은 적어도 방수 층(1251) 및 절연 층(1252)을 통해 연장된다.
이어서, 도 32를 참조하면, 정렬 마크들(126)을 형성하기 위해 개구부들(OP)이, 예를 들어, 도전성 재료 또는 유전체 재료로 충전된다. 본 실시예에서, 정렬 마크들(126)은 개구부들(OP)을 도전성 재료로 충전하는 것에 의해 형성된다. 예를 들어, 정렬 마크들(126)은, 구리, 텅스텐, 다른 도전성 금속들 등과 같은, 하나 이상의 도전성 재료를 포함할 수 있고, 예를 들어, 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 정렬 마크들(126)의 도전성 재료는 관통 비아들(124)의 도전성 재료와 동일할 수 있다. 일부 실시예들에서, 정렬 마크들(126)의 도전성 재료는 관통 비아들(124)의 도전성 재료와 상이할 수 있는데, 그 이유는 그것들이 별개의 단계들에서 상이한 프로세스들에 의해 형성되기 때문이다. 다른 실시예들에서, 정렬 마크들(126)은, 재배선 구조체의 유전체 층과 같은, 유전체 재료로 개구부들(OP)을 충전하는 것에 의해 형성된다. 그에 따라, 복합 격리 층(125)(방수 층(1251) 및 절연 층(1252)을 포함함)이 관통 비아들(124)의 형성 이후 정렬 마크들(126), 절연 층(1252) 및 관통 비아들(124)의 형성 이전에 형성되기 때문에, 절연 층(1251)과 관통 비아들(124)은 방수 층(1251)에 의해 서로 격리되는 반면, 절연 층(1252)과 방수 층(1251)은 둘 모두 정렬 마크들(126)의 측면 표면의 일부와 접촉한다.
도 33은 본 개시의 일부 실시예들에 따른 반도체 패키지의 다이의 부분 평면도를 예시한다. 도 33에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
본 개시의 일부 실시예들에 따르면, 도 33은 DCCF(die corner circuit forbidden) 영역으로도 불릴 수 있는 다이 코너의 평면도를 예시한다. 일부 실시예들에서, 도 33에 도시된 다이 코너 영역은 제2 다이(120)의 코너들에 위치한다. 집적 회로는 다이 코너 영역으로부터 제외되는데 그 이유는 다이 코너 영역이 다이 소잉 및 패키징과 같은 백엔드 프로세싱 동안 및 그 이후에 더 큰 응력을 경험할 수 있는 영역이기 때문이다. 다이 코너 영역은 응력 완화를 위한 더미 금속 패턴(127, 129)을 포함할 수 있다. 더미 금속 패턴은 제1 더미 금속 패턴(127) 및 제2 더미 금속 패턴(129)을 포함할 수 있다. 도 33에 예시된 바와 같이, 제1 및 제2 더미 금속 패턴들(127, 129)은 다이 코너 영역 내에서 서로 근접하게 위치될 수 있고, 제1 더미 금속 패턴(127)이 활성 영역(집적 회로 영역)(AR) 내부에 있고/있거나 그에 더 가깝고 제2 더미 금속 패턴(129)이 (예를 들면, 스크라이브 라인을 따라) 다이 코너 영역의 윤곽에 더 가깝도록 구성될 수 있다. 다이 코너 영역은 활성 영역(AR)을 둘러싸는 밀봉 링(seal ring)(128)의 일 부분을 추가로 포함할 수 있고, 정렬 마크들(126)은 활성 영역(AR) 외부에 배치될 수 있으며 밀봉 링(128) 내에 위치할 수 있다.
일부 실시예들에서, 정렬 마크들(126)은 제2 다이(120)의 적어도 하나의 코너에 배치된다. 예를 들어, 정렬 마크들(126)은 도 33에 도시된 다이 코너 영역 내에 배치된다. 제1 더미 금속 패턴(127), 제2 더미 금속 패턴(129) 및 밀봉 링(128)과 공존하는 정렬 마크들(126)을 갖는 그러한 결합된 구조체(예를 들면, 다이 코너 영역)는 다이 면적을 더 효율적으로 사용하고 집적 회로 레이아웃을 위한 더 많은 다이 면적을 절감할 수 있다. 본 개시의 일부 실시예들에 따르면, 정렬 마크들(126)은, 도 33에 예시된 바와 같이, 밀봉 링(128) 내에, 제1 더미 금속 패턴(127) 내에, 제2 더미 금속 패턴(129) 내에, 또는 이들의 조합들로 배치될 수 있다. 정렬 마크들(126)은 밀봉 링(128), 제1 더미 금속 패턴(127) 및/또는 제2 더미 금속 패턴(129)으로부터 격리될 수 있다.
도 34는 본 개시의 일부 실시예들에 따른 반도체 패키지의 다이의 개략적인 평면도 및 부분 확대도를 예시한다. 도 34에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 34를 참조하면, 본 개시의 일부 실시예들에 따르면, 제2 다이(120)는 하나 초과의 정렬 마크 세트(126 및 126')를 포함할 수 있다. 일부 실시예들에서, 복수의 정렬 마크 세트들이 제각기 제2 다이(120)의 복수의 코너들에 배치될 수 있다. 예를 들어, 정렬 마크들은 제1 정렬 마크 세트(126) 및 제2 정렬 마크 세트(126')를 포함할 수 있으며, 이들은 제각기, 도 34에 예시된 바와 같이, 제2 다이(120)의 2개의 대각 코너와 같은, 상이한 코너들에 배치된다. 일부 실시예들에서, 2개의 정렬 마크 세트(126 및 126')는 제2 다이(120)의 대향 코너들에 인접하게 배치될 수 있다. 일부 실시예들에서, 2개의 정렬 마크 세트(126 및 126')는 제2 다이(120)의 2개의 코너에 인접하게 형성되고, 여기서 2개의 코너는 제2 다이(120)의 동일한 에지에 의해 형성되는 이웃하는 코너들이다. 2개의 정렬 마크 세트(126 및 126')가 본 명세서에서 예시되어 있지만, 더 많거나 더 적은 정렬 마크 세트들이 제공될 수 있다는 점에 유의한다. 본 개시가 이에 제한되지 않는다. 일부 실시예들에서, 다수의 정렬 마크 세트들이 제2 다이(120)의 코너들 각각에 인접하게 배치될 수 있다. 정렬 마크들(126 및 126')은 활성 영역(AR)을 둘러싸는 밀봉 링(128) 내에 배치될 수 있다.
일부 실시예들에서, 각각의 정렬 마크 세트(126/126')는 동일한 패턴을 가질 수 있다. 예를 들어, 제1 정렬 마크 세트(126) 및 제2 정렬 마크 세트(126')는 각각 복수의 정렬 마크 서브세트들(1261, 1262, 1263)을 포함하는 도 34의 부분 확대도에 도시된 동일한 패턴을 가질 수 있으며, 정렬 마크 서브세트들(1261, 1262, 1263, 1264)의 대응하는 피치들은 서로 상이할 수 있다. 다른 실시예들에서, 각각의 정렬 마크 세트의 패턴은 서로 상이할 수 있다.
도 35는 본 개시의 일부 실시예들에 따른 반도체 패키지의 다이의 개략적인 평면도 및 부분 확대도를 예시한다. 도 35에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 35를 참조하면, 본 개시의 일부 실시예들에 따르면, 제2 다이(120)는 하나 초과의 정렬 마크 세트(예를 들면, 2개의 정렬 마크 세트(126" 및 126'"))를 포함할 수 있다. 일부 실시예들에서, 복수의 정렬 마크 세트들이 제각기 제2 다이(120)의 복수의 측면들에 배치될 수 있다. 예를 들어, 정렬 마크들은, 도 35에 도시된 바와 같이, 제각기, 제2 다이(120)의 2개의 인접한 측면에 배치되는 2개의 정렬 마크 세트(126" 및 126"')를 포함할 수 있다. 2개의 정렬 마크 세트(126" 및 126"')는 제2 다이(120)의 2개의 측면에 인접하게 형성될 수 있으며, 여기서 2개의 측면은 제2 다이(120)의 동일한 코너를 형성하는 이웃하는 측면들이다. 일부 실시예들에서, 2개의 정렬 마크 세트(126" 및 126"')는 제2 다이(120)의 2개의 대향 측면에 인접하게 배치될 수 있다. 2개의 정렬 마크 세트(126" 및 126"')가 본 명세서에서 예시되어 있지만, 더 많거나 더 적은 정렬 마크 세트들이 제공될 수 있다는 점에 유의한다. 본 개시가 이에 제한되지 않는다. 일부 실시예들에서, 다수의 정렬 마크 세트들이 제2 다이(120)의 측면들 각각에 인접하게 배치될 수 있다. 정렬 마크들(126" 및 126"')은 활성 영역(AR)을 둘러싸는 밀봉 링(128) 내에 배치될 수 있다.
일부 실시예들에서, 각각의 정렬 마크 세트(126"/126"')는 동일한 패턴을 가질 수 있다. 예를 들어, 2개의 정렬 마크 세트(126" 및 126"')는 각각 복수의 정렬 마크 서브세트들(1261, 1262, 1263)을 포함하는 도 35의 부분 확대도에 도시된 동일한 패턴을 가질 수 있으며, 정렬 마크 서브세트들(1261, 1262, 1263, 1264)의 대응하는 피치들은 서로 상이할 수 있다. 다른 실시예들에서, 각각의 정렬 마크 세트의 패턴은 서로 상이할 수 있다.
도 36 및 도 37는 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조에서의 중간 스테이지들의 단면도들을 예시한다. 도 36 및 도 37에 도시된 반도체 패키지가 이전 실시예들에서 개시된 반도체 패키지와 동일하거나 유사한 많은 피처들을 포함한다는 점에 유의한다. 명확성과 간결성을 위해, 동일하거나 유사한 피처들에 대한 상세한 설명은 생략될 수 있으며, 동일하거나 유사한 참조 번호들은 동일하거나 유사한 컴포넌트들을 나타낸다.
도 36을 참조하면, 본 개시의 일부 실시예들에 따르면, 제2 다이(120)는 페이스 투 백 구성으로 제1 다이(110)에 본딩될 수 있다. 즉, 제2 다이(20)의 전면 (활성) 표면은 제1 다이(110)의 후면 표면과 마주한다. 일부 실시예들에서, 적어도 하나의 집적 회로 디바이스(1131)는, 도 36에 예시된 바와 같이, 제2 다이(120)의 반대편을 향해 있는 제1 다이(110)의 전면에 형성된다. 집적 회로 디바이스(1131)는 일부 실시예들에서 FEOL(front end of line) 프로세스에서 형성될 수 있다.
일부 실시예들에서, 게이트 구조체를 포함한 트랜지스터들과 같은, 집적 회로 디바이스(1131)는 제1 다이(110)의 전면에 형성되는 반면, 제2 다이(120)와 마주하는 제1 다이(110)의 후면에는 디바이스들이 형성되지 않는다. 추가적으로, 제1 다이(110)의 후면은 제2 다이(120)의 전면에 본딩되며, 따라서 결과적인 적층 구조체는 프런트 투 백(front-to-back)(페이스 투 백) 적층 구조체이다.
일부 실시예들에서, 복수의 (기판) 관통 비아들(TSV)(114)은, 도 36에 예시된 바와 같이, 제1 다이(110)의 기판(111)을 통해 연장된다. 관통 비아들(114)은 전기적 연결들을 제공하기 위해 사용된다. 관통 비아들(114)은 기판(111)의 전면(예시된 하단 측면)에 형성되는 집적 회로 디바이스들(1131) 및 금속 라인들을 후면의 도전성 패드들(112)에 연결시키는 데 사용된다. 일부 실시예들에서, 관통 비아들(114)은 상호연결 구조체(113)의 도전성 피처들과 물리적 및 전기적 접촉을 하도록 상호연결 구조체(113) 내로 연장될 수 있다. 일부 실시예들에서, 상호연결 구조체(113)는 제1 다이(110)의 전면에 형성되고, 관통 비아들(114)은 제1 다이(110)의 전면에 있는 상호연결 구조체(113)의 도전성 피처들과 제1 다이(110)의 후면에 있는 도전성 패드들(112)을 직접 접촉시킨다. 일부 실시예들에서, 관통 비아들(114)은 그의 표면을 덮기 위한 라이너(들)(도시되지 않음)를 포함할 수 있다. 라이너는 관통 비아(114)와 기판(111)을 분리시키기 위해 관통 비아들(114)과 기판(111) 사이에 배치된다. 라이너는 관통 비아(114)의 측벽들 및/또는 상단 표면을 둘러쌀 수 있다. 관통 비아들(114)은 구리, 구리 합금들, 알루미늄, 알루미늄 합금들, Ta, TaN, Ti, TiN, CoW 또는 이들의 조합들을 포함할 수 있다. 라이너는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등, 또는 이들의 조합들과 같은, 유전체 재료를 포함할 수 있다.
도 37을 참조하면, 일부 실시예들에서, 캐리어(C1)가 제거될 수 있고, 도 9 및 도 10과 관련하여 위에 기술된 유사한 프로세스들이 도 37에 도시된 패키지 온 패키지 구조체(10)를 형성하기 위해 반도체 패키지(100)에 적용될 수 있다. 예를 들어, 도 36에 도시된 반도체 패키지(100) 및 층간 관통 비아들(500)은 캐리어 상에 제공될 수 있으며, 반도체 패키지(100)의 배치에서, 제2 다이(120) 상의 정렬 마크들(126)은, 반도체 패키지(100)가 바람직한 위치에 배치되고 반도체 패키지(100)가 그의 의도된 위치 및 방향으로부터 이동하거나 회전하지 않도록 보장하기 위해, 반도체 패키지(100)의 위치를 정렬하는 데 사용될 수 있다. 정렬은 정렬 마크들(126)의 위치들을 기준으로 반도체 패키지(100)의 상대 위치를 결정하는 것에 의해 수행된다. 미세 피치 요구사항을 충족시키고 더 나은 분해능을 제공하기 위해, 정렬 마크들(126)의 피치들 및 패턴들이 관통 비아들(1254)의 피치들 및 패턴들과 상이할 수 있도록, 정렬 마크들(126)이 제2 다이(120)의 관통 비아들(124)과 상이한 프로세스에 의해 형성된다.
추가적으로, 반도체 패키지(100) 및 층간 관통 비아들(500)은 캡슐화 재료(200)에 의해 적어도 측방으로 캡슐화된다. 이어서, 패키지 구조체(PK)를 형성하기 위해, 반도체 패키지(100) 위에 재배선 구조체(300)가 형성되고, 재배선 구조체(300) 상에 전기 커넥터들(310)이 배치된다. 일부 실시예들에서, 전기 단자들(610)이 층간 관통 비아들(500)에 전기적으로 연결되도록 패키지 구조체(PK) 위에 형성되며, 다른 패키지 구조체(600)가 패키지 구조체(PK) 상에 배치되고 전기 단자들(610)을 통해 층간 관통 비아들(500)에 전기적으로 연결된다. 웨이퍼 레벨 패키지는 이어서 서로 독립적인 복수의 패키지 온 패키지 구조체들(10) 내로 소잉될 수 있으며, 패키지 온 패키지 구조체들(10) 각각은 하나의 패키지 구조체(PK)에 본딩된 하나의 패키지 구조체(600)를 포함한다.
이상의 논의들에 기초하여, 본 개시가 다양한 장점들을 제공한다는 것을 알 수 있다. 그렇지만, 모든 장점들이 본 명세서에서 반드시 논의되는 것은 아니며, 다른 실시예들이 상이한 장점들을 제공할 수 있고, 모든 실시예들에 대해 특별한 장점들이 요구되지는 않는다는 것이 이해된다.
다른 피처들 및 프로세스들이 또한 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스들의 검증 테스트에 도움을 주기 위해 테스트 구조체들이 포함될 수 있다. 테스트 구조체들은, 예를 들어, 3D 패키징 또는 3DIC의 테스트, 프로브들 및/또는 프로브 카드들의 사용 등을 가능하게 하는, 재배선 층에 또는 기판 상에 형성되는 테스트 패드들을 포함할 수 있다. 검증 테스트는 중간 구조체들은 물론 최종 구조체에 대해 수행될 수 있다. 추가적으로, 본 명세서에서 개시된 구조체들 및 방법들은 수율을 증가시키고 비용을 감소시키기 위해 노운 굿 다이들(known good dies)의 중간 검증을 포함하는 테스트 방법론들과 관련하여 사용될 수 있다.
본 개시의 일부 실시예들에 따르면, 반도체 패키지는 제1 다이, 제2 다이, 캡슐화 재료 및 재배선 구조체를 포함한다. 제1 다이는 제1 본딩 패드들을 포함한다. 제2 다이는 제1 다이 위에 배치되고 제2 본딩 패드들을 포함한다. 제1 본딩 패드들은 제2 본딩 패드들에 본딩된다. 제2 다이는 기판, 기판을 통해 연장되는 복수의 관통 비아들, 및 복수의 정렬 마크들을 포함한다. 복수의 정렬 마크들 중 인접한 2개 사이의 피치는 복수의 관통 비아들 중 인접한 2개 사이의 피치와 상이하다. 캡슐화 재료는 제1 다이 위에 배치된다. 캡슐화 재료는 제2 다이를 측방으로 캡슐화한다. 재배선 구조체는 제2 다이 및 캡슐화 재료 위에 배치된다. 재배선 구조체는 복수의 관통 비아들 중 대응하는 것들에 전기적으로 연결되는 도전성 피처들을 포함한다. 일부 실시예들에서, 복수의 정렬 마크들 각각의 깊이는 복수의 관통 비아들 각각의 깊이와 상이하다. 일부 실시예들에서, 제2 다이는 제2 다이의 기판과 재배선 구조체 사이에 배치되는 격리 층을 추가로 포함하고, 여기서 복수의 관통 비아들은 격리 층을 통해 연장된다. 일부 실시예들에서, 복수의 정렬 마크들은 재배선 구조체와 마주하는 격리 층의 상부 표면으로부터 연장되고 기판을 향해 연장된다. 일부 실시예들에서, 정렬 마크들은, 평면도에서, 재배선 구조체의 도전성 피처들과 중첩하지 않는다. 일부 실시예들에서, 재배선 구조체는, 평면도에서, 복수의 정렬 마크들과 중첩하는 정렬 패턴을 포함하고, 여기서 정렬 패턴은 도전성 재료를 포함한다. 일부 실시예들에서, 재배선 구조체는 유전체 재료를 포함하고, 여기서 재배선 구조체의 유전체 재료 및 정렬 마크들은 단일 연속 층을 포함한다. 일부 실시예들에서, 정렬 마크들은 도전성 재료를 포함한다. 일부 실시예들에서, 정렬 마크들은 제2 다이의 코너에 배치된다. 일부 실시예들에서, 정렬 마크들은 제1 정렬 마크 세트 및 제2 정렬 마크 세트를 포함하고, 여기서 제1 정렬 마크 세트 및 제2 정렬 마크 세트는 제2 다이의 상이한 코너들에 또는 제2 다이의 상이한 측면들에 배치된다. 일부 실시예들에서, 제2 다이는 활성 영역 및 제2 다이의 활성 영역을 둘러싸는 밀봉 링 구조체를 포함하고, 여기서 정렬 마크들은 활성 영역 외부에 배치된다. 일부 실시예들에서, 정렬 마크들 중 하나의 단면 형상은 관통 비아들 중 하나의 단면 형상과 상이하다.
본 개시의 일부 실시예들에 따르면, 반도체 패키지는 제1 다이, 제2 다이, 제1 캡슐화 재료 및 제1 재배선 구조체를 포함한다. 제2 다이는 제1 다이 위에 배치되고 제1 다이에 본딩된다. 제2 다이는 기판 및 기판을 통해 연장되는 복수의 관통 비아들을 포함한다. 제2 다이는 복수의 정렬 마크들을 포함한다. 정렬 마크들의 깊이는 관통 비아들의 깊이와 상이하다. 제1 캡슐화 재료는 제1 다이 및 제2 다이를 측방으로 캡슐화한다. 제1 재배선 구조체는 제2 다이 및 제1 캡슐화 재료 위에 배치된다. 재배선 구조체는 제1 다이 및 제2 다이에 전기적으로 연결되는 제1 도전성 피처들을 포함한다. 일부 실시예들에서, 반도체 패키지는 제1 다이 위에 배치되고 제2 다이를 측방으로 캡슐화하는 제2 캡슐화 재료, 및 제1 다이와 제2 캡슐화 재료를 측방으로 캡슐화하는 제1 캡슐화 재료를 추가로 포함한다. 일부 실시예들에서, 반도체 패키지는 제2 다이 및 제2 캡슐화 재료 위에 배치되는 제2 재배선 구조체를 추가로 포함한다. 제2 재배선 구조체는 복수의 관통 비아들에 전기적으로 연결되는 제2 도전성 피처들을 포함한다. 제1 캡슐화 재료는 제2 재배선 구조체를 측방으로 캡슐화한다. 제1 재배선 구조체는 제2 재배선 구조체 및 제1 캡슐화 재료 위에 배치된다. 일부 실시예들에서, 반도체 패키지는 제1 캡슐화 재료를 통해 연장되는 복수의 층간 관통 비아들을 추가로 포함한다.
본 개시의 일부 실시예들에 따르면, 방법은 제1 다이를 제2 다이에 본딩하는 단계 - 제1 다이는 복수의 제1 본딩 패드들을 포함하고, 제2 다이는 제1 도전성 패드들의 대응하는 것들에 본딩되는 복수의 제2 본딩 패드들을 포함하며, 제2 다이는 복수의 본딩 패드들 중 대응하는 것들에 전기적으로 연결되는 복수의 관통 비아들을 포함함 -; 제1 다이 위에 캡슐화 재료를 형성하는 단계 - 캡슐화 재료는 제2 다이를 측방으로 캡슐화함 -; 제2 다이 상에 복수의 정렬 마크들을 형성하는 단계 - 복수의 정렬 마크들 중 인접한 2개의 정렬 마크 사이의 피치는 복수의 관통 비아들 중 인접한 2개의 관통 비아 사이의 피치와 상이함 -; 및 제2 다이 및 캡슐화 재료 위에 재배선 구조체를 형성하는 단계를 포함한다. 일부 실시예들에서, 이 방법은 복수의 관통 비아들이 기판으로부터 돌출하도록, 제2 다이의 기판의 후면 부분을 제거하는 단계; 및 기판 위에 격리 층을 제공하는 단계를 추가로 포함한다. 격리 층은 기판으로부터 돌출하는 관통 비아들을 측방으로 캡슐화하고, 정렬 마크들은 격리 층 상에 형성된다. 일부 실시예들에서, 제2 다이 상에 정렬 마크들을 형성하는 단계는 격리 층에 정렬 마크들을 형성하는 단계를 추가로 포함한다. 일부 실시예들에서, 정렬 마크들을 형성하고 제2 다이 및 캡슐화 재료 위에 재배선 구조체를 형성하는 단계는 제2 다이의 후면 표면에 리세스들을 형성하는 단계; 및 제2 다이 및 캡슐화 재료 위에 유전체 층을 형성하는 단계를 포함한다. 유전체 층은 리세스들을 충전하고, 리세스들 내의 유전체 층의 부분들은 복수의 정렬 마크들을 형성한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고/하거나 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조체들을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성들이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 대체들, 및 수정들을 행할 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 반도체 패키지로서,
제1 다이 - 상기 제1 다이는 제1 본딩 패드들을 포함함 -;
상기 제1 다이 위에 배치되는 제2 다이 - 상기 제2 다이는 제2 본딩 패드들을 포함하고, 상기 제1 본딩 패드들은 상기 제2 본딩 패드들에 본딩되며, 상기 제2 다이는 기판 및 상기 기판을 통해 연장되는 복수의 관통 비아들을 포함하고, 상기 제2 다이는 복수의 정렬 마크들을 포함하며, 상기 복수의 정렬 마크들 중 인접한 2개의 정렬 마크들 사이의 피치는 상기 복수의 관통 비아들 중 인접한 2개의 관통 비아들 사이의 피치와 상이함 -;
상기 제1 다이 위에 배치되는 캡슐화 재료 - 상기 캡슐화 재료는 상기 제2 다이를 측방으로 캡슐화함 -; 및
상기 제2 다이 및 상기 캡슐화 재료 위에 배치되는 재배선 구조체 - 상기 재배선 구조체는 도전성 피처들을 포함하고, 상기 도전성 피처들은 상기 복수의 관통 비아들 중 대응하는 관통 비아들에 전기적으로 연결됨 -
를 포함하는, 반도체 패키지.
실시예 2. 실시예 1에 있어서,
상기 복수의 정렬 마크들 각각의 깊이는 상기 복수의 관통 비아들 각각의 깊이와 상이한 것인, 반도체 패키지.
실시예 3. 실시예 1에 있어서,
상기 제2 다이는 상기 제2 다이의 기판과 상기 재배선 구조체 사이에 배치되는 격리 층을 추가로 포함하고, 상기 복수의 관통 비아들은 상기 격리 층을 통해 연장되는 것인, 반도체 패키지.
실시예 4. 실시예 3에 있어서,
상기 복수의 정렬 마크들은 상기 재배선 구조체와 마주하는 상기 격리 층의 상부 표면으로부터 연장되고 상기 기판을 향해 연장되는 것인, 반도체 패키지.
실시예 5. 실시예 1에 있어서,
상기 복수의 정렬 마크들은, 평면도에서 봤을 때, 상기 재배선 구조체의 상기 도전성 피처들과 중첩하지 않는 것인, 반도체 패키지.
실시예 6. 실시예 1에 있어서,
상기 재배선 구조체는, 평면도에서 봤을 때, 상기 복수의 정렬 마크들과 중첩하는 정렬 패턴을 포함하고, 상기 정렬 패턴은 도전성 재료를 포함하는 것인, 반도체 패키지.
실시예 7. 실시예 1에 있어서,
상기 재배선 구조체는 유전체 재료를 포함하고, 상기 재배선 구조체의 상기 유전체 재료 및 상기 복수의 정렬 마크들은 단일 연속 층을 포함하는 것인, 반도체 패키지.
실시예 8. 실시예 1에 있어서,
상기 복수의 정렬 마크들은 도전성 재료를 포함하는 것인, 반도체 패키지.
실시예 9. 실시예 1에 있어서,
상기 복수의 정렬 마크들은 상기 제2 다이의 코너에 배치되는 것인, 반도체 패키지.
실시예 10. 실시예 1에 있어서,
상기 복수의 정렬 마크들은 제1 정렬 마크들의 세트와 제2 정렬 마크들의 세트를 포함하고, 상기 제1 정렬 마크들의 세트와 상기 제2 정렬 마크들의 세트는 상기 제2 다이의 상이한 코너들에 또는 상기 제2 다이의 상이한 측면들에 배치되는 것인, 반도체 패키지.
실시예 11. 실시예 1에 있어서,
상기 제2 다이는 활성 영역 및 상기 제2 다이의 상기 활성 영역을 둘러싸는 밀봉 링 구조체를 포함하고, 상기 복수의 정렬 마크들은 상기 활성 영역 외부에 배치되는 것인, 반도체 패키지.
실시예 12. 실시예 1에 있어서,
상기 복수의 정렬 마크들 중 하나의 정렬 마크의 단면 형상은 상기 복수의 관통 비아들 중 하나의 관통 비아의 단면 형상과 상이한 것인, 반도체 패키지.
실시예 13. 반도체 패키지로서,
제1 다이;
상기 제1 다이 위에 배치되고 상기 제1 다이에 본딩되는 제2 다이 - 상기 제2 다이는 기판 및 상기 기판을 통해 연장되는 복수의 관통 비아들을 포함하고, 상기 제2 다이는 복수의 정렬 마크들을 포함하며, 상기 복수의 정렬 마크들의 깊이는 상기 복수의 관통 비아들의 깊이와 상이함 -;
상기 제1 다이 및 상기 제2 다이를 측방으로 캡슐화하는 제1 캡슐화 재료; 및
상기 제2 다이 및 상기 제1 캡슐화 재료 위에 배치되는 제1 재배선 구조체 - 상기 제1 재배선 구조체는 상기 제1 다이 및 상기 제2 다이에 전기적으로 연결되는 제1 도전성 피처들을 포함함 -
를 포함하는, 반도체 패키지.
실시예 14. 실시예 13에 있어서,
상기 제1 다이 위에 배치되고 상기 제2 다이를 측방으로 캡슐화하는 제2 캡슐화 재료
를 추가로 포함하고,
상기 제1 캡슐화 재료는 상기 제1 다이 및 상기 제2 캡슐화 재료를 측방으로 캡슐화하는 것인, 반도체 패키지.
실시예 15. 실시예 14에 있어서,
상기 제2 다이 및 상기 제2 캡슐화 재료 위에 배치되는 제2 재배선 구조체
를 추가로 포함하며, 상기 제2 재배선 구조체는 상기 복수의 관통 비아들에 전기적으로 연결되는 제2 도전성 피처들을 포함하고, 상기 제1 캡슐화 재료는 상기 제2 재배선 구조체를 측방으로 캡슐화하며, 상기 제1 재배선 구조체는 상기 제2 재배선 구조체 및 상기 제1 캡슐화 재료 위에 배치되는 것인, 반도체 패키지.
실시예 16. 실시예 13에 있어서,
상기 제1 캡슐화 재료를 통해 연장되는 복수의 층간 관통 비아들
을 추가로 포함하는, 반도체 패키지.
실시예 17. 반도체 패키지를 형성하는 방법으로서,
제1 다이를 제2 다이에 본딩하는 단계 - 상기 제1 다이는 복수의 제1 본딩 패드들을 포함하고, 상기 제2 다이는 상기 복수의 제1 본딩 패드들 중 대응하는 제1 본딩 패드들에 본딩되는 복수의 제2 본딩 패드들을 포함하며, 상기 제2 다이는 상기 복수의 제2 본딩 패드들 중 대응하는 제2 본딩 패드들에 전기적으로 연결되는 복수의 관통 비아들을 포함함 -;
상기 제1 다이 위에 캡슐화 재료를 형성하는 단계 - 상기 캡슐화 재료는 상기 제2 다이를 측방으로 캡슐화함 -;
상기 제2 다이 상에 복수의 정렬 마크들을 형성하는 단계 - 상기 복수의 정렬 마크들 중 인접한 2개의 정렬 마크들 사이의 피치는 상기 복수의 관통 비아들 중 인접한 2개의 관통 비아들 사이의 피치와 상이함 -; 및
상기 제2 다이 및 상기 캡슐화 재료 위에 재배선 구조체를 형성하는 단계
를 포함하는, 반도체 패키지를 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 복수의 관통 비아들이 상기 제2 다이의 기판으로부터 돌출하도록, 상기 기판의 후면 부분을 제거하는 단계; 및
상기 기판 위에 격리 층을 제공하는 단계 - 상기 격리 층은 상기 기판으로부터 돌출하는 상기 복수의 관통 비아들을 측방으로 캡슐화하고, 상기 복수의 정렬 마크들은 상기 격리 층 상에 형성됨 -
를 추가로 포함하는, 반도체 패키지를 형성하는 방법.
실시예 19. 실시예 18에 있어서,
상기 제2 다이 상에 상기 복수의 정렬 마크들을 형성하는 단계는:
상기 격리 층에 상기 복수의 정렬 마크들을 형성하는 단계
를 추가로 포함하는 것인, 반도체 패키지를 형성하는 방법.
실시예 20. 실시예 17에 있어서,
상기 복수의 정렬 마크들을 형성하는 단계와 상기 제2 다이 및 상기 캡슐화 재료 위에 상기 재배선 구조체를 형성하는 단계는:
상기 제2 다이의 후면 표면에 리세스들을 형성하는 단계; 및
상기 제2 다이 및 상기 캡슐화 재료 위에 유전체 층을 형성하는 단계 - 상기 유전체 층은 상기 리세스들을 충전하고, 상기 리세스들 내의 상기 유전체 층의 부분들은 상기 복수의 정렬 마크들을 형성함 -
를 포함하는 것인, 반도체 패키지를 형성하는 방법.

Claims (10)

  1. 반도체 패키지로서,
    제1 다이 - 상기 제1 다이는 제1 본딩 패드들을 포함함 -;
    상기 제1 다이 위에 배치되는 제2 다이 - 상기 제2 다이는 제2 본딩 패드들을 포함하고, 상기 제1 본딩 패드들은 상기 제2 본딩 패드들에 본딩되며, 상기 제2 다이는 기판 및 상기 기판을 통해 연장되는 복수의 관통 비아들을 포함하고, 상기 제2 다이는 복수의 정렬 마크들을 포함하며, 상기 복수의 정렬 마크들 중 인접한 2개의 정렬 마크들 사이의 피치는 상기 복수의 관통 비아들 중 인접한 2개의 관통 비아들 사이의 피치와 상이함 -;
    상기 제1 다이 위에 배치되는 캡슐화 재료 - 상기 캡슐화 재료는 상기 제2 다이를 측방으로 캡슐화함 -; 및
    상기 제2 다이 및 상기 캡슐화 재료 위에 배치되는 재배선 구조체 - 상기 재배선 구조체는 도전성 피처들을 포함하고, 상기 도전성 피처들은 상기 복수의 관통 비아들 중 대응하는 관통 비아들에 전기적으로 연결됨 -
    를 포함하는, 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 다이는 상기 제2 다이의 기판과 상기 재배선 구조체 사이에 배치되는 격리 층을 추가로 포함하고, 상기 복수의 관통 비아들은 상기 격리 층을 통해 연장되는 것인, 반도체 패키지.
  3. 제1항에 있어서,
    상기 복수의 정렬 마크들은, 평면도에서 봤을 때, 상기 재배선 구조체의 상기 도전성 피처들과 중첩하지 않는 것인, 반도체 패키지.
  4. 제1항에 있어서,
    상기 재배선 구조체는, 평면도에서 봤을 때, 상기 복수의 정렬 마크들과 중첩하는 정렬 패턴을 포함하고, 상기 정렬 패턴은 도전성 재료를 포함하는 것인, 반도체 패키지.
  5. 제1항에 있어서,
    상기 재배선 구조체는 유전체 재료를 포함하고, 상기 재배선 구조체의 상기 유전체 재료 및 상기 복수의 정렬 마크들은 단일 연속 층을 포함하는 것인, 반도체 패키지.
  6. 제1항에 있어서,
    상기 복수의 정렬 마크들은 상기 제2 다이의 코너에 배치되는 것인, 반도체 패키지.
  7. 제1항에 있어서,
    상기 복수의 정렬 마크들은 제1 정렬 마크들의 세트와 제2 정렬 마크들의 세트를 포함하고, 상기 제1 정렬 마크들의 세트와 상기 제2 정렬 마크들의 세트는 상기 제2 다이의 상이한 코너들에 또는 상기 제2 다이의 상이한 측면들에 배치되는 것인, 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2 다이는 활성 영역 및 상기 제2 다이의 상기 활성 영역을 둘러싸는 밀봉 링 구조체를 포함하고, 상기 복수의 정렬 마크들은 상기 활성 영역 외부에 배치되는 것인, 반도체 패키지.
  9. 반도체 패키지로서,
    제1 다이;
    상기 제1 다이 위에 배치되고 상기 제1 다이에 본딩되는 제2 다이 - 상기 제2 다이는 기판 및 상기 기판을 통해 연장되는 복수의 관통 비아들을 포함하고, 상기 제2 다이는 복수의 정렬 마크들을 포함하며, 상기 복수의 정렬 마크들의 깊이는 상기 복수의 관통 비아들의 깊이와 상이함 -;
    상기 제1 다이 및 상기 제2 다이를 측방으로 캡슐화하는 제1 캡슐화 재료; 및
    상기 제2 다이 및 상기 제1 캡슐화 재료 위에 배치되는 제1 재배선 구조체 - 상기 제1 재배선 구조체는 상기 제1 다이 및 상기 제2 다이에 전기적으로 연결되는 제1 도전성 피처들을 포함함 -
    를 포함하는, 반도체 패키지.
  10. 반도체 패키지를 형성하는 방법으로서,
    제1 다이를 제2 다이에 본딩하는 단계 - 상기 제1 다이는 복수의 제1 본딩 패드들을 포함하고, 상기 제2 다이는 상기 복수의 제1 본딩 패드들 중 대응하는 제1 본딩 패드들에 본딩되는 복수의 제2 본딩 패드들을 포함하며, 상기 제2 다이는 상기 복수의 제2 본딩 패드들 중 대응하는 제2 본딩 패드들에 전기적으로 연결되는 복수의 관통 비아들을 포함함 -;
    상기 제1 다이 위에 캡슐화 재료를 형성하는 단계 - 상기 캡슐화 재료는 상기 제2 다이를 측방으로 캡슐화함 -;
    상기 제2 다이 상에 복수의 정렬 마크들을 형성하는 단계 - 상기 복수의 정렬 마크들 중 인접한 2개의 정렬 마크들 사이의 피치는 상기 복수의 관통 비아들 중 인접한 2개의 관통 비아들 사이의 피치와 상이함 -; 및
    상기 제2 다이 및 상기 캡슐화 재료 위에 재배선 구조체를 형성하는 단계
    를 포함하는, 반도체 패키지를 형성하는 방법.
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