TWI814027B - 半導體封裝及製造半導體封裝的方法 - Google Patents

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陳明發
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Abstract

一種半導體封裝包括第一晶粒、第二晶粒、包封材料及重佈線結構。所述第二晶粒設置於所述第一晶粒上方，並且包括接合至所述第一晶粒的多個接合接墊、延伸貫穿所述第二晶粒的基底的多個貫孔、以及多個對位標記，其中所述多個對位標記中的相鄰兩者之間的間距不同於所述多個貫孔中的相鄰兩者之間的間距。所述包封材料設置於所述第一晶粒上方，並且至少在側向上包封所述第二晶粒。所述重佈線結構設置於所述第二晶粒及所述包封材料上方，並電性連接至所述多個貫孔。

Description

半導體封裝及製造半導體封裝的方法
本發明實施例是有關於一種半導體封裝及製造半導體封裝的方法。
半導體裝置用於例如個人電腦、行動電話、數位照相機及其他電子設備等各種電子應用中。半導體裝置通常藉由在半導體基底上方依序沉積絕緣層或介電層、導電層及半導體層、並使用微影將所述各種層圖案化以在上面形成電路部件及組件來製作。許多積體電路通常製造於單個半導體晶圓上。晶圓的晶粒可在晶圓級被處理及封裝，並且已研發了用於晶圓級封裝的各種技術。
根據本發明的實施例，一種半導體封裝包括第一晶粒、第二晶粒、包封材料及重佈線結構。所述第二晶粒設置於所述第一晶粒上方，並且包括接合至所述第一晶粒的多個接合接墊、延伸貫穿所述第二晶粒的基底的多個貫孔、以及多個對位標記，其中所述多 個對位標記中的相鄰兩者之間的間距不同於所述多個貫孔中的相鄰兩者之間的間距。所述包封材料設置於所述第一晶粒上方，並且至少在側向上包封所述第二晶粒。所述重佈線結構設置於所述第二晶粒及所述包封材料上方，並電性連接至所述多個貫孔。
根據本發明的實施例，一種半導體封裝包括第一晶粒、第二晶粒、第一包封材料及第一重佈線結構。所述第二晶粒設置於所述第一晶粒上方並接合至所述第一晶粒。所述第二晶粒包括基底及延伸貫穿所述基底的多個貫孔。所述第二晶粒包括多個對位標記。所述對位標記的深度不同於所述貫孔的深度。所述第一包封材料在側向上包封所述第一晶粒及所述第二晶粒。所述第一重佈線結構設置於所述第二晶粒及所述第一包封材料上方。所述重佈線結構包括電性連接至所述第一晶粒及所述第二晶粒的第一導電特徵。
根據本發明的實施例，一種方法包括：將第一晶粒接合至第二晶粒，所述第一晶粒包括多個第一接合接墊，所述第二晶粒包括接合至所述第一接合接墊中的對應多者的多個第二接合接墊，所述第二晶粒包括電性連接至所述多個接合接墊中的對應多者的多個貫孔；在所述第一晶粒上方形成包封材料，所述包封材料在側向上包封所述第二晶粒；在所述第二晶粒上形成多個對位標記，所述多個對位標記中的相鄰兩個對位標記之間的間距不同於所述多個貫孔中的相鄰兩個貫孔之間的間距；以及在所述第二晶粒及所述包封材料上方形成重佈線結構。
10:層疊式封裝結構
100:半導體封裝
110:第一晶粒/晶粒/裝置晶粒
111:半導體基底/基底
112:接合接墊
113、123:內連線結構
120:第二晶粒/晶粒/裝置晶粒
121:基底/半導體基底
122:接合接墊
124:(基底)貫孔/貫孔
125:隔離層
126、126’、126”、126'''、126a、126b、126c、126d、126e、1261、1261a、1261c、1261d、1261e、1262、1262a、1262c、1262d、1262e、1263、1264:對位標記
127:虛設金屬圖案/第一虛設金屬圖案
128:密封環
129:虛設金屬圖案/第二虛設金屬圖案
130、200:包封材料
140、300:重佈線結構
142:第一層
310:電性連接件
400、1423:介電層
500:層間貫孔
600:封裝結構/層疊式封裝結構
610:電性端子
620:底部填料
1131、1231:積體電路元件
1251、1267:防水層
1252:絕緣層
1261b:第一對位標記
1262b:第二對位標記
1265:導電層
1266:阻擋層
1421:介電貫孔
1422:重佈線層
1422’:重佈線層/重佈線層(跡線)
1424、1444:對位圖案
1441:通孔
1442:重佈線層/導電接墊
1443、1445:鈍化層
AD:黏著劑層
AR:主動區/主動區(積體電路區)
C1:載體
d1、d2:深度
L1:總長度
OP:開口
P1、P2、P21、P22、P23、P24:間距
PK:封裝結構
PR:罩幕層
RC:凹陷
W1:寬度
接合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1至圖10示出製造根據本揭露一些實施例的半導體封裝時的中間階段的剖視圖。
圖11示出根據本揭露一些實施例的半導體封裝的對位標記的示意圖。
圖12至圖16示出根據本揭露一些實施例的各種對位標記的示意性俯視圖。
圖17示出製造根據本揭露一些實施例的半導體封裝時的中間階段的示意性剖視圖。
圖18示出製造根據本揭露一些實施例的半導體封裝時的中間階段的示意性剖視圖。
圖19示出製造根據本揭露一些實施例的半導體封裝時的中間階段的示意性剖視圖。
圖20示出根據本揭露一些實施例的半導體封裝的示意性剖視圖。
圖21示出根據本揭露一些實施例的半導體封裝的示意性剖視圖。
圖22示出根據本揭露一些實施例的半導體封裝的示意性 剖視圖。
圖23示出根據本揭露一些實施例的半導體封裝的示意性剖視圖及局部放大圖。
圖24示出根據本揭露一些實施例的半導體封裝的示意性剖視圖及局部放大圖。
圖25至圖26示出製造根據本揭露一些實施例的半導體封裝時的中間階段的剖視圖。
圖27至圖28示出製造根據本揭露一些實施例的半導體封裝時的中間階段的剖視圖。
圖29至圖32示出製造根據本揭露一些實施例的半導體封裝時的中間階段的剖視圖。
圖33示出根據本揭露一些實施例的半導體封裝的晶粒的局部俯視圖。
圖34示出根據本揭露一些實施例的半導體封裝的晶粒的示意性俯視圖及局部放大圖。
圖35示出根據本揭露一些實施例的半導體封裝的晶粒的示意性俯視圖及局部放大圖。
圖36至圖37示出製造根據本揭露一些實施例的半導體封裝時的中間階段的剖視圖。
以下揭露內容提供用於實施所提供標的的不同特徵的許多不同實施例或實例。以下闡述部件及排列的具體實例以簡化本 揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「上方」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所示的一個組件或特徵與另一(其他)組件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括元件在使用或操作中的不同定向。裝置可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據各種示例性實施例，提供一種半導體封裝及製造半導體封裝的方法。在一些實施例中，半導體封裝可為積體晶片上系統(System on Integrate Chip，SoIC)封裝，並且根據一些實施例示出形成SoIC封裝的中間階段。對一些實施例的一些變化進行了論述。在各種視圖及例示性實施例通篇中，使用相同的參考編號指示相同的組件。應理解，儘管使用形成SoIC封裝作為實例來闡釋本揭露的實施例的概念，但本揭露的實施例可容易地適用於其中 對位標記及(基底)貫孔形成於晶粒中的一者上的封裝結構及封裝方法。
圖1至圖10示出製造根據本揭露一些實施例的半導體封裝時的中間階段的剖視圖。根據本揭露的一些實施例，半導體封裝的製造方法可包括以下步驟。首先參照圖1，提供第一晶粒110，並且將第二晶粒120接合於第一晶粒110上方。在一些實施例中，舉例而言，第一晶粒110及第二晶粒120可分別為特殊應用積體電路(application-specific integrated circuit，ASIC)晶片、系統晶片(System on Chip，SoC)、類比晶片、感測器晶片、無線及射頻晶片、電壓調節器晶片、例如中央處理單元(Central Processing Unit，CPU)晶粒、微控制單元(Micro Control Unit，MCU)晶粒、基帶(BaseBand，BB)晶粒、應用處理器(Application processor，AP)晶粒等邏輯晶粒或者例如動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)晶粒、靜態隨機存取記憶體(Static Random Access Memory，SRAM)晶粒或類似物等記憶體晶片、其他類型的晶粒。第一晶粒110及第二晶粒120可為相同類型的晶粒或不同類型的晶粒，並且晶粒的類型在本揭露中不受限制。可應用各種合適的接合技術進行第一晶粒110及第二晶粒120的接合。舉例而言，可藉由混合接合(hybrid bonding)、熔融接合(fusion bonding)或其他類似接合或其組合將第二晶粒120接合至第一晶粒110。儘管在圖中示出一個晶粒110及一個晶粒120，但晶粒110及120的數量在本揭露中不受限制。
在一些實施例中，第一晶粒110可為現階段包含於半導體晶圓中的晶片。儘管示出一個晶粒110，但應理解，半導體晶圓包括多個晶粒110，並且所述多個晶粒110中的每一者位於晶圓的晶粒區內，並且藉由切割區(scribe region)彼此分隔開。可在後續製程中執行晶粒110的單體化。第二晶粒120可為已自另一半導體晶圓單體化並藉由拾取及放置製程安裝於第一晶粒110上方的晶粒。在一些實施例中，第一晶粒110與第二晶粒120可具有類似的結構，並且晶粒的詳細結構將在以下進行描述。
在一些實施例中，第一晶粒110包括半導體基底111、至少一個積體電路元件1131、內連線結構113及多個接合接墊112。積體電路元件1131可包括電晶體及/或二極體、被動元件(例如，電容器、電感器、電阻器或類似物)或類似物。為簡潔起見，在以下附圖中省略了積體電路元件1131。根據本揭露的一些實施例，第一晶粒110為邏輯晶粒，所述邏輯晶粒可為中央處理單元(CPU)晶粒、微控制單元(MCU)晶粒、輸入輸出(input-output，IO)晶粒、基帶(BaseBand,BB)晶粒、應用處理器(AP)晶粒或類似物。在一些實施例中，第一晶粒110亦可為記憶體晶粒，例如動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒或類似物。根據本揭露的一些實施例，第一晶粒110可為無例如電晶體及/或二極體等主動元件的中介晶圓(interposer wafer)。在一些實施例中，第一晶粒110可無例如電容器、電感器、電阻器或類似物等被動元件，或者可包括被動元件。
根據本揭露的一些實施例，半導體基底111可由晶體矽、晶體鍺、晶體矽鍺及/或例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及類似物等III-V化合物半導體形成。在一些實施例中，半導體基底111可更包括其他特徵，例如各種摻雜區、掩埋層及/或磊晶層。半導體基底111亦可為塊狀矽基底、絕緣體上矽(Silicon-On-Insulator，SOI)基底或藍寶石上矽或類似物。可在半導體基底111中形成淺溝槽隔離(Shallow Trench Isolation，STI)區(未示出)，以隔離半導體基底111中的主動區。儘管未示出，但可形成多個貫孔(through vias)以延伸至半導體基底111中，並且所述貫孔可用於電性互耦(inter-couple)第一晶粒110的相對側上的導電特徵(例如，接合接墊112)。
根據本揭露的一些實施例，第一晶粒110包括形成於半導體基底111的上表面上的至少一個積體電路元件1131。積體電路元件1131可包括互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor，CMOS)電晶體、電阻器、電容器、二極體、光電二極體、熔絲元件或類似物、或其組合。為簡潔起見，在本文中未示出積體電路元件1131的細節。根據一些實施例，第一晶粒110用於形成中介層，其中半導體基底111可為半導體基底或介電基底。
在一些實施例中，第一晶粒110可更包括內連線結構113(為便於繪示，以抽象形式示出為一層)，所述內連線結構113形成於半導體基底111上方，以電性連接各種積體電路元件1131， 藉此形成功能電路。內連線結構113可包括嵌入於一或多個介電層(例如，層間介電層(inter-layer dielectric layer，ILD)及金屬間介電層(inter-metal dielectric layer，IMD))中的金屬化結構(例如，導線及導通孔)。ILD形成於半導體基底111上方，並填充積體電路元件1131中的電晶體(未示出)的閘極堆疊之間的空間。根據一些實施例，ILD可由磷矽酸鹽玻璃(Phospho Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-Doped Phospho Silicate Glass，BPSG)、摻雜氟的矽酸鹽玻璃(Fluorine-Doped Silicate Glass，FSG)或類似物形成。在一些實施例中，可使用旋轉塗佈(spin coating)、可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、化學氣相沉積(Chemical Vapor Deposition，CVD)、電漿增強型化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)或類似技術形成ILD。在一些實施例中，多個接觸通孔形成於ILD中，並且用於將積體電路元件1131電性連接至上覆金屬線及金屬通孔。
IMD層位於ILD上方。根據本揭露的一些實施例，一些IMD層(例如，下部IMD層)由介電常數(k值)低於約3.0或約2.5的低介電常數介電材料形成。IMD層可由黑金剛石®(Black Diamond®)(應用材料公司(Applied Materials)的註冊商標)、含碳低介電常數介電材料、氫倍半矽氧烷(Hydrogen SilsesQuioxane， HSQ)、甲基倍半矽氧烷(MethylSilsesQuioxane，MSQ)或類似物形成。根據本揭露的一些實施例，一些IMD層或所有的IMD層由非低介電常數介電材料(例如，氧化矽、碳化矽(SiC)、碳氮化矽(SiCN)、氧碳氮化矽(SiOCN)或類似物)形成。
在一些實施例中，金屬化結構包括多個彼此內連並嵌入一或多個介電層中的導電特徵。導電特徵可包括多層導線、導通孔及導電接觸件。導電接觸件可形成於ILD中以將導線電性連接至積體電路元件1131，導通孔可形成於IMD中以電性連接不同層中的導線。金屬化結構的導電特徵可包括金屬、金屬合金或其組合。舉例而言，導電特徵可包含鎢(W)、銅(Cu)、銅合金、鋁(Al)、鋁合金或其組合。在一些實施例中，金屬化結構的最頂部導電特徵具有與介電結構的頂表面實質上共面(例如，在製程變化內)的頂表面，但本揭露並非僅限於此。
在一些實施例中，接合接墊112形成於內連線結構113的表面介電層中。根據本揭露的一些實施例，接合接墊112藉由單鑲嵌製程形成，並且亦可包括阻擋層及形成於相應阻擋層上方的含銅材料。根據本揭露的替代實施例，接合接墊112藉由雙鑲嵌製程形成。將頂表面介電層及接合接墊112平坦化，使得其頂表面在製程變化內共面，此可由於在形成接合接墊112時的化學機械拋光(chemical mechanical polishing，CMP)產生。接合接墊112被配置用於接合至其他裝置晶粒(例如，第二晶粒120)。
仍參照圖1，在一些實施例中，第二晶粒120包括可類似 於第一晶粒110的結構。舉例而言，第二晶粒120包括基底121、至少一個積體電路元件1231、內連線結構123(為便於繪示，以抽象形式示出為一層)、以及接合至第一晶粒110的接合接墊112的多個接合接墊122。內連線結構123形成於基底121上方，以電性連接各種積體電路元件1231，藉此形成功能電路。第二晶粒120的基底121、積體電路元件1231、內連線結構123及接合接墊122的材料及配置可實質上類似，並且使用與以上關於第一晶粒110描述的製程及/或材料類似的製程及/或材料形成，在此不再予以贅述。
根據本揭露的一些實施例，第二晶粒120可包括邏輯晶粒，例如中央處理單元(CPU)晶粒、微控制單元(MCU)晶粒、輸入輸出(IO)晶粒、基帶(BB)晶粒、應用處理器(AP)晶粒或類似物。在一些實施例中，第二晶粒120亦可包括記憶體晶粒，例如動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒或類似物。此外，多個第二晶粒120可接合在第一晶粒110上方，並且第二晶粒120可為選自以上所列出類型中的不同類型的晶粒。此外，第二晶粒120中的一者可為數位電路晶粒，而另一者可為類比電路晶粒。在一些實施例中，第一晶粒110可為邏輯晶粒，而第二晶粒120可為記憶體晶粒，並且晶粒110、120相組合來充當系統。將系統的功能及電路分成不同的晶粒(例如，晶粒110及120)可最佳化該些晶粒的形成，並且可達成製造成本的降低。
在一些實施例中，第二晶粒120更包括多個(基底)貫孔 124，所述(基底)貫孔124可形成於基底121中，並且電性連接至內連線結構123及接合接墊122中的導電特徵。在一些實施例中，貫孔124(有時稱為半導體貫孔或基底貫孔)被形成為穿透半導體基底121。貫孔124用於將積體電路元件1231及形成於基底121的前側(圖示的底側)上的金屬線連接至後側。在一些實施例中，貫孔124可延伸至內連線結構123中，以與內連線結構123的導電特徵物理及電性接觸。在一些實施例中，貫孔124可包括用於覆蓋其表面的襯墊(未示出)。襯墊(liner)設置於貫孔124與基底121之間，以將貫孔124與基底121分開。襯墊可圍繞貫孔124的側壁及/或頂表面。貫孔124可包含銅、銅合金、鋁、鋁合金、Ta、TaN、Ti、TiN、CoW或其組合。襯墊可包含介電材料，例如氧化矽、氮化矽、氮氧化矽或類似物或其組合。
在一些實施例中，第二晶粒120藉由混合接合製程接合至第一晶粒110，並且混合接合涉及至少兩種類型的接合，例如包括金屬對金屬接合及非金屬對非金屬接合，例如介電質對介電質接合。換言之，第二晶粒120的接合接墊122分別與第一晶粒110的接合接墊112直接接觸。在一些實施例中，第二晶粒120的接合接墊122藉由金屬對金屬接合被接合至第一晶粒110的接合接墊112，而第二晶粒120的介電層藉由介電質對介電質接合被接合至第一晶粒110的介電層。根據本揭露的一些實施例，金屬對金屬接合可包括銅對銅直接接合。此外，介電質對介電質接合可包括熔融接合。在一些實施例中，接合製程可包括以下步驟。首先，為 避免未接合區域(即，介面氣泡)的出現，可將第二晶粒120及第一晶粒110的待接合表面處理成足夠清潔及平滑的接合表面。然後，可將第二晶粒120拾取並放置在第一晶粒110上。在一些實施例中，將第一晶粒110與第二晶粒120對位，並在室溫下以輕微壓力放置成物理接觸，以起始接合操作。此後，執行熱處理，例如退火製程，以引起第一晶粒110的接合接墊112及第二晶粒120的對應上覆接合接墊122中的金屬的相互擴散，並將化學鍵轉換成共價鍵。接合接墊122的尺寸可大於、等於或小於相應接合接墊112的尺寸。
藉由混合接合，接合接墊122通過由金屬相互擴散(inter-diffusion)所引起的直接金屬接合被接合至對應的接合接墊112。第二晶粒120的介電層亦接合至第一晶粒110的介電層，在所述兩者之間形成鍵。舉例而言，第二晶粒120的介電層中的一者中的原子(例如氧原子)與第一晶粒110的介電層中的一者中的原子(例如矽原子)形成化學鍵或共價鍵。第一晶粒110的介電層與第二晶粒120的介電層之間的最終接合是介電質對介電質接合。換言之，在第一晶粒110與第二晶粒120之間存在接合介面。在一些實施例中，接合介面是混合接合介面，所述混合接合介面包括接合接墊112與接合接墊122之間的金屬對金屬接合介面、以及第一晶粒110的介電層與第二晶粒120的介電層之間的介電質對介電質接合介面。
在一些實施例中，第二晶粒120以面對面的配置接合至 第一晶粒110。即，第二晶粒120的前(主動)表面面向第一晶粒110的前表面。然而，本揭露並非僅限於此。在一些實施例中，第二晶粒120可以面對背的配置接合至第一晶粒110。換言之，第二晶粒120的前表面可面向第一晶粒110的背表面。在說明書通篇中，晶粒的「前表面」是指具有元件(例如，積體電路元件1131/1231)或靠近接合接墊(例如，接合接墊112/122)的表面，並且亦可被稱為主動表面。晶粒的「背表面」是與前表面相對的表面，並且可為基底的表面，其亦可被稱為後表面。
儘管示出兩個裝置晶粒110、120，但可在晶圓級執行混合接合，並且與示出的晶粒組(包括裝置晶粒110及120)相同或類似的多個裝置晶粒組被預接合，並且被佈置為列及行。在一些實施例中，混合接合亦可為晶粒至晶圓接合製程。本揭露並非僅限於此。
參照圖2，在一些實施例中，在將第二晶粒120被接合至第一晶粒110之後，可執行背側研磨製程以使第二晶粒120薄化並露出貫孔124。如圖2所示，在一些實施例中，貫孔124可延伸貫穿基底121並自第二晶粒120的頂表面(例如，背表面)露出，貫孔124的頂表面可在製程變化範圍內與基底121的頂表面(例如，背表面)實質上共面。在一些實施例中，此時可能不露出貫孔124，並且當存在一薄層基底121覆蓋貫孔124時，停止背側研磨。在一些實施例中，可跳過背側研磨製程。在一些實施例中，可在圖2或圖3所示的步驟中露出貫孔124。
仍參照圖2，在第一晶粒110上方設置包封材料130，以覆蓋第二晶粒120的側壁及頂表面。在一些實施例中，包封材料130可為模塑化合物、模塑底部填料、環氧樹脂、樹脂、類似物或其組合。在此類實施例中，包封材料130可藉由模塑製程、模塑底部填充(molding underfilling，MUF)製程或類似製程形成。在一些實施例中，包封材料130可包括氧化矽或TEOS，但亦可使用其他介電材料，例如碳化矽、氮氧化矽、氧碳氮化矽、PSG、BSG、BPSG或類似物。在此類實施例中，包封材料130可使用CVD、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、可流動化學氣相沉積(Flowable CVD)、旋塗或類似製程來形成。
在一些實施例中，包封材料130的頂表面最初可高於第二晶粒120的背表面，此意指包封材料130覆蓋第二晶粒120的背表面。然後，執行平坦化製程以移除包封材料130的位於第二晶粒120的頂部上方的一部分，使得包封材料130在側向上包封第二晶粒120。平坦化製程可包括化學機械拋光(CMP)製程。在其中在圖1的步驟中未露出貫孔124的一些實施例中，平坦化製程可進一步移除基底121的位於貫孔124頂部上方的一部分，以露出貫孔124。
在一些實施例中，可執行多個平坦化製程。舉例而言，在一些實施例中，可對圖1所示的結構執行第一平坦化製程，以最初使第二晶粒120薄化。在此第一平坦化製程之後，貫孔124可 保持被基底121覆蓋。在此第一平坦化之後，可形成包封材料130，且接著可執行第二平坦化製程以移除多餘的包封材料130，並且進一步使基底121薄化以暴露出貫孔124。
在形成包封材料130並執行一或多個平坦化製程之後，包封材料130覆蓋第一晶粒110的頂表面的一部分及第二晶粒120的側壁。在一些實施例中，包封材料130的頂表面在製程變化範圍內與第二晶粒120的頂表面實質上共面。在實施例中，包封材料130的頂表面在製程變化範圍內與基底121的頂表面(例如，背表面)及第二晶粒120的貫孔124的頂表面實質上共面。在一些實施例中，包封材料130亦可被稱為間隙填充介電層或絕緣結構或介電結構。
參照圖3，在一些實施例中，移除第二晶粒120的基底121的後部，使得貫孔124自基底121的背表面突出，並且在基底121上形成凹陷RC。在一些實施例中，包封材料130及貫孔124界定凹陷RC的側壁。在一些實施例中，藉由進一步使基底121薄化來達成對基底121的後部的移除。舉例而言，可藉由蝕刻製程，例如濕式蝕刻製程、乾式蝕刻製程或其組合來移除在側向上位於貫孔124旁邊的基底121的後部。蝕刻製程可在基底121與其他相鄰材料(例如，包封材料130、貫孔124等)之間具有高的蝕刻選擇率。在一些實施例中，包封材料130可實質上不被蝕刻製程移除，但本揭露並非僅限於此。在一些實施例中，包封材料130的一部分亦可藉由蝕刻製程移除。在執行薄化(例如，藉由蝕刻)製 程之後，基底121的頂表面低於貫孔124的頂表面及包封材料130的頂表面。換言之，貫孔124具有自基底121的頂表面突出的部分。在一些實施例中，凹陷RC可具有在約0.5微米至約2微米範圍內的深度。
現在參照圖4，在第二晶粒120的基底121及包封材料130上方設置隔離層125，以覆蓋基底121的頂表面。在一些實施例中，隔離層125亦可覆蓋貫孔124的頂表面及包封材料130的頂表面。在一些實施例中，隔離層125是共形(conformal)層，即，隔離層125具有沿著上面形成有隔離層125的區延伸的實質上相等的厚度。隔離層125可包含介電材料，例如氮化矽(SiN)、HDP OX(SiO2)、TEOS OX(SiO2)、氧化矽、碳化矽(SiC)、碳氧化矽(SiOC)、氮氧化矽(SiON)、摻氧碳化矽、摻氮碳化矽、聚合物(其可為感光性材料，例如PBO、聚醯亞胺或BCB)、低介電常數介電材料(例如PSG、BPSG、FSG、SiOxCy、SOG、旋塗聚合物、矽碳材料、其化合物、其複合物、其組合或類似物)，所述材料亦可用於隔離層125。隔離層125可使用例如CVD、原子層沉積(atomic layer deposition，ALD)或類似沉積製程等合適的沉積製程形成。在一些實施例中，隔離層125被形成為具有至少等於凹陷RC高度的厚度(即，貫孔124的自基底121突出的部分的厚度)。換言之，隔離層125完全填充凹陷RC。
然後，執行平坦化製程以移除隔離層125的位於貫孔124頂部上方的一部分，從而露出貫孔124，並且形成隔離層125。因 此，貫孔124延伸貫穿隔離層125。平坦化製程可包括CMP製程。因此，隔離層125位於基底121上，並且在側向上包封貫孔124的自基底121突出的部分。在一些實施例中，隔離層125在側向上位於貫孔124與包封材料130之間。隔離層125的頂表面可在製程變化範圍內與貫孔124的頂表面及包封材料130的頂表面實質上共面。在一些實施例中，可省略圖3至圖4所示的隔離層125的形成。在一些實施例中，可在形成包封材料130之前形成隔離層，並且可將所述隔離層形成為沿著第二晶粒120的頂表面及側壁以及第一晶粒110的頂表面延伸。在一些實施例中，隔離層可進一步延伸以覆蓋包封材料130的頂表面。在一些實施例中，隔離層125可具有在約0.5微米至約2微米範圍內的厚度。
現在參照圖5及圖6，於第二晶粒120上形成多個對位標記126。在一些實施例中，對位標記126的形成可包括以下步驟。首先，在第二晶粒120(例如，隔離層125)的頂表面上方設置罩幕層PR。罩幕層PR可包含感光性材料，所述感光性材料包括有機材料，並且可為正感光性材料或負感光性材料。使用例如旋塗技術將罩幕層PR放置於隔離層125上方。一旦就位，便可將罩幕層PR暴露於經圖案化的能量源(例如，經圖案化的光源)，以在罩幕層PR的暴露於經圖案化的光源的該些部分中引發化學反應。然後將顯影劑施加至曝光的罩幕層PR，以利用物理變化並依據所需圖案選擇性地移除罩幕層PR的曝光部分或罩幕層PR的未曝光部分，並形成對位標記126的所需圖案(例如，罩幕層PR上的開口)。 可使用其他遮罩材料來代替感光性材料，或者除感光性材料之外，還可使用其他遮罩材料。
一旦罩幕層PR已被圖案化，便使用蝕刻製程將罩幕層PR的圖案轉移至隔離層125(並且可轉移至第二晶粒120的基底121)。即，執行蝕刻製程以在隔離層125上形成多個開口OP。蝕刻製程是非等向性的，使得罩幕層PR中的開口延伸貫穿隔離層125，並且在隔離層125中具有與在罩幕層PR中大約相同的尺寸(或者稍小)。
然後，於開口OP內形成對位標記126。在實施例中的一者中，藉由用不同於周圍材料的材料填充開口OP來形成對位標記126。在一些實施例中，對位標記包含可容易地與周圍材料區分的導電材料。舉例而言，對位標記126可包含一或多種導電材料，例如銅、鎢、其他導電金屬或類似物，並且可例如藉由電鍍、無電鍍覆或類似鍍覆形成。對位標記126的導電材料可與貫孔124的導電材料相同。在一些實施例中，對位標記126的導電材料可不同於貫孔124的導電材料，乃因所述兩者是在單獨的步驟中藉由不同的製程形成的。在其他實施例中，對位標記126藉由用介電材料填充開口OP來形成，此將在以下進行闡述。然後，可使用例如灰化製程等合適的移除製程來移除罩幕層PR。在實施例中，可使用電漿灰化製程來移除罩幕層PR，由此可提高罩幕層PR的溫度，直至罩幕層PR經歷熱分解並且可被移除。然而，作為另一選擇，可利用任何其他合適的製程，例如濕式剝離。在一些實施例中，可 對隔離層125、貫孔124及對位標記126的頂表面執行平坦化製程。平坦化製程可包括研磨製程。最終的結構如圖6所示。由於進行了平坦化製程，貫孔124的頂表面實質上與對位標記126的頂表面齊平，並且實質上與隔離層125的頂表面齊平。在一些實施例中，對位標記126可具有在約0.3微米至約3微米範圍內的厚度。
圖11示出根據本揭露一些實施例的半導體封裝的對位標記的示意圖。現在參照圖6及圖11，根據本揭露的一些實施例，由於對位標記126及貫孔124是在單獨的步驟中藉由不同的製程形成的，因此對位標記126中的相鄰兩者之間的間距P2可不同於貫孔124中的相鄰兩者之間的間距P1。在一些實施例中，對位標記126的尺寸(例如，直徑、深度)亦可不同於貫孔124的尺寸。在一些實施例中，對位標記126的間距P2實質上小於貫孔124的間距P1。在一些實施例中，對位標記126可具有如圖11所示的不同組的間距P21、P22、P23、P24。在一些實施例中，對位標記126可由對位標記1261、1262、1263、1264的多個子集構成，並且對位標記1261、1262、1263、1264的子集的對應間距P21、P22、P23、P24彼此不同。舉例而言，對位標記1261的間距P21及直徑可在約7微米至約9微米的範圍內(例如，8微米)，對位標記1262的間距P22及直徑可在約1微米至約2微米的範圍內(例如，1.6微米)，對位標記1263的間距P23及直徑可在約0.5微米至約0.8微米的範圍內(例如，1.15微米)，並且對位標記1264的間距P24 及直徑可在約8微米至約10微米的範圍內(例如，8.8微米)。在一些實施例中，貫孔124的間距P1可為約2微米至約6微米，並且每個貫孔124的直徑可為約2微米。然而，以上列出的尺寸及數量僅用於例示目的，並且本揭露並非僅限於此。因此，對位標記126的設計靈活性增加，並且對位標記126能夠滿足精細間距要求(至少小於或約等於2微米)以獲得更佳的解析度。在一些實施例中，對位標記126中的相鄰兩者之間的間距P2可為0.4微米或小於0.4微米。在一些實施例中，對位標記126的總長度L1(包括對位標記1261、1262、1263、1264的長度)為約800微米至830微米(例如，822微米)，並且對位標記126的寬度W1為約50微米至約70微米(例如，60微米)，但本揭露並非僅限於此。
根據本揭露的一些實施例，對位標記126容許辨識晶粒的正確方位(orientation)。在一些實施例中，就對位標記126未電性耦合至接合接墊122或貫孔124而言，對位標記126為虛設(dummy)結構。在一些實施例中，對位標記126可電性耦合至接合接墊122，並且隨後經由貫孔124形成重佈線結構140。在一些實施例中，對位標記126可接地。對位標記126可包括光對位標記、掃描電子顯微鏡(scanning electron microscope，SEM)標記及其他對位標記。對位標記126可在微影處理、測試、檢查或量測期間設置用於對位的特徵。
參照圖7及圖8，在第二晶粒120(例如，隔離層125)及包封材料130上方形成重佈線結構140(參見圖8)。因此，隔 離層125設置於第二晶粒120的基底121與重佈線結構140之間，並且對位標記126自隔離層125的面向重佈線結構140的上表面延伸，並且朝向第二晶粒120的基底121延伸。圖7示出重佈線結構140的第一層142的形成。詳言之，舉例而言，可於第二晶粒120及包封材料130上方形成一或多個介電層(出於例示目的，統稱為介電層1423)，以覆蓋第二晶粒120(例如，隔離層125)的頂表面及包封材料130的頂表面。介電層1423可包含例如氧化矽等氧化物、例如氮化矽等氮化物、未經摻雜的矽酸鹽玻璃(Un-doped Silicate Glass，USG)或類似物、或其組合。可藉由例如CVD等合適的沉積製程形成介電層1423。然後，藉由例如單/雙鑲嵌(damascene)製程形成多個介電貫孔1421及重佈線層1422。在一些實施例中，在形成重佈線結構140時，對位標記126可用於辨識及對位晶粒120與重佈線結構140的特徵(例如，介電貫孔及重佈線層)之間的相對位置。在一些實施例中，自俯視圖來看，對位標記126不與重佈線結構140的導電層(例如，介電貫孔及重佈線層)重疊，因此對位標記126在對位製程期間不會被阻擋。
在一些實施例中，執行圖案化製程以在介電層1423中形成多個通孔及多個溝渠。圖案化製程移除介電層1423的一部分，以暴露出第二晶粒120的貫孔124的頂表面。圖案化製程可包括多個微影及/或蝕刻製程。介層窗孔的側壁及溝渠的側壁可為直的或傾斜的。然後，用導電材料填充介層窗孔及溝渠，以形成圖7所示的介電貫孔1421及重佈線層1422。導電材料包含合適的金屬材 料，例如銅或銅合金。在一些實施例中，導電材料的形成方法可包括例如電鍍製程或電化學鍍覆等鍍覆製程、或者例如CVD、物理氣相沉積(Physical Vapor Deposition，PVD)或類似沉積製程等合適的沉積製程。此後，可執行例如CMP製程等平坦化製程，以移除導電材料的多餘部分，直至暴露出介電層1423。在一些實施例中，在執行平坦化製程之後，介電貫孔1421的頂表面及重佈線層1422的頂表面在製程變化範圍內與介電層1423的頂表面實質上共面。
參照圖8，在一些實施例中，於介電層1423上方形成鈍化層1443，並且於鈍化層1443中形成通孔1441以電性連接至重佈線層1422。然後，在鈍化層1443及通孔1441上方形成重佈線層(或導電接墊)1442，並經由通孔1441電性耦合至重佈線層1422。重佈線層(或導電接墊)1442及通孔1441的材料可分別包括合適的金屬材料，例如鋁、銅、其合金或其組合。在一些實施例中，導電接墊1442可為鋁接墊或鋁銅接墊，並且可使用其他金屬材料。通孔1441與導電接墊1442可在所述兩者之間存在介面的情況下分開形成，或者可在所述兩者之間無介面的情況下同時形成。
在一些實施例中，可於鈍化層1443上方形成鈍化層1445，以至少在側向上包封導電接墊1442。鈍化層1443及1445可分別為單層或複合層，並且可由無孔材料形成。在一些實施例中，鈍化層1443及1445中的每一者可包含氧化矽、氮化矽或其組合。在一些實施例中，鈍化層1443及1445中的一或兩者為包括氧化矽 層(未單獨示出)及位於氧化矽層上方的氮化矽層(未單獨示出)的複合層。鈍化層1443及1445亦可由其他無孔介電材料(例如，未經摻雜的矽酸鹽玻璃(USG)、氮氧化矽及/或類似物、或其組合)形成。然後，可執行平坦化製程，例如CMP製程，以移除鈍化層1445的多餘部分，直至暴露出導電接墊1442。在一些實施例中，在執行平坦化製程之後，導電接墊1442的頂表面與鈍化層1445的頂表面實質上共面。
此時，所得封裝結構可呈晶圓形式，且可接著被安裝(例如，框架安裝)至切割帶(dicing tape)上。在此之後，可將封裝結構單體化或切割(例如，沿著切割線)，藉此形成多個半導體封裝100，所述多個半導體封裝100中的每一者可與圖8所示的半導體封裝100實質上相同或類似。
參照圖9及圖10，根據本揭露的一些實施例，上述半導體封裝100可應用於積體扇出型(InFO)封裝製程，以形成圖10所示的層疊式封裝結構10。詳言之，在一些實施例中，現在參照圖8及圖9，圖8中所示的半導體封裝100可設置於載體C1上，使得第一晶粒110的半導體基底111的背表面面向載體C1被貼合。在一些實施例中，載體C1可為玻璃載體、陶瓷載體或類似載體。可將黏著劑層AD(例如，光熱轉換釋放塗層(heat conversion release coating，LTHC)或類似物)設置於載體C1上。在一些實施例中，可視情況將介電層400設置於載體C1上方(例如，設置於黏著劑層AD上)。
在放置半導體封裝100時，對位標記126用於對位半導體封裝100(例如，半導體封裝100的第二晶粒120)的位置，以確保半導體封裝100放置在期望的位置處，並且半導體封裝100不會自其預期位置及方向偏移或旋轉。藉由確定半導體封裝100相對於對位標記126的位置的相對位置來執行對位。
在一些實施例中，可預先形成層間貫孔500，且然後將所述層間貫孔500放置於載體C1上。在一些實施例中，層間貫孔500可藉由例如鍍覆製程形成。層間貫孔500的鍍覆可在放置半導體封裝100之前執行，並且可包括於載體C1上方形成晶種層(未示出)、形成並圖案化光阻層(未示出)、以及於晶種層的經由光阻層暴露出的部分上鍍覆層間貫孔500。然後可移除光阻層及晶種層的被光阻層覆蓋的部分。然後可將半導體封裝100放置於載體C1上方。層間貫孔500的材料可包括銅、鋁或類似物。因此，層間貫孔500的底端實質上與半導體封裝100的背表面齊平。在一些實施例中，可在放置半導體封裝100之後設置層間貫孔500。
然後，由包封材料200包封位於載體C1上的半導體封裝100及層間貫孔500。換言之，包封材料200設置於載體C1上方，以至少在側向上包封半導體封裝100(例如，圖8中所示的第一晶粒110、包封材料130及重佈線結構140)及層間貫孔500。在一些實施例中，包封材料200填充半導體封裝100與層間貫孔500之間的間隙。因此，層間貫孔500延伸貫穿包封材料200。包封材料200可包括模塑化合物、環氧樹脂或樹脂等。在一些實施例中， 包封材料200的頂表面最初可高於層間貫孔500的頂端及半導體封裝100的頂表面(例如，圖8所示的重佈線結構140的頂表面)。即，包封材料200覆蓋層間貫孔500的頂端及半導體封裝100的頂表面。然後，執行薄化製程(所述薄化製程可為研磨製程)，以使包封材料200薄化，直至層間貫孔500的頂端及半導體封裝100的導電接墊1442的頂表面被露出。由於進行了薄化製程，層間貫孔500的頂端與包封材料200的頂表面實質上齊平。
然後，於半導體封裝100(例如，圖8所示的包封材料130及重佈線結構140)及包封材料200上方形成重佈線結構300。重佈線結構300電性連接至半導體封裝100及層間貫孔500。在一些實施例中，重佈線結構300的導電特徵電性連接至半導體封裝100的導電接墊1442及層間貫孔500。在一些實施例中，重佈線結構300亦可內連導電接墊1442及層間貫孔500。
重佈線結構300可藉由例如首先在包封材料130、層間貫孔500及半導體封裝100上沉積介電層(未個別示出)來形成。在一些實施例中，介電層由可使用微影罩幕來圖案化的感光性材料(例如，PBO、聚醯亞胺、BCB或類似物)形成。介電層可藉由旋轉塗佈、層疊、CVD、類似技術或其組合來形成。然後，將介電層圖案化以形成暴露出層間貫孔500及/或半導體封裝100的導電接墊1442的一些部分的開口。可藉由可接受的製程(例如當介電層是感光性材料時，藉由將介電層曝光及顯影；或者藉由使用例如非等向性蝕刻進行蝕刻)進行所述圖案化。
然後於介電層上方形成金屬化圖案。金屬化圖案包括沿著介電層的主表面延伸並延伸貫穿介電層以物理及電性耦合至層間貫孔500及/或半導體封裝100的導電接墊1442的導電組件。作為形成金屬化圖案的實例，於介電層上方及延伸貫穿介電層的開口中形成晶種層。在一些實施例中，晶種層是金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層上方的銅層。晶種層可使用例如PVD或類似技術形成。然後於晶種層上形成光阻並將所述光阻圖案化。光阻可藉由旋轉塗佈或類似技術形成，並且可被暴露至光以進行圖案化。光阻的圖案對應於期望的金屬化圖案。圖案化形成貫穿光阻的開口以暴露出晶種層。然後於光阻的開口中及晶種層的被暴露出的部分上形成導電材料。導電材料可藉由例如電鍍或無電鍍覆或類似鍍覆等鍍覆形成。導電材料可包括金屬，如銅、鈦、鎢、鋁或類似物。導電材料與晶種層的下伏部分的組合形成金屬化圖案。移除光阻及晶種層的上面未形成導電材料的部分。可例如使用氧電漿或類似物藉由可接受的灰化或剝離製程移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程、例如藉由濕式或乾式蝕刻來移除晶種層的被暴露出的部分。此製程可重複一或多次以形成重佈線結構300。在一些實施例中，可使用單/雙鑲嵌製程。
仍參照圖9，在一些實施例中，根據一些示例性實施例，於重佈線結構300上設置多個電性連接件310。在一些實施例中， 所述多個電性連接件310可包括藉由濺鍍、蒸鍍或無電鍍覆等形成於重佈線結構300上的凸塊下金屬(Under Bump Metallurgy，UBM)層。電性連接件310的形成可包括將焊料球放置於重佈線結構300上(或UBM層上)，且接著對焊料球進行迴焊。在替代實施例中，電性連接件310的形成可包括執行鍍覆製程以在重佈線結構300上形成焊料區，且接著對焊料區進行迴焊。電性連接件310亦可包括亦可藉由鍍覆形成的導電柱、或者具有焊料帽的導電柱。在一些實施例中，至少一個積體被動元件(Integrated Passive Device，IPD)亦可設置於重佈線結構300上。IPD可使用例如薄膜及微影處理等標準晶圓製作技術來製作，並且可藉由例如覆晶接合或引線接合等安裝於重佈線結構300上。
現在參照圖9及圖10，可移除載體C1。在一些實施例中，藉由使黏著劑層AD失去或降低黏著性而使載體C1與上覆結構(以下稱為封裝結構PK)脫離。隨後與載體C1一起移除黏著劑層AD。舉例而言，可將黏著劑層AD暴露於紫外(ultraviolet，UV)光，使得黏著劑層AD失去或降低黏著性，且因此可自封裝結構PK移除載體C1及黏著劑層AD。在移除載體C1之後，露出層間貫孔500的底端。在所示的結構中，層間貫孔500的底端與半導體封裝100的底表面及包封材料200的底表面齊平。在省略介電層400的實施例中，可視情況執行研磨製程以輕微研磨半導體封裝100的背表面(例如，第一晶粒110的背表面)及層間貫孔500的底端。
在具有介電層400的實施例中，然後可對介電層400執行圖案化製程以形成多個開口。所述開口分別位於層間貫孔500上，以露出層間貫孔500的底端。在一些實施例中，開口可藉由微影製程、雷射鑽孔製程等形成。
仍參照圖10，可於封裝結構PK上方形成多個電性端子610，以電性連接至層間貫孔500。在一些實施例中，電性端子610設置於介電層400的開口中，以連接至層間貫孔500。然後，於封裝結構PK上設置另一封裝結構600，並經由電性端子610將所述另一封裝結構600電性連接至層間貫孔500。封裝結構600安裝於封裝結構PK上。因此，所得結構是如圖10所示的層疊式封裝結構600。在一些實施例中，封裝結構600可為封裝、裝置晶粒、被動元件及/或類似物。在一些實施例中，層疊式封裝結構600可組合垂直分立的記憶體及邏輯封裝，但本揭露並非僅限於此。在一些實施例中，封裝結構PK與封裝結構600之間的接合可經由電性端子610使用覆晶接合來執行，舉例而言，所述電性端子610可包含焊料。在一些實施例中，可於封裝結構PK與封裝結構600之間形成底部填料620，以包封電性端子610。
應理解，封裝結構600中的裝置晶粒可以不同於所示的示例性實施例中的方式佈置。在一些實施例中，裝置晶粒由包封材料包封。然後，可接著將晶圓級封裝鋸切成彼此獨立的多個層疊式封裝結構10，其中所述層疊式封裝結構10中的每一者包括接合至一個封裝結構PK的一個封裝結構600。
圖12至圖16示出根據本揭露一些實施例的各種對位標記的示意性俯視圖。由於對位標記126是在單獨的步驟中藉由與貫孔124不同的製程形成的，因此對位標記126的設計可更加靈活。舉例而言，對位標記126中的一者的剖面形狀可不同於貫孔124(圖8中所示)中的一者的剖面形狀(例如，圓形)。圖12至圖16僅示出對位標記126的一些可能的實施例，但本揭露並非僅限於此。
首先參照圖12，在一個實施例中，自俯視圖來看，對位標記126a中的每一者可為矩形形狀。即，對位標記126a中的每一者可為矩形條。舉例而言，對位標記126a中的一者的寬度可為約4微米至6微米(例如，5微米)，而對位標記126a中的一者的長度可為約12微米至14微米(例如，13.5微米)。在一個實施例中，對位標記126a可包括兩組對位標記1261a、1262a，並且對位標記1261a的長度方向實質上垂直於對位標記1262a的長度方向，並且對位標記1261a、1262a可以如圖12所示的替代方式設置。在一個實施例中，對位標記126(包括對位標記1261a、1262a)的總長度在約50微米至約70微米的範圍內(例如，60微米)，並且對位標記126(包括對位標記1261a、1262a)的總寬度在約50微米至約70微米的範圍內(例如，60微米)，但本揭露並非僅限於此。
參照圖13，在一些實施例中，自俯視圖來看，對位標記126b可為以同心方式佈置的矩形(例如，方形)環。舉例而言， 對位標記126b可包括第一對位標記1261b及位於第一對位標記1261b內的第二對位標記1262b，如圖13所示。在一些實施例中，第一對位標記1261b的寬度/長度可在約4微米至約6微米的範圍內(例如，5微米)，而第二對位標記1262b的寬度/長度可在約2微米至約3微米的範圍內(例如，2.5微米)。在一個實施例中，對位標記126b的寬度/長度可在約50微米至約70微米的範圍內(例如，60微米)，但本揭露並非僅限於此。
參照圖14，在一些實施例中，對位標記126c的形狀可變化。舉例而言，對位標記126c可包括兩組對位標記1261c、1262c，並且對位標記1261c中的每一者的剖面形狀呈圓形形狀，而對位標記1262c中的每一者的剖面形狀呈矩形形狀。對位標記1261c、1262c可以如圖14所示的替代方式設置。在一些實施例中，矩形對位標記1262c的寬度可為約4微米至6微米(例如，5微米)，而矩形對位標記1262c的長度可為約12微米至15微米(例如，13.5微米)。一些圓形對位標記1261c沿著矩形對位標記1262c的長度方向佈置。在一些實施例中，對位標記126c(包括對位標記1261c、1262c)的總長度/寬度可在約50微米至約70微米的範圍內(例如，60微米)，但本揭露並非僅限於此。
參照圖15，在一些實施例中，對位標記126d的形狀可變化。舉例而言，對位標記126c可包括兩種類型的對位標記1261d、1262d，並且自俯視圖來看，對位標記1262d可為界定封閉區的矩形(例如，方形)環，並且對位標記1261d設置於所述封閉區中。 在一些實施例中，對位標記1261d可為在由對位標記1262d界定的封閉區內佈置成交叉圖案的多個貫孔，如圖15所示。在一些實施例中，對位標記126d的總寬度/長度可在約50微米至約70微米的範圍內(例如，60微米)，但本揭露並非僅限於此。
參照圖16，在一些實施例中，對位標記126e可包括兩種類型的對位標記1261e、1262e，並且對位標記1261e是圍繞設置有對位標記1262e的區的多個貫孔。在一些實施例中，對位標記1261e可圍繞矩形(例如，方形)區，並且設置於矩形區內的對位標記1262e呈十字形狀。在一些實施例中，十字形狀的對位標記1262e的寬度可為約2微米至3微米(例如，2.5微米)，而十字形狀的對位標記1262e的長度可在約8微米至約12微米的範圍內(例如，10微米)。在一些實施例中，對位標記126e的總寬度/長度在約50微米至約70微米的範圍內(例如，60微米)，但本揭露並非僅限於此。應注意，在關於圖12至圖16的實施例中提及的尺寸及數量僅用於例示目的，而非用於限制本揭露。
圖17示出製造根據本揭露一些實施例的半導體封裝時的中間階段的示意性剖視圖。應注意，圖17所示的半導體封裝含有諸多與在先前實施例中揭露的半導體封裝(例如，圖6所示的半導體封裝)相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖17，根據本揭露的一些實施例，對位標記126中 的每一者的深度d2不同於貫孔124中的每一者的深度d1。在一些實施例中，對位標記126中的每一者的深度d2實質上小於貫孔124中的每一者的深度d1。在例如圖6所示的實施例等實施例中，對位標記126延伸貫穿隔離層125。在一些實施例中，對位標記126進一步延伸至第二晶粒120的基底121中，但未一直延伸貫穿第二晶粒120的基底121，如圖17所示。即，對位標記126中的每一者的深度d2大於隔離層125的厚度。
圖18示出製造根據本揭露一些實施例的半導體封裝時的中間階段的示意性剖視圖。應注意，圖18所示的半導體封裝含有諸多與在先前實施例中揭露的半導體封裝(例如，圖6所示的半導體封裝)相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖18，根據本揭露的一些實施例，對位標記126中的每一者的深度可與貫孔124中的每一者的深度大致相同。在一些實施例中，對位標記126可延伸貫穿第二晶粒120的隔離層125及基底121，並且可進一步延伸至內連線結構123中，但對位標記126未電性連接至內連線結構123中的積體電路元件(例如，圖1所示的積體電路元件1231)。即，對位標記126的深度大於隔離層125的厚度與基底121的厚度之和，並且可實質上等於貫孔124中的每一者的深度。在一些實施例中，對位標記126的深度可與貫孔124的深度大致相同，而對位標記126的間距不同於貫孔124 的間距。
圖19示出製造根據本揭露一些實施例的半導體封裝時的中間階段的示意性剖視圖。應注意，圖19所示的半導體封裝含有諸多與在先前實施例中揭露的半導體封裝(例如，圖6所示的半導體封裝)相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖19，根據本揭露的一些實施例，對位標記126中的每一者的深度不同於貫孔124中的每一者的深度d1。在一些實施例中，對位標記126中的每一者的深度小於貫孔124中的每一者的深度。在一些實施例中，對位標記126自隔離層125的上表面延伸，但並非一直延伸貫穿隔離層125。即，對位標記126的深度小於隔離層125的厚度。
圖20示出根據本揭露一些實施例的半導體封裝的示意性剖視圖。應注意，圖20所示的半導體封裝含有諸多與在先前實施例中揭露的半導體封裝相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖20，根據本揭露的一些實施例，重佈線結構140的導電層中的至少一者包括自俯視圖看與對位標記126重疊的對位圖案1424。在一些實施例中，包括重佈線層1422的導電層亦可包括對位圖案1424。即，對位圖案1424與重佈線層1422處於相 同的水平高度(層)處，並且可在同一步驟中(同時)與重佈線層1422一起形成。在一些實施例中，自俯視圖來看，對位圖案1424與對位標記126對準，此允許辨識重佈線結構140的適當方位。在一些實施例中，對位圖案1424與重佈線層1422電性絕緣。在一些實施例中，對位圖案1424可具有與對位標記126相同的圖案。在一些實施例中，對位圖案1424可具有不同於對位標記126的圖案。
圖21示出根據本揭露一些實施例的半導體封裝的示意性剖視圖。應注意，圖21所示的半導體封裝含有諸多與在先前實施例中揭露的半導體封裝相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖21，根據本揭露的一些實施例，重佈線結構140的導電層中的至少一者包括自俯視圖看與對位標記126重疊的對位圖案。在一些實施例中，除了上述對位圖案1424之外，包括重佈線層(或導電接墊)1442的導電層還可包括自俯視圖看與對位標記126重疊的對位圖案1444。即，在此類實施例中，重佈線結構140包括與重佈線層1422處於相同水平高度(層)處的對位圖案1424、以及與導電接墊1442處於相同水平高度(層)處的對位圖案1444。在一些實施例中，自俯視圖來看，對位圖案1424及對位圖案1444分別與對位標記126對準，此允許辨識重佈線結構140的適當方位。在一些實施例中，對位圖案1424與重佈線層1422 電性絕緣，而對位圖案1444與導電接墊1442電性絕緣。在一些實施例中，對位圖案1424及1444可各自具有與對位標記126相同的圖案。在一些實施例中，對位圖案1424及1444可各自具有不同於對位標記126的圖案。
圖22示出根據本揭露一些實施例的半導體封裝的示意性剖視圖。應注意，圖22所示的半導體封裝含有諸多與在先前實施例中揭露的半導體封裝相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖22，根據本揭露的一些實施例，重佈線結構140的導電層中的至少一者包括自俯視圖看與對位標記126重疊的對位圖案。在一些實施例中，包括重佈線層(或導電接墊)1442的導電層可更包括對位圖案1444。即，對位圖案1444與導電接墊1442處於相同的水平高度(層)處，並且可在同一步驟中(同時)與導電接墊1442一起形成。在一些實施例中，自俯視圖來看，對位圖案1444與對位標記126對準，此允許辨識重佈線結構140的適當方位。在一些實施例中，自俯視圖來看，包括重佈線層1422的導電層不與對位標記126重疊。即，包括重佈線層1422的導電層不具有與對位標記126對準的任何對位圖案。在一些實施例中，對位圖案1444與導電接墊1442電性絕緣。在一些實施例中，對位圖案1444可具有與對位標記126相同的圖案。在一些實施例中，對位圖案1444可具有不同於對位標記126的圖案。
圖23示出根據本揭露一些實施例的半導體封裝的示意性剖視圖及局部放大圖。應注意，圖23所示的半導體封裝含有諸多與在先前實施例中揭露的半導體封裝相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖23，在一些實施例中，填充在對位標記126的開口OP中的材料可為複合層。即，對位標記126可包括填充對位標記126的開口OP的多個層。在一些實施例中，對位標記126可包括覆蓋開口OP的側壁的阻擋層1266(例如，氮化鈦(TiN)層)、以及填充開口OP的剩餘部分的導電層1265，例如銅(Cu)層。在一些實施例中，對位標記126的形成可包括以下步驟。首先，藉由蝕刻製程經由第二晶粒120(例如，隔離層125)的頂表面上方的罩幕層(例如，圖5所示的罩幕層PR)形成多個開口OP。因此，罩幕層PR的圖案藉由蝕刻製程被轉移至隔離層125(並且可為第二晶粒120的基底121)。然後，可於隔離層125上方形成阻擋層1266，且所述阻擋層1266覆蓋開口OP的側壁。在一些實施例中，阻擋層1266可由包含TaN、TiN或類似物的材料形成。阻擋層1266可具有介於約500埃(angstroms)至約750埃範圍內的厚度。阻擋層1266可藉由使用各種沉積技術(例如ALD、PVD、CVD或其他合適的技術)形成。然後，可於阻擋層1266上方形成導電層1265，以填充開口OP的剩餘部分。舉例而言，導電層1265可包含導電材料，例如銅、鎢、其他導電金屬或類似物，並且可例 如藉由鍍覆、無電鍍覆或類似鍍覆形成。導電層1265可具有介於約1微米至約2微米範圍內的厚度。對位標記126的導電材料可與貫孔124的導電材料相同。在一些實施例中，對位標記126的導電材料可不同於貫孔124的導電材料，乃因所述兩者是在單獨的步驟中藉由不同的製程形成。然後，可使用例如灰化製程等合適的移除製程來移除罩幕層。此後，可執行例如CMP製程等平坦化製程，以移除導電層1265及阻擋層1266的多餘部分，直至暴露出隔離層125。出於例示目的，在圖23的對位標記的上下文中示出複合層的使用。在一些實施例中，圖23所示的複合層可用於其他對位標記配置，包括以上參照圖17至圖19論述的該些對照標記配置。
圖24示出根據本揭露一些實施例的半導體封裝的示意性剖視圖及局部放大圖。應注意，圖24所示的半導體封裝含有諸多與在先前實施例中揭露的半導體封裝相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖24，根據本揭露的一些實施例，填充在對位標記126的開口OP中的材料可為介電材料。在一些實施例中，重佈線結構140的介電材料填充對位標記126的開口OP。舉例而言，介電層1423可填充開口OP以形成對位標記126，如圖24左側的局部放大圖所示。重佈線結構140的介電材料可包括氮化矽(SiN)、HDP OX(SiO2)、TEOS OX(SiO2)、氧化矽、碳化矽(SiC)、碳 氧化矽(SiOC)、氮氧化矽(SiON)、摻氧碳化矽、摻氮碳化矽、USG或類似物。應注意，填充在開口OP中的介電材料不同於隔離層125的材料。在一些實施例中，對位標記126的形成可包括以下步驟。首先，藉由蝕刻製程經由第二晶粒120(例如，隔離層125)的頂表面上方的罩幕層(例如，圖5所示的罩幕層PR)形成多個開口OP。因此，罩幕層PR的圖案藉由蝕刻製程被轉移至隔離層125(並且可為第二晶粒120的基底121)。然後，可於第二晶粒120及包封材料130上方形成介電層1423，以覆蓋第二晶粒(例如，隔離層125)的頂表面及包封材料130的頂表面，並填充開口OP以形成對位標記126。介電層1423可藉由例如CVD或類似技術等合適的沉積製程形成。
在一些實施例中，填充在對位標記126的開口OP中的介電材料可為複合層。即，多個介電層可填充在對位標記126的開口OP中，如圖24右側的局部放大圖所示。在一些實施例中，對位標記126可包括覆蓋開口OP的側壁的防水層1267(例如，氮化矽(SiN)層)、以及重佈線結構140的填充開口OP的剩餘部分的介電材料(例如，介電層1423)。在一些實施例中，防水層1267可覆蓋第二晶粒的整個頂表面(例如，隔離層125的頂表面及開口OP的側壁)以及包封材料130的頂表面，以向第二晶粒120及包封材料130提供防水性質。舉例而言，防水層1267可具有介於約500埃至約750埃之間的範圍內的厚度。防水層1267可藉由CVD技術形成。重佈線結構140的介電材料可包括氧化矽(SiOx) 層或類似物。氧化矽層可包括四乙氧基矽烷(tetraethoxysilane，TEOS)或二氧化矽玻璃。氧化矽層可具有介於約1微米至約2微米之間的範圍內的厚度。應注意，填充在開口OP中的介電材料可不同於隔離層125的材料。在一些實施例中，對位標記126的形成可包括以下步驟。首先，藉由蝕刻製程經由第二晶粒120(例如，隔離層125)的頂表面上方的罩幕層(例如，圖5所示的罩幕層PR)形成多個開口OP。因此，罩幕層PR的圖案藉由蝕刻製程被轉移至隔離層125(並且可為第二晶粒120的基底121)。然後可使用合適的移除製程(例如，灰化製程)移除罩幕層。然後，可於隔離層125的頂表面(以及包封材料130的頂表面)上方形成防水層1267，並且所述防水層1267覆蓋開口OP的側壁。在一些實施例中，防水層1267可由包括氮化矽(SiN)或類似物的材料形成。防水層1267可具有介於約500埃至約750埃範圍內的厚度。防水層1267可藉由使用各種沉積技術(例如，ALD、PVD、CVD或其他合適的技術)形成。然後，可於第二晶粒120及包封材料130上方形成介電層1423，以覆蓋第二晶粒120(例如，隔離層125)的頂表面及包封材料130，並填充開口OP的剩餘部分以形成對位標記126。介電層1423可藉由例如CVD或類似沉積製程等合適的沉積製程形成。
圖25至圖26示出製造根據本揭露一些實施例的半導體封裝時的中間階段的剖視圖。應注意，圖25至圖26所示的製造方法及半導體封裝含有諸多與在先前實施例中揭露的半導體封裝 相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖25，在一些實施例中，重佈線層1422’可與貫孔124接觸，且在所述兩者之間未連接介電貫孔(例如，圖24所示的介電貫孔1421)。舉例而言，介電層1423可形成於第二晶粒120及包封材料130上方，以覆蓋第二晶粒120(例如，隔離層125)的頂表面及包封材料130。介電層1423可包含例如氧化矽等氧化物、例如氮化矽等氮化物、USG或類似物、或其組合。介電層1423可藉由例如CVD等合適的沉積製程形成。然後，藉由例如鑲嵌製程在介電層1423中形成重佈線層(跡線)1422’。在一些實施例中，自俯視圖來看，對位標記126不與重佈線層(跡線)1422’重疊，因此對位標記126在對位製程期間不會被阻擋。然而，本揭露並非僅限於此。
在一些實施例中，執行圖案化製程以在介電層1423中形成多個溝渠。在一些實施例中，溝渠延伸貫穿介電層1423。圖案化製程移除介電層1423的一部分，以暴露出第二晶粒120的貫孔124的頂表面。圖案化製程可包括多個微影及/或蝕刻製程。溝渠的側壁可為直的或傾斜的。然後，用導電材料填充溝渠以形成圖25所示的重佈線層1422’。導電材料包括合適的金屬材料，例如銅或銅合金。在一些實施例中，導電材料的形成方法可包括例如電鍍製程或電化學鍍覆等鍍覆製程、或例如CVD、PVD或類似沉積製程等合適的沉積製程。此後，可執行例如CMP製程等平坦化製程， 以移除導電材料的多餘部分，直至暴露出介電層1423。在一些實施例中，在執行平坦化製程之後，重佈線層1422’的頂表面與介電層1423的頂表面實質上共面。
然後，參照圖26，在一些實施例中，於介電層1423上方形成鈍化層1443，並且於鈍化(passivation)層1443中形成通孔1441以電性連接至重佈線層1422’。然後，於鈍化層1443及通孔1441上方形成重佈線層(或導電接墊)1442，且使所述重佈線層(或導電接墊)1442電性耦合至重佈線層1422’。重佈線層(或導電接墊)1442及通孔1441的材料可分別包括合適的金屬材料，例如鋁、銅、其合金或其組合。在一些實施例中，導電接墊1442可為鋁接墊或鋁銅接墊，並且可使用其他金屬材料。通孔1441與重佈線層1442可在所述兩者之間存在介面的情況下分開形成，或者可在所述兩者之間無介面的情況下同時形成。在一些實施例中，自俯視圖來看，對位標記126不與重佈線層1442重疊，因此對位標記126在對位製程期間不會被阻擋。然而，本揭露並非僅限於此。
在一些實施例中，可於鈍化層1443上方形成鈍化層1445，以至少在側向上包封導電接墊1442。鈍化層1443及1445可分別為單層或複合層，並且可由無孔材料形成。在一些實施例中，鈍化層1443及1445中的每一者可包含氧化矽、氮化矽或其組合。在一些實施例中，鈍化層1443及1445中的一或兩者為包括氧化矽層(未單獨示出)及位於氧化矽層上方的氮化矽層(未單獨示出)的複合層。鈍化層1443及1445亦可由其他無孔介電材料(例如， 未經摻雜的矽酸鹽玻璃(USG)、氮氧化矽及/或類似物、或其組合)形成。然後，可執行平坦化製程，例如CMP製程，以移除鈍化層1445的多餘部分，直至暴露出導電接墊1442。在一些實施例中，在執行平坦化製程之後，導電接墊1442的頂表面與鈍化層1445的頂表面實質上共面。
圖27至圖28示出製造根據本揭露一些實施例的半導體封裝時的中間階段的剖視圖。應注意，圖27至圖28所示的製造方法及半導體封裝含有諸多與在先前實施例中揭露的半導體封裝相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖27，根據本揭露的一些實施例，填充在對位標記126的開口OP中的材料可為介電材料。在一些實施例中，重佈線結構140的介電材料填充對位標記126的開口OP。舉例而言，介電層1423可填充開口OP以形成對位標記126，如圖27所示。此外，在一些實施例中，重佈線層1422’可(直接)與貫孔124接觸，在所述兩者之間未連接介電貫孔(例如，圖24所示的介電貫孔1421)。舉例而言，在藉由蝕刻製程形成對位標記126的開口之後，可於第二晶粒120及包封材料130上方形成介電層1423以覆蓋第二晶粒120的頂表面(例如，隔離層125)及包封材料130，並填充對位標記126的開口。介電層1423可藉由例如CVD或類似沉積製程等合適的沉積製程形成。然後，藉由例如鑲嵌製程在介電層1423中形成重佈線層(跡線)1422’。在一些實施例中，自俯視圖 來看，對位標記126不與重佈線層(跡線)1422’重疊，因此對位標記126在對位製程期間不會被阻擋。然而，本揭露並非僅限於此。在其他實施例中，重佈線層(跡線)1422’可更包括與對位標記126重疊(對位)的對位圖案。
在一些實施例中，執行圖案化製程以在介電層1423中形成多個溝渠。在一些實施例中，溝渠延伸貫穿介電層1423。然後，用導電材料填充溝渠以形成圖27所示的重佈線層1422’。導電材料包括合適的金屬材料，例如銅或銅合金。在一些實施例中，導電材料的形成方法可包括例如電鍍製程或電化學鍍覆等鍍覆製程、或例如CVD、PVD或類似沉積製程等合適的沉積製程。此後，可執行例如CMP製程等平坦化製程，以移除導電材料的多餘部分，直至暴露出介電層1423。
然後，參照圖28，在一些實施例中，於介電層1423上方形成鈍化層1443，並且於鈍化層1443中形成通孔1441以電性連接至重佈線層1422’。然後，於鈍化層1443及通孔1441上方形成重佈線層(或導電接墊)1442，且使所述重佈線層(或導電接墊)1442電性耦合至重佈線層1422’。在一些實施例中，自俯視圖來看，對位標記126不與重佈線層1442重疊，因此對位標記126在對位製程期間不會被阻擋。然而，本揭露並非僅限於此。在其他實施例中，重佈線層1442可更包括與對位標記126重疊(對位)的對位圖案。
在一些實施例中，可於鈍化層1443上方形成鈍化層 1445，以至少在側向上包封導電接墊1442。然後，可執行平坦化製程，例如CMP製程，以移除鈍化層1445的多餘部分，直至暴露出導電接墊1442。在一些實施例中，在執行平坦化製程之後，導電接墊1442的頂表面在製程變化範圍內與鈍化層1445的頂表面實質上共面。本揭露不限制製造重佈線結構140的製程及步驟次序。
圖29至圖32示出製造根據本揭露一些實施例的半導體封裝時的中間階段的剖視圖。應注意，圖29至圖32所示的製造方法及半導體封裝含有諸多與在先前實施例中揭露的半導體封裝相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖29，在一些實施例中，隔離層125可為複合層。舉例而言，隔離層125可包括防水層1251及絕緣層1252。圖29至圖32示出用於形成複合隔離層125的製程的實例，並且圖29至圖32所示的製程可在圖3所示的製程之後執行，圖3所示的製程是移除第二晶粒120的基底121的後部。在移除基底121的後部之後，貫孔124自基底121的背部突出，並且如圖3所示，在基底121上形成凹陷RC。然後，如圖29所示，於基底121的背部上方形成防水層1251。在一些實施例中，防水層1251亦可覆蓋貫孔124的暴露表面(例如，頂表面及側表面的一部分)及包封材料130的頂表面。在一些實施例中，防水層1251是共形層，即，防水層1251具有沿著上面形成有防水層1251的區延伸的實質上 相等的厚度。防水層1251可包含氮化矽(SiN)或類似物。在一些實施例中，防水層1251可覆蓋基底121的背部、貫孔124的暴露表面及包封材料130的暴露表面，以向第二晶粒120及包封材料130提供防水性質。在一個實例中，防水層1251可具有介於約500埃至約750埃之間的範圍內的厚度。防水層1251可藉由使用例如ALD、PVD、CVD或其他合適的技術等各種沉積技術來形成。然後，可於防水層1251上方形成絕緣層1252，以填充凹陷的剩餘部分，如圖30所示。絕緣層1252可藉由例如CVD或類似沉積製程等合適的沉積製程形成。此後，可執行平坦化製程，例如CMP製程，以移除防水層1251及絕緣層1252的多餘部分，直至露出貫孔124及包封材料130。在一些實施例中，在執行平坦化製程之後，防水層1251的頂表面及絕緣層1252的頂表面在製程變化範圍內與貫孔124及包封材料130的頂表面實質上共面，並且防水層1251在側向上包封貫孔的自第二晶粒120的基底121突出的側表面的一部分。
參照圖31，然後，藉由蝕刻製程形成多個開口OP。詳言之，可藉由使用蝕刻製程將罩幕層的圖案轉移至防水層1251及絕緣層1252(並且可為第二晶粒120的基底121)來形成開口OP。在一些實施例中，開口OP至少延伸貫穿防水層1251及絕緣層1252。
然後，參照圖32，用例如導電材料或介電材料填充開口OP，以形成對位標記126。在本實施例中，藉由用導電材料填充開 口OP來形成對位標記126。舉例而言，對位標記126可包含一或多種導電材料，例如銅、鎢、其他導電金屬或類似物，並且可例如藉由電鍍、無電鍍覆或類似鍍覆形成。對位標記126的導電材料可與貫孔124的導電材料相同。在一些實施例中，對位標記126的導電材料可不同於貫孔124的導電材料，乃因所述兩者是在單獨的步驟中藉由不同的製程形成。在其他實施例中，藉由用介電材料(例如，重佈線結構的介電層)填充開口OP來形成對位標記126。因此，由於複合隔離層125(包括防水層1251及絕緣層1252)是在形成貫孔124之後且在形成對位標記126之前形成的，因此絕緣層1252與貫孔124藉由防水層1251彼此隔離，同時絕緣層1252及防水層1251兩者皆與對位標記126的側表面的一部分接觸。
圖33示出根據本揭露一些實施例的半導體封裝的晶粒的局部俯視圖。應注意，圖33所示的半導體封裝含有諸多與在先前實施例中揭露的半導體封裝相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
根據本揭露的一些實施例，圖33示出晶粒隅角的俯視圖，所述晶粒隅角亦可被稱為晶粒隅角電路禁止(die corner circuit forbidden，DCCF)區。在一些實施例中，圖33所示的晶粒隅角區位於第二晶粒120的隅角處。積體電路不包括於晶粒隅角區內，乃因所述區為在例如晶粒鋸切及封裝等後端處理期間及之後可能經歷更大應力的區。晶粒隅角區可包括用於應力緩解的虛設金屬 圖案127、129。虛設金屬圖案可包括第一虛設金屬圖案127及第二虛設金屬圖案129。第一虛設金屬圖案127及第二虛設金屬圖案129可設置於晶粒隅角區內以彼此接近，並且被配置成使得第一虛設金屬圖案127在主動區(積體電路區)AR內及/或更靠近所述主動區(積體電路區)AR，並且第二虛設金屬圖案129更靠近晶粒隅角區的輪廓(例如，沿著切割道)，如圖33所示。晶粒隅角區可更包括圍繞主動區AR的密封環128的一部分，並且對位標記126可設置於主動區AR外部，並且可位於密封環128內。
在一些實施例中，對位標記126設置於第二晶粒120的至少一個隅角中。舉例而言，對位標記126設置於圖33所示的晶粒隅角區內。使對位標記126與第一虛設金屬圖案127、第二虛設金屬圖案129及密封環128共同定位的此種組合結構(例如，晶粒隅角區)可更高效地使用晶粒面積，並為積體電路佈局節省更多的晶粒面積。根據本揭露的一些實施例，對位標記126可設置於密封環128內(如圖33所示)、第一虛設金屬圖案127內、第二虛設金屬圖案129內、或其組合內。對位標記126可與密封環128、第一虛設金屬圖案127及/或第二虛設金屬圖案129隔離。
圖34示出根據本揭露一些實施例的半導體封裝的晶粒的示意性俯視圖及局部放大圖。應注意，圖34所示的半導體封裝含有諸多與在先前實施例中揭露的半導體封裝相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖34，根據本揭露的一些實施例，第二晶粒120可包括多於一組對位標記126及126’。在一些實施例中，多組對位標記可分別設置於第二晶粒120的多個隅角上。舉例而言，對位標記可包括第一組對位標記126及第二組對位標記126’，所述第一組對位標記126及第二組對位標記126’分別設置於不同的隅角(例如第二晶粒120的兩個對角線隅角)處，如圖34所示。在一些實施例中，所述兩組對位標記126及126’可鄰近第二晶粒120的相對隅角設置。在一些實施例中，所述兩組對位標記126及126’鄰近第二晶粒120的兩個隅角形成，其中所述兩個隅角是由第二晶粒120的相同邊緣形成的相鄰隅角。應注意，儘管在本文中示出兩組對位標記126及126’，但可設置更多組或更少組對位標記。本揭露並非僅限於此。在一些實施例中，多組對位標記可鄰近第二晶粒120的隅角中的每一者設置。對位標記126及126’可設置於圍繞主動區AR的密封環128內。
在一些實施例中，每組對位標記126/126’可具有相同的圖案。舉例而言，第一組對位標記126及第二組對位標記126’可各自具有圖34的局部放大圖所示的相同圖案，所述圖案包括對位標記1261、1262、1263、1264的多個子集，並且對位標記1261、1262、1263、1264的所述子集的相應間距可彼此不同。在其他實施例中，每組對位標記的圖案可彼此不同。
圖35示出根據本揭露一些實施例的半導體封裝的晶粒的示意性俯視圖及局部放大圖。應注意，圖35所示的半導體封裝 含有諸多與在先前實施例中揭露的半導體封裝相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖35，根據本揭露的一些實施例，第二晶粒120可包括多於一組對位標記(例如，兩組對位標記126”及126''')。在一些實施例中，多組對位標記可分別設置於第二晶粒120的多個側上。舉例而言，對位標記可包括兩組對位標記126”及126'''，所述兩組對位標記126”及126'''分別設置於第二晶粒120的兩個相鄰側處，如圖35所示。所述兩組對位標記126”及126'''可鄰近第二晶粒120的兩側形成，其中所述兩側是形成第二晶粒120的相同隅角的相鄰側。在一些實施例中，所述兩組對位標記126”及126'''可鄰近第二晶粒120的兩個相對側設置。應注意，儘管在本文中示出兩組對位標記126”及126'''，但可設置更多組或更少組對位標記。本揭露並非僅限於此。在一些實施例中，多組對位標記可鄰近第二晶粒120的各側中的每一者設置。對位標記126”及126'''可設置於圍繞主動區AR的密封環128內。
在一些實施例中，每組對位標記126”/126'''可具有相同的圖案。舉例而言，所述兩組對位標記126”及126'''可各自具有圖35的局部放大圖所示的相同圖案，所述圖案包括對位標記1261、1262、1263、1264的多個子集，並且對位標記1261、1262、1263、1264的所述子集的對應間距可彼此不同。在其他實施例中，每組對位標記的圖案可彼此不同。
圖36至圖37示出製造根據本揭露一些實施例的半導體封裝時的中間階段的剖視圖。應注意，圖36及圖37所示的半導體封裝含有諸多與在先前實施例中揭露的半導體封裝相同或類似的特徵。為清楚及簡潔起見，可省略對相同或類似特徵的詳細說明，並且相同或類似的參考編號表示相同或相似的部件。
參照圖36，根據本揭露的一些實施例，可以面對背的配置將第二晶粒120接合至第一晶粒110。即，第二晶粒120的前(主動)表面面向第一晶粒110的背表面。在一些實施例中，於第一晶粒110的背離第二晶粒120的前側中形成至少一個積體電路元件1131，如圖36所示。在一些實施例中，積體電路元件1131可在前段(front end of line，FEOL)製程中形成。
在一些實施例中，積體電路元件1131(例如，包括閘極結構的電晶體)形成於第一晶粒110的前側中，而第一晶粒110的面向第二晶粒120的後側中未形成元件。此外，第一晶粒110的背側接合至第二晶粒120的前側，且因此所得堆疊結構是前對後(面對背)堆疊結構。
在一些實施例中，如圖36所示，多個(基底)貫孔(through(substrate)via，TSV)114延伸貫穿第一晶粒110的基底111。貫孔114用於設置電性連接。貫孔114用於將積體電路元件1131及形成於基底111的前側(圖示的底側)上的金屬線連接至後側上的接合接墊112。在一些實施例中，貫孔114可延伸至內連線結構113中，以與內連線結構113的導電特徵物理及電性接觸。 在一些實施例中，內連線結構113形成於第一晶粒110的前側上，並且貫孔114直接接觸第一晶粒110的前側上的內連線結構113的導電特徵及第一晶粒110的背側上的接合接墊112。在一些實施例中，貫孔114可包括用於覆蓋其表面的襯墊(未示出)。襯墊設置於貫孔114與基底111之間，以將貫孔114與基底111分開。襯墊可圍繞貫孔114的側壁及/或頂表面。貫孔114可包括銅、銅合金、鋁、鋁合金、Ta、TaN、Ti、TiN、CoW或其組合。襯墊可包含介電材料，例如氧化矽、氮化矽、氮氧化矽或類似物、或其組合。
參照圖37，在一些實施例中，可移除載體C1，並且可將以上關於圖9及圖10描述的類似製程應用於半導體封裝100，以形成圖37所示的層疊式封裝結構10。舉例而言，可將圖36所示的半導體封裝100及層間貫孔500設置於載體上，並且在放置半導體封裝100時，第二晶粒120上的對位標記126可用於對位半導體封裝100的位置，以確保半導體封裝100放置於期望的位置處，並且半導體封裝100不會自其預期位置及方向偏移或旋轉。藉由確定半導體封裝100相對於對位標記126的位置的相對位置來執行對位。對位標記126由與第二晶粒120的貫孔124不同的製程形成，使得對位標記126的間距及圖案可不同於貫孔1254的間距及圖案，以滿足精細間距要求並提供更佳的解析度。
此外，半導體封裝100及層間貫孔500至少在側向上被包封材料200包封。然後，於半導體封裝100上方形成重佈線結構300，並且於重佈線結構300上設置電性連接件310以形成封裝 結構PK。在一些實施例中，於封裝結構PK上方形成電性端子610以電性連接至層間貫孔500，並且於封裝結構PK上設置另一封裝結構600並經由電性端子610將其電性連接至層間貫孔500。然後，可將晶圓級封裝鋸切成彼此獨立的多個層疊式封裝結構10，所述層疊式封裝結構10中的每一者包括接合至一個封裝結構PK的一個封裝結構600。
基於以上論述，可見本揭露提供了各種優點。然而，應理解，本文中未必論述所有優點，並且其他實施例可提供不同的優點，並且並非所有的實施例皆需要特定的優點。
亦可包括其他特徵及製程。例如，可包括測試結構，以幫助對三維(three-dimensional，3D)封裝或三維積體電路(3D integrated circuit，3DIC)裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試墊(test pad)，以便能夠對3D封裝或3DIC進行測試、對探針及/或探針卡(probe card)進行使用及進行類似操作。可對中間結構以及最終結構執行驗證測試。另外，可將本文中所揭露的結構及方法與包括對已知良好晶粒進行中間驗證的測試方法接合使用，以提高良率並降低成本。
根據本揭露的一些實施例，一種半導體封裝包括第一晶粒、第二晶粒、包封材料及重佈線結構。所述第一晶粒包括第一接合接墊。所述第二晶粒設置於所述第一晶粒上方並且包括第二接合接墊。所述第一接合接墊接合至所述第二接合接墊。所述第二晶粒包括基底、延伸貫穿所述基底的多個貫孔、以及多個對位標記。 所述多個對位標記中的相鄰兩者之間的間距不同於所述多個貫孔中的相鄰兩者之間的間距。所述包封材料設置於所述第一晶粒上方。所述包封材料在側向上包封所述第二晶粒。所述重佈線結構設置於所述第二晶粒及所述包封材料上方。所述重佈線結構包括導電特徵，所述導電特徵電性連接至所述多個貫孔中的對應貫孔。在一些實施例中，所述多個對位標記中的每一者的深度不同於所述多個貫孔中的每一者的深度。在一些實施例中，所述第二晶粒更包括設置於所述第二晶粒的所述基底與所述重佈線結構之間的隔離層，其中所述多個貫孔延伸貫穿所述隔離層。在一些實施例中，所述多個對位標記自所述隔離層的面向所述重佈線結構的上表面延伸，並且朝向所述基底延伸。在一些實施例中，自俯視圖看，所述對位標記不與所述重佈線結構的所述導電特徵重疊。在一些實施例中，所述重佈線結構包括自俯視圖看與所述多個對位標記重疊的對位圖案，其中所述對位圖案包含導電材料。在一些實施例中，所述重佈線結構包含介電材料，其中所述重佈線結構的所述介電材料及所述對位標記包括單個連續層。在一些實施例中，所述對位標記包含導電材料。在一些實施例中，所述對位標記設置於所述第二晶粒的隅角處。在一些實施例中，所述對位標記包括第一組對位標記及第二組對位標記，其中所述第一組對位標記及所述第二組對位標記設置於所述第二晶粒的不同隅角處或者所述第二晶粒的不同側處。在一些實施例中，所述第二晶粒包括主動區及圍繞所述第二晶粒的所述主動區的密封環結構，其中所述對位標記設置於 所述主動區的外部。在一些實施例中，所述對位標記中的一者的剖面形狀不同於所述貫孔中的一者的剖面形狀。
根據本揭露的一些實施例，一種半導體封裝包括第一晶粒、第二晶粒、第一包封材料及第一重佈線結構。所述第二晶粒設置於所述第一晶粒上方並接合至所述第一晶粒。所述第二晶粒包括基底及延伸貫穿所述基底的多個貫孔。所述第二晶粒包括多個對位標記。所述對位標記的深度不同於所述貫孔的深度。所述第一包封材料在側向上包封所述第一晶粒及所述第二晶粒。所述第一重佈線結構設置於所述第二晶粒及所述第一包封材料上方。所述重佈線結構包括電性連接至所述第一晶粒及所述第二晶粒的第一導電特徵。在一些實施例中，所述半導體封裝更包括設置於所述第一晶粒上方並在側向上包封所述第二晶粒的第二包封材料，並且所述第一包封材料在側向上包封所述第一晶粒及所述第二包封材料。在一些實施例中，所述半導體封裝更包括設置於所述第二晶粒及所述第二包封材料上方的第二重佈線結構。所述第二重佈線結構包括電性連接至所述多個貫孔的第二導電特徵。所述第一包封材料在側向上包封所述第二重佈線結構。所述第一重佈線結構設置於所述第二重佈線結構及所述第一包封材料上方。在一些實施例中，所述半導體封裝更包括延伸貫穿所述第一包封材料的多個層間貫孔。
根據本揭露的一些實施例，一種方法包括：將第一晶粒接合至第二晶粒，所述第一晶粒包括多個第一接合接墊，所述第二 晶粒包括接合至所述第一接合接墊中的對應多者的多個第二接合接墊，所述第二晶粒包括電性連接至所述多個接合接墊中的對應多者的多個貫孔；在所述第一晶粒上方形成包封材料，所述包封材料在側向上包封所述第二晶粒；在所述第二晶粒上形成多個對位標記，所述多個對位標記中的相鄰兩個對位標記之間的間距不同於所述多個貫孔中的相鄰兩個貫孔之間的間距；以及在所述第二晶粒及所述包封材料上方形成重佈線結構。在一些實施例中，所述方法更包括：移除所述第二晶粒的基底的後部，使得所述多個貫孔自所述基底突出；以及在所述基底上方提供隔離層。所述隔離層在側向上包封自所述基底突出的所述貫孔，並且所述對位標記形成於所述隔離層上。在一些實施例中，在所述第二晶粒上形成所述對位標記更包括：在所述隔離層中形成所述對位標記。在一些實施例中，形成所述對位標記及於所述第二晶粒及所述包封材料上方形成所述重佈線結構包括：在所述第二晶粒的後表面中形成凹陷；以及在所述第二晶粒及所述包封材料上方形成介電層。所述介電層填充所述凹陷，所述凹陷中的所述介電層的一些部分形成所述多個對位標記。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不 背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100:半導體封裝
110:第一晶粒/晶粒/裝置晶粒
111:半導體基底/基底
120:第二晶粒/晶粒/裝置晶粒
124:(基底)貫孔/貫孔
126:對位標記
140:重佈線結構
1423:介電層
1441:通孔
1442:重佈線層/導電接墊
1443:鈍化層
1445:鈍化層

Claims (10)

  1. 一種半導體封裝，包括：第一晶粒，其中所述第一晶粒包括第一接合接墊；第二晶粒，設置於所述第一晶粒上方，其中所述第二晶粒包括彼此相對的第一側與第二側以及第二接合接墊，其中所述第一接合接墊接合至設置於該第一側的所述第二接合接墊，其中所述第二晶粒包括基底及延伸貫穿所述基底的多個貫孔，其中所述第二晶粒包括設置於該第二側的多個對位標記，其中所述多個對位標記中的相鄰兩者之間的間距不同於所述多個貫孔中的相鄰兩者之間的間距，所述第二晶粒更包括圍繞所述第二晶粒的主動區的密封環，且所述多個對位標記設置於所述密封環內；包封材料，設置於所述第一晶粒上方，所述包封材料在側向上包封所述第二晶粒；以及重佈線結構，設置於所述第二晶粒及所述包封材料上，其中所述重佈線結構包括導電特徵，其中所述導電特徵分別電性連接至所述多個貫孔中的對應穿孔。
  2. 如請求項1所述的半導體封裝，其中所述多個對位標記中的每一者的深度不同於所述多個貫孔中的每一者的深度。
  3. 如請求項1所述的半導體封裝，其中所述第二晶粒更包括設置於所述第二晶粒的所述基底與所述重佈線結構之間的隔離層，其中所述多個貫孔延伸貫穿所述隔離層，且所述多個對位標 記自所述隔離層的面向所述重佈線結構的上表面朝向所述基底延伸。
  4. 如請求項1所述的半導體封裝，其中自俯視圖看，所述多個對位標記不與所述重佈線結構的所述導電特徵重疊。
  5. 如請求項1所述的半導體封裝，其中所述多個對位標記包括第一組對位標記及第二組對位標記，其中所述第一組對位標記及所述第二組對位標記設置於所述第二晶粒的不同隅角處或者所述第二晶粒的不同側處。
  6. 一種半導體封裝，包括：第一晶粒；第二晶粒，設置於所述第一晶粒上方並包括彼此相對的第一側與第二側，該第二晶粒的該第一側接合至所述第一晶粒，其中所述第二晶粒包括基底、設置於所述第二側的隔離層及延伸貫穿所述隔離層及所述基底的多個貫孔，其中所述第二晶粒包括設置於該第二側的多個對位標記，其延伸穿過至少部分的所述隔離層，其中所述多個對位標記的深度不同於所述多個貫孔的深度；第一包封材料，在側向上包封所述第一晶粒及所述第二晶粒；以及第一重佈線結構，設置於所述第二晶粒及所述第一包封材料上方，其中所述重佈線結構包括電性連接至所述第一晶粒及所述第二晶粒的第一導電特徵。
  7. 如請求項6所述的半導體封裝，更包括設置於所述第一晶粒上方並在側向上包封所述第二晶粒的第二包封材料，並且所述第一包封材料在側向上包封所述第一晶粒及所述第二包封材料；以及設置於所述第二晶粒及所述第二包封材料上方的第二重佈線結構，其中所述第二重佈線結構包括電性連接至所述多個貫孔的第二導電特徵，其中所述第一包封材料在側向上包封所述第二重佈線結構，其中所述第一重佈線結構設置於所述第二重佈線結構與所述第一包封材料上方。
  8. 一種形成半導體封裝的方法，包括：將第一晶粒接合至第二晶粒的第一側，其中所述第一晶粒包括多個第一接合接墊，其中所述第二晶粒包括接合至所述多個第一接合接墊中的對應多者的多個第二接合接墊，其中所述第二晶粒包括電性連接至所述多個第二接合接墊中的對應多者的多個貫孔；在所述第一晶粒上方形成包封材料，其中所述包封材料在側向上包封所述第二晶粒；在所述第一晶粒上方形成所述包封材料之後，在所述第二晶粒相對於該第一側的第二側上形成多個對位標記，其中所述多個對位標記中的相鄰兩個對位標記之間的間距不同於所述多個貫孔中的相鄰兩個貫孔之間的間距；以及在所述第二晶粒及所述包封材料上方形成重佈線結構。
  9. 如請求項8所述的方法，更包括： 移除所述第二晶粒的基底的後部，使得所述多個貫孔自所述基底突出；以及在所述基底上方設置隔離層，其中所述隔離層在側向上包封自所述基底突出的所述多個貫孔，並且所述多個對位標記形成於所述隔離層上。
  10. 如請求項8所述的方法，其中形成所述多個對位標記及於所述第二晶粒及所述包封材料上方形成所述重佈線結構包括：在所述第二晶粒的後表面中形成多個凹陷；以及在所述第二晶粒及所述包封材料上方形成介電層，其中所述介電層填充所述多個凹陷，其中在所述多個凹陷中的部分所述介電層形成所述多個對位標記。
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