KR101372018B1 - 집적 회로들의 형성 방법들 및 결과적인 구조들 - Google Patents

집적 회로들의 형성 방법들 및 결과적인 구조들 Download PDF

Info

Publication number
KR101372018B1
KR101372018B1 KR1020117019648A KR20117019648A KR101372018B1 KR 101372018 B1 KR101372018 B1 KR 101372018B1 KR 1020117019648 A KR1020117019648 A KR 1020117019648A KR 20117019648 A KR20117019648 A KR 20117019648A KR 101372018 B1 KR101372018 B1 KR 101372018B1
Authority
KR
South Korea
Prior art keywords
integrated circuit
base material
acceptor substrate
donor wafer
level
Prior art date
Application number
KR1020117019648A
Other languages
English (en)
Other versions
KR20110110352A (ko
Inventor
거테즈 에스. 샌드후
크리쉬나 케이. 파래트
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20110110352A publication Critical patent/KR20110110352A/ko
Application granted granted Critical
Publication of KR101372018B1 publication Critical patent/KR101372018B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H01L25/043—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Recrystallisation Techniques (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

회로가 없는 억셉터 기판 상에 집적 회로 소자들을 제조하는 방법들이 개시된다. 집적 회로 소자들은 억셉터 기판상에 하나 이상의 반도체 재료 레벨들을 연속적으로 배치하고, 다음 상위 레벨의 배치 전에 각 반도체 재료 레벨 상에서 회로를 제조함으로써 형성된다. 회로의 봉입 후에, 억셉터 기판이 제거되고 반도체 다이스(dice)가 개별화된다. 상기 방법들에 의해 형성된 집적 회로 소자들이 또한 개시된다.

Description

집적 회로들의 형성 방법들 및 결과적인 구조들{METHODS OF FORMING INTEGRATED CIRCUITS AND RESULTING STRUCTURES}
본 출원은 "집적 회로들의 형성 방법들 및 결과적인 구조들(METHODS OF FORMING INTEGRATED CIRCUITS AND RESULTING STRUCTURES)"이라는 명칭으로 2009년 2월 25일 미국 출원된 출원 번호 제12/392,742의 출원일의 이익을 주장한다.
본 발명은 다양한 실시예에서 전반적으로 집적 회로 소자들이 형성되는 억셉터 반도체 기판을 소비하지 않으면서 메모리, 로직 또는 주문형 반도체(application specific integrated circuits; ASICs)와 같은 집적 회로 소자들(integrated circuit devices)을 제조하는 방법에 관한 것이다. 보다 구체적으로, 본 발명의 실시예들은 상부에 회로가 없는 억셉터 기판 위에서 하나 이상의 레벨들에 집적 회로들의 제조를 위해 반도체 재료가 제공되는 집적 회로 제조 방법들을 포함한다. 또한, 본 발명의 실시예들은 멀티 레벨 집적 회로(multi-level integrated circuits)들을 포함한다.
종래에, 3차원(three-dimensional; 3D) 집적 회로(integrated circuit; IC) 소자는 초기에 집적 회로 소자들을 형성한 후에 칩들을 함께 적층하고 접합하여 멀티 레벨 칩 스택 또는 조립체를 형성함으로써 칩 밀도를 개선하도록 제조되었다. 따라서, 개별 칩 제조를 수행하고 조립체를 형성하며 칩들을 전기적으로 접속하는 데에 들이는 시간, 재료들 및 프로세스 작용들로 인해 높은 비용을 초래한다. 더욱이, 개별적으로 제조된 칩들의 적층 및 전기 접속은 바람직하지 않게 긴 신호 경로들로 인해 전체 회로에서 저항 증가 및 신호 지연을 유발할 수 있다. 또한, 조립체의 한 층의 배선을 통과하는 신호의 전달은 다른 층들의 배선을 전기적으로 방해(예컨대, 혼선)할 수 있다.
설계 치수의 최소화를 위해 칩 밀도를 증가시키도록 제안된 다른 기술은, 소위 "상향식(bottom-up)" 접근 방법이다. 이러한 접근 방법에서, 회로들은 전형적으로 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 웨이퍼와 같은 베이스 기판상에 제조된 후에, 웨이퍼 상에 실리콘으로 된 연속적인 층들을 성장시켜 다음의 상위 레벨의 성장 전에 각각의 연속적인 실리콘층 상에 활성 표면과 추가의 회로 레벨들의 제조를 제공한다. 프로세스는 원하는 개수의 층들을 갖는 소자(device)를 생성시키도록 반복된다. 이 접근 방법의 어려움 중 하나는 마지막 제조된 것 외에 각 회로 레벨이 다음의 레벨이 형성될 때에 다수의 열 사이클들(thermal cycles)에 노출된다는 것이다. 또한, 상향식 접근 방법에서 요구되는 열 사이클링으로 인해, 회로 구조들에 대한 적절한 재료 선택들이 제한된다. 추가적으로, 이러한 접근 방법은 베이스 기판상에 실리콘의 각각의 새로운 층을 성장시키는 결과로서 과도한 양의 시간을 필요로 한다.
또한, 멀티 레벨 회로 제조에 대한 전술한 접근 방법은 각각 실리콘 웨이퍼 또는 다른 벌크 기판의 사용 및 소비를 필요로 하는데, 이 벌크 기판은 20 내지 30% 정도로 제조 프로세스의 전체 비용 중 상당한 부분을 포함한다.
따라서, 소자의 전체 치수들의 최소화를 용이하게 하면서, 3D 집적 회로들을 보다 효율적으로 제조하고 비용이 절감되는 프로세스들에 대한 요구들이 존재한다.
본 발명의 실시예들은 상부에 회로가 없는 억셉터상에 회로 제조 방법들을 포함한다. 하나 이상의 회로 레벨들은 억셉터 기판에 대한 접합 후에 도너 기판으로부터 단절된 기초 재료 레벨들상에 각각 및 연속적으로 형성될 수 있다. 원하는 개수의 회로 레벨이 형성된 후에, 패시베이션 재료 내에 봉입된 결과적인 집적 회로는 상기 억셉터 기판으로부터 제거된다. 제거를 효과적으로 하기 위하여, 상기 회로와 억셉터 기판 사이에 개재된 희생 재료(sacrificial material)는 회로 몰딩제와 억셉터 기판 위에서 희생 재료에 선택적인 식각제로 식각함으로써 제거될 수 있다.
본 발명의 실시예들은 개별 반도체 다이스(dice)로 개별화(singulate)될 수 있는 3D 집적 회로들을 포함한다.
도면에서, 본 발명의 실시예들의 다양한 특징들이 도시되어 있다.
도 1a 내지 1i는 집적 회로의 제조를 위해 본 발명의 실시예에 따른 공정 흐름 동안에 형성되는 반도체 구조들의 개략도를 포함한다.
도 2는 본 발명의 실시예에 따른 반도체 다이(die)의 개략적인 측단면도이다.
도 3a 내지 3c는 본 발명의 실시예에 따른 제조하에 멀티 레벨 회로의 부분 확대 측단면도이다.
도 4는 스페이서 식각의 수행 후에 도 3c의 멀티 레벨 회로의 부분 확대 측단면도이다.
도 5는 본 발명의 실시예에 따른 제조하에 멀티 레벨 회로의 다른 실시예의 부분 확대 측단면도이다.
여기에 제공된 도시들은 임의의 특정한 메모리 소자들(memory devices), 로직 소자들(logic devices), ASIC 소자들(ASIC devices) 또는 다른 반도체 소자의 실제 도면들은 아니고, 본 발명을 다양한 실시예에서 설명하도록 채용된 단순히 이상화된 도면들이다. 또한, 예컨대 다양한 재료들의 두께와 같이 도면들 중 몇몇의 요소들의 상대 치수는 명확도를 위해 과장되어 있을 수 있다. 추가적으로, 도면들 간의 공통적인 요소들(elements)은 동일하거나 유사한 번호 지정을 유지할 수 있다.
본 발명은 집적 회로 소자들을 억셉터 기판상에 그 소비없이 제조하는 방법 뿐만 아니라 반도체 기초 재료의 중첩된 레벨 상에 연속적으로 제조되는 멀티 레벨들의 집적 회로를 포함할 수 있는 결과적인 집적 회로 소자들의 실시예를 포함한다. 여기에 사용된 바와 같이, "3차원 집적 회로(three-dimensional integrated circuit)"라는 용어는 수직 방향으로 위아래에 배치되는 평면 또는 레벨에 배치되는 복수 개의 집적 회로들을 의미하고 포함한다. 여기에 사용된 바와 같이, "형성한다(form)"와 "형성하는(forming)"이라는 용어는 최종 재료로서의 재료 또는 그 구성요소들(components)의 배치와, 원위치(in situ)에서 재료의 형성을 모두 포함한다. 여기에 사용된 바와 같이, "다른(another)"이라는 용어는 복수 회 사용된 구성요소 또는 구조 뿐만 아니라 소정 타입의 구성요소 또는 구조의 추가의 제조 발생을 의미하고 포함한다.
본 발명에 따른 멀티 레벨 집적 회로를 제조하는 프로세스의 실시예를 설명한다. 도 1a에서, 희생 재료(sacrificial material; 102)는 억셉터 기판(acceptor substrate; 100)을 특징으로 할 수 있는 베이스 기판(base substrate)상에 형성된다. 이어서, 패시베이션 재료(passivation material; 104)가 희생 재료(102) 상에 형성되고, 다음에 다른 유전체 재료(106)가 형성된다. 억셉터 기판(100)은 비제한적인 예로서, 단결정 실리콘을 포함할 수 있고, 새로운 웨이퍼 또는 결함있는 반도체 소자가 제조된 리젝트 웨이퍼를 포함할 수 있다. 억셉터 기판(100)은 또한 후술되는 바와 같이 접합될 도너 기판의 반도체 재료와 유사한 열팽창 계수(coefficient of thermal expansion; CTE)를 갖고 희생 재료(102)가 접합될 수 있으며 희생 재료(102)용 식각액에 대한 내성이 높은 세라믹과 같은 다른 재료의 기판을 포함할 수 있다. 임의의 경우에, 억셉터 기판(100)은 취급 및 처리 중에 검출될 수 있는 변형없이 기계적 응력을 견디기에 충분한 두께 및 구조적 무결성을 가질 수 있다. 희생 재료(102)는 일례로서 실리콘 산화물(SiOx, 예컨대 SiO 또는 SiO2)과 같이 실리콘에 대해 선택적으로 식각될 수 있는 재료를 포함할 수 있고, 예컨대 약 2000Å 내지 2㎛의 두께를 포함할 수 있다. 패시베이션 재료(104)는 예컨대 실리콘 질화물(Si3N4)을 포함할 수 있고, 예컨대 1000Å과 약 5000Å 사이의 두께를 포함할 수 있다. 유전체 재료(106)는 또한 실리콘 산화물(SiOx)을 포함할 수 있고, 예컨대 약 2000Å과 2㎛사이의 두께를 포함할 수 있다. 실리콘 산화물과 실리콘 질화물의 증착 및 원위치(in situ) 성장은 당업자에게 널리 공지되어 있다. 실리콘 산화물은, 예컨대 저압 화학적 기상 증착(chemical vapor deposition; CVD) 또는 플라즈마 강화된 CVD(plasma enhanced CVD) 등의 화학적 기상 증착(CVD), 스핀온 증착(spin-on deposition), 테트라에틸 오토실리케이트(tetraethyl orthosilicate; TEOS)의 열분해에 의해 형성될 수 있거나, 열 성장될 수 있다. 실리콘 질화물은 예컨대 CVD 또는 원자층 증착(ALD; atomic layer deposition)에 의해 증착될 수 있다.
도 1b에 도시된 바와 같이 그리고 도 1a와 관련하여 전술한 프로세스와 상관없이, 도너 기판(donor substrate; 200)이 처리된다. 도너 기판(200)은 예컨대, 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 및 기타 III-V 또는 II-VⅠ족 반도체 재료를 비롯한 반도체 타입 재료의 층을 포함하는 임의의 구조를 포함할 수 있다. 비제한적인 예로서, 도너 기판(200)은 실리콘을 포함할 수 있다. 도너 기판(200)은 추가로 후술되는 바와 같이 억셉터 기판(100) 위에 반도체 기초 재료를 배치하도록 사용된다.
비제한적인 예로서, 기초 반도체 재료는 소위 SMART-CUT® 기법의 변경을 이용하여 본 명세서에 설명된 프로세스에 의해 억셉터 기판(100) 상에 배치될 수 있다. 그러한 프로세스는 예컨대, 미국 특허 제RE 39,484호(Bruel), 미국 특허 제6,303,468호(Aspar 등), 미국 특허 제6,335,258호(Aspar 등), 미국 특허 제6,756,286호(Moriceau 등), 미국 특허 제6,809,044호(Aspar 등), 미국 특허 제6,946,365호(Aspar 등) 및 미국 특허 출원 공개 특허 제2006/0099776호(Dupont)에 상세히 설명되어 있다. 그러나, 충분히 낮은 프로세스 온도가 유지된다면, 억셉터 기판(100)의 표면 상에 반도체 재료를 제조하기에 적절한 기타 프로세스들이 사용될 수 있다. SMART-CUT® 기법의 종래의 실행에서, 도너 및 억셉터는 약 1000℃ 내지 약 1300℃ 정도의 고온 어닐링을 이용하여 함께 접합된다. 그러한 온도는 기판이 상부에 제조된 회로를 이미 지탱하고 있을 때에 사용이 허용될 수 없다. 예컨대, 처리 온도는 플래시 메모리가 제조될 때에 약 800℃를 초과해서는 않된다. 그러나, 추가 플라즈마 활성 작용은 상세히 후술되는 바와 같이 필요한 기판 접합 온도를 낮추도록 종래의 SMART-CUT® 기법에 통합될 수 있다.
실시예에서, 복수 개의 희가스(rare gases) 이온들(예컨대, 네온, 아르곤, 크립톤 또는 제논), 수소 또는 헬륨은 주입된 영역(implanted region; 202)을 형성하도록 도너 기판(200)에 주입될 수 있다. 방향 화살표(204)로 나타낸 바와 같이, 전형적인 이온 공급원(ion source)(미도시)은 도너 기판(200)의 주면(major surface; 206)에 실질적으로 수직인 방향으로 도너 기판(200)에 복수 개의 이온을 주입하도록 사용되어 또한 전달 영역을 특징으로 할 수 있는 주입된 영역(202)을 생성할 수 있고, 그 내부 경계층(inner boundary; 208)은 점선으로 도너 기판(200)에 도시되어 있다. 당업계에 공지된 바와 같이, 이온이 도너 기판(200)에 주입되는 깊이는 적어도 부분적으로 이온이 주입되는 에너지의 함수이다. 일반적으로, 작은 에너지로 주입된 이온은 상대적으로 적은 깊이에 주입되고, 높은 에너지로 주입된 이온은 상대적으로 더 큰 깊이로 주입된다. 주입된 영역(202)의 내부 경계층(208)은 실질적으로 도너 기판(200)의 주면(206)에 평행하게 놓이고 당업자에게 널리 공지된 바와 같이 원자종 주입 공정의 선택된 파라미터에 따라 좌우되는 미리 선택된 깊이에 있다. 비제한적인 예로서, 수소 이온은 도너 기판(200) 내에서 약 80 나노미터(80 nm) 내지 약 500 나노미터(500 nm)(약 800 Å 내지 약 5000 Å), 보다 구체적으로 약 200 나노미터(약 2000Å)의 깊이(D)에 내부 경계층(208)을 형성하도록 선택된 에너지로 도너 기판에 주입될 수 있다.
주입된 영역(202)의 내부 경계층(208)은 주입된 이온종을 포함하는 미소기포층 또는 미소공동층(미도시)을 포함하고, 도너 기판(200) 내에 약화된 구조를 제공한다. 이어서, 도너 기판(200)은 이전 문단의 특허 문헌들의 개시에 따라 이온 주입이 실행되는 온도에서 열처리되어, 도너 기판(200)의 반도체 재료에서 결정질 재배열과 미소기포 또는 미소공동의 합체를 실행할 수 있다.
억셉터 기판(100)(도 1a) 상의 유전체 재료(106)에 접합될 부착면(attachment surface)(210)은 도너 기판(200)의 주면(206)이 플라즈마 활성화된 주면(206')을 형성하도록 수소 또는 불활성 가스(예컨대, 아르곤, 산소 또는 질소)를 포함한 반응 이온 식각(reactive ion etching; RIE) 플라즈마에 노출시킴으로써 도너 기판(200) 상에 형성될 수 있다. 플라즈마 활성화된 주면(206')은 부착면(210) 상에 생성되는 이온종(예컨대, 수소)의 증가된 이동도 및 반응도로 인해 억셉터 기판(100) 위에 있는 유전체 재료(106)의 주면과의 산소 반응 형태로 후속 접합 작용의 동역학을 증가시킨다. 플라즈마 활성화된 재료를 이용함으로써, 웨이퍼 접합 프로세스는 섭씨 약 400도(400℃)보다 적은 온도에서 수행될 수 있다. 플라즈마 활성화된 접합은 Silicon Genesis Corporation에게 양도된 미국 특허 제6,180,496호(Farrens 등)에 설명되어 있다.
도 1c에 도시된 바와 같이, 도너 기판(200)은 억셉터 기판(100)에 의해 지지되는 유전체 재료(106)상에 배치되고 어닐링 프로세스를 이용하여 유전체 재료(106)에 접합될 수 있다. 플라즈마 활성화된 주면(206')은 전술한 바와 같이 종래의 웨이퍼 접합 기법에 채용된 것과 비교하여 실질적으로 감소된 온도에서 어닐링을 가능하게 한다. 또한, 내부 경계층(208)의 깊이까지 이온 주입된 영역(202)에서 주입된 수소 또는 기타 이온은 도너 기판(200)의 주 평면에 대해 실질적으로 평행하게 전단력이 인가될 때에 열처리된 도너 기판(200)의 실리콘이 실질적으로 내부 경계층(208)을 따라 파손되기 쉽게 한다. 억셉터 기판(100) 상의 유전체 재료(106)에 대한 도너 기판(200)을 부착한 후에, 유전체 재료(106)에 대향하는 내부 경계층(208)의 측면 상의 도너 기판(200)의 부분은 도너 기판(200)에 전단력을 인가함으로써 쪼개지거나 파쇄될 수 있다. 예컨대, 약 80 나노미터(80 nm)(약 800Å) 내지 약 400 나노미터(400 nm)(약 4000Å), 예컨대 약 200 나노미터(200 nm)(약 2000Å)의 두께의 내부 경계층(208) 아래의 도너 기판(200)의 부분이 도너 기판(200)의 나머지로부터 분리되고 도 1d에 도시된 바와 같이 기초 재료(212)를 형성하도록 유전체 재료(106), 패시베이션 재료(104) 및 희생 재료(102)를 통해 억셉터 기판(100)에 접합된 상태를 유지한다.
도너 기판(200)은 실질적으로 주입된 영역(202)의 이전 내부 경계층(208)의 지점에 있고, 필요에 따라 평활하게 되며, 이온 주입되고 기초 재료(212)로서 사용하도록 반도체 재료의 다른 두께의 전달을 위한 준비시에 플라즈마 활성화되는 새로운 주면(206n)을 가질 수 있다. 각 도너 기판(200)은 종래의 초기 두께의 실리콘 웨이퍼를 포함하면, 실리콘층이 제공될 때마다 약 2000Å 두께의 실리콘이 전달되면 적어도 약 10배의 기초 재료(212)를 제공하도록 사용될 수 있다는 것이 예상된다. 또한, 반도체 재료의 두께가 도너 기판(200)으로부터 제거될 때에, 취급, 이온 주입, 플라즈마 활성화, 억셉터 기판(100)에 대한 접합 및 각 전달 영역의 전단(shearing) 중에 도너 기판(200)의 기계적 무결성을 유지하도록 도너 기판(200)의 이면에 캐리어를 접합하는 것이 바람직할 수 있다는 점이 예상된다.
도 1d를 여전히 참조하면, 기초 재료(212)가 도너 기판(200)으로부터 분리되고 유전체 재료(106)에 접합된 후에, 기초 재료(212)의 노출된 표면(214)은 상부에서 집적 회로의 제조를 위해 바람직하지 않게 조면화(rough)될 수 있다. 이 결함을 제거하기 위하여, 기초 재료(212)의 노출된 표면(214)은 예컨대 그라인딩, 습식 식각 및 화학적-기계적 폴리싱(chemical-mechanical polishing; CMP) 중 하나 이상과 같이 당업계에 공지된 기법에 따른 추가 처리를 용이하게하도록 원하는 정도로 조면화될 수 있다.
도 1e에 도시된 바와 같이, 기초 재료(212)는 점선으로 도시된 바와 같이 다업자에게 공지된 프로세스에 따라 NAND 플래시 메모리의 2차원 어레이들 등의 복수 개의 메모리 장치를 포함할 수 있는 회로(216)의 레벨을 형성하도록 기판으로서 사용될 수 있다. 그러나, 전술한 바와 같이, 로직 또는 ASIC 회로가 또한 제조될 수 있다는 것이 예상된다. 임의의 경우에, 종래의 회로 제조 기법은 예컨대 단결정 실리콘 웨이퍼 등의 종래의 반도체 기판 상에 채용되는 것과 동일한 방식으로 기초 재료(212) 상에 집적 회로를 제조하도록 채용될 수 있다.
도 1f에 도시된 바와 같이, 기초 재료(212) 위에 회로(216)의 레벨이 제조된 후에, 산화물 재료(218; SiOx)가 스핀 온 글라스 기법, 저압 CVD 또는 플라즈마 강화된 CVD 등의 화학적 기상 증착(CVD) 기법, 또는 스핀 온 증착 기법에 의해 그 위에 형성 또는 배치된다. 접합을 강화하도록 이온 주입되고, 어닐링되며 플라즈마 처리된 (동일한 또는 다른 도너 기판(200)을 포함할 수 있는) 도너 기판(200)(미도시)이 산화물 재료(218) 위에 배치되고 접합되어, 산화물 재료(218)에 접합된 다른 기초 재료(212')를 남겨두고 전단된다. 다른 레벨의 회로(216')가 기초 재료(212') 위에 형성될 수 있다. 이 프로세스는 3D 집적 회로 구조(3D integrated circuit structure; 300)를 형성하도록 차례로 계속될 수 있다. 레벨간 신호 경로는 아래의 기초 재료(212)와 다음의 후속 레벨의 산화물 재료(218)를 통해 회로(216)의 각 레벨에 대해 당업자에게 공지된 기법에 의해 형성될 수 있다. 형성될 수 있는 회로 레벨(216)의 개수는 필요한 레벨간 신호 경로의 개수와 복잡성에 의해 크게 좌우된다. NAND 플래시 메모리의 경우, 3개의 회로 레벨(216, 216', 216")을 포함하는 3D 회로가 기초 재료(212, 212', 212")의 3개의 레벨에 각각 제조될 수 있지만, 그러한 회로 레벨의 개수는 본 발명의 범위를 제한하지 않는다. 도 1g는 그러한 3개의 회로 레벨(216, 216', 216")을 도시한다.
이어서, 3D 집적 회로 구조(300)의 회로는 그 상부로부터 종래의 방식으로 프로브 시험될 수 있고, 또한 점선으로 도 1g에 도시된 바와 같이, 실리콘 질화물(222)이 회로 레벨(216, 216', 216") 전부와 그 측방향 주변 위에 형성되어 전술한 바와 같이 또한 실리콘 질화물을 포함하는 패시베이션 재료(104)와 접촉한다. 따라서, 전체 3D 집적 회로 구조(300)가 실리콘 질화물 패시베이션 재료(104)와 실리콘 질화물(222) 내에 그 상부, 바닥 및 측면이 봉입된다. 선택적으로, 도 1h에 도시된 바와 같이, 캐리어 기판(carrier substrate; 400)은 억셉터 기판(100) 반대쪽의 3D 집적 회로 구조(300)에 접합될 수 있다. 그러한 접합은 접착제 접합을 포함할 수 있고, 캐리어 기판(400)은 예컨대 유리, 실리콘 또는 세라믹을 포함할 수 있다. 후술되는 이유로 자외선(ultraviolet; UV) 복사선이 투과되는 캐리어 기판(400)용 재료를 채용하는 것이 바람직할 수 있다.
또한, 도 1h에 도시된 바와 같이, 억셉터 기판(100)은 회로(216, 216', 216")의 레벨을 봉입하는, 억셉터 기판(100)의 실리콘과 실리콘 질화물 패시베이션 재료(104) 및 실리콘 질화물(222) 사이에 있는 실리콘 산화물을 에칭하는데 크게 선택적인 습식 화학적 식각에 의해 3D 집적 회로 구조(300)로부터 제거될 수 있다. 습식 화학적 식각은 제한하지는 않지만 물, HF(hydrofluoric acid) 및 플루오르화 암모늄 또는 물, HF, 플루오르화 암모늄 및 이소프로필 알콜을 포함하는 식각제와 같은 플루오르화 수소산(HF)계 식각제를 포함할 수 있다. 억셉터 기판(100)은 상부에 다른 희생 재료(102)의 형성에 의해 재사용되고, 이어서 다른 패시베이션 재료(104)와 유전체 재료(106; 도 1a)가 형성된다. 따라서, 억셉터 기판(100)은 기판 재료의, 있다면, 소량이 각 제조 시퀀스 중에 소비된다면 다수회 채용될 수 있다.
선택적 캐리어 기판(400)이 접합된 3D 집적 회로 구조(300)는 도 1i에 도시된 바와 같이 역전되고, 개별적인 멀티 레벨 반도체 다이스(multi-level semiconductor dice; 500)(도 2)가 당업계에 공지된 바와 같이 그 구조로부터 개별화되어, 전형적인 픽 앤드 플레이스 시퀀스(pick-and-place sequence)에서 캐리어 기판(400)으로부터 제거된다. 전술한 바와 같이, 캐리어 기판(400)용 UV 투과 재료가 채용될 수 있어, UV 민감성이고 캐리어 기판(400)을 3D 집적 회로 구조(300)에 접합하도록 사용될 개별화를 위해 필름에 반도체 웨이퍼를 접합하도록 종래와 같이 채용되는 타입인 접착제의 사용을 가능하게 한다. 억셉터 기판(100)의 제거 및 캐리어 기판(400)을 갖는 3D 집적 회로 구조(300)의 전도 후에, 개별화는 전형적인 웨이퍼 쏘우(wafer saw)와 이어서 캐리어 기판(400)을 통해 노출되는 UV 민감성 접착제를 이용하여 실행되어 개별화된 반도체 다이스(500)의 분리를 허용한다. 회로 레벨(216, 216', 216")이 내부에 접속되지 않는 정도까지 반도체 다이스(500)는 서로 전기적으로 상호 연결되고 개별화 프로세스에 의해 그 측방향 주변에 노출된 하나 이상의 회로 레벨에서 전도성 접점들(conductive contacts)(502)을 이용하여 당업자에게 널리 공지된 에지-연결(dege-connect) 기법을 통해 영구적 캐리어 기판에 연결된다. 바꿔 말해서, 도체 트레이서가 그 개별화 중에 단절되도록 개별 반도체 다이스의 지점들 사이의 스트리트들에 걸쳐 형성되어 그 단부들을 노출시킬 수 있다. 전기 접속은 또한 3D 집적 회로 구조(300)와 단부 제품 또는 중간 제품 캐리어 기판, 예컨대 카드 또는 보드 지지 회로 사이와, 선택적으로 회로 제조 중에 형성되는 3D 집적 회로 구조(300)의 바닥에 전도성 비아(conductive vias)를 통해 다른 반도체 다이스와 상부의 다른 구성요소 사이에 달성될 수 있다. 비아(vias)는 3D 집적 회로 구조(300)가 여전히 캐리어 기판(400)에 고정되는 상태에서 위에 있는 실리콘 질화물을 마스킹 및 식각함으로써 노출될 수 있고, 회로 트레이스의 재분배층이 형성되고 별개의 도전성 요소(예컨대, 솔더 범프들, 또는 도전성 또는 도체 충전식 폴리머 범프들, 컬럼들, 스터드들 등)이 형성되거나 회로 트레이스의 단자 패드 상에 배치된다.
도 3c에 도시된 다른 실시예에서, 최하부 기초 재료(212)는 기초 재료(212, 212', 212")의 각각의 레벨이 주변 방향으로 동일한 공간에 있으면서 억셉터 기판(100)의 주변으로부터 떨어질 수 있다. 이와 달리, 각 기초 재료(212, 212', 212")는 다음의 하부 기초 재료로부터 떨어져 있는 주변을 포함하고, 최하부 기초 재료(212)는 도 5에 도시된 바와 같이 억셉터 기판(100)의 주변으로부터 떨어져 있다. 그러한 아키텍쳐는 이온 주입이 그 외측 측방향 주변에 대해 실행되지 않도록 도너 기판(200)의 주면(206)을 선택적으로 처리함으로써 달성될 수 있다. 바꿔 말하면, 이온 주입은 도너 기판(200)의 외측 측방향 주변의 내측의 선택된 경계층 내에서만 실행된다. 예컨대, 도 3a의 확대도로 상세히 도시된 바와 같이, 희생 재료(102), 패시베이션 재료(104) 및 유전체 재료(106)가 상부에 배치된 억셉터 기판(100)은 주변의 주면(206) 내부의 영역에서 이온 주입된 도너 기판(200)에 근접하게 배치된다. 도너 웨이퍼(200)가 유전체 재료(106)에 대한 어닐링에 의해 접합될 때에, 그 사이의 강한 접합이 이온 주입 영역에서만 형성된다. 따라서, 도너 기판(200)이 도 3b에 도시된 바와 같이 기초 재료(212)를 해방시키도록 전단될 때에, 억셉터 기판(100)에 인접한 도너 기판(200)의 주입되지 않은 주변 영역은 도너 웨이퍼(200)에 부착된 상태로 유지된다. 도너 기판(200)과 억셉터 기판(100) 간의 주변 접합을 더 방지하기 위하여, 필요에 따라 선택적으로 도 3a에 도시된 바와 같이 패시베이션층(104)의 형성 후에 유전체층(106)을 마스킹 및 식각함으로써 유전체층(106)이 억셉터 기판(100)의 주변의 내측을 향해 형성될 수 있다. 이와 달리, 도너 기판(200)의 주변은 도 3a에 점선으로 도시된 바와 같이 이온이 주입되는 것보다 작은 깊이까지 약간 경사질 수 있다. 그러한 경사는 도너 기판(200)의 주면(206)이 평활해질 수 있을 때에 그 전달 영역이 억셉터 기판(100)에 접합된 후에 이온 주입 전에 또는 기초 재료(212) 전에 폴리싱에 의해 실행될 수 있다.
도 3c에 도시된 바와 같이, 최하부 기초 재료(lowermost foundation material; 212)는 렛지(ledge; 220)를 형성하도록 억셉터 기판(100) 상의 패시배이션층(104)으로부터 떨어질 수 있다. 이어서, 도시된 바와 같이, 각 후속 기초 재료(212', 212")는 주변으로 동일한 공간에 있도록 기초 재료(212) 위에 크기를 갖고 정렬된다. 실리콘 질화물(222)은 예컨대 구조 위에서 CVD 또는 원자층 증착(ALD)에 의해 형성되어, 기초 재료(212")의 상부면, 선택적으로 그 위의 산화물 재료(218), 뿐만 아니라 기초 재료(212, 212', 212")의 측면을 따라 3D 집적 회로 구조(300)의 수직면 아래에서 렛지(220)까지 그리고 패시베이션 재료(104)와 접촉하도록 연장된다. 적층된 기초 재료(212, 212', 212")의 풋프린트 외측의 주변의 노출된 유전체 재료(106)는 실리콘 질화물(222)의 증착 전에 스페이서 식각을 이용하여 제거될 수 있다. 도 4에 도시된 바와 같이, 실리콘 질화물(222)의 선택적인 스페이서 식각은 패시베이션 재료(104)의 주변부를 노출시키도록 수행될 수 있다.
다른 실시예에서, 기초 재료(212, 212', 212")의 각각의 레벨은 도 5에 도시된 바와 같이 다음의 최하부 기초 재료(212)로부터 뒤로 단을 새길 수 있고, 실리콘 질화물(silicon nitride; 222)이 3D 집적 회로 구조(300)의 기초 재료(212, 212', 212")의 측면을 덮고 개재 렛지들(intervening ledges; 220) 위에서 실리콘 질화물 패시베이션 재료(104)까지 그리고 그 재료 위까지 연장된다.
상기 설명은 많은 특정예들을 포함하지만, 본 발명의 범위를 제한하지 않으며, 단순히 일부 실시예들의 예시들을 제공한다. 유사하게, 본 발명의 범위에 의해 포함되는 본 발명의 다른 실시예들이 도출될 수 있다. 상이한 실시예들로부터의 특징은 조합하여 채용될 수 있다. 따라서, 본 발명의 범위는 상기 설명이 아니라 첨부된 청구범위들과 그 법률상 등가물들에 의해서만 지시 및 제한된다. 청구범위의 의미 및 범위 내에 속하는 본 명세서에 개시된 모든 추가들, 삭제들 및 수정들이 그 때문에 포함된다.

Claims (26)

  1. 집적 회로 제조 방법으로서,
    억셉터 기판의 표면 위로 희생 재료를 형성하는 단계;
    반도체 재료를 포함하는 도너 기판을 상기 희생 재료 위로 상기 억셉터 기판에 접합하는 단계;
    상기 억셉터 기판에 접합된 기초 재료를 상기 도너 기판으로부터 절단하는 단계; 및
    상기 억셉터 기판에 관하여 선택적으로 상기 희생 재료를 식각하여 상기 기초 재료를 상기 억셉터 기판으로부터 분리하는 단계를 포함하는, 집적 회로 제조 방법.
  2. 청구항 1에 있어서, 상기 기초 재료를 상기 억셉터 기판으로부터 분리하기 전에 상기 기초 재료 상에서 집적 회로를 제조하는 단계를 더 포함하는, 집적 회로 제조 방법.
  3. 청구항 1에 있어서,
    상기 희생 재료 위에 패시베이션 재료를 형성하는 단계;
    상기 희생 재료 위에 유전체 재료를 형성하는 단계; 및
    상기 도너 기판을 상기 유전체 재료에 접합하는 단계를 더 포함하는, 집적 회로 제조 방법.
  4. 청구항 3에 있어서, 상기 기초 재료를 상기 억셉터 기판으로부터 분리하기 전에,
    상기 유전체 재료에 접합된 상기 기초 재료상에 집적 회로 레벨을 제조하는 단계;
    상기 집적 회로 레벨 위에 다른 유전체 재료를 형성하는 단계;
    반도체 재료를 포함하는 다른 도너 기판을 상기 다른 유전체 재료에 접합하는 단계;
    상기 다른 유전체 재료에 접합된 기초 재료를 상기 다른 도너 기판으로부터 절단하는 단계; 및
    상기 다른 도너 기판으로부터 절단된 기초 재료상에 다른 집적 회로 레벨을 제조하는 단계를 더 포함하는, 집적 회로 제조 방법.
  5. 집적 회로 제조 방법으로서,
    억셉터 기판의 표면으로 희생 재료를 형성하는 단계;
    상기 희생 재료 위로 반도체 재료를 포함하는 도너 기판을 상기 억셉터 기판에 접합하는 단계;
    상기 도너 기판으로부터 상기 억셉터 기판에 결합된 기초 재료를 절단하는 단계;
    상기 절단하는 단계 이후에, 상기 기초 재료의 최외부 표면으로 상승하게 및 상기 기초 재료의 외부 측면 표면들로 패시베이션 재료를 형성하는 단계; 및
    상기 패시베이션 재료를 형성하는 단계 이후에, 상기 희생 재료를 제거함으로써 상기 억셉터 기판으로부터 상기 기초 재료를 제거하는 단계를 포함하는, 집적 회로 제조 방법.
  6. 삭제
  7. 복수 개의 회로 레벨들을 포함하는 반도체 다이스의 제조 방법으로서,
    실리콘 산화물을 억셉터 웨이퍼 위에 형성하는 단계;
    상기 억셉터 웨이퍼상의 상기 실리콘 산화물 상에 실리콘 질화물을 형성하는 단계;
    실리콘 질화물상에 다른 실리콘 산화물을 형성하는 단계;
    상기 다른 실리콘 산화물 위로 상기 억셉터 웨이퍼에 실리콘 도너 웨이퍼를 접합하는 단계;
    상기 억셉터 웨이퍼에 접합된 그 두께로부터 상기 실리콘 도너 웨이퍼를 전단하는 단계;
    상기 실리콘 도너 웨이퍼의 상기 두께 상에 집적 회로 레벨을 제조하는 단계;
    상기 집적 회로 레벨 위로 실리콘 산화물 재료를 형성하는 단계;
    상기 집적 회로 레벨 위로 상기 실리콘 산화물 재료에 다른 실리콘 도너 웨이퍼를 접합하는 단계;
    상기 집적 회로 위로 상기 실리콘 산화물 재료에 접합된 그 두께로부터 상기 다른 실리콘 도너 웨이퍼를 전단하는 단계; 및
    상기 다른 실리콘 도너 웨이퍼의 상기 두께 상에 집적 회로의 레벨을 제조하는 단계
    를 포함하는, 반도체 다이스의 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 멀티 레벨 집적 회로 구조의 제조 방법으로서,
    주면으로부터 도너 웨이퍼의 측방향 주변 내에서 선택된 경계를 가지고, 반도체 재료의 도너 웨이퍼의 영역으로만 약화된 결정질 구조를 형성하도록 선택된 깊이까지 이온들을 주입하는 단계;
    억셉터 기판에 대한 영역을 포함하는 상기 주면의 영역 내에만 상기 도너 웨이퍼를 접합하는 단계;
    노출된 억셉터 기판의 주변 표면을 남겨 두도록 선택된 깊이와 상기 억셉터 기판에 접합된 영역을 포함하는 그 두께로부터 상기 도너 웨이퍼를 제거하는 단계; 및
    상기 도너 웨이퍼의 두께 상에 집적 회로 레벨을 형성하는 단계를 포함하는, 멀티 레벨 집적 회로 구조의 제조 방법.
  13. 삭제
  14. 삭제
  15. 청구항 12에 있어서,
    상기 집적 회로 레벨 위에 실리콘 산화물을 형성하는 단계;
    주면으로부터 다른 도너 웨어퍼의 측방향 주변 내에서 선택된 경계를 가지고, 반도체 재료의 상기 다른 도너 웨이퍼의 영역으로만 약화된 결정질 구조를 형성하도록 선택된 깊이까지 이온들을 주입하는 단계로서, 상기 다른 도너 웨이퍼의 상기 영역은 상기 도너 웨이퍼의 상기 영역의 측방향 범위보다 더 작은 측방향 범위를 갖는, 상기 이온들을 주입하는 단계;
    상기 다른 도너 웨이퍼를 상기 집적 회로 레벨 위의 상기 실리콘 산화물에 접합하는 단계;
    상기 선택된 깊이 및 상기 집적 회로 레벨 위의 상기 실리콘 산화물에 접합된 영역을 포함하는 두께로부터 상기 다른 도너 웨이퍼를 제거하는 단계; 및
    상기 다른 도너 웨이퍼의 상기 두께 상에 다른 집적 회로 레벨을 형성하는 단계를 더 포함하는, 멀티 레벨 집적 회로 구조의 제조 방법.
  16. 멀티 레벨 집적 회로 구조의 제조 방법으로서,
    주면으로부터 그 측방향 주변으로부터 멀리 떨어진 반도체 재료의 도너 웨이퍼의 영역에 약화된 결정질 구조를 형성하도록 선택된 깊이까지 이온들을 주입하는 단계;
    억셉터 기판에 대한 영역을 포함하는 상기 주면의 영역 내에만 상기 도너 웨이퍼를 접합하는 단계;
    노출된 상기 억셉터 기판의 주변 표면을 남겨 두도록 선택된 깊이와 상기 억셉터 기판에 접합된 영역을 포함하는 그 두께로부터 상기 도너 웨이퍼를 제거하는 단계; 및
    상기 도너 웨이퍼의 두께 상에 집적 회로 레벨을 형성하는 단계;
    상기 집적 회로 레벨 위에 실리콘 산화물을 형성하는 단계;
    주면으로부터 그 측방향 주변으로부터 멀리 떨어진 반도체 재료의 다른 도너 웨이퍼의 영역에 약화된 결정질 구조를 형성하도록 선택된 깊이까지 이온들을 주입하는 단계로서, 상기 다른 도너 웨이퍼의 상기 영역은 상기 도너 웨이퍼의 상기 영역의 측방향 범위보다 더 작은 측방향 범위를 갖는, 상기 이온들을 주입하는 단계;
    상기 다른 도너 웨이퍼를 상기 집적 회로 레벨 위의 상기 실리콘 산화물에 접합하는 단계;
    상기 선택된 깊이 및 상기 집적 회로 레벨 위의 상기 실리콘 산화물에 접합된 영역을 포함하는 두께로부터 상기 다른 도너 웨이퍼를 제거하는 단계; 및
    상기 다른 도너 웨이퍼의 상기 두께 상에 다른 집적 회로 레벨을 형성하는 단계;
    상기 다른 집적 회로 레벨 위에 실리콘 질화물을 형성하는 단계로서, 상기 도너 웨이퍼와 상기 다른 도너 웨이퍼의 두께의 노출된 측면 및 상기 억셉터 기판의 노출된 주변 표면 상의 실리콘 질화물 재료와 접촉하도록 억셉터 기판의 노출된 주변 표면은 접합된 도너 웨이퍼의 두께 아래에서 연장되는, 상기 실리콘 질화물을 형성하는 단계
    를 포함하는, 멀티 레벨 집적 회로 구조의 제조 방법.
  17. 삭제
  18. 집적 회로 구조로서,
    각 레벨이 유전체 재료에 의해 적어도 하나의 다른 레벨로부터 분리되는, 복수 개의 중첩된 집적 회로 레벨들 - 각 레벨은 복수의 개별화되지 않은 다이 사이트들을 포함함 -;
    상기 복수 개의 중첩된 집적 회로 레벨들을 봉입하는 실리콘 질화물;
    억셉터 기판; 및
    상기 실리콘 질화물과 상기 억셉터 기판 사이에 배치되는 실리콘 산화물
    을 포함하는, 집적 회로 구조.
  19. 청구항 18에 있어서, 상기 복수 개의 중첩된 집적 회로 레벨들의 각 레벨은 도너 웨이퍼로부터 분리된 기초 재료와, 최하부 집적 회로 레벨이 실리콘 질화물 내에서 실리콘 산화물에 접합되는 기초 재료상에 잔류하는, 집적 회로 구조.
  20. 반도체 구조로서,
    상부에 실리콘 질화물을 갖는 표면을 포함하는 억셉터 기판;
    상부에 유전체 재료를 갖고 노출된 주변을 남겨 두도록 상기 억셉터 기판의 상기 표면상에 위치되는 기초 재료 지지용 회로;
    노출된 주변을 남겨 두도록 상기 기초 재료 위에서 상기 유전체 재료상에 위치되는 적어도 하나의 다른 기초 재료 지지용 회로; 및
    상기 기초 재료에 의해 지지되는 회로를 덮고 상기 억셉터 기판 표면상의 실리콘 질화물과 접촉하도록 상기 적어도 하나의 다른 기초 재료 및 상기 유전체 재료의 상기 노출된 주변에 의해 지지되는 상기 회로 위에서 연장되는 실리콘 질화물을 포함하는, 반도체 구조.
  21. 청구항 20에 있어서, 상기 기초 재료 지지용 회로와 상기 적어도 하나의 다른 기초 재료 지지용 회로는 적어도 3개의 기초 재료들을 포함하고, 상기 적어도 3개의 기초 재료들 중 최하부와 최상부를 제외한 모두가 유전체 재료에 의해 덮이는 하부 기초 재료 지지용 회로상에 잔류하는, 반도체 구조.
  22. 반도체 다이(die)로서,
    웨이퍼로부터 전단되는 실리콘 세그먼트상에 각각 잔류하는, 복수 개의 중첩된 회로 레벨들;
    각 회로 레벨과 다음 상위의 회로 레벨의 실리콘 세그먼트 사이에 위치하는 유전체 재료;
    최하부 회로 레벨 아래에 위치하는 유전체 재료; 및
    상기 최하부 회로 레벨 아래 및 최상부 회로 레벨 위의 실리콘 질화물을 포함하는, 반도체 다이.
  23. 청구항 22에 있어서, 상기 반도체 다이의 측면들은 실리콘 질화물이 없는, 반도체 다이.
  24. 반도체 다이(die)로서,
    웨이퍼로부터 전단되는 실리콘 세그먼트상에 각각 잔류하는, 복수 개의 중첩된 회로 레벨들;
    각 회로 레벨과 다음 상위의 회로 레벨의 실리콘 세그먼트 사이에 위치하는 유전체 재료;
    최하부 회로 레벨 아래에 위치하는 유전체 재료;
    상기 최하부 회로 레벨 아래 및 최상부 회로 레벨 위의 실리콘 질화물; 및
    상기 복수 개의 회로 레벨들 중 적어도 하나의 회로 레벨은 그 적어도 하나의 측면에 노출된 도전성 접점들을 포함하는, 반도체 다이.
  25. 청구항 5에 있어서, 상기 제거하는 단계는 상기 억셉터 기판에 대하여 선택적으로 상기 희생 재료를 식각하는 단계를 포함하는, 집적 회로 제조 방법.
  26. 반도체 구조로서,
    상부에 실리콘 질화물을 갖는 표면을 포함하는 억셉터 기판;
    상부에 유전체 재료를 갖고 노출된 주변을 남겨 두도록 상기 억셉터 기판의 상기 표면상에 위치되는 기초 재료 지지용 회로 - 상기 기초 재료 지지용 회로는 복수의 개별화되지 않은 다이 사이트들을 포함함 -;
    노출된 주변을 남겨 두도록 상기 기초 재료 위에서 상기 유전체 재료상에 위치되는 적어도 하나의 다른 기초 재료 지지용 회로 - 상기 적어도 하나의 다른 기초 재료 지지용 회로는 복수의 개별화되지 않은 다이 사이트들을 포함함 -; 및
    상기 기초 재료에 의해 지지되는 회로를 덮고 상기 억셉터 기판 표면상의 실리콘 질화물과 접촉하도록 상기 적어도 하나의 다른 기초 재료 및 상기 유전체 재료의 상기 노출된 주변에 의해 지지되는 상기 회로 위에서 연장되는 실리콘 질화물을 포함하는, 반도체 구조.
KR1020117019648A 2009-02-25 2010-02-22 집적 회로들의 형성 방법들 및 결과적인 구조들 KR101372018B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/392,742 US8198172B2 (en) 2009-02-25 2009-02-25 Methods of forming integrated circuits using donor and acceptor substrates
US12/392,742 2009-02-25
PCT/US2010/024956 WO2010099072A2 (en) 2009-02-25 2010-02-22 Methods of forming integrated circuits and resulting structures

Publications (2)

Publication Number Publication Date
KR20110110352A KR20110110352A (ko) 2011-10-06
KR101372018B1 true KR101372018B1 (ko) 2014-03-14

Family

ID=42630239

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117019648A KR101372018B1 (ko) 2009-02-25 2010-02-22 집적 회로들의 형성 방법들 및 결과적인 구조들

Country Status (5)

Country Link
US (3) US8198172B2 (ko)
KR (1) KR101372018B1 (ko)
CN (1) CN102326230B (ko)
TW (1) TWI419260B (ko)
WO (1) WO2010099072A2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8198172B2 (en) * 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates
US8367519B2 (en) * 2009-12-30 2013-02-05 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure
US8735902B2 (en) 2010-05-10 2014-05-27 Micron Technology, Inc. Memories with memory arrays extending in opposite directions from a semiconductor and their formation
US8446767B2 (en) 2010-07-02 2013-05-21 Micron Technology, Inc. Memories and their formation
FR2973938A1 (fr) * 2011-04-08 2012-10-12 Soitec Silicon On Insulator Procédés de formation de structures semi-conductrices collées, et structures semi-conductrices formées par ces procédés
US20120248621A1 (en) * 2011-03-31 2012-10-04 S.O.I.Tec Silicon On Insulator Technologies Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US8338294B2 (en) 2011-03-31 2012-12-25 Soitec Methods of forming bonded semiconductor structures including two or more processed semiconductor structures carried by a common substrate, and semiconductor structures formed by such methods
TWI509713B (zh) * 2011-03-31 2015-11-21 Soitec Silicon On Insulator 形成結合的半導體結構之方法及用該方法所形成之半導體結構
US20160131702A1 (en) * 2014-11-10 2016-05-12 Teradyne, Inc. Assembling devices for probe card testing

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5951813A (en) * 1996-05-02 1999-09-14 Raytheon Company Top of die chip-on-board encapsulation
JPH11329996A (ja) * 1998-05-12 1999-11-30 Mitsubishi Materials Silicon Corp Ｓｏｉ基板の製造方法
US20080160723A1 (en) 2005-09-13 2008-07-03 Lumiense Photonics Inc. Method of fabricating silicon/dielectric multi-layer semiconductor structures using layer transfer technology and also a three-dimensional multi-layer semiconductor device and stacked layer type image sensor using the same method, and a method of manufacturing a three-dimensional multi-layer semiconductor device and the stack type image sensor

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US591813A (en) * 1897-10-19 campbell
US5131979A (en) * 1991-05-21 1992-07-21 Lawrence Technology Semiconductor EPI on recycled silicon wafers
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
US5675180A (en) * 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
FR2755537B1 (fr) * 1996-11-05 1999-03-05 Commissariat Energie Atomique Procede de fabrication d'un film mince sur un support et structure ainsi obtenue
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
JP4032454B2 (ja) * 1997-06-27 2008-01-16 ソニー株式会社 三次元回路素子の製造方法
FR2767416B1 (fr) * 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
AU9296098A (en) * 1997-08-29 1999-03-16 Sharon N. Farrens In situ plasma wafer bonding method
FR2773261B1 (fr) * 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
JP3500063B2 (ja) * 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
FR2795865B1 (fr) * 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
US6346488B1 (en) * 2000-06-27 2002-02-12 Lsi Logic Corporation Process to provide enhanced resistance to cracking and to further reduce the dielectric constant of a low dielectric constant dielectric film of an integrated circuit structure by implantation with hydrogen ions
FR2818010B1 (fr) * 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
US6719188B2 (en) * 2001-07-24 2004-04-13 International Business Machines Corporation Rework methods for lead BGA/CGA
US6489237B1 (en) * 2001-12-04 2002-12-03 Taiwan Semiconductor Manufacturing Company Method of patterning lines in semiconductor devices
FR2834820B1 (fr) * 2002-01-16 2005-03-18 Procede de clivage de couches d'une tranche de materiau
FR2835095B1 (fr) * 2002-01-22 2005-03-18 Procede de preparation d'ensembles a semi-conducteurs separables, notamment pour former des substrats pour l'electronique, l'optoelectrique et l'optique
US20040178463A1 (en) * 2002-03-20 2004-09-16 Foveon, Inc. Vertical color filter sensor group with carrier-collection elements of different size and method for fabricating such a sensor group
JP4081666B2 (ja) * 2002-09-24 2008-04-30 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4554152B2 (ja) 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
US6693047B1 (en) * 2002-12-19 2004-02-17 Taiwan Semiconductor Manufacturing Co. Ltd. Method for recycling semiconductor wafers having carbon doped low-k dielectric layers
FR2892228B1 (fr) * 2005-10-18 2008-01-25 Soitec Silicon On Insulator Procede de recyclage d'une plaquette donneuse epitaxiee
JP4072677B2 (ja) * 2003-01-15 2008-04-09 セイコーエプソン株式会社 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
TWI240434B (en) 2003-06-24 2005-09-21 Osram Opto Semiconductors Gmbh Method to produce semiconductor-chips
FR2858875B1 (fr) * 2003-08-12 2006-02-10 Soitec Silicon On Insulator Procede de realisation de couches minces de materiau semi-conducteur a partir d'une plaquette donneuse
US7563697B2 (en) 2003-09-05 2009-07-21 Sumco Corporation Method for producing SOI wafer
US7312487B2 (en) * 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
US7179719B2 (en) * 2004-09-28 2007-02-20 Sharp Laboratories Of America, Inc. System and method for hydrogen exfoliation
ATE420461T1 (de) * 2004-11-09 2009-01-15 Soitec Silicon On Insulator Verfahren zum herstellen von zusammengesetzten wafern
KR100634528B1 (ko) * 2004-12-03 2006-10-16 삼성전자주식회사 단결정 실리콘 필름의 제조방법
US7528494B2 (en) * 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
EP1835533B1 (en) * 2006-03-14 2020-06-03 Soitec Method for manufacturing compound material wafers and method for recycling a used donor substrate
US7385283B2 (en) * 2006-06-27 2008-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit and method of making the same
JP2008053250A (ja) 2006-08-22 2008-03-06 Sony Corp 半導体装置の製造方法
US7812459B2 (en) * 2006-12-19 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuits with protection layers
JP4937842B2 (ja) * 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8198172B2 (en) 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5951813A (en) * 1996-05-02 1999-09-14 Raytheon Company Top of die chip-on-board encapsulation
JPH11329996A (ja) * 1998-05-12 1999-11-30 Mitsubishi Materials Silicon Corp Ｓｏｉ基板の製造方法
US20080160723A1 (en) 2005-09-13 2008-07-03 Lumiense Photonics Inc. Method of fabricating silicon/dielectric multi-layer semiconductor structures using layer transfer technology and also a three-dimensional multi-layer semiconductor device and stacked layer type image sensor using the same method, and a method of manufacturing a three-dimensional multi-layer semiconductor device and the stack type image sensor

Also Published As

Publication number Publication date
KR20110110352A (ko) 2011-10-06
US20140203409A1 (en) 2014-07-24
US20120223409A1 (en) 2012-09-06
US20100213578A1 (en) 2010-08-26
CN102326230B (zh) 2014-07-16
WO2010099072A2 (en) 2010-09-02
US8816489B2 (en) 2014-08-26
WO2010099072A3 (en) 2011-02-17
TWI419260B (zh) 2013-12-11
US8198172B2 (en) 2012-06-12
TW201041092A (en) 2010-11-16
CN102326230A (zh) 2012-01-18

Similar Documents

Publication Publication Date Title
KR101372018B1 (ko) 집적 회로들의 형성 방법들 및 결과적인 구조들
EP3803972B1 (en) Die stacking for multi-tier 3d integration
US20200168584A1 (en) Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US20190115314A1 (en) Methods and structures for wafer-level system in package
US9922956B2 (en) Microelectromechanical system (MEMS) bond release structure and method of wafer transfer for three-dimensional integrated circuit (3D IC) integration
US10128142B2 (en) Semiconductor structures including carrier wafers and attached device wafers, and methods of forming such semiconductor structures
JP6141853B2 (ja) ３ｄ集積化プロセスにおいて材料の層を転写する方法ならびに関連する構造体およびデバイス
US9496227B2 (en) Semiconductor-on-insulator with back side support layer
US20120061794A1 (en) Methods of forming through wafer interconnects in semiconductor structures using sacrificial material, and semiconductor structures formed by such methods
KR20120112091A (ko) 접합 반도체 구조 형성 방법 및 그 방법에 의해 형성된 반도체 구조
US8673733B2 (en) Methods of transferring layers of material in 3D integration processes and related structures and devices
JP5409084B2 (ja) 半導体装置の製造方法
JP2013537363A (ja) 犠牲材料を使用して半導体構造体中にウェーハ貫通相互接続部を形成する方法、及びかかる方法により形成される半導体構造体
CN109196627B (zh) 包含无任何贯通孔的内插层的半导体结构的制造方法
KR100962229B1 (ko) 반도체 장치 및 그 제조 방법
CN115763347A (zh) 制造半导体器件结构的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170202

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190218

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20200218

Year of fee payment: 7