KR102480686B1 - 집적 회로 패키지 및 방법 - Google Patents

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융-치 린
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
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    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
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    • H01L2224/80401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/80409—Indium [In] as principal constituent
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    • H01L2224/80417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/80424—Aluminium [Al] as principal constituent
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    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80447—Copper [Cu] as principal constituent
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    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80457—Cobalt [Co] as principal constituent
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    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/80466—Titanium [Ti] as principal constituent
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    • H01L2224/80463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/80481—Tantalum [Ta] as principal constituent
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    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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Abstract

디바이스 패키지는 계면에서 제2 다이에 직접 본딩된 제1 다이를 포함하며, 계면은 전도체 대 전도체 접합을 포함한다. 디바이스 패키지는 제1 다이 및 제2 다이를 둘러싸는 봉지재, 및 봉지재를 관통해 연장되는 복수의 관통 비아를 더 포함한다. 복수의 관통 비아는 제1 다이 및 제2 다이에 인접하게 배치된다. 디바이스 패키지는 봉지재를 관통해 연장되는 복수의 열 비아(thermal vias), 그리고 제1 다이, 제2 다이 및 복수의 관통 비아에 전기적으로 접속된 재분배 구조물을 더 포함한다. 복수의 열 비아는 제2 다이의 표면 상에 그리고 제1 다이에 인접하게 배치된다.

Description

집적 회로 패키지 및 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD}
[우선권]
본 출원은 2020년 4월 16일에 출원된 미국 가출원 제63/010,849호의 이익을 주장하며, 이 가출원은 참조로서 본 명세서에 병합된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도에서 계속적인 향상에 기인한 급속한 성장을 경험하였다. 보통, 집적 밀도의 개선은 최소 피처(feature) 크기의 반복적인 감소로부터 비롯되었으며, 이는 주어진 영역 내에 더 많은 컴포넌트들이 집적되게 한다. 수축되는 전자 디바이스들에 대한 수요가 증가함에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술을 위한 필요가 발생했다. 이러한 패키징 시스템의 예시는 패키지-온-패키지(Package-on-Package; PoP) 기술이다. PoP 디바이스에서, 상단의 반도체 패키지는, 고 레벨의 집적과 컴포넌트 밀도를 제공하도록 하단의 반도체 패키지 위에 적층된다. PoP 기술은 일반적으로 인쇄 회로 기판(printed circuit board; PCB) 상에 작은 풋프린트와 향상된 기능을 가진 반도체 디바이스의 생산을 가능케 한다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1a 내지 1m은 일부 실시예에 따라 반도체 패키지를 제조하는 중간 단계의 단면도를 도시한다.
도 2는 일부 실시예들에 따른 반도체 패키지의 단면도를 도시한다.
도 3은 일부 실시예들에 따른 반도체 패키지의 단면도를 도시한다.
도 4a 내지 4c는 일부 실시예에 따른 반도체 패키지를 제조하는 중간 단계의 단면도를 도시한다.
도 5는 일부 실시예들에 따른 반도체 패키지의 단면도를 도시한다.
도 6은 일부 실시예들에 따른 반도체 패키지의 단면도를 도시한다.
도 7a 내지 7d는 일부 실시예에 따라 반도체 패키지를 제조하는 중간 단계의 단면도를 도시한다.
도 8은 일부 실시예들에 따른 반도체 패키지의 단면도를 도시한다.
도 9는 일부 실시예들에 따른 반도체 패키지의 단면도를 도시한다.
도 10a 내지 10c는 일부 실시예에 따라 반도체 패키지를 제조하는 중간 단계의 단면도를 도시한다.
도 11은 일부 실시예들에 따른 반도체 패키지의 단면도를 도시한다.
도 12는 일부 실시예들에 따른 반도체 패키지의 단면도를 도시한다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
일부 실시예에 따르면, 적층된 다이(예를 들어, 제2 다이에 본딩된 제1 다이)는 절연 물질로 봉지화되고, 열 발산(heat dissipation) 구조물(예를 들면, 기판)이 제2 다이의 후면 및 절연 물질에 본딩된다. 일부 실시예에서, 열 발산 구조물은 금속 대 금속 본딩을 사용하여 본딩되는 반도체 기판이며, 이는 완성된 패키지에서 열 발산을 개선하고 열 발산 구조물과 제2 다이 사이의 접착을 향상시킨다. 다른 실시예에서, 열 발산 구조물은 또 다른 본딩 구성(예를 들어, 유전체 대 유전체 본딩, 반도체 대 반도체 본딩 등)을 사용하여 본딩된다.
일부 실시예들에 따라, 도 1a 내지 도 1m은 반도체 패키지(400)를 형성하기 위한 프로세스의 중간 단계들의 단면도이다.
도 1a를 참조하면, 반도체 다이(200)가 예시된다. 다이(200)는 베어 칩 반도체 다이(bare chip semiconductor die)(예를 들어, 패키징되지 않은 반도체 다이) 일 수 있다. 예를 들어, 다이(200)는 로직 다이(예를 들어, 애플리케이션 프로세서(application processor; AP), 중앙 처리 장치, 마이크로컨트롤러 등), 메모리 다이(예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 하이브리드 메모리 큐브(hybrid memory cube; HBC), 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이, 와이드 입출력(wide input/output; wideIO) 메모리 다이, 자기 저항 랜덤 액세스 메모리(magnetoresistive random access memory; mRAM) 다이, 저항 랜덤 액세스 메모리(resistive random access memory; rRAM) 다이 등), 전력 관리 다이(예를 들면, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, 마이크로 전자 기계 시스템(micro-electro-mechanical-system; MEMS) 다이, 신호 프로세싱 다이(예를 들면, 디지털 신호 프로세싱(digital signal processing; DSP) 다이), 프런트 엔드 다이(예를 들어, 아날로그 프런트 엔드(analog front-end; AFE) 다이), 생의학 다이 등일 수 있다.
다이(200)는 적용 가능한 제조 프로세스에 따라 프로세싱되어 다이(200)에 집적 회로를 형성할 수 있다. 예를 들면, 다이(200)는 도핑되거나 도핑되지 않은 실리콘과 같은 반도체 기판(202), 또는 반도체-온-인슐레이터(silicon-on-insulator; SOI) 기판의 활성층을 포함할 수 있다. 반도체 기판은 게르마늄과 같은 다른 반도체 물질; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다.
예컨대, 트랜지스터, 다이오드, 커패시터, 저항기 등과 같은 디바이스는 반도체 기판(202) 내에 그리고/또는 그 위에 형성될 수 있고, 예를 들면, 반도체 기판(202) 상의 하나 이상의 유전체층(260B) 내의 금속화 패턴(206A)을 포함하는 상호접속 구조물(120)에 의해 상호접속될 수 있다. 상호접속 구조물(206)은 기판(202) 상의 디바이스를 전기적으로 접속하여 하나 이상의 집적 회로를 형성한다.
다이(200)는 각각 상호접속 구조물(206)의 금속화 패턴에 전기적으로 접속될 수 있은 관통 비아(204)를 더 포함한다. 관통 비아(204)는 전도성 물질(예를 들어, 구리 등)를 포함할 수 있고 상호접속 구조물(206)로부터 기판(202)으로 연장될 수 있다. 절연 배리어층(208)은 기판(202)에서 관통 비아(204)의 적어도 일부 주위에 형성될 수 있다. 절연 배리어층(208)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 기판(202)으로부터 관통 비아(204)를 물리적 및 전기적으로 격리시키는 데 사용될 수 있다. 후속 프로세싱 단계에서, 기판(202)은 관통 비아(204)를 노출시키기 위해 박형화될(thinned) 수 있다(도 1c 참조). 박형화 후, 관통 비아(204)는 기판(202)의 후면으로부터 기판(202)의 전면으로의 전기적 접속을 제공한다.
다이(200)는 각각 기판(202) 상의 디바이스 및 상호접속 구조물(206)에 대한 외부 접속을 허용하는 콘택트 패드(210)를 더 포함한다. 콘택트 패드(210)는 구리, 알루미늄(예를 들어, 28K 알루미늄) 또는 또 다른 전도성 물질을 포함할 수 있다. 콘택트 패드(210)는 다이(200)의 능동 측부 또는 전면(220)이라고 지칭될 수 있는 것 상에 배치된다. 다이(200)의 능동 측부/전면(220)은 능동 디바이스가 형성되는 반도체 기판(202)의 측부를 지칭할 수 있다. 다이(200)의 후면(222)은 능동 측부/전면과는 반대측인 반도체 기판의 측부를 지칭할 수 있다.
패시베이션막(212)이 상호접속 구조물(206) 상에 배치되고, 콘택트 패드(210)는 패시베이션막(212)의 상단 표면에서 노출된다. 패시베이션막(212)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등을 포함할 수 있다. 일부 실시예에서, 콘택트 패드(210)는 패시베이션막(212)의 상단 표면 위로 연장될 수 있다.
다이(200)는 더 큰 웨이퍼의 일부로서 형성될 수 있다(예를 들어, 다른 다이(200)에 접속됨). 일부 실시예에서, 다이(200)는 패키징 전에 서로 싱귤레이트(singulate)될 수 있다. 싱귤레이션 프로세스는 기계적 절단(sawing), 레이저 다이싱(dicing), 플라즈마 다이싱, 이들의 조합 등을 포함할 수 있다. 다른 실시예에서, 다이(200)는 반도체 패키지에 통합된 후 싱귤레이트된다. 예를 들어, 다이(200)는 웨이퍼의 일부로서 여전히 접속되어 있으면서 패키징될 수 있다.
일부 실시예에서, 칩 프로브(chip probe; CP) 테스트가 (예를 들어, 콘택트 패드(210)를 통해) 다이(200) 각각에 적용될 수 있다. CP 테스트는 다이(200)의 전기적 기능성을 검사하고, CP 테스트를 통과한 다이는 알려진 양호한 다이(known good dies; KGD)라고 지칭된다. CP 테스트를 통과하지 못한 다이(200)는 폐기되거나 수리된다. 이러한 방식으로 KGD가 패키징하기 위해 제공되어 결함이 있는 다이를 패키징하는 비용과 낭비를 줄인다.
CP 테스트 후, 패시베이션층(214)이 각 KGD의 콘택트 패드(210) 및 상호접속 구조물(206) 위에 형성된다. 패시베이션층(214)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등을 포함할 수 있다. 패시베이션층(214)은 여기에 설명된 바와 같이 후속 패키징 프로세스 동안 콘택트 패드(210)를 보호할 수 있다.
도 1b에서, 다이(200)는 캐리어 기판(102)에 아래를 향하여 부착된다. 캐리어 기판(102)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(102)은 웨이퍼일 수 있어서 다수의 패키지들이 동시에 캐리어 기판(102) 상에 형성될 수 있다. 도 1b에는 단일 다이(200)만이 도시되어 있지만, 동시 프로세싱을 위해 다수의 다이(200)가 캐리어 기판(102)에 부착될 수 있다. 다이(200)는 칩 온 웨이퍼(chip on wafer; CoW) 프로세스를 사용하여 싱귤레이션 후에 캐리어 기판(102)에 부착될 수 있거나, 예를 들면, 웨이퍼 온 웨이퍼(wafer on wafer; WoW) 프로세스를 사용하여 싱귤레이션 전에 다이(200)가 캐리어 기판(102)에 부착될 수 있다. 다이(200)는 다이(200)의 전면(220)이 캐리어 기판(102)을 향하고 다이(200)의 후면(222)이 캐리어 기판(102)을 등지도록(face away) 아래를 향하도록 배치된다.
일부 실시예에서, 다이(200)는 릴리스 층(106)에 의해 캐리어 기판(102)에 부착되고, 다이(200)의 패시베이션층(214)은 릴리스 층(106)과 접촉할 수 있다. 릴리스층(106)은, 후속 단계에서 형성될 다이(200) 및 다른 상부 구조물로부터 캐리어 기판(102)과 함께 제거될 수 있는 중합체 기반 물질로 형성될 수 있다. 일부 실시예에서, 릴리스층(106)은, 예컨대, 광 대 열 변환(light-to-heat-conversion; LTHC) 릴리스 코팅과 같이, 가열될 때 그 자신의 접착 특성을 잃어버리는 에폭시-기반 열-릴리스 물질이다. 다른 실시예에서, 릴리스층(106)은 자외선(ultra-violet; UV) 광에 노출될 때 그 자신의 접착 특성을 잃어버리는 UV 접착제일 수 있다. 릴리스층(106)은 액체 및 경화된 채로 제공될 수 있거나, 캐리어 기판(102)상으로 라미네이트된 라미네이트막일 수 있거나 기타 등등일 수 있다. 다른 실시예에서, 다이(200)는 예를 들면, 패시베이션층(214)을 캐리어(102)에 융합 본딩(fusion bonding)함으로써 캐리어(102)에 직접 융합 본딩될 수 있다. 융합 본딩은 패시베이션층(214)과 캐리어(102) 사이에 유전체 대 반도체 본딩을 형성할 수 있다. 이러한 실시예에서, 릴리스 층(104)은 생략될 수 있다.
도 1c에서, 관통 비아(204)를 노출시키기 위해 박형화 프로세스가 다이(200)에 적용될 수 있다. 박형화는 관통 비아(204) 위의 기판(202)의 일부를 제거한다. 일부 실시예에서, 박형화는 관통 비아(204)를 노출시키기 위해 관통 비아(204) 상의 배리어층(예를 들어, 배리어층(208), 도 1a 참조)의 측방향 부분을 추가로 제거할 수 있다. 박형화 프로세스는 화학적 기계적 연마(chemical mechanical polish; CMP), 연삭, 에칭백(예를 들어, 습식 에칭), 이들의 조합 등을 수행하는 것을 포함할 수 있다. 일부 실시예에서, 박형화 프로세스는 관통 비아(204)가 기판(202)의 후면을 넘어 연장되도록 기판(202)을 리세스할 수 있다. 이것은 예를 들어, 관통 비아(204)를 상당히 에칭하지 않고 기판(202)을 선택적으로 에칭하는 선택적 에칭 프로세스를 통해 달성될 수 있다.
도 1d에서, 유전체층(106)은 기판(202) 위에 그리고 관통 비아(204)의 부분 주위에 퇴적된다. 예를 들어, 유전체층(106)은 기판(202) 위로 연장되는 관통 비아(204)의 부분 주위에 퇴적될 수 있다. 유전체층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있고, 유전체층(106)은 화학 증기 퇴적(chemical vapor deposition; CVD), 물리 증기 퇴적(physical vapor deposition; PVD), 원자 층 퇴적(atomic layer deposition; ALD) 등과 같은 적절한 퇴적 프로세스를 사용하여 퇴적될 수 있다. 유전체층(106)은 처음에 관통 비아(204)를 덮도록 퇴적될 수 있다. 그 후, 관통 비아(204) 및 유전체층(106)의 표면을 실질적으로 평탄화하기(level) 위해 평탄화 단계가 수행될 수 있다.
도 1e에서, 다이(300)는 예를 들면, 하이브리드 본딩 구성으로 다이(200)에 본딩된다. 다이(300)는 다이(200)에 대해 설명된 것과 유사한 구조물을 가질 수 있으며, 세부 사항은 여기서 반복되지 않는다. 다이(300) 내의 피처들의 물질 및 형성 프로세스는 다이(200) 내의 유사한 피처들을 참조함으로써 발견될 수 있으며, 다이(200) 내의 유사한 피처들은 숫자 "2"로 시작하는데, 이 피처들은 다이(300) 내에 있고 숫자 "3"으로 시작하는 참조 번호들을 갖는 피처들에 대응한다. 특정 실시예에서, 다이(300)는 메모리 다이이지만, 다른 유형의 다이도 사용될 수 있다.
다이(300)는 다이(300)의 전면(320)이 다이(200)를 향하고 다이(300)의 후면(322)이 다이(200)를 등지도록 아래를 향하도록 배치된다. 다이(300)는 다이(200)의 후면 상의 유전체층(106) 및 다이(200)의 관통 비아(204)에 본딩된다. 예를 들어, 다이(300)의 패시베이션층은 유전체층(106)에 직접 본딩될 수 있고, 다이(300)의 콘택트 패드(310)는 관통 비아(204)에 직접 본딩될 수 있다. 실시예에서, 패시베이션층(314)과 유전체층(106) 사이의 접합(bond)은 산화물 대 산화물 접합 등이다. 하이브리드 본딩 프로세스는 또한 다이(300)의 콘택트 패드(318)를 다이(200)의 관통 비아(204)에 직접 금속 대 금속 본딩을 통해 직접 본딩한다. 따라서, 다이(200 및 300) 사이의 전기적 접속은 콘택트 패드(310)를 관통 비아(204)에 물리적으로 접속함으로써 제공된다.
예시적인 하이브리드 본딩 프로세스는 예를 들면, 유전체층(106) 또는 패시베이션층(314) 중 하나 이상에 표면 처리를 적용함으로써 다이(200)를 다이(300)와 정렬시키는 것으로 시작한다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후, 표면 처리는 유전체층(106) 또는 패시베이션층(314) 중 하나 이상에 적용될 수 있은 세정 프로세스(예를 들어, 탈 이온수로 린스 등)를 추가로 포함할 수 있다. 하이브리드 본딩 프로세스는 이어서 콘택트 패드(310)를 관통 비아(204)에 정렬하는 것으로 진행할 수 있다. 다이(200 및 300)가 정렬될 때, 콘택트 패드(310)는 대응하는 관통 비아(204)와 중첩될 수 있다. 다음으로, 하이브리드 본딩은 각각의 다이(200)가 각각의 다이(300)와 접촉하게 되는 사전 본딩(pre-bonding) 단계를 포함한다. 사전 본딩은 실온에서 수행될 수 있다(예를 들어, 약 21 ℃ 내지 약 25 ℃). 하이브리드 본딩 프로세스는 예를 들면, 약 150 ℃ 내지 약 400 ℃의 온도에서 약 0.5 시간 내지 약 3시간의 기간 동안 어닐링을 계속 수행하여, 콘택트 패드(310)(예를 들면, 구리) 및 관통 비아(204)(예를 들어, 구리)의 금속이 서로 상호 확산되어(inter-diffuse) 직접적인 금속 대 금속 본딩이 형성된다. 단일 다이(300)만이 다이(200)에 본딩되는 것으로 도시되어 있지만, 다른 실시예는 다이(200)에 본딩된 다중 다이(300)를 포함할 수 있다. 이러한 실시예에서, 다중 다이(300)는 적층된 구성(예를 들어, 다중 적층된 다이(300)를 가짐)이고 그리고/또는 나란히(side-by-side) 구성될 수 있다.
다이(300)는 다이(200)보다 더 작은 표면적을 가질 수 있다. 다이(200)는 다이(300)를 지나 측방향으로 연장되고, 유전체층(106)의 일부는 다이(200 및 300)를 본딩한 후에 노출된다. 유전체층(106)의 일부를 노출된 채로 두면, 선택적인 열 발산 피처(112)가 다이(300)를 둘러싸도록 유전체층(106)에 부착될 수 있다. 열 발산 피처(112)는 하나 이상의 실리콘 다이(예를 들어, 도 1F의 평면도 참조), 실리콘 링(예를 들면, 도 1g의 평면도 참조), 또는 다이(300)의 하나 이상의 측부를 둘러싸는 것일 수 있다. 열 발산 피처(112)는 임의의 능동 디바이스가 없을 수 있고 그리고/또는 임의의 수동 디바이스가 없을 수 있다. 따라서, 열 발산 피처(112)는 일부 실시예에서 더미 피처라고 지칭될 수 있다.
열 발산 피처(112)는 예를 들어, 열 발산 피처(112)의 하단 표면에 형성된 천연 산화물, 열 산화물 등을 사용하여 유전체 대 유전체 본딩으로 유전체층(106)에 본딩될 수 있다. 유전체 대 유전체 본딩 프로세스는 열 발산 피처(112) 상의 산화물 또는 유전체층(106) 중 하나 이상에 표면 처리를 적용하는 것을 포함할 수 있다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후, 표면 처리는 열 발산 피처(112) 상의 산화물 또는 유전체층(106) 중 하나 이상에 적용될 수 있은 세정 프로세스(예를 들어, 탈 이온수로 린스 등)를 추가로 포함할 수 있다. 그 다음, 열 발산 피처(112)는 유전체층(106)에 정렬될 수 있고, 둘은 서로에 대해 가압되어 다이(200)에 대한 열 발산 피처(112)의 사전 본딩을 개시한다. 사전 본딩은 실온에서 수행될 수 있다(예를 들어, 약 21 ℃ 내지 약 25 ℃). 사전 결합 후, 예를 들어, 약 0.5 시간 내지 약 3시간 동안 약 150 ℃ 내지 약 400 ℃의 온도에서 열 발산 피처(112)를 가열함으로써 어닐링 프로세스가 적용될 수 있다. 열 발산 피처(112)를 다이(200)에 본딩하고 다이(300)를 다이(200)에 본딩하는 어닐링 프로세스는 동시에 수행될 수 있으므로 별도의 어닐링이 수행될 필요가 없다.
다른 실시예에서, 열 발산 피처(112)는 생략될 수 있다(예를 들어, 도 2 및 3 참조). 이러한 실시예에서, 다이(300)의 표면적은 다이(200)의 표면적보다 작을 수 있다(예를 들어, 도 2 참조). 대안적으로, 다이(300)의 표면적은 다이(200)의 표면적과 동일할 수 있고, 다이(300)는 다이(200)와 동일한 경계를 가질(coterminous) 수 있다(예를 들어, 도 3 참조). 예를 들어, 일부 실시예에서, 다이(300)는 다이(200)에 본딩될 수 있은 반면, 다이(300) 및 다이(200)는 웨이퍼 대 웨이퍼(wafer to wafer; WoW) 본딩 프로세스를 사용하여 그 각각의 웨이퍼에 여전히 통합된다. 다른 실시예에서, 싱귤레이트된 다이(300)는 다이(200)에 본딩될 수 있는 반면, 다이(200)는 칩 대 웨이퍼(CoW) 본딩 프로세스를 사용하여 웨이퍼에 여전히 통합된다.
도 1h에서, 절연 물질(114)은 다이(200) 위에, 다이(300) 주위에, 그리고 열 발산 피처(112)(존재한다면) 주위에 형성된다. 일부 실시예에서, 절연 물질(114)은 예를 들면, 적용시 절연 물질(114)을 유지하기 위한 경계 또는 다른 피처를 가질 수 있는 몰드(도시되지 않음)를 사용하여 성형되거나 몰딩된 몰딩 화합물(예를 들어, 에폭시, 수지, 몰딩 가능한 중합체 등)이다. 이러한 몰드는 다이(300) 주위의 절연 물질(114)을 가압 몰딩하여 절연 물질(114)을 개구 및 리세스로 강제하여(force) 절연 물질(114) 내의 공기 포켓 등을 제거하는데 사용될 수 있다.
일부 실시예에서, 절연 물질(114)은 다이(200) 위에 형성되는 산화물, 질화물, 산질화물 등을 포함하는 유전체이다. 이러한 실시예에서, 절연 물질(114)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 또는 또 다른 유전체 물질을 포함할 수 있고, 화학 증기 퇴적(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD) 또는 또 다른 프로세스에 의해 형성된다.
또한, 도 1h에 의해 도시된 바와 같이, 절연 물질(114)은 예를 들어, 연삭, 화학-기계적 연마(chemical-mechanical polish; CMP) 프로세스 등에 의해 평탄화될 수 있다. 평탄화 후, 봉지재(114), 다이(300), 열 발산 피처(112)(존재하는 경우)의 상단 표면들은 실질적으로 평탄하다. 열 발산 피처(112)는 다이(200)의 표면으로부터 절연 물질(114)를 통해 열 발산을 제공한다.
도 1i에서, 전도성 본딩층(116)은 다이(300), 열 발산 구조물(112)(존재하는 경우) 및 절연 물질(114) 위에 형성된다. 일부 실시예에서, 본딩층(116)은 선택적인 접착층(116A), 선택적인 확산 배리어층(116B), 및 전도성층(116C)과 같은 하나 이상의 전도성층(예를 들어, 금속 층)을 포함한다. 본딩층(116)의 각 층은 PVD, CVD, ALD, 도금 등에 의해 퇴적될 수 있다. 접착층(116A)은 티타늄, 알루미늄, 탄탈룸, 이들의 조합 등을 포함할 수 있다. 접착층(116A)은 층(116B 및 116C)을 다이(300), 열 발산 구조물(112)(존재하는 경우) 및 절연 물질(114)에 접착시키는 것을 돕고, 접착층(116A)은 일부 실시예에서 생략될 수 있다. 확산 배리어층(116B)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 코발트, 이들의 조합 등을 포함할 수 있다. 확산 방지층(116B)은 전도성층(116C)의 물질이 패키지의 하부 피처로 확산되는 것을 방지하거나 적어도 감소시키는 데 사용될 수 있으며, 확산 방지층(116B)은 일부 실시예에서 생략될 수 있다. 전도성층(116C)은 구리, 알루미늄, 인듐, 이들의 조합 등을 포함할 수 있다. 전도성층(116C)은 후속 프로세스 단계에서 기판에 대한 본딩 계면으로서 사용될 수 있다. 본딩 계면으로서 전도성층의 사용은 결과적인 패키지 구조물에서 개선된 열 발산 및 접착력과 같은 이점을 가질 수 있다.
도 1j에서, 기판(120)이 제공된다. 기판(120)은 다이(200 및 300)에 부착된 후 열 발산을 제공하도록 선택될 수 있다(도 1k 참조). 예를 들어, 기판(120)은 실리콘 기판, 유리 기판(예를 들어, 약 1.5 w/mK 내지 약 5 w/mK 범위의 열전도율을 갖는 유리 기판) 등 일 수 있다. 기판(120)은 일부 실시예에서 임의의 능동 디바이스가 없고 임의의 수동 디바이스가 없을 수 있다.
또한, 도 1j에 도시된 바와 같이, 전도성 본딩층(118)이 기판(120) 위에 형성된다. 일부 실시예에서, 본딩층(118)은 선택적인 접착층(118A), 선택적인 확산 배리어층(118B), 및 전도성층(118C)과 같은 하나 이상의 전도성층(예를 들어, 금속 층)을 포함한다. 본딩층(118)의 각 층은 PVD, CVD, ALD, 도금 등에 의해 퇴적될 수 있다. 접착층(118A)은 티타늄, 알루미늄, 탄탈룸, 이들의 조합 등을 포함할 수 있다. 접착층(118A)은 층(118B 및 118C)을 기판(120)에 접착시키는 것을 돕고, 접착층(118A)은 일부 실시예에서 생략될 수 있다. 확산 배리어층(118B)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 코발트, 이들의 조합 등을 포함할 수 있다. 확산 방지층(118B)은 전도성층(118C)의 물질이 하부 기판(120) 내로 확산되는 것을 방지하거나 적어도 감소시키는 데 사용될 수 있으며, 확산 방지층(118B)은 일부 실시예에서 생략될 수 있다. 전도성층(118C)은 구리, 알루미늄, 인듐, 이들의 조합 등을 포함할 수 있다. 전도성층(118C)은 후속 프로세스 단계에서 기판에 대한 본딩 계면으로 사용될 수 있다. 본딩 계면으로서 전도성층의 사용은 결과적인 패키지 구조물에서 개선된 열 발산 및 접착력과 같은 이점을 가질 수 있다.
전도성층(118C)의 물질은 전도성층(116C)의 물질과 동일하거나 상이할 수 있다(도 1i 참조). 예를 들어, 일부 실시예에서, 전도성층(116C 및 118C)은 각각 구리층, 금층 등일 수 있다. 일부 실시예에서, 전도성층(116C)은 구리층이고, 전도성층(l18C)은 금층이고; 대안적으로, 전도성층(116C)은 금층이고, 전도성층(118C)은 구리층이다. 일부 실시예에서, 전도성층(116C)은 인듐층이고, 전도성층(l18C)은 금층이며; 대안적으로, 전도성층(116C)은 금층이고, 전도성층(118C)은 인듐층이다.
도 1k에서, 기판(120)은 본딩층(116)을 본딩층(118)에 직접 본딩함으로써 다이(200 및 300)에 본딩된다. 본딩층(116 및 118)을 직접 본딩하면 전도성층들(116C 및 118C) 사이에 금속 대 금속 접합(예를 들면, 구리-구리 접합, 구리-금 접합, 금-금 접합, 인듐-금 접합 등)을 형성할 수 있다. 기판(120)을 본딩하는 것은 본딩층(116 및 118)을 정렬하는 것을 포함할 수 있고, 이 둘은 다이(200 및 300)에 대한 기판(120)의 사전 본딩을 개시하기 위해 서로에 대해 가압된다. 사전 본딩은 실온에서 수행될 수 있다(예를 들어, 약 21 ℃ 내지 약 25 ℃). 사전 본딩 후, 예를 들면, 약 150 ℃ 내지 약 400 ℃의 온도에서 약 0.5 시간 내지 약 3시간 동안 가열함으로써 어닐링 프로세스가 적용되어, 본딩층(116, 118) 내의 금속(예를 들면, 구리, 금, 인듐, 및/또는 등)은 서로 상호 확산되어 직접 금속 대 금속 본딩이 형성된다.
기판(120)은 다이(200 및 300)에 개선된 열 발산을 제공할 수 있다. 예를 들어, 다이(300), 열 발산 피처(112)(존재하는 경우) 및 본딩층(116 및 118)은 다이(200)로부터 기판(120)으로의 열 발산 경로를 제공할 수 있다. 또한, 기판(120)은 다이(200 및 300)에 물리적 지지를 제공하는 캐리어로서 작용할 수 있다. 따라서, 디바이스의 신뢰성과 내구성이 향상될 수 있다.
도 1l에서, 캐리어 기판 디본딩(de-bonding)은 다이(200)로부터 캐리어 기판(102)을 분리(디본딩)하기 위해 수행된다. 일부 실시예들에 따라, 디본딩은 레이저 광 또는 UV 광과 같은 광을 릴리스층(104) 상에 투사하는 것을 포함하여, 릴리스층(104)이 이 광의 열(heat) 하에서 분해되고 캐리어 기판(102)이 제거될 수 있게 된다. 캐리어 기판(102)이 제거된 후, 콘택트 패드(210)의 일부를 노출시키기 위해 패시베이션층(214)을 관통해 개구가 형성된다. 개구는 예를 들면, 레이저 드릴링, 에칭 등을 사용해서 형성될 수 있다.
다음으로 도 1m에서, 전도성 접속부(122)가 콘택트 패드(210) 상에 형성된다. 전도성 접속부(122)는 BGA 접속부, 솔더 볼, 금속 필라(pillar), 제어형 붕괴 칩 접속(controlled collapse chip connection; C4) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술에 의해 형성된 범프 등일 수 있다. 전도성 접속부(122)는 예를 들면, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들 물질의 조합과 같은, 전도성 물질을 포함할 수 있다. 일부 실시예에서, 전도성 접속부(122)는 증발, 전기 도금, 프린팅, 솔더 전사(transfer), 볼 배치(ball placement) 등과 같은 일반적으로 사용되는 방법을 통해 솔더층을 초기에 형성함으로써 형성된다. 솔더층이 이 구조물 상에 형성되었으면, 물질을 원하는 범프 형상으로 성형하기 위하여 리플로우(reflow)가 수행될 수 있다. 또 다른 실시예에서, 전도성 접속부(122)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예를 들면, 구리 필라)이다. 금속 필라는 솔더가 없을 수 있고, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층(미도시됨)은 금속 필라 접속부(122)의 상단 상에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들 물질의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
따라서, 반도체 패키지(400)가 형성된다. 패키지 기판(400)은 제1 다이(200) 및 제1 다이에 하이브리드 본딩된 제2 다이(300)를 포함한다. 예를 들어, 제1 다이(200)는 유전체 대 유전체 접합 및 금속 대 금속 접합의 조합을 통해 제2 다이(300)에 본딩될 수 있다. 일부 실시예에서, 제1 다이(200)는 임의의 개재 솔더 영역 없이 제2 다이(300)에 본딩된다. 절연 물질(114)이 제2 다이(300) 주위에 배치되고, 하나 이상의 열 발산 피처(112)가 절연 물질(114)을 관통해 제1 다이(200)의 표면으로부터 연장된다. 기판(120)은 예를 들면, 직접 금속 대 금속 본딩을 사용하여 제2 다이(300)의 제1 다이(200)와는 반대측에 본딩된다. 예를 들어, 제2 다이(300) 및 절연 물질(114) 위의 전도성 본딩층(116)은 실리콘 기판 상에 형성된 전도성 본딩층(118)에 직접 본딩될 수 있다. 기판(120)은 반도체 패키지(400)에서 열 발산 및 지지를 제공한다.
다이(200)가 웨이퍼의 일부이면서 패키징되는 실시예에서, 싱귤레이션이 적용되어 동시에 형성된 다른 반도체 패키지로부터 반도체 패키지(400)를 분리할 수 있다. 싱귤레이션의 결과로, 기판(120), 전도성 본딩층(116), 전도성 본딩층(118), 절연 물질(114) 및 다이(200)는 모두 동일한 경계를 가질 수 있다.
도 2는 일부 대안적인 실시예에 따른 반도체 패키지(410)의 단면도를 도시한다. 반도체 패키지(410)는 반도체 패키지(400)와 유사할 수 있는데, 여기서 동일한 참조 번호는 동일한 프로세스를 사용하여 형성된 동일한 요소를 나타낸다. 반도체 패키지(410)에서, 열 발산 피처(112)는 생략된다. 다이(200)는 다이(300)보다 넓을 수 있고 다이(300)를 지나 측방향으로 연장될 수 있다.
도 3은 일부 대안적인 실시예에 따른 반도체 패키지(420)의 단면도를 도시한다. 반도체 패키지(420)는 반도체 패키지(400)와 유사할 수 있는데, 여기서 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다. 반도체 패키지(420)에서, 열 발산 피처(112)는 생략된다. 다이(200)는 다이(300)와 동일한 폭을 가질 수 있고 동일한 경계를 가질 수 있다.
도 4a 내지 4c는 일부 실시예에 따른 반도체 패키지(500)를 형성하는 중간 단계의 단면도를 도시한다. 도 4a에서, 도 1i 및 1j와 관련하여 위에서 설명된 것과 유사한 구조물이 도시되어 있는데, 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다. 그러나, 도 4a에서, 본딩층(116)은 다이(200) 및 다이(300) 위로부터 생략된다. 또한, 본딩층(118)은 기판(120)으로부터 생략된다. 도 4a에서, 기판(120)은 기판(120)의 노출된 표면이 다이(300)의 노출된 표면, 절연 물질(114) 및 열 발산 피처(112)를 향하도록 다이(300), 절연 물질(114) 및 열 발산 피처(112)에 정렬된다. 이것은 화살표(152)로 표시된다.
도 4b에서, 기판(120)은 예를 들어, 임의의 개재하는 본딩층을 퇴적하지 않고 직접 본딩을 사용하여 다이(300), 절연 물질(114) 및 열 발산 피처(112)에 직접 본딩된다. 일부 실시예에서, 직접 접합은 기판(120)과 다이(300) 사이에 형성되고, 직접 접합은 또한 열 발산 피처(112)와 기판(120) 사이에 형성될 수 있다.
기판(120)을 직접 본딩하는 예로서, 기판(120)에 대해 표면 처리가 수행될 수 있다. 표면 처리는 기판(120)의 표면 상에 천연 산화물 또는 열 산화물을 형성하는 것을 포함한다. 표면 처리는 플라즈마 처리 프로세스를 더 포함할 수 있고, 플라즈마를 생성하기 위해 사용되는 프로세스 가스는, 수소(H2)와 아르곤(Ar)을 포함하는 제1 가스, H2와 질소(N2)를 포함하는 제2 가스, 또는 H2와 헬륨(He)을 포함하는 제3 가스를 포함하는, 수소-함유 가스일 수 있다. 이 처리를 통해, 예를 들어, 기판(120)의 표면에 존재하는 천연 산화물 또는 열 산화물과 상호 작용함으로써 기판(120) 표면의 OH 기(groups)의 수가 증가한다. 다음으로, 기판(120)은 약한 접합을 형성하기 위해 다이(300), 절연 물질(114) 및 열 발산 피처(112)에 대해 가압된다. 그 후, 약한 접합을 강화하고 융합 접합을 형성하기 위해 어닐링이 수행된다. 어닐링 동안에, OH 접합 중 H가 제거됨(outgassed)으로써, 기판(120)과 다이(300) 사이에 Si-O-Si 접합을 형성하며, 이에 따라 접합을 강화한다.
기판(120)은 다이(200 및 300)에 개선된 열 발산을 제공할 수 있다. 예를 들어, 다이(300) 및 열 발산 피처(112)(존재하는 경우)는 다이(200)로부터 기판(120)으로의 열 발산 경로를 제공할 수 있다. 또한, 기판(120)은 다이(200 및 300)에 물리적 지지를 제공하는 캐리어로서 작용할 수 있다. 따라서 디바이스의 신뢰성과 내구성이 향상될 수 있다. 도 4c는 캐리어(102)를 제거하고 접속부(122)를 형성하기 위해 프로세싱(예를 들어, 도 1l 내지 1m에서 전술한 바와 같이)이 수행된 후의 결과적인 패키지를 예시한다.
도 5는 일부 대안적인 실시예에 따른 반도체 패키지(510)의 단면도를 도시한다. 반도체 패키지(510)는 반도체 패키지(500)와 유사할 수 있는데, 여기서 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다. 예를 들어, 반도체 패키지(510)에서, 기판(120)은 어떠한 개재하는 본딩층도 없이 다이(300)에 직접 본딩된다. 반도체 패키지(510)에서, 열 발산 피처(112)는 생략되고, 다이(200)는 다이(300)보다 더 넓고 다이(300)를 지나 측방향으로 연장될 수 있다.
도 6은 일부 대안적인 실시예에 따른 반도체 패키지(520)의 단면도를 도시한다. 반도체 패키지(520)는 반도체 패키지(500)와 유사할 수 있는데, 여기서 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다. 예를 들어, 반도체 패키지(520)에서, 기판(120)은 어떠한 개재하는 본딩층도 없이 다이(300)에 직접 본딩된다. 반도체 패키지(520)에서, 열 발산 피처(112)는 생략되고, 다이(200)는 다이(300)와 동일한 폭을 가질 수 있고 동일한 경계를 가질 수 있다.
도 7a 내지 7d는 일부 실시예에 따른 반도체 패키지(600)를 형성하는 중간 단계의 단면도를 도시한다. 도 7a에서, 도 1i 및 1j와 관련하여 위에서 설명된 것과 유사한 구조물이 도시되어 있는데, 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다. 그러나, 도 7a에서, 본딩층(116)은 다이(200) 및 다이(300) 위로부터 생략된다. 또한, 본딩층(118)은 기판(120)으로부터 생략된다. 도 7a에서, 유전체 본딩층(152)이 캐리어 기판(120) 상에 퇴적된다. 유전체 본딩층(152)은 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있고 CVD, PVD, ALD 등에 의해 퇴적될 수 있다. 대안적으로, 유전체 본딩층(152)은 기판(120) 대신에 다이(300), 열 발산 피처(112) 및 절연 물질(114) 상에 퇴적될 수 있다(도 7b 참조).
도 7a 및 7b에서, 기판(120)은 기판(120)의 노출된 표면이 다이(300)의 노출된 표면, 절연 물질(114) 및 열 발산 피처(112)를 향하도록 다이(300), 절연 물질(114) 및 열 발산 피처(112)에 정렬된다. 이것은 화살표(154)로 표시된다.
도 7c에서, 기판(120)은 예를 들면, 유전체 대 반도체 접합을 형성하기 위해 유전체 본딩층(152)을 사용하여 다이(300), 절연 물질(114) 및 열 발산 피처(112)에 본딩된다. 일부 실시예에서, 유전체 대 반도체 접합은 유전체 본딩층(152)과 다이(300) 사이에 그리고 열 발산 피처(112)와 기판(120) 사이에 형성된다. 일부 실시예에서, 유전체 대 반도체 접합은 유전체 본딩층(152)과 기판(120) 사이에 형성된다.
기판(120)은 다이(200 및 300)에 개선된 열 발산을 제공할 수 있다. 예를 들어, 다이(300) 및 열 발산 피처(112)(존재하는 경우)는 다이(200)로부터 기판(120)으로의 열 발산 경로를 제공할 수 있다. 또한, 기판(120)은 다이(200 및 300)에 물리적 지지를 제공하는 캐리어로서 작용할 수 있다. 따라서 디바이스의 신뢰성과 내구성이 향상될 수 있다. 도 7d는 캐리어(102)를 제거하고 접속부(122)를 형성하기 위해 프로세싱(예를 들어, 도 1l 내지 1m에서 전술한 바와 같이)이 수행된 후의 결과적인 패키지를 예시한다. 따라서, 반도체 패키지(600)가 형성된다.
도 8은 일부 대안적인 실시예에 따른 반도체 패키지(610)의 단면도를 도시한다. 반도체 패키지(610)는 반도체 패키지(600)와 유사할 수 있는데, 여기서 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다. 예를 들어, 반도체 패키지(610)에서 기판(120)은 유전체 본딩층(152)으로 다이(300)에 본딩된다. 반도체 패키지(610)에서, 열 발산 피처(112)는 생략되고, 다이(200)는 다이(300)보다 더 넓고 다이(300)를 지나 측방향으로 연장될 수 있다.
도 9는 일부 대안적인 실시예에 따른 반도체 패키지(620)의 단면도를 도시한다. 반도체 패키지(620)는 반도체 패키지(600)와 유사할 수 있는데, 여기서 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다. 예를 들어, 반도체 패키지(620)에서 기판(120)은 유전체 본딩층(152)을 사용해 다이(300)에 본딩된다. 반도체 패키지(620)에서, 열 발산 피처(112)는 생략되고, 다이(200)는 다이(300)와 동일한 폭을 가지며, 다이(300)와 동일한 경계를 갖는다.
도 10a 내지 10c는 일부 실시예에 따른 반도체 패키지(700)를 형성하는 중간 단계의 단면도를 도시한다. 도 10a에서, 도 1i 및 1j와 관련하여 위에서 설명된 것과 유사한 구조물이 도시되어 있는데, 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다. 그러나, 도 10a에서, 본딩층(116)은 다이(200) 및 다이(300) 위로부터 생략된다. 또한, 본딩층(118)은 기판(120)으로부터 생략된다. 제1 유전체 본딩층(152A)이 기판(120) 상에 형성되고, 제2 유전체 본딩층(152B)이 다이(300), 절연 물질(114) 및 열 발산 피처(112) 상에 형성된다. 유전체 본딩층(152A 및 152B)은 유전체 본딩층(152)과 실질적으로 유사하고 전술한 바와 유사한 프로세스를 사용하여 유사한 물질로 형성될 수 있다.
기판(120)은 기판(120)의 노출된 표면이 다이(300)의 노출된 표면, 절연 물질(114) 및 열 발산 피처(112)를 향하도록 다이(300), 절연 물질(114) 및 열 발산 피처(112)에 정렬된다. 이것은 화살표(156)로 표시된다.
도 10b에서, 기판(120)은 예를 들면, 유전체 대 유전체 접합을 형성하기 위해 유전체 본딩층(152A 및 152B)을 사용하여 다이(300), 절연 물질(114), 및 열 발산 피처(112)에 본딩된다. 일부 실시예에서, 유전체 대 유전체 접합은 유전체 본딩층(152A)과 유전체 본딩층(152B) 사이에 형성된다.
유전체 대 유전체 접합을 형성하는 예로서, 유전체 본딩층(152A) 및/또는 유전체 본딩층(152B)에 대해 표면 처리가 수행될 수 있다. 표면 처리는 플라즈마 처리 프로세스를 더 포함할 수 있고, 플라즈마를 생성하기 위해 사용되는 프로세스 가스는, 수소(H2)와 아르곤(Ar)을 포함하는 제1 가스, H2와 질소(N2)를 포함하는 제2 가스, 또는 H2와 헬륨(He)을 포함하는 제3 가스를 포함하는, 수소-함유 가스일 수 있다. 이 처리를 통해, 유전체 본딩층(152A 및/또는 152B)의 표면에서 OH 기의 수가 증가한다. 다음으로, 유전체 본딩층(152A)이 유전체 본딩층(152B)에 대해 가압되어 약한 접합을 형성한다. 그 후, 약한 접합을 강화하고 융합 접합을 형성하기 위해 어닐링이 수행된다. 어닐링 동안에, OH 접합 중 H가 제거됨으로써, 유전체 본딩층(152A 및 152B) 사이에 Si-O-Si 본딩을 형성하며, 이에 따라 본딩을 강화한다.
기판(120)은 다이(200 및 300)에 개선된 열 발산을 제공할 수 있다. 예를 들어, 다이(300) 및 열 발산 피처(112)(존재하는 경우)는 다이(200)로부터 기판(120)으로의 열 발산 경로를 제공할 수 있다. 또한, 기판(120)은 다이(200 및 300)에 물리적 지지를 제공하는 캐리어로서 작용할 수 있다. 따라서 디바이스의 신뢰성과 내구성이 향상될 수 있다. 도 10c는 캐리어(102)를 제거하고 접속부(122)를 형성하기 위해 (예를 들어, 도 1l 내지 1m에서 전술한 바와 같이) 프로세싱이 수행된 후의 결과적인 패키지를 예시한다. 따라서, 반도체 패키지(700)가 형성된다.
도 11은 일부 대안적인 실시예에 따른 반도체 패키지(710)의 단면도를 도시한다. 반도체 패키지(710)는 반도체 패키지(700)와 유사할 수 있는데, 여기서 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다. 예를 들어, 반도체 패키지(710)에서, 기판(120)은 유전체 본딩층(152A 및 152B)을 사용해 다이(300)에 본딩된다. 반도체 패키지(710)에서, 열 발산 피처(112)는 생략되고, 다이(200)는 다이(300)보다 더 넓고 다이(300)를 지나 측방향으로 연장될 수 있다.
도 12는 일부 대안적인 실시예에 따른 반도체 패키지(720)의 단면도를 도시한다. 반도체 패키지(720)는 반도체 패키지(700)와 유사할 수 있는데, 여기서 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다. 예를 들어, 반도체 패키지(720)에서, 기판(120)은 유전체 본딩층(152A 및 152B)을 사용해 다이(300)에 본딩된다. 반도체 패키지(720)에서, 열 발산 피처(112)는 생략되고, 다이(200)는 다이(300)와 동일한 폭을 가지며, 다이(300)와 동일한 경계를 갖는다.
일부 실시예에 따르면, 적층된 다이(예를 들어, 제2 다이에 본딩된 제1 다이)는 절연 물질에 봉지화되고, 기판은 제2 다이의 후면 및 절연 물질에 본딩된다. 기판은 구조적 지지 및 열 발산을 제공할 수 있다. 일부 실시예에서, 기판은 금속 대 금속 본딩을 사용하여 본딩되며, 이는 완성된 패키지에서 열 발산을 개선하고 기판과 제2 다이 사이의 접착을 개선한다. 다른 실시예에서, 기판은 (예를 들어, 개재되는(intervening) 유전체 본딩층이 있거나 없이) 또 다른 본딩 구성을 사용하여 본딩된다.
일부 실시예에서, 디바이스 패키지는 계면에서 제2 다이에 직접 본딩된 제1 다이 - 계면은 전도체 대 전도체 접합을 포함함 -; 제1 다이 및 제2 다이를 둘러싸는 봉지재; 봉지재를 관통해 연장되는 복수의 관통 비아 - 복수의 관통 비아는 제1 다이 및 제2 다이에 인접하게 배치됨 -; 봉지재를 관통해 연장되는 복수의 열 비아 - 복수의 열 비아는 제2 다이의 표면 상에 그리고 제1 다이에 인접하게 배치됨 -; 및 제1 다이, 제2 다이 및 복수의 관통 비아에 전기적으로 접속된 재분배 구조물을 포함한다. 선택적으로, 일부 실시예에서, 제1 다이는, 반도체 기판 - 제2 다이의 유전체층이 계면에서 반도체 기판에 직접 본딩됨 -; 및 반도체 기판을 관통해 연장되는 기판 관통 비아를 포함하고, 제2 다이의 콘택트 패드는 계면에서 기판 관통 비아에 직접 본딩된다. 선택적으로, 일부 실시예에서, 기판 관통 비아는 제2 다이를 재분배 구조물에 전기적으로 접속한다. 선택적으로, 일부 실시예에서, 제1 다이의 유전체층은 계면에서 제2 다이의 유전체층에 직접 접속되고, 제1 다이의 콘택트 패드는 계면에서 제2 다이의 콘택트 패드에 직접 접속된다. 선택적으로, 일부 실시예에서, 제1 다이는 반도체 기판을 관통해 연장되는 관통 비아를 포함하고, 관통 비아는 반도체 기판보다 더 높게 연장된다. 선택적으로, 일부 실시예에서, 디바이스 패키지는 제2 다이 위에 그리고 제1 다이의 측벽을 따라 배치된 패시베이팅 유전체층을 더 포함한다. 선택적으로, 일부 실시예에서, 패시베이팅 유전체층은 복수의 열 비아의 하단 표면과 제2 다이의 상단 표면 사이에 배치된다. 선택적으로, 일부 실시예에서, 디바이스 패키지는 관통 비아 및 패시베이팅 유전체층 상의 콘택트 패드를 더 포함하고, 콘택트 패드는 관통 비아를 재분배 구조물에 전기적으로 접속한다. 선택적으로, 일부 실시예에서, 복수의 열 비아는 제1 다이 및 제2 다이의 임의의 능동 디바이스로부터 전기적으로 격리된다. 선택적으로, 일부 실시예에서, 복수의 열 비아는 제1 다이의 능동 디바이스에 전기적으로 접속된다.
일부 실시예에서, 패키지는, 제2 다이에 본딩된 제1 다이 - 제1 다이의 후면이 제2 다이의 전면에 직접 본딩됨 -; 제1 다이 및 제2 다이를 봉지화하는 봉지재; 제1 다이 및 제2 다이에 전기적으로 접속된 재분배 구조물; 제1 다이의 표면으로부터 재분배 구조물과는 반대측인 봉지재의 표면까지 연장되는 복수의 열 비아; 및 재분배 구조물로부터 재분배 구조물과는 반대측인 봉지재의 표면까지 연장되는 복수의 관통 비아를 포함한다. 선택적으로, 일부 실시예에서, 제1 다이는, 제2 다이의 유전체층에 직접 본딩된 반도체 기판; 및 반도체 기판을 관통해 연장되는 관통 비아를 포함하고, 제2 다이의 콘택트 패드는 관통 비아에 직접 본딩된다. 선택적으로, 일부 실시예에서, 복수의 열 비아 각각은 제1 다이의 후면 상에 시드층을 포함한다. 선택적으로, 일부 실시예에서, 복수의 열 비아는 평면도에서 제2 다이의 측벽을 지나 연장된다. 선택적으로, 일부 실시예에서, 복수의 관통 비아는 평면도에서 제1 다이 및 제2 다이를 둘러싼다.
일부 실시예에서, 방법은, 제1 다이를 제2 다이에 하이브리드 본딩하는 단계; 제1 다이 및 제2 다이의 측벽 위에 그리고 이를 따라 시드층을 퇴적하는 단계; 제1 다이 위의 시드층의 표면 상에 복수의 열 비아를 도금하는 단계; 제1 다이, 제2 다이, 및 복수의 열 비아를 봉지재에 봉지화하는 단계; 봉지재를 평탄화하여 제2 다이 및 복수의 열 비아를 노출시키는 단계; 및 제2 다이의 제1 다이와는 반대측에 재분배 구조물을 형성하는 단계를 포함한다. 선택적으로, 일부 실시예에서, 본 방법은, 제1 다이를 제2 다이에 하이브리드 본딩하는 단계 전에, 제1 다이를 캐리어에 부착하는 단계 - 시드층은 캐리어 위에 퇴적됨 -; 및 캐리어 위의 시드층의 표면 상에 복수의 관통 비아를 도금하는 단계를 더 포함한다. 선택적으로, 일부 실시예에서, 제1 다이를 제2 다이에 하이브리드 본딩하는 단계는, 제2 다이의 유전체층을 제1 다이의 반도체 기판에 직접 본딩하는 단계; 및 제2 다이의 유전체층의 콘택트 패드를 제1 다이의 반도체 기판을 관통해 연장되는 관통 비아에 직접 본딩하는 단계를 포함한다. 선택적으로, 일부 실시예에서, 방법은 재분배 구조물을 형성하는 단계 전에, 제1 캐리어로부터 제1 다이 및 제2 다이를 제거하는 단계; 및 제1 다이와는 반대측인 제2 다이의 측부에 제2 캐리어를 부착하는 단계를 포함한다. 선택적으로, 일부 실시예에서, 본 방법은 복수의 열 비아를 도금하는 단계 후에, 제1 다이의 측벽, 제2 다이의 측벽 및 제2 다이의 상단 표면으로부터 시드층을 제거하는 단계를 더 포함한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하기 위한 기초로서 본 발명 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부기>
1. 디바이스 패키지에 있어서,
계면에서 제2 다이에 직접 본딩된 제1 다이 - 상기 계면은 전도체 대 전도체 접합(conductor-to-conductor bond)을 포함함 - ;
상기 제1 다이 및 상기 제2 다이를 둘러싸는 봉지재;
상기 봉지재를 관통해 연장되는 복수의 관통 비아 - 상기 복수의 관통 비아는 상기 제1 다이 및 상기 제2 다이에 인접하게 배치됨 - ;
상기 봉지재를 관통해 연장되는 복수의 열 비아(thermal via) - 상기 복수의 열 비아는 상기 제2 다이의 표면 상에 그리고 상기 제1 다이에 인접하게 배치됨 - ; 및
상기 제1 다이, 상기 제2 다이, 및 상기 복수의 관통 비아에 전기적으로 접속된 재분배 구조물
을 포함하는, 디바이스 패키지.
2. 제1항에 있어서, 상기 제1 다이는,
반도체 기판 - 상기 계면에서 상기 제2 다이의 유전체층이 상기 반도체 기판에 직접 본딩됨 - ; 및
상기 반도체 기판을 관통해 연장되는 기판 관통 비아 - 상기 계면에서 상기 제2 다이의 콘택트 패드가 상기 기판 관통 비아에 직접 본딩됨 -
를 더 포함하는, 디바이스 패키지.
3. 제2항에 있어서, 상기 기판 관통 비아는 상기 제2 다이를 상기 재분배 구조물에 전기적으로 접속시키는, 디바이스 패키지.
4. 제1항에 있어서, 상기 계면에서 상기 제1 다이의 유전체층이 상기 제2 다이의 유전체층에 직접 접속되고, 상기 계면에서 상기 제1 다이의 콘택트 패드가 상기 제2 다이의 콘택트 패드에 직접 접속되는, 디바이스 패키지.
5. 제4항에 있어서, 상기 제1 다이는, 반도체 기판을 관통해 연장되는 관통 비아를 포함하고, 상기 관통 비아는 상기 반도체 기판보다 더 높게 연장되는, 디바이스 패키지.
6. 제5항에 있어서, 상기 제2 다이 위에 그리고 상기 제1 다이의 측벽을 따라 배치된 패시베이팅(passivating) 유전체층을 더 포함하는, 디바이스 패키지.
7. 제6항에 있어서, 상기 패시베이팅 유전체층은 상기 복수의 열 비아의 하단 표면과 상기 제2 다이의 상단 표면 사이에 배치되는, 디바이스 패키지.
8. 제5항에 있어서, 상기 관통 비아 및 패시베이팅 유전체층 상의 콘택트 패드를 더 포함하고, 상기 콘택트 패드는 상기 관통 비아를 상기 재분배 구조물에 전기적으로 접속시키는, 디바이스 패키지.
9. 제1항에 있어서, 상기 복수의 열 비아는 상기 제1 다이 및 상기 제2 다이 내의 임의의 능동 디바이스로부터 전기적으로 격리되는, 디바이스 패키지.
10. 제1항에 있어서, 상기 복수의 열 비아는 상기 제1 다이 내의 능동 디바이스에 전기적으로 접속되는, 디바이스 패키지.
11. 패키지에 있어서,
제2 다이에 본딩된 제1 다이 - 상기 제1 다이의 후면이 상기 제2 다이의 전면에 직접 본딩됨 - ;
상기 제1 다이 및 상기 제2 다이를 봉지화하는 봉지재;
상기 제1 다이 및 상기 제2 다이에 전기적으로 접속된 재분배 구조물;
상기 제1 다이의 표면으로부터, 상기 재분배 구조물과는 반대측인 상기 봉지재의 표면까지 연장되는 복수의 열 비아; 및
상기 재분배 구조물로부터, 상기 재분배 구조물과는 반대측인 상기 봉지재의 표면까지 연장되는 복수의 관통 비아
를 포함하는, 패키지.
12. 제11항에 있어서, 상기 제1 다이는,
상기 제2 다이의 유전체층에 직접 본딩된 반도체 기판; 및
상기 반도체 기판을 관통해 연장되는 관통 비아 - 상기 제2 다이의 콘택트 패드가 상기 관통 비아에 직접 본딩됨 -
를 포함하는, 패키지.
13. 제11항에 있어서, 상기 복수의 열 비아 각각은 상기 제1 다이의 후면 상에 시드층(seed layer)을 포함하는, 패키지.
14. 제11항에 있어서, 평면도에서 상기 복수의 열 비아는 상기 제2 다이의 측벽을 지나 연장되는, 패키지.
15. 제11항에 있어서, 평면도에서 상기 복수의 관통 비아는 상기 제1 다이 및 상기 제2 다이를 둘러싸는, 패키지.
16. 방법에 있어서,
제1 다이를 제2 다이에 하이브리드 본딩하는 단계;
상기 제1 다이 및 상기 제2 다이 위에 그리고 상기 제1 다이 및 상기 제2 다이의 측벽을 따라 시드층을 퇴적하는 단계;
상기 제1 다이 위의 상기 시드층의 표면 상에 복수의 열 비아를 도금하는 단계;
상기 제1 다이, 상기 제2 다이, 및 상기 복수의 열 비아를 봉지재 내에 봉지화하는 단계;
상기 봉지재를 평탄화하여 상기 제2 다이 및 상기 복수의 열 비아를 노출시키는 단계; 및
상기 제2 다이의 상기 제1 다이와는 반대측에 재분배 구조물을 형성하는 단계
를 포함하는, 방법.
17. 제16항에 있어서,
상기 제1 다이를 제2 다이에 하이브리드 본딩하는 단계 전에, 상기 제1 다이를 캐리어에 부착하는 단계 - 상기 시드층은 상기 캐리어 위에 퇴적됨 - ; 및
상기 캐리어 위의 상기 시드층의 표면 상에 복수의 관통 비아를 도금하는 단계
를 더 포함하는, 방법.
18. 제16항에 있어서, 상기 제1 다이를 상기 제2 다이에 하이브리드 본딩하는 단계는,
상기 제2 다이의 유전체층을 상기 제1 다이의 반도체 기판에 직접 본딩하는 단계; 및
상기 제2 다이의 유전체층 내의 콘택트 패드를, 상기 제1 다이의 반도체 기판을 관통해 연장되는 관통 비아에 직접 본딩하는 단계
를 포함하는, 방법.
19. 제16항에 있어서,
상기 재분배 구조물을 형성하는 단계 전에, 제1 캐리어로부터 상기 제1 다이 및 상기 제2 다이를 제거하는 단계; 및
상기 제1 다이와는 반대측인 상기 제2 다이의 측부에 제2 캐리어를 부착하는 단계
를 더 포함하는, 방법.
20. 제16항에 있어서, 상기 복수의 열 비아를 도금하는 단계 후에, 상기 제1 다이의 측벽, 상기 제2 다이의 측벽, 및 상기 제2 다이의 상단 표면으로부터 상기 시드층을 제거하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 디바이스 패키지에 있어서,
    제1 다이;
    상기 제1 다이 위에 있고 상기 제1 다이와 계면에서 본딩된 제2 다이 - 상기 계면은 금속 대 금속 접합(metal-to-metal bond)을 포함함 - ;
    상기 제2 다이를 둘러싸는 절연 물질;
    상기 제2 다이 및 상기 절연 물질 상의 제1 전도성 본딩층; 및
    제2 전도성 본딩층에 의해 상기 제1 전도성 본딩층에 본딩된 기판 - 상기 제1 전도성 본딩층은 상기 제2 전도성 본딩층에 물리적으로 접촉함 -
    을 포함하는, 디바이스 패키지.
  2. 제1항에 있어서,
    상기 금속 대 금속 접합은, 상기 제1 다이의 관통 비아와 상기 제2 다이의 콘택트 패드 사이에 있고, 상기 관통 비아는 상기 제1 다이의 반도체 기판을 관통해 연장되는 것인, 디바이스 패키지.
  3. 제2항에 있어서,
    상기 제1 다이와 상기 제2 다이 사이의 계면에서의 유전체층을 더 포함하고, 상기 유전체층은 상기 관통 비아의 상부 부분을 둘러싸는 것인, 디바이스 패키지.
  4. 제1항에 있어서,
    상기 절연 물질에 관통해 연장되는 열 발산 구조를 더 포함하고, 상기 제1 전도성 본딩층은 상기 열 발산 구조에 직접적으로 접촉하는 것인, 디바이스 패키지.
  5. 제1항에 있어서,
    상기 제1 전도성 본딩층은,
    상기 절연 물질 및 상기 제2 다이에 접촉하는 제1 접착층;
    상기 제1 접착층 상의 제1 확산 배리어층; 및
    상기 제1 확산 배리어층 상의 제1 전도성층
    을 포함하는 것인, 디바이스 패키지.
  6. 제5항에 있어서,
    상기 제2 전도성 본딩층은,
    상기 기판에 접촉하는 제2 접착층;
    상기 제2 접착층 상의 제2 확산 배리어층; 및
    상기 제2 확산 배리어층 상의 제2 전도성층
    을 포함하고,
    상기 제1 전도성층은 상기 제2 전도성층에 직접적으로 접촉하는 것인, 디바이스 패키지.
  7. 제6항에 있어서,
    상기 제1 전도성층은 상기 제2 전도성층과 상이한 물질 조성을 가지는 것인, 디바이스 패키지.
  8. 패키지에 있어서,
    반도체 기판 및 상기 반도체 기판을 관통해 연장되는 관통 비아를 포함하는 제1 다이;
    상기 제1 다이에 본딩되는 제2 다이 - 상기 제2 다이의 콘택트 패드는 상기 제1 다이의 상기 관통 비아에 직접적으로 접촉함 - ;
    상기 제2 다이 주위의 절연 물질; 및
    기판으로서, 개재하는 본딩층 없이 상기 제2 다이에 직접적으로 본딩되는 것인, 상기 기판
    을 포함하고,
    상기 기판은 또한, 상기 절연 물질에 직접적으로 접촉하는 것인, 패키지.
  9. 제8항에 있어서,
    상기 절연 물질 내의 열 발산 피처를 더 포함하고, 상기 열 발산 피처는 상기 제1 다이로부터 상기 기판까지 연장되는 것인, 패키지.
  10. 방법에 있어서,
    제1 금속 대 금속 접합으로 제1 다이를 제2 다이에 직접적으로 본딩하는 단계;
    상기 제1 다이 위에 그리고 상기 제2 다이 주위에 절연 물질을 퇴적하는 단계;
    상기 제2 다이 및 상기 절연 물질 상에 제1 전도성 본딩층을 퇴적하는 단계;
    기판 상에 제2 전도성 본딩층을 퇴적하는 단계; 및
    상기 제2 다이를 상기 기판에 본딩하는 단계
    를 포함하고,
    상기 제2 다이를 상기 기판에 본딩하는 단계는, 상기 제1 전도성 본딩층을 상기 제2 전도성 본딩층에 직접적으로 접촉시키고 제2 금속 대 금속 접합을 형성하는 단계를 포함하는 것인, 방법.
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