KR102622314B1 - 집적 회로 패키지 및 방법 - Google Patents

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첸-화 유
시흐 팅 린
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Abstract

실시예에서, 디바이스는, 인터포저; 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 1 집적 회로 디바이스; 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 2 집적 회로 디바이스; 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스 주위의 완충층 - 완충층은 제 1 영률을 갖는 응력 감소 재료를 포함함 - ; 및 완충층, 제 1 집적 회로 디바이스, 및 제 2 집적 회로 디바이스 주위의 봉지제 - 봉지제는 제 2 영률을 갖는 몰딩 재료를 포함하고, 제 1 영률은 제 2 영률보다 작음 - 를 포함한다.

Description

집적 회로 패키지 및 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD}
본 출원은 2020년 8월 26일에 출원된 미국 가출원 제 63/070,468 호의 이익을 주장하며, 이 가출원은 그 전체가 참조로서 본원에 통합된다.
집적 회로(integrated circuit; IC)의 개발 이래로, 반도체 산업은 다양한 전자 컴포넌트들(즉, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도에서의 지속적인 향상들로 인해 지속적이며 급격한 성장을 경험해 왔다. 대부분, 집적 밀도에서의 이 향상들은 더 많은 컴포넌트들이 주어진 면적 내에 집적되도록 하는 최소 피처 사이즈에서의 반복적인 감소들로부터 비롯되어 왔다.
이 집적 향상들은, 집적되는 컴포넌트들에 의해 점유되는 면적이 본질적으로 반도체 웨이퍼의 표면 상이라는 점에서, 사실상 본질적으로 2차원(two-dimensional; 2D)이다. 집적 회로의 증가된 밀도 및 면적에서의 대응하는 감소는 일반적으로, 기판 바로 위에 집적 회로 칩을 결합(bond)하는 능력을 능가해 왔다. 볼 접촉 면적들을 칩의 볼 접촉 면적들로부터 인터포저(interposer)의 더 큰 면적으로 재배선(redistribute)하기 위해 인터포저들이 사용되어 왔다. 또한, 인터포저들은 다수의 칩들을 포함하는 3차원 패키지에 대해 허용되어 왔다. 3차원 양태들을 통합하기 위해 다른 패키지들도 개발되어 왔다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 집적 회로 디바이스의 단면도이다.
도 2 내지 도 9는 일부 실시예들에 따른, 집적 회로 패키지들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다.
도 10은 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다.
도 11은 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다.
도 12는 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다.
도 13은 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다.
도 14는 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다.
도 15는 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다.
도 16a 내지 도 16e는 다양한 실시예들에 따른, 집적 회로 패키지들의 평면도들이다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들에 따르면, 인터포저와 같은 다른 디바이스를 포함하는 웨이퍼에 집적 회로 디바이스들을 직접적으로 결합함으로써 집적 회로 패키지들이 형성된다. 집적 회로 디바이스들이 봉지(encapsulate)되기 전에 집적 회로 디바이스들 주위에 응력 완충층(stress buffer layer)들이 형성된다. 응력 완충층들은 고온에서의 봉지제(encapsulant)의 팽창(expansion) 동안 집적 회로 디바이스들을 보호하는 것을 돕는 재료로 형성된다. 집적 회로 패키지들의 수율(yield) 및 신뢰도(reliability)가 따라서 향상될 수 있다.
도 1은 집적 회로 디바이스(50)의 단면도이다. 집적 회로 패키지들을 형성하기 위해 후속 프로세싱에서 다수의 집적 회로 디바이스들(50)이 패키징될 것이다. 각각의 집적 회로 디바이스(50)는, 로직 디바이스[예를 들어, 중앙 프로세싱 유닛(central processing unit; CPU), 그래픽스 프로세싱 유닛(graphics processing unit; GPU), 마이크로컨트롤러 등], 메모리 디바이스[예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이 등], 전력 관리 디바이스[예를 들어, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이], 무선 주파수(radio frequency; RF) 디바이스, 센서 디바이스, 마이크로 전자 기계 시스템(micro-electro-mechanical-system; MEMS) 디바이스, 신호 프로세싱 디바이스[예를 들어, 디지털 신호 프로세싱(digital signal processing; DSP) 다이], 프론트 엔드 디바이스[예를 들어, 아날로그 프론트 엔드(analog front-end; AFE) 다이들] 등, 또는 이들의 조합들[예를 들어, 시스템 온 칩(system-on-a-chip; SoC) 다이]일 수 있다. 집적 회로 디바이스(50)는, 복수의 집적 회로 디바이스들(50)을 형성하기 위해 후속 단계들에서 개별화(singulate)되는 상이한 디바이스 영역들을 포함할 수 있는 웨이퍼에 형성될 수 있다. 집적 회로 디바이스(50)는 반도체 기판(52), 상호연결 구조체(54), 다이 커넥터들(56), 및 유전체층(58)을 포함한다.
반도체 기판(52)은 도핑되거나 도핑되지 않은 실리콘의 기판, 또는 실리콘 온 절연체(silicon-on-insulator; SOI) 기판의 능동층(active layer)일 수 있다. 반도체 기판(52)은, 게르마늄과 같은 다른 반도체 재료들; 실리콘 탄화물, 갈륨 비화물(gallium arsenide), 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비화 인화물(gallium arsenide phosphide), 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다중층 또는 구배 기판(gradient substrate)들과 같은 다른 기판들도 사용될 수 있다. 반도체 기판(52)은 능동면(예를 들어, 상방을 향하는 표면) 및 비능동면(예를 들어, 하방을 향하는 표면)을 갖는다. 반도체 기판(52)의 능동면에 디바이스들이 있다. 디바이스들은 능동 디바이스들(예를 들어, 트랜지스터들, 다이오드들 등), 캐패시터들, 저항기들 등일 수 있다. 비능동면에는 디바이스들이 없을 수 있다.
상호연결 구조체(54)는 반도체 기판(52)의 능동면 위에 있고, 집적 회로를 형성하기 위해 반도체 기판(52)의 디바이스들을 전기적으로 연결하는데 사용된다. 상호연결 구조체(54)는 하나 이상의 유전체층(들) 및 유전체층(들) 내의 각자의 금속배선 패턴(metallization pattern)(들)을 포함할 수 있다. 유전체층들용으로 허용가능한 유전체 재료들은 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물들; 실리콘 질화물과 같은 질화물들; 실리콘 탄화물과 같은 탄화물들 등; 또는 실리콘 산질화물(silicon oxynitride), 실리콘 산탄화물(silicon oxycarbide), 실리콘 탄질화물(silicon carbonitride), 실리콘 산탄질화물(silicon oxycarbonitride) 등과 같은 이들의 조합들을 포함한다. PBO(polybenzoxazole), 폴리이미드(polyimide), BCB(benzocyclobuten)계 폴리머 등과 같은 폴리머와 같은 다른 유전체 재료들도 사용될 수 있다. 금속배선 패턴들은 반도체 기판(52)의 디바이스들을 상호연결하기 위한 전도성 비아들 및/또는 전도성 라인들을 포함할 수 있다. 금속배선 패턴들은 구리, 코발트, 알루미늄, 금, 이들의 조합들 등과 같은 금속과 같은 전도성 재료로 형성될 수 있다. 상호연결 구조체(54)는 단일 다마신 프로세스(single damascene process), 이중 다마신 프로세스(dual damascene process) 등과 같은 다마신 프로세스에 의해 형성될 수 있다.
다이 커넥터들(56)은 집적 회로 디바이스(50)의 전측(front side)(50F)에 있다. 다이 커넥터들(56)은 외부 연결들이 이루어지는 전도성 필러(conductive pillar)들, 패드들 등일 수 있다. 다이 커넥터들(56)은 상호연결 구조체(54) 내에 그리고/또는 상에 있다. 예를 들어, 다이 커넥터들(56)은 상호연결 구조체(54)의 상부 금속배선 패턴의 부분일 수 있다. 다이 커넥터들(56)은 구리, 알루미늄 등과 같은 금속으로 형성될 수 있고, 예를 들어 도금(plating) 등에 의해 형성될 수 있다.
선택적으로, 집적 회로 디바이스(50)의 형성 동안 다이 커넥터들(56) 상에 솔더 영역(solder region)들(예를 들어, 솔더 볼들 또는 솔더 범프들)이 배치될 수 있다. 집적 회로 디바이스(50)에 칩 프로브(chip probe; CP) 테스트를 수행하기 위해 솔더 볼들이 사용될 수 있다. 집적 회로 디바이스(50)가 KGD(known good die)인지의 여부를 확인하기 위해 집적 회로 디바이스(50)에 CP 테스트가 수행될 수 있다. 따라서, KGD들인 집적 회로 디바이스들(50)만이 후속 프로세싱을 거치고 패키징되며, CP 테스트에 실패한 디바이스들은 패키징되지 않는다. 테스트 후, 후속 프로세싱 단계들에서 솔더 영역들이 제거될 수 있다.
유전체층(58)은 집적 회로 디바이스(50)의 전측(50F)에 있다. 유전체층(58)은 상호연결 구조체(54) 내에 그리고/또는 상에 있다. 예를 들어, 유전체층(58)은 상호연결 구조체(54)의 상부 유전체층일 수 있다. 유전체층(58)은 다이 커넥터들(56)을 측방향에서(laterally) 봉지한다. 유전체층(58)은 산화물, 질화물, 탄화물, 폴리머 등, 또는 이들의 조합일 수 있다. 유전체층(58)은, 예를 들어 스핀 코팅, 라미네이션, 화학적 기상 증착(chemical vapor deposition; CVD) 등에 의해 형성될 수 있다. 초기에, 유전체층(58)은, 유전체층(58)의 상면이 다이 커넥터들(56)의 상면들 위에 있도록 다이 커넥터들(56)을 매립(bury)할 수 있다. 다이 커넥터들(56)은 집적 회로 디바이스(50)의 형성 동안 유전체층(58)을 통해 노출된다. 다이 커넥터들(56)을 노출시키는 것은 다이 커넥터들(56) 상에 존재할 수 있는 임의의 솔더 영역들을 제거할 수 있다. 제거 프로세스는 다이 커넥터들(56) 위의 과잉 재료들을 제거하기 위해 다양한 층들에 적용될 수 있다. 제거 프로세스는 화학 기계적 폴리싱(chemical mechanical polish; CMP), 에치백(etch-back), 이들의 조합들 등과 같은 평탄화 프로세스일 수 있다. 평탄화 후, 다이 커넥터들(56) 및 유전체층(58)의 상면들은 [프로세스 변동(process variation)들 내에서] 동일 평면 상에 있고 집적 회로 디바이스(50)의 전측(50F)에서 노출된다. 아래에서 매우 상세히 설명될 바와 같이, 접적 회로 디바이스(50)의 평탄화된 전측(50F)이 인터포저와 같은 다른 디바이스에 결합될 것이다.
일부 실시예들에서, 집적 회로 디바이스(50)는 다수의 반도체 기판들(52)을 포함하는 적층(stack)된 디바이스이다. 예를 들어, 집적 회로 디바이스(50)는 하이브리드 메모리 큐브(hybrid memory cube; HMC) 디바이스, 고대역폭 메모리(high bandwidth memory; HBM) 디바이스 등과 같은 다수의 메모리 다이들을 포함하는 메모리 디바이스일 수 있다. 그러한 실시예들에서, 집적 회로 디바이스(50)는 기판 관통 비아(through-substrate via)들 또는 실리콘 관통 비아(through-silicon via; TSV)들에 의해 상호연결된 다수의 반도체 기판들(52)을 포함한다. 반도체 기판들(52) 각각은 개별 상호연결 구조체(54)를 가질 수 있다(또는 갖지 않을 수 있다).
도 2 내지 도 9는 일부 실시예들에 따른, 집적 회로 패키지들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다. 도 2 내지 도 8에서, 웨이퍼(70)에 집적 회로 디바이스들(50)을 결합함으로써 집적 회로 패키지들(100)이 형성된다. 실시예에서, 집적 회로 패키지들(100)은 칩 온 웨이퍼(chip-on-wafer; CoW) 패키지들이지만, 실시예들이 다른 3차원 집적 회로(three-dimensional integrated circuit; 3DIC) 패키지들에 적용될 수 있다는 점이 이해되어야 한다. 웨이퍼(70)는, 인터포저들과 같은 내부에 형성된 디바이스들을 각각 포함하는 패키지 영역들(100A, 100B)을 갖는다. 도 9에서, 웨이퍼(70)의 개별화된 부분[예를 들어, 인터포저(140), 도 9를 보라] 및 웨이퍼(70)의 개별화된 부분에 결합된 집적 회로 디바이스들(50)을 각각 포함하는 집적 회로 패키지들(100)을 형성하기 위해 패키지 영역들(100A, 100B)이 개별화된다. 집적 회로 패키지들(100)은 이어서 패키지 기판(200)에 마운팅된다. 실시예에서, 결과적인 디바이스는 칩 온 웨이퍼 온 기판(chip-on-wafer-on-substrate; CoWoS) 패키지이지만, 실시예들이 다른 3DIC 패키지들에 적용될 수 있다는 점이 이해되어야 한다.
도 2에서, 웨이퍼(70)가 획득된다. 웨이퍼(70)는, 집적 회로 패키지들(100) 내에 포함되도록 후속 프로세싱에서 개별화될 패키지 영역들(100A, 100B) 내의 디바이스들을 포함한다. 웨이퍼(70) 내에 형성된 디바이스들은 인터포저들, 집적 회로 다이들 등일 수 있다. 웨이퍼(70)는 기판(72), 상호연결 구조체(74), 다이 커넥터들(76), 유전체층(78), 및 전도성 비아들(80)을 포함한다.
기판(72)은 벌크 반도체 기판, 반도체 온 절연체(SOI) 기판, 다중층 반도체 기판 등일 수 있다. 기판(72)은, 실리콘과 같은 반도체 재료; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비화 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다중층 또는 구배 기판들과 같은 다른 기판들도 사용될 수 있다. 기판(72)은 도핑되거나 또는 도핑되지 않을 수 있다. 웨이퍼(70)에 인터포저들이 형성되는 실시예들에서, 기판(72)은 일반적으로 내부에 능동 디바이스들을 포함하지 않지만, 인터포저들은 기판(72)의 전면(front surface)(예를 들어, 상방을 향하는 표면) 내에 그리고/또는 상에 형성된 수동 디바이스들을 포함할 수 있다. 웨이퍼(70)에 집적 회로 디바이스들이 형성되는 실시예들에서, 트랜지스터들, 캐패시터들, 저항기들, 다이오드들 등과 같은 능동 디바이스들이 기판(72)의 전면 내에 그리고/또는 상에 형성될 수 있다.
상호연결 구조체(74)는 기판(72)의 전면 위에 있고, 기판(72)의 (만일 있다면) 디바이스들을 전기적으로 연결하는데 사용된다. 상호연결 구조체(74)는 하나 이상의 유전체층(들) 및 유전체층(들) 내의 각자의 금속배선 패턴(들)을 포함할 수 있다. 유전체층들용으로 허용가능한 유전체 재료들은 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물들; 실리콘 질화물과 같은 질화물들; 실리콘 탄화물과 같은 탄화물들 등; 또는 실리콘 산질화물, 실리콘 산탄화물, 실리콘 탄질화물, 실리콘 산탄질화물 등과 같은 이들의 조합들을 포함한다. PBO(polybenzoxazole), 폴리이미드(polyimide), BCB(benzocyclobuten)계 폴리머 등과 같은 폴리머와 같은 다른 유전체 재료들도 사용될 수 있다. 금속배선 패턴들은 임의의 디바이스들을 함께 그리고/또는 외부 디바이스에 상호연결하기 위한 전도성 비아들 및/또는 전도성 라인들을 포함할 수 있다. 금속배선 패턴들은 구리, 코발트, 알루미늄, 금, 이들의 조합들 등과 같은 금속과 같은 전도성 재료로 형성될 수 있다. 상호연결 구조체(74)는 단일 다마신 프로세스, 이중 다마신 프로세스 등과 같은 다마신 프로세스에 의해 형성될 수 있다.
다이 커넥터들(76)은 웨이퍼(70)의 전측(70F)에 있다. 다이 커넥터들(76)은 외부 연결들이 이루어지는 전도성 필러들, 패드들 등일 수 있다. 다이 커넥터들(76)은 상호연결 구조체(74) 내에 그리고/또는 상에 있다. 예를 들어, 다이 커넥터들(76)은 상호연결 구조체(74)의 상부 금속배선 패턴의 부분일 수 있다. 다이 커넥터들(76)은 구리, 알루미늄 등과 같은 금속으로 형성될 수 있고, 예를 들어 도금 등에 의해 형성될 수 있다.
유전체층(78)은 웨이퍼(70)의 전측(70F)에 있다. 유전체층(78)은 상호연결 구조체(74) 내에 그리고/또는 상에 있다. 예를 들어, 유전체층(78)은 상호연결 구조체(74)의 상부 유전체층일 수 있다. 유전체층(78)은 다이 커넥터들(76)을 측방향에서 봉지한다. 유전체층(78)은 산화물, 질화물, 탄화물, 폴리머 등, 또는 이들의 조합일 수 있다. 유전체층(78)은, 예를 들어 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD) 등에 의해 형성될 수 있다. 초기에, 유전체층(78)은, 유전체층(78)의 상면이 다이 커넥터들(76)의 상면들 위에 있도록 다이 커넥터들(76)을 매립할 수 있다. 다이 커넥터들(76)은 웨이퍼(50)의 형성 동안 유전체층(78)을 통해 노출된다. 제거 프로세스는 다이 커넥터들(76) 위의 과잉 재료들을 제거하기 위해 다양한 층들에 적용될 수 있다. 제거 프로세스는 화학 기계적 폴리싱(CMP), 에치백, 이들의 조합들 등과 같은 평탄화 프로세스일 수 있다. 평탄화 후, 다이 커넥터들(76) 및 유전체층(78)의 상면들은 [프로세스 변동들 내에서] 동일 평면 상에 있고 웨이퍼(70)의 전측(70F)에서 노출된다. 아래에서 매우 상세히 설명될 바와 같이, 웨이퍼(70)의 평탄화된 전측(70F)이 집적 회로 디바이스들과 같은 다른 디바이스들에 결합될 것이다.
전도성 비아들(80)은 상호연결 구조체(74) 및/또는 기판(72) 내로 연장된다. 전도성 비아들(80)은 상호연결 구조체(74)의 금속배선 패턴들에 전기적으로 커플링된다. 전도성 비아들(80)은 종종 TSV들로도 지칭된다. 전도성 비아들(80)을 형성하기 위한 예로서, 예를 들어 에칭, 밀링(milling), 레이저 기술들, 이들의 조합 및/또는 등에 의해 상호연결 구조체(74) 및/또는 기판(72) 내에 리세스들이 형성될 수 있다. 가령 산화 기술을 사용함으로써 리세스들 내에 얇은 유전체 재료가 형성될 수 있다. 가령 CVD, 원자 층 증착(atomic layer deposition; ALD), 물리적 기상 증착(physical vapor deposition; PVD), 열 산화, 이들의 조합 및/또는 등에 의해 개구부들 내에 얇은 배리어층(barrier layer)이 컨포멀하게(conformally) 퇴적될 수 있다. 배리어층은 산화물, 질화물, 탄화물, 이들의 조합들 등으로 형성될 수 있다. 배리어층 위에 그리고 개구부들 내에 전도성 재료가 퇴적될 수 있다. 전도성 재료는 전기 화학 도금 프로세스(electro-chemical plating process), CVD, ALD, PVD, 이들의 조합 및/또는 등에 의해 형성될 수 있다. 전도성 재료들의 예들은 구리, 텅스텐, 알루미늄, 은, 금 이들의 조합 및/또는 등이다. 예를 들어 CMP에 의해 상호연결 구조체(74) 또는 기판(72)의 표면으로부터 과잉 전도성 재료 및 배리어층이 제거된다. 배리어층 및 전도성 재료의 남아있는 부분들이 전도성 비아들(80)을 형성한다.
웨이퍼(70)에 집적 회로 디바이스들(50)이 결합된다. 이 실시예에서, 집적 회로 디바이스들(50)은 패키지 영역들(100A, 100B) 각각에 배치된 다수의 집적 회로 디바이스들(50A, 50B)을 포함한다. 집적 회로 디바이스들(50A, 50B)은 단일 기능(예를 들어, 논리 디바이스, 메모리 디바이스 등)을 각각 가질 수 있거나, 다수의 기능들(예를 들어, SoC)을 가질 수 있다. 실시예에서, 집적 회로 디바이스들(50A)은 로직 디바이스들이고 집적 회로 디바이스들(50B)은 메모리 디바이스들이다. 이 실시예에서, 집적 회로 디바이스(50A)(예를 들어, 로직 디바이스) 및 집적 회로 디바이스(50B)(예를 들어, 메모리 디바이스)는 패키지 영역들(100A, 100B) 각각에 결합된다. 다른 실시예에서, 단일 집적 회로 디바이스(50)가 패키지 영역들(100A, 100B) 각각에 결합된다.
집적 회로 디바이스들(50) 및 웨이퍼(70)는, 집적 회로 디바이스들(50)의 전측들(50F)이 웨이퍼(70)의 전측(70F)에 결합되도록, 하이브리드 결합에 의해 마주보는 방식(face-to-face manner)으로 직접적으로 결합된다. 구체적으로, 집적 회로 디바이스들(50)의 유전체층들(58)이 임의의 접착 재료(예를 들어, 다이 접착막)를 사용하지 않고, 유전체 대 유전체 결합(dielectric-to-dielectric bonding)을 통해 웨이퍼(70)의 유전체층(78)에 결합되고, 집적 회로 디바이스들(50)의 다이 커넥터들(56)이 임의의 공융 재료(eutectic material)(예를 들어, 솔더)를 사용하지 않고, 금속 대 금속 결합(metal-to-metal bonding)을 통해 웨이퍼(70)의 다이 커넥터들(76)에 결합된다. 결합은 사전 결합(pre-bonding) 및 어닐링을 포함할 수 있다. 사전 결합 동안, 집적 회로 디바이스들(50)을 웨이퍼(70)에 맞대어 가압하기 위해 작은 압력(pressing force)이 인가된다. 사전 결합은 약 15 °C 내지 약 30 °C의 범위 내의 온도와 같은 실온과 같은 저온에서 수행되고, 사전 결합 후 유전체층들(58, 78)이 서로 결합된다. 이어서 유전체층들(58, 78)이 약 100 °C 내지 약 450 °C의 범위 내의 온도와 같은 고온에서 어닐링되는 후속 어닐링 단계에서 결합 강도(bonding strength)가 향상된다. 어닐링 후, 유전체층들(58, 78)을 결합하는 퓨전 결합(fusions bond)들과 같은 결합들이 형성된다. 예를 들어, 결합들은 유전체층들(58)의 재료와 유전체층(78)의 재료 사이의 공유 결합(covalent bond)들일 수 있다. 다이 커넥터들(56, 76)은 일 대 일 대응으로 서로 연결된다. 다이 커넥터들(56, 76)은 사전 결합 후 물리적으로 접촉할 수 있거나, 어닐링 동안 물리적으로 접촉하게 되도록 팽창할 수 있다. 또한, 어닐링 동안, 금속 대 금속 결합들도 형성되도록 다이 커넥터들(56, 76)의 재료(예를 들어, 구리)가 혼합(intermingle)된다. 따라서, 집적 회로 디바이스들(50)과 웨이퍼(70) 사이의 결과적인 결합들은, 유전체 대 유전체 결합들 및 금속 대 금속 결합들 둘 다를 포함하는 하이브리드 결합들이다.
각각의 집적 회로 디바이스(50)의 폭은, 다수의 집적 회로 디바이스들(50)이 웨이퍼(70)에 결합될 수 있도록, 웨이퍼(70)의 폭보다 더 작다. 아래에서 매우 상세히 설명될 바와 같이, 집적 회로 디바이스들(50A)은 또한 집적 회로 디바이스들(50B)과는 상이한 폭들을 가질 수 있다. 집적 회로 디바이스들(50) 및 웨이퍼(70)가 하이브리드 결합에 의해 결합될 때, 집적 회로 디바이스들(50)의 외측 에지(outer edge)들(50E) 및 내측 에지(inner edge)들(50N)이 유전체층(78)의 평탄화된 표면과 인터페이싱된다. 집적 회로 디바이스들(50)의 외측 에지들(50E)은, 각자의 패키지 영역(100A, 100B) 내의 집적 회로 디바이스들(50)의 다른 에지들을 등지는 각각의 각자의 패키지 영역(100A, 100B) 내의 집적 회로 디바이스들(50)의 에지들이다. 집적 회로 디바이스들(50)의 내측 에지들(50N)은, 각자의 패키지 영역(100A, 100B) 내의 집적 회로 디바이스들(50)의 다른 에지들을 향하는 각각의 각자의 패키지 영역(100A, 100B) 내의 집적 회로 디바이스들(50)의 에지들이다. 외측 에지들(50E)은, 집적 회로 디바이스들(50)이 큰 영률(Young's modulus) 및/또는 큰 열팽창 계수(coefficient of thermal expansion; CTE)를 갖는 재료로의 후속 프로세싱에서 봉지될 때 악화될 수 있는, 내측 에지들(50N)보다 더 많은 응력과 같은, 큰 양의 응력을 겪는다. 외측 에지들(50E)에서의 과도한 응력은, 집적 회로 디바이스들(50)[예를 들어, 상호연결 구조체들(54) 및 유전체층들(58)], 웨이퍼(70)[예를 들어, 상호연결 구조체(74) 및/또는 유전체층(78)], 또는 이들 둘 다를 손상시킬 수 있다. 예를 들어, 유전체층들(58, 78)의 디라미네이션(delamination)이 발생할 수 있다. 아래에서 매우 상세히 설명될 바와 같이, 외측 에지들(50E)에서의 응력을 완충하기 위해 외측 에지들(50E) 주위에 층들이 형성될 것이다. 집적 회로 패키지들(100)의 수율 및 신뢰도가 따라서, 특히 집적 회로 디바이스들(50)이 후속하여 봉지될 때 향상될 수 있다.
도 3에서, 웨이퍼(70)의 전측(70F) 상에 그리고 집적 회로 디바이스들(50) 주위에 완충층들(108)이 디스펜싱(dispensing)된다. 구체적으로, 완충층(108)은 패키지 영역들(100A, 100B) 각각 내의 집적 회로 디바이스들(50) 주위에 디스펜싱된다. 완충층들(108)은 높은 응력을 겪는 위치[예를 들어, 집적 회로 디바이스들(50)의 외측 에지들(50E)]에 형성된다. 완충층들(108)은 외측 에지들(50E)(도 2를 보라)에서의 응력을 완충하는 것을 돕는 응력 감소 재료로 형성된다. 응력 감소 재료는 폴리머 재료를 포함하고 선택적으로 충전제(filler)들 및/또는 계면활성제(surfactant)를 포함한다. 폴리머 재료는 에폭시, 폴리이미드계 재료, BCB계 재료, 실리콘 재료, 아크릴 재료 등일 수 있다. 충전제들은 실리카(SiO2)의 입자들과 같은, 완충층들(108)에 기계적 강성 및 열 확산을 제공하는 재료로 형성된다. 계면활성제는 폴리비닐 알콜 등일 수 있다. (폴리머 재료, 충전제들, 및/또는 계면활성제를 포함하는) 응력 감소 재료는 프린팅(예를 들어, 잉크젯 프린팅), 디스펜싱[예를 들어, 표준 디스펜싱, 틸트 디스펜싱(tilt dispensing) 등], 스핀 코팅, 라미네이션, 퇴적 등에 의해 형성될 수 있다.
이 실시예에서, 완충층(108)은 필렛 부분(fillet portion)들(108F) 및 갭 부분들(108G)을 갖는다. 갭 부분들(108G)은 집적 회로 디바이스들(50) 간의 갭들에 배치된다. 필렛 부분들(108F)은 집적 회로 디바이스들(50)의 외측 에지들(50E)을 따라 배치되고 연장된다. 다른 실시예들에서, 갭 부분들(108G)이 생략되고 완충층들(108)은 필렛 부분들(108F)만을 갖는다.
이 실시예에서, 필렛 부분들(108F) 및 갭 부분들(108G)은 직선형 상면들을 갖는다. 다른 실시예들에서, 필렛 부분들(108F) 및/또는 갭 부분들(108G)은 오목한 상면들을 갖는다. 상면들의 유형들은, 디스펜싱되는 응력 감소 재료의 양[예를 들어, 체적(volume)], 및 응력 감소 재료에 계면활성제가 포함되는지의 여부에 의해 결정될 수 있다. 아래에서 매우 상세히 설명될 바와 같이, 더 적은 응력 감소 재료를 디스펜싱하는 것 및/또는 계면활성제를 포함하는 것이 오목한 상면들을 형성할 수 있다.
이 실시예에서, 완충층들(108)은, 집적 회로 디바이스들(50)의 측벽들의 부분들이 후속하여 형성되는 봉지제에 노출되지 않도록(예를 들어, 후속하여 형성되는 봉지제에 의해 접촉되지 않도록), 집적 회로 디바이스들(50)의 측벽들을 완전히 올라 연장된다. 다른 실시예에서, 완충층들(108)은, 집적 회로 디바이스들(50)의 측벽들의 부분들이 후속하여 형성되는 봉지제에 노출되도록, 집적 회로 디바이스들(50)의 측벽들을 부분적으로 올라 연장될 수 있다. 아래에서 매우 상세히 설명될 바와 같이, 더 적은 응력 감소 재료를 디스펜싱하는 것은 완충층들(108)을 집적 회로 디바이스들(50)의 측벽들을 더 적게 올라 연장되도록 형성할 수 있다.
도 4에서, 다양한 컴포넌트들 상에 봉지제(110)가 형성된다. 봉지제(110)는 몰딩 재료 또는 화합물(compound)로 형성된다. 몰딩 재료는 폴리머 재료를 포함하고 선택적으로 충전제들을 포함한다. 폴리머 재료는 에폭시 등일 수 있다. 충전제들은 실리카(SiO2)의 입자들과 같은, 봉지제(110)에 기계적 강성 및 열 확산을 제공하는 재료로 형성된다. (폴리머 재료 및/또는 충전제들을 포함하는) 몰딩 재료는 압축 몰딩, 전사 몰딩(transfer molding) 등에 의해 형성될 수 있다. 봉지제(110)의 폴리머 재료는 완충층들(108)의 폴리머 재료와 상이하고, 완충층들(108)의 응력 감소 재료와는 상이한 방법에 의해 형성된다. 봉지제(110)는, 집적 회로 디바이스들(50) 및 완충층들(108)이 매립되거나 커버되도록 웨이퍼(70)의 전측(70F) 위에 형성될 수 있다. 이어서 봉지제(110)가 큐어링된다. 봉지제(110)의 상면을 평탄화하기 위해 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 화학 기계적 폴리싱(CMP), 에치백, 이들의 조합들 등일 수 있다. 예시된 실시예에서, 집적 회로 디바이스들(50)은 봉지제(110)가 평탄화된 후 커버된 채 남아있다. 다른 실시예에서, 집적 회로 디바이스들(50)이 봉지제(110)의 평탄화에 의해 노출된다.
봉지제(110)는 집적 회로 디바이스들(50)을 둘러싸고 보호한다. 그러나, 봉지제(110)의 몰딩 재료는 유전체층들(58, 78)의 유전체 재료보다 더 큰 영률 및 더 큰 CTE를 갖는다. 고온에서의 봉지제(110)의 팽창은 집적 회로 디바이스들(50)에, 특히 외측 에지들(50E)에 응력을 부여할 수 있고, 이는 집적 회로 디바이스들(50) 및/또는 웨이퍼(70)를 손상시킬 수 있다. 완충층들(108)은 고온에서 봉지제(110)보다 더 부드러운 응력 감소 재료로 형성되고, 따라서 팽창 동안 외측 에지들(50E)(도 2를 보라)에 봉지제(110)에 의해 부여되는 응력을 완충하는 것을 돕는다. 완충층들(108)의 응력 감소 재료는 고온에서의 봉지제(110)의 몰딩 재료로부터의 응력을 효율적으로 완충하는 것을 가능하게 하는 몇몇 특성들을 갖는다. 구체적으로, 완충층들(108)의 응력 감소 재료는 봉지제(110)의 몰딩 재료와는 상이한 영률, 상이한 CTE, 상이한 충전제 적재량(filler load)(예를 들어, 충전제들의 양), 상이한 평균 충전제 입자 사이즈, 및 상이한 신장성(elongation)을 갖는다.
완충층들(108)의 응력 감소 재료는 봉지제(110)의 몰딩 재료보다 더 낮은 영률을 갖는다. 일부 실시예들에서, 응력 감소 재료의 영률은 몰딩 재료의 영률의 약 5% 내지 약 90%이다. 예를 들어, 응력 감소 재료는 약 0.001 GPa 내지 약 0.9 GPa의 범위 내의 영률을 가질 수 있고, 몰딩 재료는 약 1 GPa 내지 약 2.5 GPa의 범위 내의 영률을 가질 수 있다.
완충층들(108)의 응력 감소 재료는 봉지제(110)의 몰딩 재료와 유사하거나 봉지제(110)의 몰딩 재료보다 더 큰 CTE를 갖는다. 일부 실시예들에서, 응력 감소 재료의 CTE는 몰딩 재료의 CTE의 약 150% 내지 약 500%이다. 예를 들어, 응력 감소 재료는 자신의 유리 전이 온도(Glass Transition Temperature)(Tg) 아래인 약 15 ppm/˚C 내지 약 70 ppm/˚C의 범위 내의 CTE 및 자신의 Tg 위인 약 50 ppm/˚C 내지 약 300 ppm/˚C의 범위 내의 CTE를 가질 수 있고, 몰딩 재료는 자신의 Tg 아래인 약 5 ppm/˚C 내지 약 22 ppm/˚C의 범위 내의 CTE 및 자신의 Tg 위인 약 22 ppm/˚C 내지 약 60 ppm/˚C의 범위 내의 CTE를 가질 수 있다.
완충층들(108)의 응력 감소 재료는 (응력 감소 재료 및 몰딩 재료 둘 다가 충전제들을 포함할 때) 봉지제(110)의 몰딩 재료보다 더 작은 충전제 적재량을 갖는다. 일부 실시예들에서, 응력 감소 재료의 충전제 적재량은 몰딩 재료의 충전제 적재량의 약 0% 내지 약 90%이다. 예를 들어, 응력 감소 재료는 약 0% 내지 약 78%의 범위 내의 충전제 적재량을 가질 수 있고, 몰딩 재료는 약 75% 내지 약 92%의 범위 내의 충전제 적재량을 가질 수 있다.
완충층들(108)의 응력 감소 재료는 (응력 감소 재료 및 몰딩 재료 둘 다가 충전제들을 포함할 때) 봉지제(110)의 몰딩 재료보다 더 작은 평균 충전제 입자 사이즈를 갖는다. 일부 실시예들에서, 응력 감소 재료의 평균 충전제 입자 사이즈는 몰딩 재료의 평균 충전제 입자 사이즈의 약 0.2% 내지 약 60%이다. 예를 들어, 응력 감소 재료는 약 0.01 μm 내지 약 10 μm의 범위 내의 평균 충전제 입자 사이즈를 가질 수 있고, 몰딩 재료는 약 5 μm 내지 약 50 μm의 범위 내의 평균 충전제 입자 사이즈를 가질 수 있다.
완충층들(108)의 응력 감소 재료는 봉지제(110)의 몰딩 재료보다 더 큰 신장성을 갖는다. 일부 실시예들에서, 응력 감소 재료의 신장성은 몰딩 재료의 신장성의 약 120% 내지 약 5000%이다. 예를 들어, 응력 감소 재료는 약 2%δ 내지 약 100%δ의 범위 내의 신장성을 가질 수 있고, 몰딩 재료는 약 1.2%δ 내지 약 5%δ의 범위 내의 신장성을 가질 수 있다.
위에서 논의된 범위들 내의 영률, 충전제 적재량, 평균 충전제 입자 사이즈, 및 신장성을 갖는 완충들들(108)의 응력 감소 재료 및 봉지제(110)의 몰딩 재료를 형성하는 것은, 완충층들(108)이 봉지제(110)로부터의 응력을 충분히 완충하여 외측 에지들(50E)에서 집적 회로 디바이스들(50) 및/또는 웨이퍼(70)를 손상시키는 것을 회피하는 것을 가능하게 한다. 위에서 논의된 범위들 외의 영률, 충전제 적재량, 평균 충전제 입자 사이즈, 또는 신장성을 갖는 완충들들(108)의 응력 감소 재료 및 봉지제(110)의 몰딩 재료를 형성하는 것은, 완충층들(108)이 봉지제(110)로부터의 응력을 충분히 완충하여 외측 에지들(50E)에서 집적 회로 디바이스들(50) 및/또는 웨이퍼(70)를 손상시키는 것을 회피하는 것을 가능하게 하지 못할 수 있다.
위에서 논의된 상이한 특성들에 추가하여, 완충층들(108) 및 봉지제(110) 둘 다는 유전체층들(58, 78)과는 상이한 특성들을 갖는다. 구체적으로, 유전체층들(58, 78)의 유전체 재료는 완충층들(108)의 응력 감소 재료 및 봉지제(110)의 몰딩 재료 둘 다보다 더 큰 영률 및 더 작은 CTE를 갖는다. 일부 실시예들에서, 몰딩 재료의 영률은 유전체 재료의 영률의 약 3% 내지 약 50%이고, 응력 감소 재료의 영률은 유전체 재료의 영률의 약 6% 내지 약 30%이다. 일부 실시예들에서, 몰딩 재료의 CTE는 유전체 재료의 CTE의 약 500% 내지 약 2500%이고, 응력 감소 재료의 CTE는 유전체 재료의 CTE의 약 3000% 내지 약 30000%이다. 위의 예에 이어서, 유전체 재료는 약 30 GPa 내지 약 300 GPa의 범위 내의 영률을 가질 수 있고, 약 0.3 ppm/˚C 내지 약 5 ppm/˚C의 범위 내의 CTE를 가질 수 있다.
도 5에서, 기판(72)의 후측(back side)(70B)의 프로세싱을 준비하기 위해 중간 구조체가 상하반전된다(도시 생략). 중간 구조체는 후속 프로세싱을 위해 캐리어 기판(112) 또는 다른 적절한 지지 구조체 상에 배치될 수 있다. 예를 들어, 캐리어 기판(112)이 봉지제(110)에 부착될 수 있다. 캐리어 기판(112)은 릴리즈층에 의해 봉지제(110)에 부착될 수 있다. 릴리즈층은 프로세싱 후 구조체로부터 캐리어 기판(112)과 함께 제거될 수 있는 폴리머계 재료로 형성될 수 있다. 일부 실시예들에서, 캐리어 기판(112)은 벌크 실리콘 또는 유리 기판과 같은 기판이다. 일부 실시예들에서, 릴리즈층은 LTHC(light-to-heat-conversion) 릴리즈 코팅과 같이, 가열될 때 자신의 접착 특성을 잃는 에폭시계 열 릴리즈 재료이다.
도 6에서, 전도성 비아들(80)을 노출시키기 위해 기판(72)이 시닝(thinning)된다. 전도성 비아들(80)의 노출은 그라인딩 프로세스, 화학 기계적 폴리싱(CMP), 에치백, 이들의 조합들 등과 같은 시닝 프로세스에 의해 달성될 수 있다. 예시된 실시예에서, 전도성 비아들(80)이 웨이퍼(70)의 후측(70B)에서 돌출되도록 기판(72)의 후면을 리세싱하기 위해 리세싱 프로세스가 수행된다. 리세싱 프로세스는, 예를 들어 적절한 에치백 프로세스, 화학 기계적 폴리싱(CMP) 등일 수 있다. 일부 실시예들에서, 전도성 비아들(80)을 노출시키기 위한 시닝 프로세스는 CMP를 포함하고, 전도성 비아들(80)은 CMP 동안 발생하는 디싱(dishing)의 결과로서 웨이퍼(70)의 후측(70B)에서 돌출된다. 이어서 기판(72)의 후면 상에, 전도성 비아들(80)의 돌출 부분들을 둘러싸는 절연층(114)이 형성된다. 일부 실시예들에서, 절연층(114)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 실리콘 함유 절연체로 형성되고, 스핀 코팅, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDP-CVD) 등과 같은 적절한 퇴적 방법에 의해 형성될 수 있다. 초기에, 절연층(114)이 전도성 비아들(80)을 매립할 수 있다. 전도성 비아들(80) 위의 과잉 재료들을 제거하기 위해 다양한 층들에 제거 프로세스가 적용될 수 있다. 제거 프로세스는 화학 기계적 폴리싱(CMP), 에치백, 이들의 조합들 등과 같은 평탄화 프로세스일 수 있다. 평탄화 후, 전도성 비아들(80) 및 절연층(114)의 노출된 표면들은 (프로세스 변동들 내에서) 동일 평면 상에 있고 웨이퍼(70)의 후측(70B)에서 노출된다. 다른 실시예에서, 절연층(114)이 생략되고, 기판(72) 및 전도성 비아들(80)의 노출된 표면들이 (프로세스 변동들 내에서) 동일 평면 상에 있다.
도 7에서, 전도성 비아들(80) 및 절연층(114)[절연층(114)이 생략되었을 때, 기판(72)]의 노출된 표면들 상에 언더 범프 금속부(under bump metallurgy; UBM)들(132)이 형성된다. UBM들(132)을 형성하기 위한 예시로서, 전도성 비아들(80) 및 절연층(114)/기판(72)의 노출된 표면들 위에 시드층(seed layer)(도시 생략)이 형성된다. 일부 실시예들에서, 시드층은, 단일층 또는 상이한 재료들로 형성된 복수의 서브층들을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예들에서, 시드층은 티타늄층 및 이 티타늄층 위의 구리층을 포함한다. 시드층은, 예를 들어 PVD 등을 사용하여 형성될 수 있다. 이어서 시드층 상에 포토레지스트가 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 UBM들(132)에 대응한다. 패터닝은 시드층을 노출시키도록 포토레지스트를 관통하는 개구부들을 형성한다. 이어서 포토레지스트의 개구부들 내에 그리고 시드층의 노출된 부분들 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금(electroplating) 또는 무전해 도금(electroless plating) 등과 같은 도금에 의해 형성될 수 있다. 전도성 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 이어서, 포토레지스트 및 그 위에 전도성 재료가 형성되지 않은 시드층의 부분들이 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같이, 허용가능한 애싱(ashing) 또는 스트리핑 프로세스(stripping process)에 의해 제거될 수 있다. 포토레지스트가 제거되면, 가령 허용가능한 에칭 프로세스를 사용함으로써 시드층의 노출된 부분들이 제거된다. 시드층 및 전도성 재료의 남아있는 부분들이 UMB들(132)을 형성한다.
또한, UBM들(132) 상에 전도성 커넥터들(136)이 형성된다. 전도성 커넥터들(136)은 볼 그리드 어레이(ball grid array; BGA) 커넥터들, 솔더 볼들, 금속 필러들, C4(controlled collapse chip connection) 범프들, 마이크로 범프들, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술로 형성된 범프들 등일 수 있다. 전도성 커넥터들(136)은 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 전도성 재료를 포함할 수 있다. 일부 실시예들에서, 전도성 커넥터들(136)은 증발, 전기도금, 프린팅, 솔더 전사, 볼 배치 등을 통해 초기에 솔더의 층을 형성함으로써 형성된다. 구조체 상에 솔더의 층이 형성되면, 재료를 원하는 범프 형태들로 성형(shape)하기 위해 리플로우(reflow)가 수행될 수 있다. 다른 실시예들에서, 전도성 커넥터들(136)은 스퍼터링, 프린팅, 전기도금, 무전해도금, CVD 등에 의해 형성되는 (구리 필러들과 같은) 금속 필러들을 포함한다. 금속 필러들에는 솔더가 없을 수 있고 실질적으로 수직인 측벽들을 가질 수 있다. 일부 실시예들에서, 금속 필러들의 상부 상에 금속 캡층이 형성된다. 금속 캡층은 니켈, 주석, 주석 납, 금, 은, 팔라듐, 인듐, 니켈 팔라듐 금, 니켈 금 등, 또는 이들의 조합을 포함할 수 있고 도금 프로세스에 의해 형성될 수 있다.
도 8에서, 봉지제(110)로부터 캐리어 기판(112)을 떼어내기(detach)[결합해제(debonding)하기] 위해 캐리어 결합해제가 수행된다. 캐리어 기판(112)이 릴리즈층에 의해 봉지제(110)에 부착된 실시예들에서, 결합해제는, 릴리즈층이 광의 열 하에 분해되고 캐리어 기판(112)이 제거될 수 있도록 릴리즈층 상에 레이저 광 또는 자외선(ultraviolet; UV) 광과 같은 광을 투사(project)하는 것을 포함한다. 이어서 구조체가 상하반전되고 테이프(도시 생략) 상에 배치된다.
이어서 집적 회로 디바이스들(50)을 노출시키기 위해 봉지제(110)가 시닝된다. 집적 회로 디바이스들(50)의 노출은 그라인딩 프로세스, 화학 기계적 폴리싱(CMP), 에치백, 이들의 조합들 등과 같은 시닝 프로세스에 의해 달성될 수 있다. 시닝 프로세스 후, 봉지제(110) 및 집적 회로 디바이스들(50)의 상면들은 (프로세스 변동들 내에서) 동일 평면 상에 있다. 원하는 양의 봉지제(110)가 제거될 때까지 시닝이 수행된다. 완충층들(108)이 응력으로부터 외측 에지들(50E)을 보호하지만, 봉지제(110)는 완충층들(108)보다 결과적인 집적 회로 패키지들(100)에 대해 더 많은 전체 보호를 제공한다. 따라서, 집적 회로 패키지들(100)이 완충층들(108)보다 봉지제(110)를 (체적으로) 더 많이 포함하도록, 시닝 후에 충분한 봉지제(110)가 남아있다. 일부 실시예들에서, 완충층들(108)의 체적은 봉지제(110)의 체적의 약 2% 내지 약 10%이다. 예를 들어, 각각의 집적 회로 패키지(100)에서, 완충층들(108)은, 봉지제(110)가 약 13 mm3의 체적을 가질 때 약 0.26 mm3 내지 약 1.3 mm3의 범위 내의 체적을 가질 수 있다. 이 실시예에서, 필렛 부분들(108F) 및 갭 부분들(108G)(도 3을 보라) 및 봉지제(110)의 상면들은 또한 (프로세스 변동들 내에서) 동일 평면 상에 있다. 다른 실시예들에서, 완충층들(108)의 상면들 중 일부 또는 모두는 봉지제(110)의 상면 아래에 배치된다.
도 9에서, 예를 들어 패키지 영역들(100A, 100B) 사이의 스크라이브 라인 영역(scribe line region)들을 따라 커팅함으로써 개별화 프로세스가 수행된다. 개별화 프로세스는 소잉(sawing), 다이싱(dicing) 등을 포함할 수 있다. 예를 들어, 개별화 프로세스는 절연층(114), 봉지제(110), 유전체층(78), 상호연결 구조체(74), 및 기판(72)을 소잉하는 것을 포함할 수 있다. 개별화 프로세스는 패키지 영역들(100A, 100B)을 서로 개별화한다. 결과적인 개별화된 집적 회로 패키지(100)는 패키지 영역들(100A, 100B) 중 하나로부터의 것이다. 개별화 프로세스는 웨이퍼(70)의 개별화된 부분들 및 (존재한다면) 절연층(114)으로부터 인터포저들(140)을 형성한다. 집적 회로 패키지들(100) 각각은 인터포저(140)를 포함한다. 개별화 프로세스의 결과로서, 인터포저(140) 및 봉지제(110)의 외측 측벽들이 측방향에서 경계를 같이 한다(coterminous).
집적 회로 패키지(100)가 이어서 반전되고 전도성 커넥터들(136)을 사용하여 패키지 기판(200)에 부착된다. 패키지 기판(200)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수 있는 기판 코어(202)를 포함한다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합들 등과 같은 화합물 재료들이 또한 사용될 수 있다. 추가적으로, 기판 코어(202)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘(epitaxial silicon), 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합들과 같은 반도체 재료의 층을 포함한다. 기판 코어(202)는, 하나의 대안적인 실시예에서, 섬유유리 강화 레진 코어(fiberglass reinforced resin core)와 같은 절연 코어이다. 하나의 예시적인 코어 재료는 FR4와 같은 섬유유리 레진이다. 코어 재료에 대한 대안들은 BT(bismaleimide-triazine) 레진, 또는 대안적으로 다른 PCB(printed circuit board) 재료들 또는 막들을 포함한다. ABF(Ajinomoto build-up film) 또는 다른 라미네이트들과 같은 빌드 업 막들이 기판 코어(202)용으로 사용될 수 있다.
기판 코어(202)는 능동 및 수동 디바이스들(도시 생략)을 포함할 수 있다. 시스템에 대한 설계의 구조적 및 기능적 요건들을 생성하기 위해 트랜지스터들, 캐패시터들, 저항기들, 이들의 조합들 등과 같은 디바이스들이 사용될 수 있다. 디바이스들은 임의의 적절한 방법들을 사용하여 형성될 수 있다.
기판 코어(202)는 금속배선층들과 비아들(도시 생략) 및 금속배선층들과 비아들 위의 결합 패드들(204)을 또한 포함할 수 있다. 금속배선층들은 능동 및 수동 디바이스들 위에 형성될 수 있고 다양한 디바이스들을 연결하여 기능적 회로부를 형성하기 위해 설계된다. 금속배선층들은 전도성 재료의 층들을 상호연결하는 비아들을 갖는 전도성 재료(예를 들어, 구리) 및 유전체 재료[예를 들어, 로우 k 유전체 재료(low-k dielectric material)]의 대안적인 층들로 형성될 수 있고 (퇴적, 다마신, 이중 다마신 등과 같은) 임의의 적절한 프로세스를 통해 형성될 수 있다. 일부 실시예들에서, 기판 코어(202)에는 실질적으로 능동 및 수동 디바이스들이 없다.
결합 패드들(204)에 UBM들(132)을 부착하기 위해 전도성 커넥터들(136)이 리플로우된다. 전도성 커넥터들(136)은, 상호연결 구조체(74)의 금속배선 패턴들을 포함하는 집적 회로 패키지(100)를 기판 코어(202) 내의 금속배선층들을 포함하는 패키지 기판(200)에 연결한다. 따라서, 패키지 기판(200)은 집적 회로 디바이스들(50)에 전기적으로 연결된다. 일부 실시예들에서, 패키지 기판(200) 상에 마운팅하기 전에 집적 회로 패키지(100)에 수동 디바이스들[예를 들어, 표면 마운트 디바이스(surface mount device; SMD)들, 도시 생략]이 부착될 수 있다[예를 들어, UBM들(132)에 결합됨]. 그러한 실시예들에서, 수동 디바이스들은 전도성 커넥터들(136)과 동일한 집적 회로 패키지(100)의 표면에 결합될 수 있다. 일부 실시예들에서, 수동 디바이스들(예를 들어, SMD들, 도시 생략)이 패키지 기판(200)에, 예를 들어 결합 패드들(204)에 부착될 수 있다.
일부 실시예들에서, 집적 회로 패키지(100)와 패키지 기판(200) 사이에, 전도성 커넥터들(136) 및 UBM들(132)을 둘러싸는 언더필(underfill)(206)이 형성된다. 언더필(206)은 집적 회로 패키지(100)가 부착된 후 캐필러리 플로우 프로세스(capillary flow process)에 의해 형성될 수 있거나 또는 집적 회로 패키지(100)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다. 언더필(206)은 패키지 기판(200)으로부터 인터포저(140)[예를 들어, 절연층(114)]까지 연장되는 연속적인 재료일 수 있다. 언더필(206)의 재료는 완충층들(108)의 응력 감소 재료와 상이하고, 완충층들(108)의 응력 감소 재료와는 상이한 방법에 의해 형성된다.
선택적으로, 집적 회로 패키지(100)에 열 확산기(heat spreader)(208)가 부착된다. 열 확산기(208)는 강철, 스테인리스강, 구리 등, 또는 이들의 조합들과 같은 높은 열전도율을 갖는 재료로 형성될 수 있다. 열 확산기(208)는 집적 회로 패키지(100)를 보호하고, 집적 회로 패키지(100)[예를 들어, 집적 회로 디바이스들(50)]의 다양한 컴포넌트들로부터의 열을 전도하기 위한 열 경로를 형성한다. 열 확산기(208)는 집적 회로 디바이스들(50), 봉지제(110), 및 선택적으로 완충층들(108)과 접촉한다.
도 10은 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다. 이 실시예는, 필렛 부분들(108F)이 직선형 상면들을 갖는 반면 갭 부분(108G)이 오목한 상면을 갖는 점을 제외하고, 도 9와 관련하여 설명된 실시예와 유사하다. 갭 부분(108G)의 상면의 적어도 일부는 따라서 봉지제(110)의 상면 아래에 배치되고 봉지제(110)의 상면 아래에 매립된다. 갭 부분(108G)은 도 9의 실시예보다 더 적은 응력 감소 재료의 완충층(108)을 디스펜싱함으로써 오목한 상면으로 형성될 수 있다. 예를 들어, 이 실시예에서의 완충층(108)의 체적은 도 9의 실시예에서의 완충층(108)의 체적의 약 70% 내지 약 95%일 수 있다.
도 11은 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다. 이 실시예는, 집적 회로 디바이스들(50)의 측벽들의 부분들이 봉지제(110)에 노출되도록, 완충층(108)이 집적 회로 디바이스들(50)의 측벽들을 부분적으로만 올라 연장된 점을 제외하고, 도 10과 관련하여 설명된 실시예와 유사하다. 구체적으로, 완충층(108)은 상호연결 구조체(54)의 측벽들 및 반도체 기판(52)(도 1을 보라)의 측벽들의 일부를 커버한다. 필렛 부분들(108F) 및 갭 부분(108G)의 상면들이 따라서 봉지제(110)의 상면 아래에 배치되고 봉지제(110)의 상면 아래에 매립된다. 완충층(108)은 도 10의 실시예보다 더 적은 응력 감소 재료의 완충층(108)을 디스펜싱함으로써 집적 회로 디바이스들(50)의 측벽들을 부분적으로만 올라 연장되도록 형성될 수 있다. 예를 들어, 이 실시예에서의 완충층(108)의 체적은 도 10의 실시예에서의 완충층(108)의 체적의 약 50% 내지 약 80%일 수 있다. 또한, 완충층(108)의 두께(T1)는 유전체층(78)의 두께(T2)보다 크고, 이는 외측 에지들(50E)에서의 응력을 더 감소시키는 것을 도울 수 있다.
도 12는 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다. 이 실시예는, 필렛 부분들(108F) 및 갭 부분(108G)이 오목한 상면들을 각각 갖는 점을 제외하고, 도 10과 관련하여 설명된 실시예와 유사하다. 갭 부분(108G)의 상면의 적어도 일부는 따라서 봉지제(110)의 상면 아래에 배치되고 봉지제(110)의 상면 아래에 매립된다. 필렛 부분들(108F) 및 갭 부분(108G)은, 도 10의 실시예보다 더 적은 응력 감소 재료의 완충층(108)을 디스펜싱함으로써 그리고/또는 응력 감소 재료에 계면활성제를 포함시킴으로써 오목한 상면들로 형성될 수 있다. 예를 들어, 이 실시예에서의 완충층(108)의 체적은 도 10의 실시예에서의 완충층(108)의 체적의 약 50% 내지 약 70%일 수 있다. 또한 이 실시예에서, 완충층(108)은, 집적 회로 디바이스들(50)의 측벽들의 부분들이 봉지제(110)에 노출되지 않도록, 집적 회로 디바이스들(50)의 측벽들을 완전히 올라 연장된다. 구체적으로, 완충층(108)은 상호연결 구조체(54)의 측벽들 및 반도체 기판(52)(도 1을 보라)의 측벽들을 커버한다.
도 13은 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다. 이 실시예는, 집적 회로 디바이스들(50)의 측벽들의 부분들이 봉지제(110)에 노출되도록, 완충층(108)이 집적 회로 디바이스들(50)의 측벽들을 부분적으로만 올라 연장된 점을 제외하고, 도 12과 관련하여 설명된 실시예와 유사하다. 구체적으로, 완충층(108)은 상호연결 구조체(54)의 측벽들 및 반도체 기판(52)(도 1을 보라)의 측벽들의 일부를 커버한다. 필렛 부분들(108F) 및 갭 부분(108G)의 상면들이 따라서 봉지제(110)의 상면 아래에 배치되고 봉지제(110)의 상면 아래에 매립된다. 완충층(108)은 도 12의 실시예보다 더 적은 응력 감소 재료의 완충층(108)을 디스펜싱함으로써 집적 회로 디바이스들(50)의 측벽들을 부분적으로만 올라 연장되도록 형성될 수 있다. 예를 들어, 이 실시예에서의 완충층(108)의 체적은 도 12의 실시예에서의 완충층(108)의 체적의 약 50% 내지 약 80%일 수 있다. 완충층(108)의 두께(T1)는 유전체층(78)의 두께(T2)보다 크고, 이는 외측 에지들(50E)에서의 응력을 더 감소시키는 것을 도울 수 있다.
도 14는 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다. 이 실시예는, 완충층(108)이 인터포저(140)와 집적 회로 디바이스들(50) 각각 사이에 적어도 부분적으로 배치된 점을 제외하고, 도 9와 관련하여 설명된 실시예와 유사하다. 집적 회로 디바이스들(50)은, 집적 회로 디바이스들(50)의 후측들로부터 집적 회로 디바이스들(50)의 전측들로 연장되는 방향으로 증가하는 폭들을 갖는 테이퍼드 측벽(tapered sidewall)들을 갖는다. 집적 회로 디바이스들(50)은, 집적 회로 디바이스들(50)을 인터포저(140)에 결합하기 전에 반도체 기판(52) 및/또는 상호연결 구조체(54)(도 1을 보라)의 에지들에 트리밍 프로세스(trimming process)를 수행함으로써 테이퍼드 측벽들로 형성될 수 있다. 트리밍 프로세스는 기계적, 레이저, 또는 플라즈마 소잉 프로세스를 포함할 수 있다. 테이퍼드 측벽들을 갖는 집적 회로 디바이스들(50)을 형성하는 것은 외측 에지들(50E)에서의 응력을 더 감소시키는 것을 도울 수 있다.
도 15는 일부 실시예들에 따른, 집적 회로 패키지의 단면도이다. 이 실시예는, 다수의 집적 회로 패키지들(100)이 동일한 패키지 기판(200)에 부착되고, 동일한 열 확산기(208)가 집적 회로 패키지들(100) 각각에 부착된 점을 제외하고, 도 9와 관련하여 설명된 실시예와 유사하다. 실시예에서, 결과적인 디바이스는 멀티 칩 모듈(multi-chip module; MCM) 패키지이지만, 실시예들이 다른 3DIC 패키지들에 적용될 수 있다는 점이 이해되어야 한다. 패키지 기판(200)과 집적 회로 패키지들(100) 각각 사이에 동일한 언더필(206)이 형성될 수 있다.
도 16a 내지 도 16e는 다양한 실시예들에 따른, 집적 회로 패키지들의 평면도들이다. 완충층(108)에 대한 몇몇 레이아웃들이 예시된다. 평면도들에 도시된 바와 같이, 집적 회로 디바이스들(50)은 4개의 코너부들(50C) 및 4개의 측벽들(50S)을 갖고, 각각의 측벽(50S)은 2개의 코너부들(50C) 사이에서 연장된다. 또한 더 명확히 도시된 바와 같이, 집적 회로 디바이스들(50A)은 다수의 방향들로 집적 회로 디바이스들(50B)보다 더 큰 폭들을 가질 수 있다.
도 16a에서, 필렛 부분들(108F) 및 갭 부분(108G) 둘 다는 봉지제(110)의 시닝 후 봉지제(110)를 통해 노출된다. 도 16a는 도 9의 실시예의 평면도일 수 있다. 이 실시예에서, 노출된 필렛 부분들(108F)은 집적 회로 디바이스들(50)의 코너부들(50C) 주위에서 연장되고 집적 회로 디바이스들(50)의 측벽들(50S)을 따라 연속적으로 연장된다.
도 16b에서, 필렛 부분들(108F) 중 일부가 봉지제(110)의 시닝 후 봉지제(110)를 통해 노출되지만, 갭 부분(108G)은 봉지제(110)의 시닝 후 커버된 채 남아있다. 도 16b는 도 10의 실시예의 평면도일 수 있다. 이 실시예에서, 노출된 필렛 부분들(108F)은 집적 회로 디바이스들(50)의 코너부들(50C) 주위에서 연장되고 집적 회로 디바이스들(50)의 측벽들(50S)을 따라 불연속적으로 연장된다.
도 16c에서, 필렛 부분들(108F)도 그리고 갭 부분(108G)도 봉지제(110)의 시닝 후 봉지제(110)를 통해 노출되지 않고, 커버된 채 남아있다. 도 16c는 도 11 및 도 13의 실시예들의 평면도일 수 있다.
도 16d에서, 갭 부분(108G)은 봉지제(110)의 시닝 후 봉지제(110)를 통해 노출되지만, 필렛 부분들(108F)은 봉지제(110)의 시닝 후 커버된 채 남아있다. 도 16d는 도 9의 실시예의 평면도일 수 있다.
도 16e에서, 필렛 부분들(108F) 중 일부가 봉지제(110)의 시닝 후 봉지제(110)를 통해 노출되지만, 갭 부분(108G)은 봉지제(110)의 시닝 후 커버된 채 남아있다. 도 16e는 도 10의 실시예의 평면도일 수 있다. 이 실시예에서, 완충층(108)은 제 1 폴리머 재료로 형성된 제 1 부분들(108A) 및 제 2 폴리머 재료로 형성된 제 2 부분들(108B)을 포함한다. 제 1 부분들(108A)은 집적 회로 디바이스들(50)의 외측 에지들(50E) 주위의 부분들일 수 있다. 제 2 부분들(108B)은 집적 회로 디바이스들(50)의 내측 에지들(50N) 주위의 부분들일 수 있다. 제 1 폴리머 재료 및 제 2 폴리머 재료는 각각 도 3에 대해 위에서 논의된 응력 감소 재료와 유사하고, 서로 상이한 응력 감소 재료들이다. 예를 들어, 제 1 부분들(108A)은 제 2 부분들(108B)보다 더 작은 영률/CTE를 가질 수 있다. 환언하면, 도 16a 내지 도 16d의 실시예들에서, 완충층(108)은 단일 응력 감소 재료를 포함하지만, 도 16e의 실시예에서, 완충층(108)은 복수의 응력 감소 재료들을 포함한다. 응력 감소 재료들은 집적 회로 패키지들(100)의 다양한 영역들에서의 원하는 응력 완충의 양에 기반하여 선택될 수 있다.
실시예들은 이점들을 달성할 수 있다. 집적 회로 디바이스들(50)이 하이브리드 결합에 의해 웨이퍼(70)에 직접적으로 결합될 때, 고온에서의 봉지제(110)의 팽창은 집적 회로 디바이스들(50)에, 특히 외측 에지들(50E)에 응력을 부여할 수 있고, 이는 집적 회로 디바이스들(50) 및/또는 웨이퍼(70)를 손상시킬 수 있다. 예를 들어, 유전체층들(58, 78)의 디라미네이션이 발생할 수 있다. 완충층들(108)은, 집적 회로 디바이스들(50)의 외측 에지들(50E)과 같은 높은 응력을 겪는 집적 회로 패키지들(100)의 영역들에서의 응력을 완충하는 것을 돕는다. 구체적으로, 완충층들(108)은 고온에서 봉지제(110)보다 덜 팽창하는 응력 감소 재료로 형성되고, 따라서 팽창 동안 봉지제(110)에 의해 부여되는 응력을 완충하는 것을 돕는다. 집적 회로 패키지들(100)은 제조 동안, 가령 테스팅 동안 고온을 반복적으로 받을 수 있다. 완충층들(108)을 형성하는 것은 고온 프로세싱 동안 집적 회로 패키지들(100)을 보호하는 것을 도와, 집적 회로 패키지들(100)의 수율 및 신뢰도를 향상시킨다.
실시예에서, 방법은, 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스를 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 인터포저에 결합하는 단계; 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스 주위에 응력 감소 재료를 형성하는 단계 - 응력 감소 재료는 제 1 영률을 가짐 - ; 응력 감소 재료, 제 1 집적 회로 디바이스, 및 제 2 집적 회로 디바이스를 몰딩 재료로 봉지하는 단계 - 몰딩 재료는 제 2 영률을 갖고, 제 1 영률은 제 2 영률보다 작음 - ; 및 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스를 노출시키기 위해 몰딩 재료를 시닝하는 단계를 포함한다.
방법의 일부 실시예들에서, 응력 감소 재료는 제 1 폴리머 재료를 포함하고 몰딩 재료는 제 2 폴리머 재료를 포함하며, 제 1 폴리머 재료는 제 2 폴리머 재료와 상이하다. 방법의 일부 실시예들에서, 응력 감소 재료는 제 1 충전제들을 더 포함하고 몰딩 재료는 제 2 충전제들을 더 포함한다. 방법의 일부 실시예들에서, 응력 감소 재료는 계면활성제를 더 포함한다. 방법의 일부 실시예들에서, 제 1 폴리머 재료는 제 1 에폭시, 폴리이미드계 재료, BCB(benzocyclobuten)계 재료, 실리콘 재료, 또는 아크릴 재료이고, 제 2 폴리머 재료는 제 2 에폭시이다. 방법의 일부 실시예들에서, 응력 감소 재료는 갭 부분 및 필렛 부분들을 갖고, 갭 부분은 제 1 집적 회로 디바이스와 제 2 집적 회로 디바이스 사이에 배치되고, 필렛 부분들은 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치되고, 갭 부분은 몰딩 재료를 시닝하는 단계 후 노출되며, 필렛 부분들은 몰딩 재료를 시닝하는 단계 후 노출된다. 방법의 일부 실시예들에서, 응력 감소 재료는 갭 부분 및 필렛 부분들을 갖고, 갭 부분은 제 1 집적 회로 디바이스와 제 2 집적 회로 디바이스 사이에 배치되고, 필렛 부분들은 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치되고, 갭 부분은 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있으며, 필렛 부분들은 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있다. 방법의 일부 실시예들에서, 응력 감소 재료는 갭 부분 및 필렛 부분들을 갖고, 갭 부분은 제 1 집적 회로 디바이스와 제 2 집적 회로 디바이스 사이에 배치되고, 필렛 부분들은 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치되고, 갭 부분은 몰딩 재료를 시닝하는 단계 후 노출되며, 필렛 부분들은 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있다. 방법의 일부 실시예들에서, 응력 감소 재료는 갭 부분 및 필렛 부분들을 갖고, 갭 부분은 제 1 집적 회로 디바이스와 제 2 집적 회로 디바이스 사이에 배치되고, 필렛 부분들은 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치되고, 갭 부분은 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있으며, 필렛 부분들은 몰딩 재료를 시닝하는 단계 후 노출된다.
실시예에서, 디바이스는, 인터포저; 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 1 집적 회로 디바이스; 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 2 집적 회로 디바이스; 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스 주위의 완충층 - 완충층은 제 1 영률을 갖는 응력 감소 재료를 포함함 - ; 및 완충층, 제 1 집적 회로 디바이스, 및 제 2 집적 회로 디바이스 주위의 봉지제 - 봉지제는 제 2 영률을 갖는 몰딩 재료를 포함하고, 제 1 영률은 제 2 영률보다 작음 - 를 포함한다.
디바이스의 일부 실시예들에서, 응력 감소 재료는 제 1 열팽창 계수를 갖고 몰딩 재료는 제 2 열팽창 계수를 가지며, 제 1 열팽창 계수는 제 2 열팽창 계수보다 크다. 디바이스의 일부 실시예들에서, 응력 감소 재료는 제 1 충전제 적재량을 갖는 제 1 충전제들을 포함하고 몰딩 재료는 제 2 충전제 적재량을 갖는 제 2 충전제들을 포함하며, 제 1 충전제 적재량은 제 2 충전제 적재량보다 작다. 디바이스의 일부 실시예들에서, 응력 감소 재료는 제 1 평균 충전제 입자 사이즈를 갖는 제 1 충전제들을 포함하고 몰딩 재료는 제 2 평균 충전제 입자 사이즈를 갖는 제 2 충전제들을 포함하며, 제 1 평균 충전제 입자 사이즈는 제 2 평균 충전제 입자 사이즈보다 작다. 디바이스의 일부 실시예들에서, 응력 감소 재료는 제 1 신장성을 갖고 몰딩 재료는 제 2 신장성을 가지며, 제 1 신장성은 제 2 신장성보다 작다.
실시예에서, 디바이스는, 인터포저; 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 1 집적 회로 디바이스; 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 2 집적 회로 디바이스; 갭 부분 및 필렛 부분들을 갖는 완충층 - 갭 부분은 제 1 집적 회로 디바이스와 제 2 집적 회로 디바이스 사이에 배치되고, 필렛 부분들은 제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치됨 - ; 및 완충층, 제 1 집적 회로 디바이스, 및 제 2 집적 회로 디바이스 주위의 봉지제 - 봉지제는 완충층과는 상이한 영률, 상이한 열팽창 계수, 상이한 충전제 적재량, 상이한 평균 충전제 입자 사이즈, 및 상이한 신장성을 가짐 - 를 포함한다.
디바이스의 일부 실시예들에서, 갭 부분은 오목한 상면을 갖고 필렛 부분들은 오목한 상면들을 갖는다. 디바이스의 일부 실시예들에서, 갭 부분은 직선형 상면을 갖고 필렛 부분들은 직선형 상면들을 갖는다. 디바이스의 일부 실시예들에서, 갭 부분은 오목한 상면을 갖고 필렛 부분들은 직선형 상면들을 갖는다. 디바이스의 일부 실시예들에서, 완충층은 단일 응력 감소 재료를 포함한다. 디바이스의 일부 실시예들에서, 완충층은 복수의 응력 감소 재료들을 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법으로서,
제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스를 유전체 대 유전체 결합(dielectric-to-dielectric bond)들로 그리고 금속 대 금속 결합(metal-to-metal bond)들로 인터포저(interposer)에 결합하는 단계;
상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스 주위에 응력 감소 재료(stress reduction material)를 형성하는 단계 - 상기 응력 감소 재료는 제 1 영률(Young's modulus)을 가짐 - ;
상기 응력 감소 재료, 상기 제 1 집적 회로 디바이스, 및 상기 제 2 집적 회로 디바이스를 몰딩 재료로 봉지(encapsulate)하는 단계 - 상기 몰딩 재료는 제 2 영률을 갖고, 상기 제 1 영률은 상기 제 2 영률보다 작음 - ; 및
상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스를 노출시키기 위해 상기 몰딩 재료를 시닝(thinning)하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 응력 감소 재료는 제 1 폴리머 재료를 포함하고 상기 몰딩 재료는 제 2 폴리머 재료를 포함하며, 상기 제 1 폴리머 재료는 상기 제 2 폴리머 재료와 상이한 것인, 방법.
실시예 3. 실시예 2에 있어서, 상기 응력 감소 재료는 제 1 충전제(filler)들을 더 포함하고 상기 몰딩 재료는 제 2 충전제들을 더 포함하는 것인, 방법.
실시예 4. 실시예 2에 있어서, 상기 응력 감소 재료는 계면활성제(surfactant)를 더 포함하는 것인, 방법.
실시예 5. 실시예 2에 있어서, 상기 제 1 폴리머 재료는 제 1 에폭시, 폴리이미드계 재료(polyimide-based material), BCB(benzocyclobuten)계 재료, 실리콘 재료, 또는 아크릴 재료이고, 상기 제 2 폴리머 재료는 제 2 에폭시인 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 응력 감소 재료는 갭 부분 및 필렛 부분(fillet portion)들을 갖고, 상기 갭 부분은 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스 사이에 배치되고, 상기 필렛 부분들은 상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치되고, 상기 갭 부분은 상기 몰딩 재료를 시닝하는 단계 후 노출되며, 상기 필렛 부분들은 상기 몰딩 재료를 시닝하는 단계 후 노출되는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 응력 감소 재료는 갭 부분 및 필렛 부분들을 갖고, 상기 갭 부분은 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스 사이에 배치되고, 상기 필렛 부분들은 상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치되고, 상기 갭 부분은 상기 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있으며, 상기 필렛 부분들은 상기 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있는 것인, 방법.
실시예 8. 실시예 1에 있어서, 상기 응력 감소 재료는 갭 부분 및 필렛 부분들을 갖고, 상기 갭 부분은 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스 사이에 배치되고, 상기 필렛 부분들은 상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치되고, 상기 갭 부분은 상기 몰딩 재료를 시닝하는 단계 후 노출되며, 상기 필렛 부분들은 상기 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있는 것인, 방법.
실시예 9. 실시예 1에 있어서, 상기 응력 감소 재료는 갭 부분 및 필렛 부분들을 갖고, 상기 갭 부분은 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스 사이에 배치되고, 상기 필렛 부분들은 상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치되고, 상기 갭 부분은 상기 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있으며, 상기 필렛 부분들은 상기 몰딩 재료를 시닝하는 단계 후 노출되는 것인, 방법.
실시예 10. 디바이스로서,
인터포저;
상기 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 1 집적 회로 디바이스;
상기 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 2 집적 회로 디바이스;
상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스 주위의 완충층(buffer layer) - 상기 완충층은 제 1 영률을 갖는 응력 감소 재료를 포함함 - ; 및
상기 완충층, 상기 제 1 집적 회로 디바이스, 및 상기 제 2 집적 회로 디바이스 주위의 봉지제(encapsulant) - 상기 봉지제는 제 2 영률을 갖는 몰딩 재료를 포함하고, 상기 제 1 영률은 상기 제 2 영률보다 작음 -
를 포함하는, 디바이스.
실시예 11. 실시예 10에 있어서, 상기 응력 감소 재료는 제 1 열팽창 계수(coefficient of thermal expansion)를 갖고 상기 몰딩 재료는 제 2 열팽창 계수를 가지며, 상기 제 1 열팽창 계수는 상기 제 2 열팽창 계수보다 큰 것인, 디바이스.
실시예 12. 실시예 10에 있어서, 상기 응력 감소 재료는 제 1 충전제 적재량(filler load)을 갖는 제 1 충전제들을 포함하고 상기 몰딩 재료는 제 2 충전제 적재량을 갖는 제 2 충전제들을 포함하며, 상기 제 1 충전제 적재량은 상기 제 2 충전제 적재량보다 작은 것인, 디바이스.
실시예 13. 실시예 10에 있어서, 상기 응력 감소 재료는 제 1 평균 충전제 입자 사이즈를 갖는 제 1 충전제들을 포함하고 상기 몰딩 재료는 제 2 평균 충전제 입자 사이즈를 갖는 제 2 충전제들을 포함하며, 상기 제 1 평균 충전제 입자 사이즈는 상기 제 2 평균 충전제 입자 사이즈보다 작은 것인, 디바이스.
실시예 14. 실시예 10에 있어서, 상기 응력 감소 재료는 제 1 신장성(elongation)을 갖고 상기 몰딩 재료는 제 2 신장성을 가지며, 상기 제 1 신장성은 상기 제 2 신장성보다 작은 것인, 디바이스.
실시예 15. 디바이스로서,
인터포저;
상기 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 1 집적 회로 디바이스;
상기 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 2 집적 회로 디바이스;
갭 부분 및 필렛 부분들을 갖는 완충층 - 상기 갭 부분은 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스 사이에 배치되고, 상기 필렛 부분들은 상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치됨 - ; 및
상기 완충층, 상기 제 1 집적 회로 디바이스, 및 상기 제 2 집적 회로 디바이스 주위의 봉지제 - 상기 봉지제는 상기 완충층과는 상이한 영률, 상이한 열팽창 계수, 상이한 충전제 적재량, 상이한 평균 충전제 입자 사이즈, 및 상이한 신장성을 가짐 -
를 포함하는, 디바이스.
실시예 16. 실시예 15에 있어서, 상기 갭 부분은 오목한 상면을 갖고 상기 필렛 부분들은 오목한 상면들을 갖는 것인, 디바이스.
실시예 17. 실시예 15에 있어서, 상기 갭 부분은 직선형 상면을 갖고 상기 필렛 부분들은 직선형 상면들을 갖는 것인, 디바이스.
실시예 18. 실시예 15에 있어서, 상기 갭 부분은 오목한 상면을 갖고 상기 필렛 부분들은 직선형 상면들을 갖는 것인, 디바이스.
실시예 19. 실시예 15에 있어서, 상기 완충층은 단일 응력 감소 재료를 포함하는 것인, 디바이스.
실시예 20. 실시예 15에 있어서, 상기 완충층은 복수의 응력 감소 재료들을 포함하는 것인, 디바이스.

Claims (10)

  1. 방법으로서,
    제 1 집적 회로 디바이스 및 제 2 집적 회로 디바이스를 유전체 대 유전체 결합(dielectric-to-dielectric bond)들로 그리고 금속 대 금속 결합(metal-to-metal bond)들로 인터포저(interposer)에 결합하는 단계;
    상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스 주위에 응력 감소 재료(stress reduction material)를 형성하는 단계 - 상기 응력 감소 재료는 제 1 영률(Young's modulus)을 가짐 - ;
    상기 응력 감소 재료, 상기 제 1 집적 회로 디바이스, 및 상기 제 2 집적 회로 디바이스를 몰딩 재료로 봉지(encapsulate)하는 단계 - 상기 몰딩 재료는 제 2 영률을 갖고, 상기 제 1 영률은 상기 제 2 영률보다 작음 - ; 및
    상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스를 노출시키기 위해 상기 몰딩 재료를 시닝(thinning)하는 단계
    를 포함하고,
    상기 응력 감소 재료는 필렛 부분(fillet portion)들을 갖고, 상기 필렛 부분들은 상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치되고, 상기 필렛 부분들은 오목한 상면들을 갖고,
    상기 제 1 및 제 2 집적 회로 디바이스는, 상기 제 1 및 제 2 집적 회로 디바이스의 후측(back side)들로부터 상기 제 1 및 제 2 집적 회로 디바이스의 전측(front side)들로 연장되는 방향으로 증가하는 폭들을 갖는 테이퍼드 측벽(tapered sidewall)들을 갖고, 상기 응력 감소 재료는 상기 인터포저와 상기 제 1 및 제 2 집적 회로 디바이스 각각 사이에 적어도 부분적으로 배치되는 것인, 방법.
  2. 제 1 항에 있어서, 상기 응력 감소 재료는 제 1 폴리머 재료를 포함하고 상기 몰딩 재료는 제 2 폴리머 재료를 포함하며, 상기 제 1 폴리머 재료는 상기 제 2 폴리머 재료와 상이한 것인, 방법.
  3. 제 2 항에 있어서, 상기 응력 감소 재료는 제 1 충전제(filler)들을 더 포함하고 상기 몰딩 재료는 제 2 충전제들을 더 포함하는 것인, 방법.
  4. 제 2 항에 있어서, 상기 응력 감소 재료는 계면활성제(surfactant)를 더 포함하는 것인, 방법.
  5. 제 1 항에 있어서, 상기 응력 감소 재료는 갭 부분을 더 갖고, 상기 갭 부분은 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스 사이에 배치되고, 상기 갭 부분은 상기 몰딩 재료를 시닝하는 단계 후 노출되며, 상기 필렛 부분들은 상기 몰딩 재료를 시닝하는 단계 후 노출되는 것인, 방법.
  6. 제 1 항에 있어서, 상기 응력 감소 재료는 갭 부분을 더 갖고, 상기 갭 부분은 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스 사이에 배치되고, 상기 갭 부분은 상기 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있으며, 상기 필렛 부분들은 상기 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있는 것인, 방법.
  7. 제 1 항에 있어서, 상기 응력 감소 재료는 갭 부분을 더 갖고, 상기 갭 부분은 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스 사이에 배치되고, 상기 갭 부분은 상기 몰딩 재료를 시닝하는 단계 후 노출되며, 상기 필렛 부분들은 상기 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있는 것인, 방법.
  8. 제 1 항에 있어서, 상기 응력 감소 재료는 갭 부분을 더 갖고, 상기 갭 부분은 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스 사이에 배치되고, 상기 갭 부분은 상기 몰딩 재료를 시닝하는 단계 후 커버된 채 남아있으며, 상기 필렛 부분들은 상기 몰딩 재료를 시닝하는 단계 후 노출되는 것인, 방법.
  9. 디바이스로서,
    인터포저;
    상기 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 1 집적 회로 디바이스;
    상기 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 2 집적 회로 디바이스;
    상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스 주위의 완충층(buffer layer) - 상기 완충층은 제 1 영률을 갖는 응력 감소 재료를 포함함 - ; 및
    상기 완충층, 상기 제 1 집적 회로 디바이스, 및 상기 제 2 집적 회로 디바이스 주위의 봉지제(encapsulant) - 상기 봉지제는 제 2 영률을 갖는 몰딩 재료를 포함하고, 상기 제 1 영률은 상기 제 2 영률보다 작음 -
    를 포함하고,
    상기 완충층은 필렛 부분들을 갖고, 상기 필렛 부분들은 상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치되고, 상기 필렛 부분들은 오목한 상면들을 갖고,
    상기 제 1 및 제 2 집적 회로 디바이스는, 상기 제 1 및 제 2 집적 회로 디바이스의 후측들로부터 상기 제 1 및 제 2 집적 회로 디바이스의 전측들로 연장되는 방향으로 증가하는 폭들을 갖는 테이퍼드 측벽들을 갖고, 상기 완충층은 상기 인터포저와 상기 제 1 및 제 2 집적 회로 디바이스 각각 사이에 적어도 부분적으로 배치되는 것인, 디바이스.
  10. 디바이스로서,
    인터포저;
    상기 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 1 집적 회로 디바이스;
    상기 인터포저에 유전체 대 유전체 결합들로 그리고 금속 대 금속 결합들로 결합된 제 2 집적 회로 디바이스;
    갭 부분 및 필렛 부분들을 갖는 완충층 - 상기 갭 부분은 상기 제 1 집적 회로 디바이스와 상기 제 2 집적 회로 디바이스 사이에 배치되고, 상기 필렛 부분들은 상기 제 1 집적 회로 디바이스 및 상기 제 2 집적 회로 디바이스의 외측 에지들을 따라 배치됨 - ; 및
    상기 완충층, 상기 제 1 집적 회로 디바이스, 및 상기 제 2 집적 회로 디바이스 주위의 봉지제 - 상기 봉지제는 상기 완충층과는 상이한 영률, 상이한 열팽창 계수, 상이한 충전제 적재량, 상이한 평균 충전제 입자 사이즈, 및 상이한 신장성을 가짐 -
    를 포함하고,
    상기 필렛 부분들은 오목한 상면들을 갖고,
    상기 제 1 및 제 2 집적 회로 디바이스는, 상기 제 1 및 제 2 집적 회로 디바이스의 후측들로부터 상기 제 1 및 제 2 집적 회로 디바이스의 전측들로 연장되는 방향으로 증가하는 폭들을 갖는 테이퍼드 측벽들을 갖고, 상기 완충층은 상기 인터포저와 상기 제 1 및 제 2 집적 회로 디바이스 각각 사이에 적어도 부분적으로 배치되는 것인, 디바이스.
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