CN220934063U - 集成电路封装 - Google Patents

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Abstract

本发明提供一种集成电路封装。集成电路封装包括封装组件，封装组件包括集成电路晶粒和连接到集成电路晶粒的导电连接件，导电连接件设置在封装组件的前侧处。装置还包括背侧金属层在封装组件的背面。装置还包括位于背侧金属层的背面的铟热界面材料。装置还包括位于铟热界面材料的背面的盖子。装置还包括连接到导电连接件的封装衬底，盖子黏附至封装衬底。

Description

集成电路封装
技术领域
本发明涉及一种集成电路封装。
背景技术
由于各种电子构件(如晶体管、二极管、电阻器、电容等)的集成密度(integrationdensity)不断改进，半导体行业经历了快速增长。在大多数情况下，集成密度的改进源于最小特征尺寸的迭代减少，这允许更多的构件集成到给定区域中。随着对缩小电子装置的需求增长，需要更小、更有创造性的半导体晶粒的封装技术。
发明内容
本实用新型实施例提供一种集成电路封装，包括：封装组件，包括集成电路晶粒及连接到所述集成电路晶粒的导电连接件，所述导电连接件设置在所述封装组件的前侧；背侧金属层，位在所述封装组件的背面；铟热界面材料，位在所述背侧金属层的背面；盖子，位在所述铟热界面材料的背面；以及封装衬底，连接到所述导电连接件，所述盖子被黏附到所述封装衬底。
附图说明
当结合随附图式阅读时，自以下详细描述最佳地理解本揭露的态样。应注意，根据业界中的标准惯例，各种特征未按比例绘制。事实上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。
图1是集成电路晶粒的剖视图。
图2、3、4、5、6、7、8、9A、9B、10和11是根据一些实施例在制造集成电路封装的中间阶段的视图。
图12、13A、13B、14、15、16和17是根据一些实施例在制造集成电路封装的中间阶段的视图。
具体实施方式
本实用新型提供用于实施本实用新型内容的不同特征的许多不同的实施例或实例。下文描述组件及配置的具体实例以简化本实用新型内容。当然，此等仅为实例，且不意欲为限制性的。举例而言，在以下描述中，第一特征在第二特征上方或在第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施例，且亦可包含额外特征可在第一特征与第二特征之间形成使得第一特征与第二特征可不直接接触的实施例。另外，本实用新型内容可在各种实例中重复附图标号及/或字母。此重复是出于简单及清晰的目的，且本身并不指示所论述的各种实施例及/或组态之间的关系。
此外，为易于描述，本文中可使用诸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及类似术语的空间相对术语来描述如诸图中所示出的一个组件或特征相对于另一组件或特征的关系。除了图中所描绘的定向之外，空间相对术语亦意欲涵盖装置在使用或操作中的不同定向。设备可以其他方式定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
根据各种实施例，集成电路封装是将集成电路晶粒在晶片中封装而形成的。晶片被单一化以形成中间封装组件。然后封装组件附接到封装衬底以形成集成电路封装。在一些实施例中，在封装组件附接到封装衬底之后，具有集成散热结构的盖子同时附接到封装组件和封装衬底。集成散热结构可以通过在盖子上的镀覆工艺形成并且可以包括铟。通过将铟散热结构集成到盖子中，此结构改进了可靠度，因为铟散热结构和盖子之间没有含金的金属间化合物(IMC)。如果有，含金IMC会在后续加工或封装使用过程中破裂。此外，在一些实施例中，铟散热结构形成为在该结构覆盖集成电路晶粒的区域之外具有间隙或凹陷。铟散热结构中的这些间隙或凹陷可以减少封装中的应力并改善可靠度。
图1是集成电路晶粒50的剖视图。集成电路晶粒50在后续加工中会被封装成集成电路封装。每个集成电路晶粒50可以是逻辑设备(例如中央处理单元(CPU)、图形处理单元(GPU)、微控制器等)、内存装置(例如动态随机存取存储器(dynamic random accessmemory，DRAM)晶粒、静态随机存取存储器(static random access memory，SRAM)晶粒等)、电源管理装置(例如，电源管理集成电路(powermanagement integrated circuit，PMIC)晶粒)，射频(radio frequency，RF)装置，传感器装置，微机电系统(micro-electro-mechanical-system，MEMS)装置，信号处理装置(例如，数字信号处理(digital signalprocessing，DSP)晶粒)，前端装置(例如，模拟前端(analog front-end，AFE)晶粒)等或其组合(例如，单片系统(system on a chip，SoC)晶粒)。集成电路晶粒50可以在晶片中形成，其可以包括不同的晶粒区，这些晶粒区在随后的步骤中被单一化以形成多个集成电路晶粒50。集成电路晶粒50包括半导体衬底52、互连结构54、晶粒连接件56和介电层58。
半导体衬底52可以是硅衬底(掺杂或未掺杂)，或绝缘层覆半导体(semiconductor-on-insulator，SOI)衬底的有源层。半导体衬底52可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(galliumphosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)和/或锑化铟(indium antimonide)；合金半导体，包括硅锗(silicon-germanium)、磷砷化镓(gallium arsenide phosphide)、铝铟砷化物(aluminumindium arsenide)、砷化铝镓(aluminum gallium arsenide)、砷化铟镓(galliumindium arsenide)、磷化铟镓(galliumindium phosphide)和/或磷砷化铟镓(galliumindium arsenide phosphide)；或其组合。也可以使用其他衬底，例如多层或梯度衬底(gradient substrate)。半导体衬底52具有有源表面(例如，面向上的表面)和非有源表面(例如，面向下的表面)。装置在半导体衬底52的有源表面上。装置可以是有源装置(例如，晶体管、二极管等)、电容器、电阻器等。非有源表面可以没有装置。
互连结构54在半导体衬底52的有源表面之上，用来电连接半导体衬底52的装置以形成集成电路。互连结构54可以包括一个或多个介电层和在介电层中相应的金属化层。可接受的介电层的介电材料为包括氧化物(如氧化硅或氧化铝)、氮化物(如氮化硅等)、碳化物(如碳化硅等)、其类似物或其组合，例如氮氧化硅(silicon oxynitride)、碳氧化硅(silicon oxycarbide)、碳氮化硅(silicon carbonitride)、碳氮氧化硅(siliconoxycarbonitride)等。也可以使用其他介电材料，例如聚合物，例如聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺(polyimide)、苯环丁烯基聚合物(benzocyclobutene(BCB)basedpolymer)等或其类似物。金属化层可以包括导通孔和/或导线以内连接半导体衬底52的装置。金属化层可以由导电材料形成，例如金属，如铜、钴、铝、金、其组合或其类似物。互连结构54可以由镶嵌工艺形成，例如单镶嵌工艺、双镶嵌工艺或其类似工艺。
晶粒连接件56在集成电路晶粒50的前侧50F上。晶粒连接件56可以是导电柱、接垫或其类似物，以建立外部连接。晶粒连接件56位于互连结构54中和/或之上。举例来说，晶粒连接件56可以是互连结构54的上部金属化层的一部分。晶粒连接件56可以由金属形成(例如铜、铝或其类似物)，且可以通过例如电镀或类似工艺形成。
可选地，焊料区(未单独示出)可以在形成集成电路晶粒50期间设置在晶粒连接件56上。焊料区域可用于在集成电路晶粒50上执行芯片探针(chip probe，CP)测试。举例来说，焊料区域可以是焊球、焊料凸块或其类似物，其用于将芯片探针连接到晶粒连接件56。可以对集成电路晶粒50执行芯片探针测试，以确定集成电路晶粒50是否为已知良好的晶粒(known good die，KGD)。因此，只有集成电路晶粒50为KGD时会在后续处理程序被封装，芯片探针测试失败的晶粒不会被封装。测试后，可在后续处理步骤中去除焊料区域。
介电层58位于集成电路晶粒50的前侧50F上。介电层58在互连结构54中和/或之上。举例来说，介电层58可以是互连结构54的上介电层。介电层58横向包覆晶粒连接件56。介电层58可以是氧化物、氮化物、碳化物、聚合物、其类似物或其组合。介电层58可以通过例如旋转涂布、积层、化学气相沉积(CVD)或类似工艺形成。最初，介电层58可以掩埋晶粒连接件56，使得介电层58的顶面高于晶粒连接件56的顶面。在集成电路晶粒50的形成过程中，晶粒连接件56通过介电层58暴露出来。暴露晶粒连接件56可能会去除晶粒连接件56上可能存在的任何焊料区域。去除工艺可应用于各种层，以去除晶粒连接件56上方多余的材料。去除工艺可以是平坦化工艺，例如化学机械抛光(CMP)、回蚀刻、其组合或类似工艺。在平坦化工艺之后，晶粒连接件56的顶面和介电层58的顶面基本上是共面(在工艺偏差范围内)，因此它们彼此齐平。晶粒连接件56和介电层58暴露在集成电路晶粒50的前侧50F处。
在一些实施例中，集成电路晶粒50是包含多个半导体衬底52的堆叠装置。举例来说，集成电路晶粒50可以是包括多个内存晶粒的内存装置，例如混合存储立方体(hybridmemory cube，HMC)装置、高带宽内存(highbandwidth memory，HBM)装置或其类似物。在这样的实施例中，集成电路晶粒50包括通过穿衬底通孔(through-substrate via，TSV)(例如穿硅通孔)互连的多个半导体衬底52。每个半导体衬底52可能(或可能不)具有单独的互连结构54。
图2-11是按照一些实施例的集成电路封装200在制造中的中间阶段的视图。图2-11是形成包括中介件的封装组件210的剖视图和俯视图。包括中介件的封装组件210例如为用于衬底上覆晶片上覆芯片(chip-on-wafer-on-substrate，)装置的封装组件。封装组件210可以是晶片上覆芯片(chip-on-wafer，CoW)封装组件。
集成电路封装200(参见图11)将通过最初封装集成电路晶粒50以在晶片100中形成封装组件210来形成。晶片100中的一个封装件区100A被绘示出，集成电路晶粒50被封装以在晶片100中的每一个封装件区100A中形成一个封装组件210。应当理解，可以同时处理任意数量的封装件区以形成任意数量的封装组件。晶片100中的封装件区100A将被分割成封装组件210。封装组件210将被贴合到封装衬底220(参见例如图8或12)。然后将在封装组件210和封装衬底220上形成散热结构212/232/230以完成集成电路封装200的形成(参见例如图11或17)。
在图2中，获得或形成晶片110。晶片110包含在封装件区100A中的装置，其将在后续处理中单一化而包含在封装组件210中。在晶片110中的装置可以是中介件、集成电路晶粒或类似物。在一些实施例中，在晶片110中形成中介件102，其包括衬底112、互连结构114和导通孔120。
衬底112可以是主体半导体衬底(bulk semiconductor substrate)、绝缘层覆半导体(SOI)衬底、多层半导体衬底或类似物。衬底112可以包括半导体材料，例如硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、铝铟砷化物、砷化铝镓、砷化铟镓、磷化铟镓和/或磷砷化铟镓；或其组合。也可以使用其他衬底，例如多层或梯度衬底。衬底112可以是掺杂或未掺杂的。在中介件形成在晶片110中的实施例中，衬底112通常不包括有源装置于其中，尽管中介件可以包括形成在衬底112的前表面(例如，图2中朝上的表面)中和/或上的无源装置。在于晶片110中形成集成电路装置的实施例中，可以在衬底112的前表面中和/或上形成诸如晶体管的有源装置、电容器、电阻器、二极管和类似者。
互连结构114位于衬底112的前表面上方，用于电连接衬底112的装置(如果有)。互连结构114可以包括一个或多个介电层和在介电层中相应的金属化层。可接受的介电层的介电材料为包括氧化物(如氧化硅或氧化铝)、氮化物(如氮化硅等)、碳化物(如碳化硅等)、其类似物或其组合，例如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅或其类似物。也可以使用其他介电材料，例如聚合物，例如聚苯并恶唑(PBO)、聚酰亚胺、苯环丁烯(BCB)基聚合物等。金属化层可以包括导通孔和/或导线以互连任何装置和/或到外部设备。金属化层可以由导电材料，例如金属，如铜、钴、铝、金、其组合或类似物形成。互连结构114可以由镶嵌工艺形成，例如单镶嵌工艺、双镶嵌工艺或类似工艺。
在一些实施例中，晶粒连接件116和介电层118位于晶片110的前侧处。具体来说，晶片110可以包括晶粒连接件116和介电层118，其类似于图1中描述的集成电路晶粒50的晶粒连接件和介电层。举例来说，晶粒连接件116和介电层118可以是互连结构114的上部金属化层的一部分。
导通孔120延伸到互连结构114和/或衬底112。导通孔120电连接到互连结构114的金属化层。导通孔120有时也称为穿衬底通孔(through substrate via,TSV)。作为形成导通孔120的示例，可以通过例如蚀刻、研磨、激光技术、其组合或类似工艺，在互连结构114和/或衬底112中形成凹陷。可以在凹陷中形成薄的介电材料，例如通过使用氧化技术。薄阻挡层可以共形地沉积在开口中，例如通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、其组合和/或类似方法。阻挡层可以由氧化物、氮化物、碳化物、其组合或类似物形成。导电材料可以沉积在阻挡层上方和开口中。导电材料可以通过电化学电镀工艺、CVD、ALD、PVD、其组合和/或类似工艺形成。导电材料例如是铜、钨、铝、银、金、其组合和/或类似物。通过例如化学机械研磨从互连结构114或衬底112的表面去除多余的导电材料和阻挡层。阻挡层和导电材料的剩余部分形成导通孔120。
在图3中，集成电路晶粒50(例如第一集成电路晶粒50B和多个第二集成电路晶粒50A)是附接到晶片110。在所示的实施例中，多个集成电路晶粒50彼此相邻放置，包括第一集成电路晶粒50B和第二集成电路晶粒50A，其中第一集成电路晶粒50B位于第二集成电路晶粒50A之间。在一些实施例中，第一集成电路晶粒50B为逻辑设备，如CPU、GPU、或其类似物，第二集成电路晶粒50A为内存装置，如DRAM晶粒、HMC模块、HBM模块或其类似物。在一些实施例中，第一集成电路晶粒50B是与第二集成电路晶粒50A相同类型的装置(例如，SoC)。
在图示的实施例中，集成电路晶粒50是通过焊料接合(例如导电连接件132)附接至晶片110。可以使用例如取放工具(pick-and-place tool)将集成电路晶粒50放置在互连结构114上。导电连接件132可由可回流(reflowable)的导电材料形成，例如焊料、铜、铝、金、镍、银、钯、锡等类似物或其组合。在一些实施例中，导电连接件132是通过蒸发、电镀、印刷、焊料转移、植球或类似方法初始形成焊料层而形成的。一旦在结构上形成焊料层，就可以进行回流(reflow)以将导电连接件132成形为所需的凸块形状。将集成电路晶粒50附接到晶片110可能包括将集成电路晶粒50放在晶片110上并回流导电连接件132。导电连接件132在晶片110的对应晶粒连接件116和集成电路晶粒50的晶粒连接件56之间形成接头(joint)，以将中介件102电连接到集成电路晶粒50。
底部填充剂134可以形成在导电连接件132周围以及晶片110和集成电路晶粒50之间。底部填充剂134可以减少应力并保护因导电连接件132回流而产生的接头。底部填充剂134可以由诸如模塑料、环氧树脂或类似的底部填充剂材料形成。底部填充剂134可以在集成电路晶粒50附接到晶片110之后通过毛细流(capillary flow)工艺形成，或者可以在集成电路晶粒50附接到晶片110之前通过合适的沉积方法形成。底部填充剂134可以液体或半液体形式应用，然后在后续固化。
在其他实施例(未单独绘示)中，集成电路晶粒50是透过直接键合附接到晶片110。举例来说，混合键合、熔合键合、介电键合、金属键合、或其类似方法可用于直接键合对应的介电层58、118和/或集成电路晶粒50与晶片110的晶粒连接件56、116，而不使用黏着剂或焊料。当使用直接键合时，底部填充剂134可以省略。此外，可以混合使用结合技术，例如，一些集成电路晶粒50可以是通过焊料接合附接至晶片110，而其他集成电路晶粒50可以是通过直接键合附接至晶片110。
在图4中，包封体136形成在集成电路晶粒50上和周围。形成后，包封体136包覆集成电路晶粒50和底部填充剂134(如果存在)或导电连接件132。包封体136可以是模塑料、环氧树脂或类似物。包封体136可以通过压缩模塑(compression molding)、传递模塑(transfermolding)、或其类似方式应用，并且形成在晶片110之上，使得集成电路晶粒50被掩埋或覆盖。包封体136可以液体或半液体形式应用，然后在后续固化。可以将包封体136减薄以暴露集成电路晶粒50。减薄工艺可以是研磨工艺、化学机械抛光(CMP)、回蚀刻、其组合或类似工艺。在减薄工艺后，集成电路晶粒50的顶面和包封体136的顶面为共面(在工艺偏差以内)，以使其彼此齐平。可进行减薄直到已经去除了所需量的集成电路晶粒50和/或包封体136。
在图5中，将衬底112减薄以暴露导通孔120。导通孔120的暴露可以通过减薄工艺来完成，例如研磨工艺、化学机械抛光(CMP)、回蚀刻、其组合或类似工艺。在一些实施例(未单独示出)中，用于暴露导通孔120的减薄工艺包括CMP，并且导通孔120由于在CMP期间发生凹陷而在晶片110的背面突出。在这样的实施例中，绝缘层(未单独示出)可以选择性地形成在衬底112的背面，围绕导通孔120的突出部分。绝缘层可以由含硅的绝缘体形成，例如氮化硅、氧化硅、氧氮化硅或其类似物，并且可以通过合适的沉积方法形成，例如旋转涂布、CVD、等离子体增强CVD(PECVD)、高密度等离子体CVD(HDP-CVD)或类似方法。在衬底112减薄后，导通孔120的外露面与绝缘层(若有)或衬底112的外露面为共面(在工艺偏差以内)，以使其相互齐平，并在晶片110的背面暴露出。
在图6中，凸块底金属(UBM)146形成在导通孔120和衬底112的外露面上。作为在该实施例中形成凸块底金属146的示例，在导通孔120和衬底112的暴露表面上形成种子层(未单独示出)。在一些实施例中，种子层为金属层，其可以是单层，也可以是由不同的材料组成的多个子层的复合层。在一些实施例中，种子层包括钛层和钛层上方的铜层。可以使用例如PVD或类似方法来形成种子层。然后在种子层上形成并图案化光刻胶。光刻胶可以由旋转涂布或其类似方法形成，并且可以将其曝光以使其图案化。光刻胶的图案对应于凸块底金属146。图案化工艺形成穿过光刻胶的开口以暴露出种子层。然后在光刻胶的开口中和种子层的暴露部分上形成导电材料。导电材料可以通过镀覆(plating)形成，例如电镀(electroplating)或化学镀(electroless plating)或类似工艺。导电材料可以包括金属，例如铜、钛、钨、铝或类似物。然后，去除光刻胶及未形成导电材料于其上的部分种子层。可以通过可接受的灰化(ashing)或剥离(stripping)工艺去除光刻胶，例如使用氧气等离子体或类似工艺。一旦去除了光刻胶，去除种子层的暴露部分，例如通过使用可接受的蚀刻工艺。种子层的剩余部分和导电材料形成凸块底金属146。
此外，导电连接件148形成在凸块底金属146上。导电连接件148可以是球栅阵列(BGA)连接器、焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块或类似物。导电连接件148可以包括导电材料，例如焊料、铜、铝、金、镍、银、钯、锡等类似物或其组合。在一些实施例中，导电连接件148是通过蒸发、电镀、印刷、焊料转移、植球或类似方法初始形成焊料层而形成的。一旦在结构上形成焊料层，就可以进行回流(reflow)以形为所需的凸块形状。在另一个实施例中，导电连接件148包括通过溅射、印刷、电镀、化学镀、CVD或类似工艺形成的金属柱(例如铜柱)。金属柱可以是无焊料的并且具有基本上垂直的侧壁。在一些实施例中，金属覆盖层形成在金属柱的顶部。金属覆盖层可以包括镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金等类似物或其组合，并且可以通过镀覆工艺形成。
在图7中，背侧金属212沿封装组件210的背面形成。背侧金属212由一个或多个层形成。背侧金属212可以包括多个层，每个层具有不同的组成和功能，例如黏附层、扩散阻挡层和抗氧化层。在一些实施例中，至少其中一层由具有高导热率的材料形成。背侧金属212中的一个或多个层可以由金属或金属氮化物形成，例如铝、钛、氮化钛、镍、镍钒(nickelvanadium)、银、金、铜、其组合或其类似物，其可以通过PVD工艺(例如溅射或蒸发)、镀覆工艺(例如化学镀或电镀)、印刷工艺(例如喷墨印刷)或类似工艺共形地形成。背侧金属212将于后续被单一化，以使每个封装组件210包括背侧金属212的一部分。
尽管背侧金属212被示为在导电连接器148之后形成，但是在一些实施例中，背侧金属212可以在导电连接件148之前形成。
此外，单一化工艺是通过沿着划线区域例如在封装件区100A周围进行切割来执行。单一化工艺可以包括锯切、切割或类似工艺。举例来说，单一化工艺可以包括锯切包封体136、互连结构114和衬底112。单一化工艺将封装件区100A从相邻的封装件区中分割出。得到的单个封装组件210是来自封装件区100A。单一化工艺从晶片110的分割部分形成中介件102。作为单一化工艺的结果，中介件102、背侧金属212和包封体136的外侧壁横向相连(在工艺偏差内)。
图8、9A、9B、10和11示出了制造实施例封装中的各种附加步骤。封装组件210将附接到封装衬底220(参见图11)，从而完成集成电路封装200的形成。图中示出了单个封装组件210、单个封装衬底220和单个集成电路封装200。应当理解，可以同时处理多个封装组件以形成多个集成电路封装200。
在图8中，封装组件210是利用导电连接件148附接至封装衬底220。封装衬底220包括衬底核心222，其可以由半导体材料如硅、锗、钻石或类似物制成。或者，也可以使用化合物材料，例如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、硅锗碳化物(silicon germaniumcarbide)、磷化砷镓(gallium arsenic phosphide)、磷化铟镓(galliumindiumphosphide)、其组合或其类似物。另外，衬底核心222可以是SOI衬底。通常，SOI衬底包括半导体材料层，例如磊晶硅、锗、硅锗、SOI、SGOI或其组合。在另一个实施例中，衬底核心222是绝缘核心，例如玻璃纤维增强树脂核心。一个示例性核心材料是玻璃纤维树脂，例如FR4。核心材料的替代品包括双马来酰亚胺-三氮杂苯树脂(bismaleimide-triazine(BT)resin)，或者其他印刷电路板(PCB)材料或薄膜。衬底核心222可以使用增层膜(buildup film)，例如味之素增层膜(ABF)或其他层压材料。
衬底核心222可以包括有源和无源组件(未单独示出)。装置例如晶体管、电容器、电阻器、其组合和类似者可用于生成系统设计的结构和功能要求。装置可以使用任何合适的方法来形成。
衬底核心222还可以包括金属化层和通孔，以及在金属化层和通孔之上的接合垫224。金属化层可以形成在有源和无源组件之上，并设计用于连接各种装置以形成功能电路。金属化层可以由介电材料(例如，低介电常数介电材料)和导电材料(例如，铜)的交替层形成，其中交替层具有通孔以互连导电材料层，并且可以通过任何合适的工艺(例如沉积、镶嵌或其类似工艺)形成。在一些实施例中，衬底核心222基本上没有有源和无源组件。
导电连接件148被回流以将凸块底金属146连接到接合垫224。导电连接件148将包括重布线路结构的金属化层的封装组件210连接到包括衬底核心222的金属化层的封装衬底220。因此，封装衬底220与集成电路晶粒50电连接。在一些实施例中，无源组件(例如，表面安装组件(SMD)，未单独示出)可以在安装到封装衬底220上之前附接到封装组件210(例如，结合到凸块底金属146)。在这样的实施例中，无源组件可以与导电连接件148结合到封装组件210的同一表面。在一些实施例中，无源组件226(例如，SMD)可以是附接到封装衬底220，例如至接合垫224。
在一些实施例中，在封装组件210和封装衬底220之间形成底部填充剂228，其围绕着导电连接件148。底部填充剂228可以在封装组件210被附接之后由毛细流工艺形成，或者可以在封装组件210被附接之前由任何合适的沉积方法形成。底部填充剂228可以是从封装衬底220延伸到衬底112的连续材料。
在图9A和9B中，背侧金属212涂有助熔剂214。在一些实施例中，助熔剂214是免清洗助熔剂。助熔剂214可以喷射到背侧金属212上。如图9B的俯视图所示，助熔剂214大致覆盖背侧金属212(在工艺偏差以内)。在另一个实施例(随后在图12-17中描述)中，助熔剂214基本上没有覆盖背侧金属212。
在图10中，黏着剂216形成在封装衬底220上以随后将盖子230(参见图11)黏附到封装衬底220。黏着剂216可以是热界面材料(TIM)、晶粒贴合膜(DAF)或类似物。举例来说，黏着剂216可由热界面材料形成，例如焊膏、聚合物材料或其类似物。黏着剂216可分配在封装衬底220和/或盖子230上。盖子230也可以透过其他技术附接到封装衬底220。
在图11中，具有集成热界面材料(TIM)232的盖子230附接至封装组件210和封装衬底220。盖子230可以是热盖(thermal lid)、散热器(heatsink)或类似物。在图示的实施例中，盖子230是热盖，其也是附接至封装衬底220。凹陷在热盖的底部，以便热盖可以覆盖封装组件210。在盖子230是热盖的一些实施例中，热盖也可以覆盖无源组件226。
TIM 232形成在盖子230的凹陷中。在一些实施例中，TIM 232包括铟或其合金。TIM232可以在盖子230附接至封装组件210或封装衬底220之前形成在盖子230上。在一些实施例中，TIM 232通过PVD工艺(例如溅射或蒸发)、镀覆工艺(例如化学镀或电镀)或类似工艺形成。TIM 232可形成为具有10μm至1000μm范围内的厚度T1，例如100μm。在一些实施例中，TIM 232比背侧金属212厚。TIM 232可以形成为具有大于封装组件210的宽度W1的宽度W2。在一些实施例中，宽度W2比宽度大1毫米到10毫米的范围。
通过将含铟的TIM 232集成到盖子230中，此结构改进了可靠度，因为不需要金将铟接合到盖子上，因此在含铟的TIM 232和盖子230之间没有含金的金属间化合物(IMC)。如果有，含金IMC会在后续加工或封装使用过程中破裂。
在背侧金属212包含金的实施例中，含金的IMC可以在背侧金属212和TIM 232之间形成。在这些实施例中，含金IMC的厚度可以在0.5μm到2μm的范围内。
盖子230可以由具有高导热率的材料形成，例如金属，例如铜、镍、铟、钢、铁或类似物。在一些实施例中，盖子230由铜、镍和铟形成。盖子230保护封装组件210并形成热通路以传导来自封装组件210的各个构件(例如，集成电路晶粒50)的热量。盖子230通过TIM 232热耦合到封装组件210的背面，例如背侧金属212的背面。通过使用热夹持工艺(thermalclamping process)，将具有集成TIM 232的盖子230附接至封装组件210和封装衬底220，使得TIM 232与背侧金属212和/或盖子230结合或接合。在一些实施例中，该工艺包括加热结构，同时向盖子230和/或封装衬底220施加力。
也可以包括其他特征和工艺。举例来说，可以包括测试结构，以帮助对3D封装或3DIC装置进行验证测试。测试结构可以包括例如测试接垫形成在重布线路层中或衬底上，该衬底为允许测试3D封装或3DIC、允许使用探针和/或探针卡或类似的衬底。验证测试可以在中间结构以及最终结构上进行。此外，本文公开的结构和方法可与结合了已知良好晶粒的中间验证的测试方法结合使用，以提高产量并降低成本。
图12-17是按照一些其他实施例的集成电路封装200在制造中的中间阶段的视图。这个实施例类似于图1-11中描述的实施例，除了助熔剂层214不覆盖背侧金属212而是形成在下面的晶粒之上。助熔剂214的分段形成可导致TIM 232结构在TIM 232覆盖晶粒的区域之外具有间隙或凹陷。TIM 232中的这些间隙或凹陷可以减少应力并改善所得集成电路封装200的可靠度。
在图12中，封装组件210以与图8类似的方式结合到封装衬底220。
在图13A和13B中，背侧金属212涂有助熔剂214。在这个实施例中，助熔剂214仅在封装组件210的晶粒50之上形成(工艺偏差以内)。这个工艺使背侧金属212通过助熔剂214暴露在封装组件210的晶粒50之间的空间中。
在图14中，使用例如取放工具将TIM 232放置在封装组件210上。在一些实施例中，TIM 232形成在单独的结构(例如，晶片或载体)上，然后放置在封装组件210上。TIM 232可以是与前面实施例中描述的类似的材料和尺寸，在此不再赘述。
在图15中，黏着剂216形成在封装衬底220上，助熔剂234形成在TIM 232上。黏着剂216和TIM 232用于随后将盖子230(参见图17)黏附到封装衬底220和封装组件210。盖子230也可以由其他技术附接。
在图17中，盖子230是附接至TIM 232和封装衬底220。盖子230可以是与前面实施例中描述的类似的材料和尺寸，在此不再赘述。盖子230是通过使用热夹持工艺附接至TIM232和封装衬底220，使得TIM 232与背侧金属212和/或盖子230结合或接合。如图17所示，在热夹持工艺期间，背侧金属212上的助熔剂214中的间隙导致在TIM 232中形成相应的间隙236。在一些实施例中，热夹持工艺包括将结构放置在温度范围为100℃至260℃的腔室中。
在背侧金属212包含金的实施例中，含金的IMC可以在背侧金属和TIM 232之间形成。在这些实施例中，含金IMC的厚度可以在0.5μm到2μm的范围内。
通过使TIM 232结构在TIM 232与晶粒重叠的区域之外具有间隙或凹陷，可以减少由TIM 232与封装组件210和封装衬底220之间的热膨胀系数(CTE)不匹配引起的应力。这种封装结构中应力的降低可以提高所得集成电路封装200的可靠度。
实施例可能会取得优势。在一些实施例中，在封装组件附接至封装衬底之后，具有集成散热结构的盖子同时附接至封装组件和封装衬底。集成散热结构可以通过镀覆工艺形成在盖子并且可以包括铟。通过将铟散热结构集成到盖子中，因为铟散热结构和盖子之间没有含金的金属间化合物(IMC)，该结构具有改进的可靠度。如果有，含金IMC会在后续加工或封装使用过程中破裂。此外，在一些实施例中，铟散热结构形成为在结构覆盖集成电路芯片的区域之外具有间隙或凹陷。铟散热结构中的这些间隙或凹陷可以减少封装中的应力并改善可靠度。
在实施例中，装置包括封装组件，封装组件包括集成电路晶粒以及连接到集成电路晶粒的导电连接件，导电连接件设置在封装组件的前侧处。装置还包括在封装组件的背面的背侧金属层。装置还包括位于背侧金属层背面的铟热界面材料。装置还包括位于铟热界面材料的背面的盖子。装置还包括连接到导电连接件的封装衬底，盖子黏附在封装衬底上。
实施例可以包括以下特征中的一种或多种。装置的铟热界面材料比封装组件宽。铟热界面材料比背侧金属层厚。背侧金属层包括多个金属层。背侧金属层包括铝、钛、氮化钛、镍、镍钒、银、金、铜或其组合。装置还包括介于封装衬底和封装组件之间的底部填充剂。封装组件是晶片上覆芯片封装组件。铟热界面材料中有间隙。背侧金属层包括金，含金金属间化合物(IMC)在背侧金属层和铟热界面材料的界面处，铟热界面材料和盖子之间的界面没有含金IMC。
在实施例中，方法包括将集成电路晶粒封装在晶片的封装件区中。方法还包括在集成电路晶粒的背面沉积背侧金属层。方法还包括将封装件区从晶片中单一化以形成封装组件。方法还包括在单一化封装件区之后，将封装组件连接到封装衬底。方法还包括在背侧金属层上放置铟热界面材料。方法还包括将盖子接附到封装衬底，盖子耦接到铟热界面材料。
实施例可以包括以下特征中的一种或多种。方法还包括在铟热界面材料上分配第一助熔剂，第一助熔剂在铟热界面材料和盖子之间。将盖子附接到封装衬底还包括执行热夹持工艺以将盖子黏附到封装衬底和铟热界面材料。在执行热夹持工艺后，铟热界面材料具有间隙。方法还包括在封装组件的背面分配第二助熔剂，第二助熔剂覆盖封装组件的背面。方法还包括在封装组件的背面分配第二助熔剂，第二助熔剂仅在封装组件的集成电路晶粒的背面上。方法还包括在将封装组件连接到封装衬底之后，且在背侧金属层上放置铟热界面材料之前，在封装衬底的顶面上分配黏着层，黏着层将盖子黏附到封装衬底上。
在实施例中，方法包括在晶片的封装件区中将多个集成电路晶粒接合到晶片。方法还包括用模塑料包封多个集成电路晶粒。方法还包括在模塑料和多个集成电路晶粒的背面上形成背侧金属层。方法还包括将封装件区从晶片中单一化以形成封装组件。方法还包括将封装组件接合到封装衬底。方法还包括在接合的封装组件的集成电路晶粒的背面沉积第一助熔剂。方法还包括将热界面材料附接到第一助熔剂，热界面材料包括铟。方法还包括将盖子附接到封装衬底，热界面材料耦接到盖子。
实施例可以包括以下特征中的一种或多种。方法还包括在将热界面材料连接到第一助熔剂及将盖子连接到衬底之前，将热界面材料镀覆在盖子上。将第一助熔剂沉积在接合的封装组件的集成电路晶粒的背面的方法包括将第一助熔剂沉积在集成电路晶粒的背面与模塑料上，以覆盖封装组件的背面。方法还包括执行热夹持工艺以将盖子附接到封装衬底和热界面材料，热夹持工艺在热界面材料中形成间隙。
上述概述了几个实施例中的特征，以便本领域技术人员可以更好地理解本发明的态样。本领域技术人员应当理解，他们可以容易地使用本揭露作为设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该意识到，这样的等效结构不脱离本揭露的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。

Claims (9)

1.一种集成电路封装，其特征在于，包括：
封装组件，包括集成电路晶粒及连接到所述集成电路晶粒的导电连接件，所述导电连接件设置在所述封装组件的前侧；
背侧金属层，位在所述封装组件的背面；
铟热界面材料，位在所述背侧金属层的背面；
盖子，位在所述铟热界面材料的背面；以及
封装衬底，连接到所述导电连接件，所述盖子被黏附到所述封装衬底。
2.根据权利要求1所述的集成电路封装，其特征在于，所述铟热界面材料比所述封装组件宽。
3.根据权利要求1所述的集成电路封装，其特征在于，所述铟热界面材料比所述背侧金属层厚。
4.根据权利要求1所述的集成电路封装，其特征在于，所述背侧金属层包括多个金属层。
5.根据权利要求1所述的集成电路封装，其特征在于，还包括：
底部填充剂，位在所述封装衬底和所述封装组件之间。
6.根据权利要求1所述的集成电路封装，其特征在于，所述封装组件是晶片上覆芯片封装组件。
7.根据权利要求1所述的集成电路封装，其特征在于，在所述铟热界面材料中具有间隙。
8.根据权利要求1所述的集成电路封装，其特征在于，所述背侧金属层包括金，所述背侧金属层和所述铟热界面材料之间的界面处具有含金金属间化合物，所述铟热界面材料和所述盖子之间的界面没有含金金属间化合物。
9.根据权利要求1所述的集成电路封装，其特征在于，还包括：
助熔剂，位在所述背侧金属层与铟热界面材料之间。
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