KR102531322B1 - 집적 회로 패키지 및 방법 - Google Patents

집적 회로 패키지 및 방법 Download PDF

Info

Publication number
KR102531322B1
KR102531322B1 KR1020210045904A KR20210045904A KR102531322B1 KR 102531322 B1 KR102531322 B1 KR 102531322B1 KR 1020210045904 A KR1020210045904 A KR 1020210045904A KR 20210045904 A KR20210045904 A KR 20210045904A KR 102531322 B1 KR102531322 B1 KR 102531322B1
Authority
KR
South Korea
Prior art keywords
memory
memory device
dielectric layer
bonding
conductive
Prior art date
Application number
KR1020210045904A
Other languages
English (en)
Other versions
KR20220116096A (ko
Inventor
첸-후아 유
충-하오 차이
추에이-탕 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220116096A publication Critical patent/KR20220116096A/ko
Application granted granted Critical
Publication of KR102531322B1 publication Critical patent/KR102531322B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08265—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80908—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Environmental & Geological Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

일 실시예에서, 방법은: 유전체-유전체 접합 및 금속-금속 접합으로 제1 메모리 디바이스의 후면을 제2 메모리 디바이스의 전면에 접합하는 단계; 상기 접합 후에, 상기 제1 메모리 디바이스의 전면에서 제1 유전체 층을 통해 제1 도전 범프를 형성하는 단계 - 상기 제1 도전 범프는 상기 제1 유전체 층의 주요 표면으로부터 상승됨 -; 상기 제1 도전 범프를 사용하여 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 테스트하는 단계; 및 상기 테스트 후에, 재유동 가능 커넥터를 사용하여 로직 디바이스를 상기 제1 도전 범프에 부착하는 단계를 포함한다.

Description

집적 회로 패키지 및 방법{INTEGRATED CIRCUIT PACKAGE AND METHOD}
집적 회로(IC)의 개발에 따라, 반도체 산업은 다양한 전자 콤포넌트(예, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도가 지속적으로 향상됨에 따라 급속한 성장을 계속해 왔다. 대부분의 경우, 이러한 집적 밀도의 향상은 최소 특징부 크기를 반복적으로 줄여서 주어진 영역에 더 많은 콤포넌트가 집적될 수 있게 한다.
이러한 집적도 향상은 집적된 콤포넌트가 점유하는 영역이 기본적으로 반도체 웨이퍼의 표면 상에 있다는 점에서 본질적으로 2차원적인 특성을 가진다. 집적 회로의 증가된 밀도 및 이에 대응하는 면적 감소는 일반적으로 집적 회로 칩을 기판에 직접 접합할 수 있는 능력을 능가한다. 칩으로부터의 볼 접촉 면적을 인터포저(interposer)의 더 넓은 면적으로 재분배하기 위해 인터포저가 사용되었다. 또한, 인터포저는 다중 칩을 포함하는 3차원 패키지를 허용하고 있다. 3차원 측면을 통합하기 위해 다른 패키지도 개발되었다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 집적 회로 디바이스의 단면도이다.
도 2a-2f는 일부 실시예에 따라 메모리 큐브를 형성하기 위한 공정 도중의 중간 단계의 단면도이다.
도 3a-3f는 일부 실시예에 따라 HBM 디바이스를 형성하기 위한 공정 도중의 중간 단계의 단면도이다.
도 4a-4d는 일부 다른 실시예에 따라 HBM 디바이스를 형성하기 위한 공정 도중의 중간 단계의 단면도이다.
도 5a-5c는 일부 다른 실시예에 따라 HBM 디바이스를 형성하기 위한 공정 도중의 중간 단계의 단면도이다.
도 6a-6f는 일부 다른 실시예에 따라 메모리 큐브를 형성하기 위한 공정 도중의 중간 단계의 단면도이다.
도 7-9는 일부 다른 실시예에 따른 HBM 디바이스의 단면도이다.
도 10a-10e는 일부 실시예에 따라 메모리 큐브를 형성하기 위한 공정 도중의 중간 단계의 단면도이다.
도 11, 도 12 및 도 13은 일부 다른 실시예에 따른 HBM 디바이스의 단면도이다.
도 14a 및 도 14b는 일부 실시예에 따라 집적 회로 패키지를 형성하기 위한 공정 도중의 중간 단계의 단면도이다.
도 15a-15c는 일부 다른 실시예에 따라 집적 회로 패키지를 형성하기 위한 공정 도중의 중간 단계의 단면도이다.
도 16a-16f는 일부 다른 실시예에 따라 집적 회로 패키지를 형성하기 위한 공정 도중의 중간 단계의 단면도이다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
일부 실시예에 따르면, 하이브리드 접합으로 복수의 메모리 디바이스를 적층하는 것에 의해 메모리 큐브(memory cube)가 형성된다. 하이브리드 접합 후 메모리 큐브의 상부 메모리 디바이스에 도전 범프와 같은 다이 커넥터가 형성된다. 메모리 큐브는 다이 커넥터를 사용하여 테스트되므로 알려진 양호한 메모리 큐브만 추가 처리에 사용된다. 그런 다음, 다이 커넥터는 재유동 가능 커넥터로 메모리 큐브를 로직 디바이스에 부착하는 데 사용될 수 있다. 따라서, 알려진 불량 메모리 큐브의 처리를 피하여 디바이스의 제조 비용을 절감할 수 있다.
도 1은 일부 실시예에 따른 집적 회로 디바이스(10)의 단면도이다. 집적 회로 디바이스(10)는 로직 다이(예, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 시스템-온-칩(SoC), 마이크로 컨트롤러 등), 메모리 다이(예, 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이 등), 전력 관리 다이(예, 전력 관리 집적 회로(PMIC) 다이), 무선 주파수(RF) 다이, 센서 다이, 마이크로 전자기계 시스템(MEMS) 다이, 신호 처리 다이(예, 디지털 신호 처리(DSP) 다이), 전공정(front-end) 다이(예, 아날로그 전공정(AFE) 다이) 등등 또는 이들의 조합일 수 있다. 집적 회로 디바이스(10)는 상이한 디바이스 영역을 포함하는 웨이퍼(미도시)에 형성된다. 일부 실시예에서, 다수의 웨이퍼가 적층되어 웨이퍼 스택을 형성할 것이며, 웨이퍼 스택은 후속 공정에서 개별화되어(singulated) 다수의 다이 스택을 형성한다. 일부 실시예에서, 웨이퍼는 개별화되어 복수의 집적 회로 디바이스(10)를 형성하고, 이들 집적 회로 디바이스는 후속 처리에서 적층되어 다중 다이 스택을 형성한다. 집적 회로 디바이스(10)는 적용 가능한 제조 공정에 따라 처리되어 집적 회로를 형성할 수 있다. 예를 들어, 집적 회로 디바이스(10)는 반도체 기판(12), 상호 접속 구조체(14), 도전 비아(16), 다이 커넥터(22) 및 유전체 층(24)을 포함할 수 있다.
반도체 기판(12)은 도핑되거나 도핑되지 않은 실리콘, 또는 반도체-온-절연체(SOI) 기판의 활성층일 수 있다. 반도체 기판(12)은 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 기판 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 반도체 기판(12)은 때로 전면이라고 불리는 활성 표면(예, 도 1의 상향 표면)과 때로 후면이라고 불리는 비활성 표면(예, 도 1의 하향 표면)을 포함한다.
반도체 기판(12)의 활성 표면에 디바이스들이 형성될 수 있다. 디바이스는 능동 디바이스(예, 트랜지스터, 다이오드 등), 커패시터, 저항 등일 수 있다. 비활성 표면에는 디바이스들이 없을 수 있다. 층간 유전체(ILD)가 반도체 기판(12)의 활성 표면 위에 제공된다. ILD는 디바이스들을 둘러싸고 덮을 수 있다. ILD는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소-도핑된 포스포-실리케이트 ㅇ유유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등과 같은 재료로 형성된 하나 이상의 유전체 층을 포함할 수 있다.
상호 접속 구조체(14)는 반도체 기판(12)의 활성 표면 위에 배치된다. 상호 접속 구조체(14)는 반도체 기판(12)의 활성 표면에 있는 디바이스들을 상호 접속하여 집적 회로를 형성한다. 상호 접속 구조체(14)는 예를 들어, 유전체 층의 배선 패턴에 의해 형성될 수 있다. 배선 패턴은 하나 이상의 유전체 층에 형성된 금속 라인 및 비아를 포함한다. 상호 접속 구조체(14)의 배선 패턴은 반도체 기판(12)의 활성 표면에서 디바이스들에 전기적으로 결합된다.
도전 비아(16)는 상호 접속 구조체(14) 및/또는 반도체 기판(12) 내로 연장되도록 형성된다. 도전 비아(16)는 상호 접속 구조체(14)의 배선 패턴에 전기적으로 결합된다. 도전 비아(16)를 형성하는 예로서, 예컨대, 에칭, 밀링, 레이저 기술, 이들의 조합 등에 의해 상호 접속 구조체(14) 및/또는 반도체 기판(12)에 리세스가 형성될 수 있다. 예컨대 산화 기술을 이용하여 리세스 내에 박막 유전체 재료가 형성될 수 있다. CVD, 원자층 증착(ALD), 물리적 기상 증착(PVD), 열 산화, 이들의 조합 등에 의해 개구에 장벽층(18)이 동형으로(conformally) 성막될 수 있다. 장벽층(18)은 티타늄 질화물, 티타늄 산질화물, 탄탈 질화물, 탄탈 산질화물, 텅스텐 질화물, 이들의 조합 등과 같은 산화물, 질화물, 또는 산질화물로 형성될 수 있다. 도전 재료(20)가 장벽층(18) 위에 그리고 개구 내에 퇴적될 수 있다. 도전 재료(20)는 전기 화학적 도금 공정, CVD, PVD, 이들의 조합 등에 의해 형성될 수 있다. 도전 재료의 예로는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등이 있다. 도전 재료(20) 및 장벽층(18)의 과잉의 부분이 예를 들어, 화학적 기계적 연마(CMP)에 의해 상호 접속 구조체(14) 및/또는 반도체 기판(12)의 표면으로부터 제거된다. 장벽층(18) 및 도전 재료(20)의 나머지 부분은 도전 비아(16)를 형성한다.
예시된 실시예에서, 도전 비아(16)는 집적 회로 디바이스(10)의 후면에서 아직은 노출된 상태가 아니다. 오히려, 도전 비아(16)는 반도체 기판(12)에 매립되어 있다. 아래에서 더 상세히 논의되는 바와 같이, 도전 비아(16)는 후속 처리에서 집적 회로 디바이스(10)의 후면에서 노출될 것이다. 노출 후, 도전 비아(16)는 실리콘-관통 비아 또는 기판-관통 비아(TSV)로 지칭될 수 있다.
다이 커넥터(22)는 집적 회로 디바이스(10)의 전면에 배치된다. 다이 커넥터(22)는 외부 접속이 이루어지는 도전 필라(pillar), 패드 등일 수 있다. 다이 커넥터(22)는 상호 접속 구조체(14) 내부 및/또는 상부에 배치된다. 다이 커넥터(22)는 구리, 알루미늄 등과 같은 금속으로 형성될 수 있고, 예를 들어, 도금 등에 의해 형성될 수 있다.
유전체 층(24)은 집적 회로 디바이스(10)의 전면에 배치된다. 유전체 층(24)은 상호 접속 구조체(14) 내부 및/또는 상부에 배치된다. 유전체 층(24)은 다이 커넥터(22)를 측면으로 봉지하고, 유전체 층(24)은 집적 회로 디바이스(10)의 측벽과 측면으로 인접한다(공정 변화 내에서). 유전체 층(24)은 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 실리콘 질화물 등과 같은 질화물; 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB)-계 중합체 등과 같은 중합체; 등등; 또는 이들의 조합일 수 있다. 유전체 층(24)은 예를 들어, 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD) 등에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층(24)은 다이 커넥터(22)의 형성 후에 형성되고, 유전체 층(24)의 상부 표면이 다이 커넥터(22)의 상부 표면 위에 있도록 다이 커넥터(22)를 매립할 수 있다. 일부 실시예에서, 다이 커넥터(22)는 예를 들어, 단일 다마신, 이중 다마신 등과 같은 다마신 공정에 의해 유전체 층(24)의 형성 후에 형성된다. 형성 후, 다이 커넥터(22) 및 유전체 층(24)은 예를 들어, CMP 공정, 에치백 공정 등등 또는 이들의 조합을 이용하여 평탄화될 수 있다. 평탄화 후, 다이 커넥터(22) 및 유전체 층(24)의 상부 표면은 동일 평면(공정 변화 내에서)이고, 집적 회로 디바이스(10)의 전면에서 노출된다. 다른 실시예에서, 다이 커넥터(22)는 예컨대, 도금 공정에 의해 유전체 층의 형성 후에 형성되며, 다이 커넥터(22)의 상부 표면이 유전체 층(24)의 상부 표면 위로 연장되도록 상승된 커넥터(예, 마이크로 범프)가 된다.
도 2a-2f는 일부 실시예에 따라 메모리 큐브(50)를 형성하기 위한 공정 도중의 중간 단계의 단면도이다. 아래에서 더 상세히 논의되는 바와 같이, 도 2a-2f는 메모리 큐브(50)가 캐리어 기판(52) 상에 제1 집적 회로 디바이스를 포함하는 다수의 웨이퍼를 적층하는 것에 의해 형성되는 공정을 예시한다. 제1 집적 회로 디바이스는 각각 도 1을 참조로 전술한 집적 회로 디바이스(10)와 유사한 구조체를 가질 수 있고, 일 실시예에서, 메모리 디바이스일 수 있다. 캐리어 기판(52)의 하나의 디바이스 영역(52A)에 메모리 큐브(50)를 형성하기 위해 웨이퍼를 적층하는 것이 예시되어 있지만, 캐리어 기판(52)은 임의의 수의 디바이스 영역을 가질 수 있고 메모리 큐브(50)가 각각의 디바이스 영역에 형성될 수 있음을 이해해야 한다. 메모리 큐브(50)는 웨이퍼-온-웨이퍼(WoW) 적층에 의해 하향식(또는 역방향) 방식으로 형성되므로, 메모리 큐브(50)의 상부층을 위한 하나의 웨이퍼가 제공되고 그 상부 웨이퍼 상에 메모리 큐브(50)의 하부층들을 위한 다수의 웨이퍼가 후속으로 적층된다. 웨이퍼 스택은 개별화되어 다수의 메모리 큐브(50)를 형성한다. 메모리 큐브(50)는 알려진 불량 메모리 큐브(50)의 후속 처리를 줄이거나 방지하기 위해 형성 후에 테스트된다.
이어서, 메모리 큐브(50)는 고 대역폭 메모리(HBM) 디바이스의 형성에 사용될 수 있다. 구체적으로, 아래에서 더 상세히 논의되는 바와 같이, 메모리 큐브(50)는 제2 집적 회로 디바이스 상에 추가로 적층되어 HBM 디바이스를 형성할 수 있다. 제2 집적 회로 디바이스는 도 1을 참조로 전술한 집적 회로 디바이스(10)와 유사한 구조체를 가질 수 있고, 일 실시예에서, 로직 디바이스일 수 있다.
도 2a에서, 캐리어 기판(52)이 제공되고, 캐리어 기판(52) 상에 이형층(54)이 형성된다. 캐리어 기판(52)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 캐리어 기판(52)은 웨이퍼일 수 있으며, 따라서 복수의 메모리 큐브(50)가 캐리어 기판(52) 상에 동시에 형성될 수 있다.
이형층(54)은 중합체-계 재료로 형성될 수 있으며, 이는 후속 단계에서 형성될 상부 구조체로부터 캐리어 기판(52)과 함께 제거될 수 있다. 일부 실시예에서, 이형층(54)은 가열될 때 접착성을 상실하는 에폭시-계 열-해제 재료, 예컨대 광-열 변환(LTHC) 릴리스 코팅이다. 다른 실시예에서, 이형층(54)은 자외선(UV) 접착제일 수 있으며, 이는 UV 광에 노출시 접착 특성을 잃는다. 이형층(54)은 액체로 분배되어 경화될 수 있거나, 캐리어 기판(52) 상에 적층된 라미네이트 필름일 수 있거나, 이와 유사할 수 있다. 이형층(54)의 상부 표면은 평탄화될 수 있고, 높은 수준의 평탄도를 가질 수 있다.
웨이퍼(56A)가 캐리어 기판(52) 상에 적층된다. 웨이퍼(56A)는 디바이스 영역(52A)에 있는 메모리 디바이스(10A)와 같은 다수의 집적 회로 디바이스를 포함한다. 메모리 디바이스(10A)는 메모리 큐브(50)에 포함되도록 후속 처리에서 개별화될 것이다. 메모리 디바이스(10A)는 반도체 기판(12A), 상호 접속 구조체(14A), 도전 비아(16A) 및 유전체 층(24A)을 포함하지만, 이 처리 단계에서 유전체 층(24A)에 다이 커넥터를 포함하지 않는다. 웨이퍼(56A)는 캐리어 기판(52) 상에 정면이 아래로 향하도록 적층되어 유전체 층(24A)의 주요면이 캐리어 기판(52)과 마주하고/접촉한다. 아래에서 더 상세히 논의되는 바와 같이, 메모리 큐브(50)는 개별화 후에 다른 집적 회로 디바이스에 부착된다. 메모리 큐브(50)를 다른 집적 회로 디바이스에 부착하는 데 재유동 가능 커넥터가 사용된다. 일부 실시예에서, 마이크로범프와 같은 재유동 가능 커넥터에 사용되기에 적절한 다이 커넥터가 유전체 층(24A)에 형성될 수 있다. 웨이퍼 적층 도중에 마이크로범프에 대한 손상을 방지하기 위해 마이크로범프는 웨이퍼의 적층 완료 후에 형성된다.
도 2b에서, 웨이퍼(56A)는 박형화된다. 박형화는 CMP 공정, 연삭 공정, 에치백 공정 등등 또는 이들의 조합에 의해 이루어질 수 있으며, 반도체 기판(12A)의 비활성 표면에 대해 수행된다. 박형화는 도전 비아(16A)를 노출시킨다. 박형화 후, 도전 비아(16A)의 표면과 반도체 기판(12A)의 비활성 표면은 동일 평면 상에 있다(공정 변화 내에서). 이로써, 도전 비아(16A)는 메모리 디바이스(10A)의 후면에서 노출된다.
도 2c에서, 웨이퍼(56B)가 캐리어 기판(52) 위에 적층된다. 구체적으로, 웨이퍼(56B)의 전면이 웨이퍼(56A)의 후면에 부착된다. 웨이퍼(56B)는 디바이스 영역(52A)에 있는 메모리 디바이스(10B)와 같은 다수의 집적 회로 디바이스를 포함한다. 메모리 디바이스(10B)는 메모리 큐브(50)에 포함되도록 후속 처리에서 개별화될 것이다. 메모리 디바이스(10B)는 반도체 기판(12B), 상호 접속 구조체(14B), 도전 비아(16B), 다이 커넥터(22B) 및 유전체 층(24B)을 포함한다.
웨이퍼(56A)와 웨이퍼(56B)는 후면-전면 접합되고, 예컨대 하이브리드 접합에 의한 후면-전면 방식으로 직접 접합됨으로써, 웨이퍼(56A)의 후면이 웨이퍼(56B)의 전면에 접합된다. 구체적으로, 웨이퍼(56A)와 웨이퍼(56B) 사이에 유전체-유전체 접합 및 금속-금속 접합이 형성된다. 예시된 실시예에서, 유전체 층(58) 및 다이 커넥터(60)가 웨이퍼(56A)의 후면에 형성되어 하이브리드 접합에 사용된다.
유전체 층(58)은 웨이퍼(56A)의 후면에 예컨대, 반도체 기판(12A)의 상부에 형성된다. 유전체 층(58)은 집적 회로 디바이스(10)의 측벽과 측면으로 (공정 변화 내에서) 인접한다. 유전체 층(58)은 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 실리콘 질화물 등과 같은 질화물; 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB)-계 중합체 등과 같은 중합체; 등등; 또는 이들의 조합일 수 있다. 유전체 층(58)은 예를 들어, 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD) 등에 의해 형성될 수 있다. 일부 실시예(아래에서 더 자세히 논의됨)에서, 반도체 기판(12A)은 유전체 층(58)이 도전 비아(16A)를 둘러싸도록 유전체 층(58)을 형성하기 전에 오목화된다.
다이 커넥터(60)는 웨이퍼(56A)의 후면에 형성되며, 도전 비아(16A)와 물리적으로 접촉한다. 다이 커넥터(60)는 외부 접속이 이루어지는 도전 필라, 패드 등일 수 있다. 다이 커넥터(60)는 구리, 알루미늄 등과 같은 금속으로 형성될 수 있으며, 예를 들어 도금 등으로 형성될 수 있다. 다이 커넥터(60)는 도전 비아(16A)에 의해 메모리 디바이스(10A)의 집적 회로에 전기적으로 연결된다. 형성 후, 유전체 층(58) 및 다이 커넥터(60)는 예를 들어, CMP 공정, 에치백 공정 등등 또는 이들의 조합을 이용하여 평탄화된다. 평탄화 후, 다이 커넥터(60) 및 유전체 층(58)의 상부 표면은 (공정 변화 내에서) 동일 평면이고, 웨이퍼(56A)의 후면에서 노출된다.
유전체 층(58)은 어떤 접착 재료(예, 다이 부착 필름)도 사용하지 않고 유전체-유전체 접합을 통해 유전체 층(24B)에 접합되고, 다이 커넥터(60)는 어떤 공융 재료(예, 땜납)도 사용하지 않고 금속-금속 접합을 통해 다이 커넥터(22B)에 접합된다. 접합은 예비 접합 및 어닐링을 포함할 수 있다. 예비 접합 중에, 웨이퍼(56B)를 웨이퍼(56A)에 대해 가압하기 위해 작은 가압력이 가해진다. 예비 접합은 약 15 ℃ 내지 약 30 ℃ 범위의 온도의 상온과 같은 저온에서 수행되고, 예비 접합 후에는 유전체 층(24B) 및 유전체 층(58)이 서로 접합된다. 이어서, 접합 강도가 후속 어닐링 단계에서 개선되는데, 이 어닐링 단계에서 유전체 층(24B)과 유전체 층(58)은 약 140 ℃ 내지 약 280 ℃ 범위의 온도와 같은 고온에서 어닐링된다. 어닐링 후, 용융 접합부와 같은 접합부가 유전체 층(24B)과 유전체 층(58)의 접합을 통해 형성된다. 예를 들어, 접합부는 유전체 층(58)의 재료와 유전체 층(24B)의 재료 사이의 공유 결합부일 수 있다. 다이 커넥터(22B) 및 다이 커넥터(60)는 일대일 대응으로 서로 연결된다. 다이 커넥터(22B) 및 다이 커넥터(60)는 예비 접합 후에 물리적 접촉 상태에 있을 수 있거나, 어닐링 중에 물리적 접촉이 되도록 팽창될 수 있다. 또한, 어닐링 중에, 다이 커넥터(22B)와 다이 커넥터(60)(예, 구리)의 재료가 혼합되어 금속-금속 결합도 형성된다. 따라서, 웨이퍼(56A)와 웨이퍼(56B) 사이의 결과적인 접합은 유전체-유전체 접합 및 금속-금속 접합을 모두 포함하는 하이브리드 접합이다.
다른 실시예에서, 다이 커넥터(60)가 생략된다. 유전체 층(58)은 어떤 접착 재료(예, 다이 부착 필름)도 사용하지 않고 유전체-유전체 접합을 통해 유전체 층(24B)에 접합되고, 도전 비아(16A)는 어떤 공융 재료(예, 땜납)도 사용하지 않고 금속-금속 접합을 통해 다이 커넥터(22B)에 접합된다.
또 다른 실시예에서, 유전체 층(58) 및 다이 커넥터(60)가 생략된다. 반도체 기판(12A)은 어떤 접착 재료(예, 다이 부착 필름)도 사용하지 않고 유전체-유전체 접합을 통해 유전체 층(24B)에 접합될 수 있고, 도전 비아(16A)는 어떤 공융 재료(예, 땜납)도 사용하지 않고 금속-금속 접합을 통해 다이 커넥터(22B)에 접합될 수 있다. 예를 들어, 반도체 기판(12A)의 비활성 표면에 천연 산화물, 열 산화물 등과 같은 산화물이 형성될 수 있으며, 유전체-유전체 접합에 사용될 수 있다.
도 2d에서, 전술한 단계들이 빈복되어 웨이퍼(56C, 56D, 56E, 56F, 56G, 56H)가 캐리어 기판(52) 위에 적층된다. 웨이퍼(56C, 56D, 56E, 56F, 56G, 56H)는 각각 디바이스 영역(52A)의 메모리 디바이스(10C, 10D, 10E, 10F, 10G, 10H)와 같은 다수의 집적 회로 디바이스를 포함한다. 메모리 디바이스(10C, 10D, 10E, 10F, 10G, 10H)는 메모리 큐브(50)에 포함되도록 후속 공정에서 개별화될 것이다. 웨이퍼(56C, 56D, 56E, 56F, 56G, 56H)는 각각 웨이퍼(56B, 56C, 56D, 56E, 56F, 56G)에 하이브리드 접합에 의해 후면-전면 방식으로 직접 접합된다. 적층된 최종 웨이퍼, 예를 들어 웨이퍼(56H)는 박형화되지 않을 수 있어서, 웨이퍼(56H)의 도전 비아(16H)는 전기적으로 절연된 상태로 유지된다.
도 2e에서, 캐리어 기판 디본딩이 웨이퍼 스택, 예를 들어 웨이퍼(56A)로부터 캐리어 기판(52)을 분리(또는 "디본딩")하기 위해 수행된다. 일부 실시예에 따르면, 디본딩은 레이저 광 또는 UV 광과 같은 광을 이형층(54) 상에 투사하는 것을 포함하여 이형층(54)이 광의 열에 의해 분해되고 캐리어 기판(52)이 제거될 수 있다. 캐리어 기판(52)을 제거하면 메모리 큐브(50)의 상부 메모리 디바이스(예, 메모리 디바이스(10A))의 주요 표면이 노출된다. 이후, 웨이퍼 스택은 전도되어 테이프(미도시) 상에 놓여진다.
그런 다음, 다이 커넥터(22A)가 예를 들어, 웨이퍼(56A)의 전면에 메모리 큐브(50)의 상부층에 대해 형성된다. 다이 커넥터(22A)는 외부 접속이 이루어지는 도전 필라, 패드 등일 수 있다. 일부 실시예에서, 다이 커넥터(22A)는 마이크로 범프와 같은 도전 범프이다. 다이 커넥터(22A)는 실질적으로 수직인 측벽(공정 변화 내)을 가질 수 있다. 예시된 실시예에서, 다이 커넥터(22A)는 유전체 층(24A)을 통해 형성되어 상호 접속 구조체(14A)의 배선 패턴을 결합한다. 다이 커넥터(22A)를 형성하기 위한 예로서, 유전체 층(24A)에 개구가 형성되고, 유전체 층(24A)의 상부와 개구 내에 시드층이 형성된다. 일부 실시예에서, 시드층은 금속층이며, 이 금속층은 단일층이거나 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄 층 및 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 예를 들어, PVD 등을 이용하여 형성될 수 있다. 그런 다음, 시드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 노광될 수 있다. 포토레지스트의 패턴은 다이 커넥터(22A)에 대응한다. 패턴화는 시드층을 노출시키기 위해 포토레지스트를 통해 개구를 형성한다. 포토레지스트의 개구 내부와 시드층의 노출된 부분 상에 도전 재료가 형성된다. 도전 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 재료는 구리, 니켈, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 포토레지스와, 도전 재료가 형성되지 않은 시드층의 부분이 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱(ashing) 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 이용하는 것으로 시드층의 노출된 부분이 제거된다. 시드층 및 도전 재료의 나머지 부분은 다이 커넥터(22A)를 형성한다.
다이 커넥터(22A)는 다이 커넥터(22B, 22C, 22D, 22E, 22F, 22G, 22H)와 다르다. 구체적으로, 다이 커넥터(22A)는 유전체 층(24A)의 주요 표면으로부터 상승된 범프(예, 마이크로범프)이다. 반대로, 다이 커넥터(22B, 22C, 22D, 22E, 22F, 22G, 22H)는 유전체 층(24B, 24C, 24D, 24E, 24F, 24G, 24H)의 주요 표면과 동일 평면에 있는(예, 상승되지 않은) 상부 표면을 갖는 접합 패드이다. 즉, 메모리 큐브(50)의 상부 메모리 디바이스(10A)는 메모리 디바이스의 전면에 도전 범프를 가지며, 메모리 큐브(50)의 하부 메모리 디바이스(10B, 10C, 10D, 10E, 10F, 10G, 10H)는 메모리 디바이스의 각 전면에 접합 패드를 가진다.
도 2f에서, 예를 들어, 디바이스 영역(52A)과 인접 디바이스 영역 사이의 스크라이브 라인 영역을 따라 개별화 공정이 수행된다. 개별화는 톱날 절단, 레이저 절단 등에 의해 이루어질 수 있다. 개별화 공정은 다이 커넥터(22A)가 형성되기 이전 또는 이후에 수행될 수 있다. 개별화는 인접한 디바이스 영역으로부터 디바이스 영역(52A)을 분리한다. 그에 따라 개별화된 메모리 큐브(50)는 디바이스 영역(52A)으로부터 나온다. 메모리 큐브(50)의 메모리 디바이스는 개별화 후에 측면으로 인접한다(공정 변화 내에서).
메모리 큐브(50)는 임의의 수의 층을 포함할 수 있음을 이해해야 한다. 예시된 실시예에서, 메모리 큐브(50)는 8개의 층을 포함한다. 다른 실시예에서, 메모리 큐브(50)는 8개 전후의 층, 예컨대, 2개 층, 4개 층, 16개 층, 32개 층 등을 포함한다.
메모리 큐브(50)의 형성이 완료된 후(예, 다이 커넥터(22A)의 형성 및 메모리 큐브(50)의 개별화 후), 얻어진 메모리 큐브(50)는 프로브(62)를 사용하여 테스트된다. 프로브(62)는 물리적 및 전기적으로 다이 커넥터(22A)에 연결된다. 다이 커넥터(22A)는 메모리 큐브(50)를 테스트하는 데 사용되므로, 알려진 양호한 메모리 큐브만 추가 처리에 사용된다. 테스트는 메모리 디바이스(10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H)의 기능에 대한 테스트를 포함하거나, 메모리 디바이스의 설계에 따라 예상될 수 있는 알려진 개방 또는 단락에 대한 테스트를 포함할 수 있다. 테스트 중에, 메모리 큐브(50)의 모든 메모리 디바이스는 데이지-체인(daisy-chain) 방식으로 테스트될 수 있다.
도 3a-3d는 일부 실시예에 따라 HBM 디바이스(100)를 형성하기 위한 공정 도중의 중간 단계의 단면도이다. 아래에서 더 상세히 논의되는 바와 같이, 도 3a-3d는 제2 집적 회로 디바이스(예, 로직 디바이스(10L, 도 3a 참조) 상에 메모리 큐브(50)를 적층함으로써 HBM 디바이스(100)가 형성되는 공정을 예시한다. 제2 집적 회로 디바이스는 웨이퍼(102)에 형성될 수 있는 베어 다이(bare die)이다. 웨이퍼(102)의 하나의 디바이스 영역(102A)에 형성되는 HBM 디바이스(100)를 예시하고 있지만, 웨이퍼(102)는 임의의 수의 디바이스 영역을 가질 수 있고 HBM 디바이스(100)는 각각의 디바이스 영역에 형성될 수 있음을 이해해야 한다.
이어서, HBM 디바이스(100)는 집적 회로 패키지의 형성에 사용될 수 있다. 구체적으로, 아래에서 더 상세히 논의되는 바와 같이, HBM 디바이스(100)는 시스템-인-패키지(SiP)와 같은 3차원 집적 회로(3DIC) 패키지로 패키징될 수 있다. 3DIC 패키지의 예로는 칩-온-웨이퍼(CoW) 패키지, 칩-온-웨이퍼-온-기판(CoWoS) 패키지, 통합된 팬-아웃(InFO) 패키지 등이 있지만, 실시예는 다른 3DIC 패키지에 적용될 수 있음을 이해해야 한다.
도 3a에서, 웨이퍼(102)가 얻어진다. 웨이퍼(102)는 디바이스 영역(102A)에 로직 디바이스(10L)를 포함한다. 로직 디바이스(10L)는 HBM 디바이스(100)에 포함되도록 후속 처리에서 개별화될 것이다. 로직 디바이스(10L)는 메모리 큐브(50)의 메모리 디바이스에 대한 인터페이스 디바이스, 버퍼 디바이스, 컨트롤러 디바이스 등일 수 있다. 일부 실시예에서, 로직 디바이스(10L)는 HBM 디바이스(100)에 대한 입력/출력(I/O) 인터페이스를 제공한다. 로직 디바이스(10L)는 반도체 기판(12L), 상호 접속 구조체(14L), 도전 비아(16L), 다이 커넥터(22L) 및 유전체 층(24L)을 포함한다. 다이 커넥터(22L)는 HBM 디바이스(100)가 구현될 수 있는 집적 회로 패키지의 디바이스와 같은 다른 디바이스에 대한 연결에 사용된다. 다이 커넥터(22L)는 도 2e와 관련하여 설명된 다이 커넥터(22A)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. 예를 들어, 다이 커넥터(22A)는 유전체 층(24L)을 통해 연장되는 마이크로범프와 같은 재유동 가능 커넥터에 사용되기에 적절한 커넥터일 수 있다.
도 3b에서, 웨이퍼(102)가 박형화된다. 박형화는 CMP 공정, 연삭 공정, 에치백 공정 등등 또는 이들의 조합에 의해 이루어질 수 있으며, 반도체 기판(12L)의 비활성 표면에 대해 수행된다. 박형화는 도전 비아(16L)를 노출시킨다. 박형화 후, 도전 비아(16L)의 표면과 반도체 기판(12L)의 비활성 표면은 동일 평면 상에 있다(공정 변화 내에서). 이로써, 도전 비아(16L)는 로직 디바이스(10L)의 후면에서 노출된다.
그런 다음, 유전체 층(104)이 웨이퍼 (102) 위에, 예를 들어 로직 디바이스(10L)의 후면에 형성된다. 유전체 층(104)은 도 2c와 관련하여 설명된 유전체 층(58)과 유사한 재료 및 유사한 방법으로 형성될 수 있다. 그런 다음, 다이 커넥터(106)가 유전체 층(104)을 통해 연장되도록 형성된다. 다이 커넥터(106)는 도 2e와 관련하여 설명된 다이 커넥터(22A)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. 예를 들어, 다이 커넥터(106)는 마이크로범프와 같은 재유동 가능 커넥터에 사용하기에 적절한 커넥터일 수 있다. 다이 커넥터(106)는 도전 비아(16L)에 물리적으로 연결되고, 도전 비아(16L)에 의해 로직 디바이스(10L)의 집적 회로에 전기적으로 연결된다.
도 3c에서, 메모리 큐브(50)가 웨이퍼(102), 예를 들어 로직 디바이스(10L)의 후면에 부착된다. 메모리 큐브(50)는 재유동 가능 커넥터(108)로 웨이퍼(102)에 연결된다. 재유동 가능 커넥터(108)는 다이 커넥터(106) 및/또는 다이 커넥터(22A) 상에 형성될 수 있다. 재유동 가능 커넥터(108)는 주석, 주석-납, 금, 은, 주석-은, 주석-비스무트, 구리, 구리-주석, 구리-주석-은, 구리-니켈-주석-은, 팔라듐, 인듐, 니켈, 니켈-팔라듐-금, 니켈-금 등등 또는 이들의 조합과 같은 땜납 재료로 형성될 수 있다. 일부 실시예에서, 재유동 가능 커넥터(108)는 증발, 전기 도금, 인쇄, 납땜 전사, 볼 배치 등을 통해 초기에 납땜 재료층을 형성하는 것에 의해 형성된다. 납땜 재료층이 구조체 상에 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우(reflow)가 수행될 수 있다. 일부 실시예에서, 재유동 가능 커넥터(108)는 다이 커넥터(106) 상에 형성된다. 이러한 실시예에서, 메모리 큐브(50)는 다이 커넥터(22A)를 재유동 가능 커넥터(108)에 접촉시키고 이어서 재유동 가능 커넥터(108)를 리플로우함으로써 웨이퍼(102)에 연결된다. 따라서, 다이 커넥터(22A)와 다이 커넥터(106) 사이에 납땜 접합부가 형성되어 메모리 큐브(50)를 웨이퍼(102)에 연결한다.
일부 실시예에서, 언더필(110)이 메모리 큐브(50)와 웨이퍼(102) 사이에 형성되어 재유동 가능 커넥터(108)를 둘러싼다. 언더필(110)은 응력을 감소시키고 재유동 가능 커넥터(108)의 리플로우로 얻어진 접합부를 보호할 수 있다. 언더필(110)은 메모리 큐브(50)가 부착된 후 모세관 흐름 공정에 의해 형성될 수 있거나, 메모리 큐브(50)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
도 3d에서, 봉지재(112)가 다양한 콤포넌트 위와 주변에 형성된다. 형성 후, 봉지재(112)는 메모리 큐브(50)를 봉지하고 언더필(110)의 측벽 및 메모리 큐브(50)의 각 메모리 디바이스와 접촉한다. 봉지재(112)는 성형 화합물, 에폭시 등일 수 있다. 봉지재(112)는 압축 성형, 전사 성형 등에 의해 도포될 수 있고, 메모리 큐브(50)가 매립되거나 피복되도록 웨이퍼(102) 위에 형성될 수 있다. 봉지재(112)는 액체 또는 반-액체 형태로 도포된 후 경화될 수 있다. 메모리 큐브(50)를 노출시키기 위해 봉지재(112)에 대해 평탄화 공정이 선택적으로 수행된다. 평탄화 공정 후에, 메모리 큐브(50) 및 봉지재(112)의 상부 표면은 동일 평면에 있다(공정 변화 내에서). 평탄화 공정은, 예를 들어 화학적 기계적 연마(CMP), 연삭 공정 등일 수 있다. 일부 실시예에서, 예를 들어 메모리 큐브(50)가 이미 노출된 경우 평탄화가 생략될 수 있다.
그런 다음, 스크라이브 라인 영역, 예를 들어 디바이스 영역(102A) 주변을 따라 개별화 공정이 수행된다. 개별화는 톱날 절단, 레이저 절단 등에 의해 이루어질 수 있다. 개별화 공정은 로직 디바이스(10L)를 포함하는 HBM 디바이스(100)를 형성하기 위해 인접한 디바이스 영역으로부터 디바이스 영역(102A)(로직 디바이스(10L)을 포함함)을 분리한다. 개별화된 로직 디바이스(10L)는 메모리 큐브(50)의 각각의 메모리 디바이스보다 더 큰 폭을 가진다. 개별화 후에, 로직 디바이스(10L) 및 봉지재(112)는 (공정 변화 내에서) 측방향으로 인접한다.
다이 커넥터(22L) 상에 도전 커넥터(114)가 형성된다. 도전 커넥터(114)는 볼 그리드 어레이(BGA) 커넥터, 납땜 볼, 금속 필라, C4 범프, 마이크로 범프, 무전해-니켈 무전해-팔라듐 침지 금 기법(ENEPIG) 형성 범프 등일 수 있다. 도전 커넥터(114)는 납땜, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등등 또는 이들의 조합과 같은 도전 재료를 포함할 수 있다. 일부 실시예에서, 도전 커넥터(114)는 증발, 전기 도금, 인쇄, 납땜 전사, 볼 배치 등을 통해 초기에 납땜층을 형성하는 것에 의해 형성된다. 일단 땜납층이 구조체 상에 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수 있다. 다른 실시예에서, 도전 커넥터(114)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필라(예, 구리 필라)를 포함한다. 금속 필라는 땜납이 없을 수 있고 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층이 금속 필라의 상부에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등등 또는 이들의 조합을 포함할 수 있으며, 도금 공정에 의해 형성될 수 있다. 도전 커넥터(114)는 개별화 공정 이전 또는 이후에 형성될 수 있다. 도전 커넥터(114)는 외부 연결에 사용될 것이다(아래에서 더 논의됨).
도 3e는 일부 실시예에 따른 도 3d로부터의 영역(102R)의 상세도이다. 이 실시예에서, 유전체 층(58)이 도전 비아(16A) 주위에 형성되고, 다이 커넥터(60)가 도전 비아(16A)와 접촉하도록 유전체 층(58) 내에 형성된다. 다이 커넥터(22B)는 다이 커넥터(60)와 접촉한다. 또한, 도 3e는 다이 커넥터(106) 및 다이 커넥터(22A)가 각각 유전체 층(104) 및 유전체 층(24A)의 주요 표면으로부터 상승되는 범프(예, 마이크로범프)가 되는 방식도 더 명확하게 보여준다.
도 3f는 일부 다른 실시예에 따른 도 3d로부터의 영역(102R)의 상세도이다. 이 실시예에서, 유전체 층(58)은 도전 비아(16A) 주위에 형성되지만, 다이 커넥터(60)는 생략된다. 그 대신, 다이 커넥터(22B)는 도전 비아(16A)와 접촉한다. 또한, 도 3f는 다이 커넥터(106) 및 다이 커넥터(22A)가 각각 유전체 층(104) 및 유전체 층(24A)의 주요 표면으로부터 상승되는 범프(예, 마이크로범프)가 되는 방식도 더 명확하게 보여준다.
도 4a-4d는 일부 다른 실시예에 따라 HBM 디바이스(100)를 형성하기 위한 공정 도중의 중간 단계의 단면도이다. 이하에서 더 상세히 논의되는 바와 같이, 도 4a-4d는 베어 다이 대신에 패키지 콤포넌트(200)(도 4d 참조) 상에 메모리 큐브(50)를 적층함으로써 HBM 디바이스(100)가 형성되는 공정을 예시한다. 패키지 콤포넌트(200)는 캐리어 기판(202) 상에 형성되고, 제2 집적 회로 디바이스(예, 로직 디바이스(10L, 도 4a 참조))를 포함한다. 캐리어 기판(202)의 하나의 디바이스 영역(202A)에 HBM 디바이스(100)가 형성되는 것이 예시되지만, 캐리어 기판(202)은 임의의 수의 디바이스 영역을 가질 수 있고 HBM 디바이스(100)가 각각의 디바이스 영역에 형성될 수 있다는 것을 이해해야 한다.
도 4a에서, 캐리어 기판(202)이 제공되고, 캐리어 기판(202) 상에 이형층(204)이 형성된다. 캐리어 기판(202)은 도 2a와 관련하여 설명된 캐리어 기판(52)과 유사한 재료 및 유사한 방법으로 형성될 수 있다. 이형층(204)은 도 2a와 관련하여 설명된 이형층(54)과 유사한 재료 및 유사한 방법으로 형성될 수 있다.
개별화된 로직 디바이스(10L)가 이형층(204) 상에 배치된다. 로직 디바이스(10L)는 다이 커넥터(22L)가 범프가 아닐 수 있다는 점을 제외하고 도 3a에 대해 설명된 로직 디바이스(10L)와 유사한 재료 및 유사한 방법으로 형성될 수 있으며, 도전 비아(16L)가 로직 디바이스(10L)의 후면에서 노출된다.
봉지재(206)가 로직 디바이스(10L)의 상부 및 주변에 형성된다. 봉지재(206)는 도 3d와 관련하여 설명된 봉지재(112)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. 필요한 경우 다이 커넥터(22L)를 노출시키기 위해 봉지재(206)에 대해 평탄화 공정을 수행할 수 있다.
봉지재(206) 및 로직 디바이스(10L)의 전면 상에 유전체 층(208)이 형성된다. 유전체 층(208)은 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 실리콘 질화물 등과 같은 질화물; 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB)-계 중합체 등과 같은 중합체; 등등; 또는 이들의 조합일 수 있다. 유전체 층(208)은 예를 들어, 스핀 코팅, 라미네이션, 화학적 기상 증착(CVD) 등에 의해 형성될 수 있다.
로직 디바이스(10L)에 연결되도록 언더범프 배선(UBM)(210)이 형성된다. UBM(210)은 유전체 층(208)의 주요 표면 상에 이를 따라 연장되는 범프 부분을 가지고, 다이 커넥터들(22L)을 물리적 및 전기적으로 결합하도록 유전체 층(208)을 통해 연장되는 비아 부분을 가진다. 그 결과, UBM(210)은 로직 장치(10L)에 전기적으로 결합된다. UBM(210)을 형성하기 위한 예로서, 유전체 층(208)을 통해 개구들이 형성되고, 유전체 층(208) 위에 그리고 유전체 층(208)을 통해 연장되는 개구들 내에 시드층이 형성된다. 일부 실시예에서, 시드층은 금속이고, 시드층은 단일층이거나 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시예에서, 시드층은 티타늄 층 및 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 예를 들어, PVD 등을 이용하여 형성될 수 있다. 그런 다음, 시트층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성 될 수 있으며, 패턴화를 위해 노광될 수 있다. 포토레지스트의 패턴은 UBM(210)에 대응한다. 패턴화는 시드층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 그런 다음, 포토레지스트의 개구 내부와 시드층의 노출된 부분 상에 도전 재료가 형성된다. 도전 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 도전 재료와 시드층의 하부 부분의 조합은 UBM(210)을 형성한다. 포토레지스트와 도전 재료가 형성되지 않은 시드층의 부분이 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 이용하여 시드층의 노출된 부분이 제거된다.
도 4b에서, 로직 디바이스(10L)로부터 캐리어 기판(202)을 분리(디본딩)하기 위해 캐리어 기판 디본딩이 수행된다. 일부 실시예에 따르면, 분리는 이형층(204)이 광의 열에 의해 분해되고 캐리어 기판(202)이 제거될 수 있도록 레이저 광 또는 UV 광과 같은 광을 이형층(204) 상에 투사하는 것을 포함한다. 그런 다음, 구조체가 전도되어 예를 들어, 테이프 상에 배치될 수 있다.
그런 다음, 봉지재(206) 및 로직 디바이스(10L)의 후면 상에 유전체 층(212)이 형성된다. 유전체 층(212)은 유전체 층(208)과 유사한 재료 및 유사한 방법으로 형성될 수 있다.
그런 다음, UBM(214)이 로직 디바이스(10L)에 연결되도록 형성된다. UBM(214)은 유전체 층(212)의 주요 표면 상에 이를 따라 연장되는 범프 부분을 가지며, 도전 비아들(16L)을 물리적 및 전기적으로 결합하기 위해 유전체 층(212)을 통해 연장되는 비아 부분을 가진다. UBM(214)은 UBM(210)과 유사한 재료 및 유사한 방법으로 형성될 수 있다.
도 4c에서, 메모리 큐브(50)가 패키지 콤포넌트(200), 예를 들어 UBM(214)에 부착된다. 메모리 큐브(50)는 테스트 완료된 알려진 양호한 메모리 큐브이다. 메모리 큐브(50)의 다이 커넥터(22A)는 도 3c와 관련하여 설명된 것과 유사한 방식으로 재유동 가능 커넥터(108)로 패키지 콤포넌트(200)의 UBM(214)에 연결된다. 일부 실시예에서, 언더필(110)이 도 3c와 관련하여 설명된 것과 유사한 방식으로 메모리 큐브(50)와 패키지 콤포넌트(200) 사이에 형성된다.
도 4d에서, 봉지재(112)가 도 3d와 관련하여 설명된 것과 유사한 방식으로 다양한 콤포넌트 위와 주위에 형성된다. 그런 다음, 예를 들어 디바이스 영역(202A) 주위에서 스크라이브 라인 영역을 따라 개별화 공정이 수행된다. 개별화는 톱날 절단, 레이저 절단 등에 의해 이루어질 수 있다. 개별화 공정은 패키지 콤포넌트(200)를 포함하는 HBM 디바이스(100)를 형성하기 위해 인접한 디바이스 영역으로부터 디바이스 영역(202A)(패키지 콤포넌트(200)를 포함함)을 분리한다.
도전 커넥터(114)가 UBM(210) 상에 형성된다. 도전 커넥터(114)는 도 3d와 관련하여 설명된 도전 커넥터(114)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. 도전 커넥터(114)는 개별화 공정 이전 또는 이후에 형성될 수 있으며, 도전 커넥터(114)는 외부 연결에 사용될 것이다(아래에서 더 논의됨).
베어 다이 대신에 패키지 콤포넌트(200)에 메모리 큐브(50)를 부착하면, 유리하게도 로직 디바이스(10L)가 임의의 원하는 크기가 될 수 있다. 메모리 큐브(50)를 베어 다이에 직접 부착함으로써 HBM 디바이스(100)가 형성될 때(예, 도 3c에 대해 설명된 실시예에서), 베어 다이는 메모리 큐브(50)의 각 메모리 디바이스보다 더 큰 폭을 가질 것이다. 그러나, 패키지 콤포넌트에 메모리 큐브(50)를 부착하여 HBM 디바이스(100)를 형성하는 경우, 패키지 콤포넌트는 메모리 큐브(50)의 각 메모리 디바이스보다 더 큰 폭을 가질 것이지만, 패키징된 로직 디바이스(10L)는 메모리 큐브(50)의 각 메모리 디바이스보다 크거나 작거나 유사한 폭을 가질 수 있다.
도 5a-5c는 일부 다른 실시예에 따라 HBM 디바이스(100)를 형성하기 위한 공정 도중의 중간 단계의 단면도이다. 아래에서 더 상세히 논의되는 바와 같이, 도 5a-5c는 메모리 큐브(50)가 개별화되기 전에 메모리 큐브(50) 상에 제2 집적 회로 디바이스(예, 로직 디바이스(10L, 도 5a 참조))를 적층함으로써 HBM 디바이스(100)가 형성되는 공정을 예시한다. 도 2e와 관련하여 설명된 실시예와 유사한 구조체(예, 개별화되지 않은 웨이퍼 스택)의 처리가 예시된다. 웨이퍼 스택의 하나의 디바이스 영역(52A)에 HBM 디바이스(100)가 형성되는 것이 예시되어 있지만, 웨이퍼 스택은 임의의 수의 디바이스 영역을 가질 수 있고 HBM 디바이스(100)가 각각의 디바이스 영역에 형성될 수 있다는 것을 이해해야 한다. 이 실시예에서, 메모리 큐브(50)는 개별화 이전에 테스트되고, 알려진 양호한 메모리 큐브(50)(예, 개별화되지 않은 웨이퍼 스택의 알려진 양호한 디바이스 영역)만이 도 5a-5c에 예시된 공정을 이용하여 처리될 수 있다.
도 5a에서, 개별화된 로직 디바이스(10L)가 웨이퍼 스택, 예를 들어 메모리 큐브(50)에 접합된다. 로직 디바이스(10L)는 다이 커넥터(22L)가 범프가 아닐 수 있고 도전 비아(16L)가 로직 디바이스(10L)의 후면에 노출되는 것을 제외하고 도 3a에 대해 설명된 로직 디바이스(10L)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. 유전체 층(104)이 로직 디바이스(10L)의 후면에 형성된다. 유전체 층(104)은 도 2c와 관련하여 설명된 유전체 층(58)과 유사한 재료 및 유사한 방법으로 형성된다. 다이 커넥터(106)가 유전체 층(104)을 통해 연장되도록 형성된다. 다이 커넥터(106)는 도 2e와 관련하여 설명된 다이 커넥터(22A)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. 예를 들어, 다이 커넥터(106)는 마이크로범프와 같은 재유동 가능 커넥터에 사용하기에 적절한 커넥터일 수 있다. 로직 디바이스(10L)의 다이 커넥터(106)는 도 3c에 대해 설명된 것과 유사한 방식으로 재유동 가능 커넥터(108)로 메모리 큐브(50)의 다이 커넥터(22A)에 연결된다. 일부 실시예에서, 언더필(110)이 도 3c에 대해 설명된 것과 유사한 방식으로 로직 디바이스(10L)와 메모리 큐브(50) 사이에 형성된다.
도 5b에서, 봉지재(124)가 로직 디바이스(10L) 위와 그 주변에 형성된다. 봉지재(124)는 도 3d와 관련하여 설명된 봉지재(112)와 유사한 재료 및 유사한 방법으로 형성될 수 있으며, 필요한 경우 다이 커넥터(22L)를 노출시키도록 봉지재(124)에 대해 평탄화 공정이 수행될 수 있다.
봉지재(124) 및 로직 디바이스(10L)의 전면 상에 유전체 층(126)이 형성된다. 유전체 층(126)은 도 4a와 관련하여 설명된 유전체 층(208)과 유사한 재료 및 유사한 방법으로 형성될 수 있다.
그런 다음, UBM(128)이 로직 디바이스(10L)에 연결되도록 형성된다. UBM(128)은 유전체 층(126)의 주요 표면 상에서 이를 따라 연장되는 범프 부분을 가지며, 다이 커넥터(22L)를 물리적 및 전기적으로 결합하기 위해 유전체 층(126)을 통해 연장되는 비아 부분을 가진다. UBM(128)은 도 4a와 관련하여 설명된 UBM(210)과 유사한 재료 및 유사한 방법으로 형성될 수 있다.
도 5c에서, 예를 들어 디바이스 영역(52A) 주변에서 스크라이브 라인 영역을 따라 개별화 공정이 수행된다. 개별화는 톱납 절단, 레이저 절단 등에 의해 이루어질 수 있다. 개별화 공정은 메모리 큐브(50)를 포함하는 HBM 디바이스(100)를 형성하기 위해 인접 디바이스 영역들로부터 디바이스 영역(52A)(메모리 큐브(50)을 포함함)을 분리한다. 개별화 후에, 메모리 큐브(50)와 봉지재(124)는 측면으로 인접한다(공정 변화 내에서).
도전 커넥터(114)가 UBM(128) 상에 형성된다. 도전 커넥터(114)는 도 3d와 관련하여 설명된 도전 커넥터(114)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. 도전 커넥터(114)는 개별화 공정 이전 또는 이후에 형성될 수 있다. 도전 커넥터(114)는 외부 연결에 사용될 것이다(아래에서 더 논의됨).
개별화 이전에 로직 디바이스(10L)를 메모리 큐브(50)에 부착하면, 보다 작은 크기의 로직 디바이스를 활용할 수 있는 장점이 있다. 로직 디바이스(10L)를 메모리 큐브(50)에 부착하여 HBM 디바이스(100)를 형성하는 경우, 로직 디바이스(10L)는 메모리 큐브(50)보다 더 작은 폭을 가지게 된다. 따라서, HBM 디바이스(100)의 수평 풋프린트(footprint)가 감소될 수 있다.
도 2a-5c는 메모리 큐브(50)가 웨이퍼-온-웨이퍼(WoW) 적층으로 형성되어, 예를 들어, 웨이퍼 스택이 형성된 다음 개별화되어 다중 메모리 큐브(50)를 형성하는 실시예들을 예시한다. 아래에서 더 상세히 설명되는 바와 같이, 일부 실시예에서, 메모리 큐브(50)는 칩-온-칩(CoC) 적층으로 형성되어, 예를 들어, 웨이퍼가 개별화되어 복수의 집적 회로 장치를 형성하고 해당 집적 회로 장치가 적층되어 메모리 큐브(50)를 형성한다. 이러한 메모리 큐브(50)는 도 3a-5c와 관련하여 설명된 것과 같은 HBM 디바이스의 형성에도 사용될 수 있다.
도 6a-6f는 일부 다른 실시예에 따라 메모리 큐브(50)를 형성하기 위한 공정 도중의 중간 단계의 단면도이다. 아래에서 더 상세히 논의되는 바와 같이, 도 6a-6f는 캐리어 기판(52) 상에 다수의 제1 집적 회로 디바이스를 적층함으로써 메모리 큐브(50)가 형성되는 공정을 예시한다. 제1 집적 회로 디바이스는 각각 도 1을 참조로 전술한 집적 회로 디바이스(10)와 유사한 구조를 가질 수 있으며, 일 실시예에서 메모리 디바이스일 수 있다. 캐리어 기판(52)의 하나의 디바이스 영역(52A)에 메모리 큐브(50)를 형성하기 위해 제1 집적 회로 디바이스를 적층하는 것이 예시되어 있지만, 캐리어 기판(52)은 임의의 수의 디바이스 영역을 가질 수 있고 메모리 큐브(50)가 각 디바이스 영역에 형성될 수 있다는 것을 알아야 한다. 메모리 큐브(50)는 칩-온-칩(CoC) 적층에 의해 하향식(또는 역방향) 방식으로 형성되어, 메모리 큐브(50)의 상부층을 위한 개별화된 집적 회로 디바이스가 제공된 다음, 그 상부 집적 회로 디바이스 상에 메모리 큐브(50)의 하부의 층들을 위한 개별화된 집적 회로 디바이스가 적층된다. 메모리 큐브(50)의 각 층은 봉지된다. 메모리 큐브(50)는 알려진 불량 메모리 큐브(50)의 후속 처리를 줄이거나 방지하기 위해 형성 후에 테스트된다.
도 6a에서, 캐리어 기판(52)이 제공되고, 캐리어 기판(52) 상에 이형층(54)이 형성된다. 캐리어 기판(52)은 도 2a에 대해 설명된 것과 유사할 수 있다. 이형층(54)은 도 24a와 관련하여 설명된 것과 유사할 수 있다.
그런 다음, 개별화된 메모리 디바이스(10A)가 캐리어 기판(52) 상에 적층된다. 메모리 디바이스(10A)는 반도체 기판(12A), 상호 접속 구조체(14A), 도전 비아(16A) 및 유전체 층(24A)을 포함하지만, 이 처리 단계에서 유전체 층(24A) 내에 다이 커넥터를 포함하지 않는다. 마이크로범프와 같은 재유동 가능 커넥터에 사용하기에 적절한 다이 커넥터가 후속 처리 단계 중에 유전체 층(24A)에 형성될 수 있다.
도 6b에서, 개별화된 메모리 디바이스(10A)는 박형화된다. 박형화는 CMP 공정, 연삭 공정, 에치백 공정 등등 또는 이들의 조합에 의해 이루어질 수 있으며, 반도체 기판(12A)의 비활성 표면에 대해 수행된다. 박형화는 도전 비아(16A)를 노출시킨다. 박형화 후, 도전 비아(16A)의 표면과 반도체 기판(12A)의 비활성 표면은 동일 평면 상에 있다(공정 변화 내에서). 이로써, 도전 비아(16A)는 메모리 디바이스(10A)의 후면에서 노출된다.
도 6c에서, 개별화된 메모리 디바이스(10B)가 메모리 디바이스(10A) 위에 적층된다. 구체적으로, 메모리 디바이스(10B)의 전면이 메모리 디바이스(10A)의 후면에 부착된다. 메모리 디바이스(10B)는 반도체 기판(12B), 상호 접속 구조체(14B), 도전 비아(16B), 다이 커넥터(22B) 및 유전체 층(24B)을 포함한다. 메모리 디바이스(10A)와 메모리 디바이스(10B)는 하이브리드 접합에 의해 후면-전면 방식으로 직접 접합됨으로써 메모리 디바이스(10A)의 후면이 메모리 디바이스(10B)의 전면에 접합된다. 하이브리드 접합은 도 2c와 관련하여 설명된 것과 유사한 방식으로 수행될 수 있다. 예를 들어, 다이 커넥터(60) 및 유전체 층(58)이 메모리 디바이스(10B)의 후면에 형성될 수 있다. 유전체 층(58)은 어떤 접착 재료(예, 당 부착 필름)도 사용하지 않고 유전체-유전체 접합을 통해 유전체 층(24B)에 접합되며, 다이 커넥터(60)는 어떤 공융 재료(예, 땜납)도 사용하지 않고 금속-금속 접합을 통해 다이 커넥터(22B)에 접합된다.
도 6d에서, 캐리어 기판(52) 위에 개별화된 메모리 디바이스(10C, 10D, 10E, 10F, 10G, 10H)가 적층되도록 전술한 단계들이 반복된다. 각 메모리 디바이스(10C, 10D, 10E, 10F, 10G, 10H)는 하이브리드 접합에 의해 후면-전면 방식으로 메모리 디바이스(10B, 10C, 10D, 10E, 10F, 10G)에 직접 접합된다. 적층되는 최종 메모리 디바이스, 예를 들어 메모리 디바이스(10H)는 박형화되지 않을 수 있으며, 따라서 메모리 디바이스(10H)의 도전 비아(16H)는 전기적으로 절연된 상태로 유지된다.
일부 실시예에서, 유전체 층(64)이 메모리 디바이스(10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H)를 둘러싸도록 형성된다. 유전체 층(64)은 디바이스 영역(52A)의 메모리 디바이스와 인접 디바이스스 영역의 메모리 디바이스 사이의 갭을 채워서 메모리 디바이스를 보호한다. 유전체 층(64)은 실리콘 산화물, PSG, BSG, BPSG 등과 같은 산화물; 실리콘 질화물 등과 같은 질화물; 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB)-계 중합체 등과 같은 중합체; 성형 화합물, 에폭시 등과 같은 봉지재; 등등; 또는 이들의 조합일 수 있다. 일부 실시예에서, 유전체 층(64)은 실리콘 산화물과 같은 산화물이다.
도 6e에서, 예를 들어 메모리 디바이스(10A)와 같은 집적 회로 디바이스로부터 캐리어 기판(52)을 분리(또는 "디본딩")하기 위해 캐리어 기판 디본딩이 수행된다. 일부 실시예에 따르면, 디본딩은 이형층(54)이 광의 열에 의해 분해되고 캐리어 기판(52)이 제거될 수 있도록 레이저 광 또는 UV 광과 같은 광을 이형층(54) 상에 투사하는 것을 포함한다. 그런 다음, 웨이퍼 스택이 전도되어 테이프(미도시) 상에 배치된다.
그런 다음, 다이 커넥터(22A)가 메모리 디바이스(10A)의 전면에 형성된다. 다이 커넥터(22A)는 도 2e와 관련하여 설명된 것과 유사한 재료 및 유사한 방법으로 형성될 수 있다.
도 6f에서, 예를 들어, 디바이스 영역(52A)과 인접 디바이스 영역 사이의 스크라이브 라인 영역을 따라 개별화 공정이 수행된다. 개별화는 톱납 절단, 레이저 절단 등에 의해 이루어질 수 있다. 개별화 공정은 다이 커넥터(22A)가 형성되기 이전 또는 이후에 수행될 수 있다. 개별화는 인접한 디바이스 영역들로부터 디바이스 영역(52A)을 분리한다. 그 결과, 개별화된 메모리 큐브(50)가 디바이스 영역(52A)으로부터 나온다. 개별화 후에, 유전체 층(64)은 메모리 디바이스를 측방향으로 봉지하고, 유전체 층(64)은 메모리 큐브(50)의 측벽과 측방향으로 인접한다(공정 변화 내에서).
메모리 큐브(50)는 임의의 수의 층을 포함할 수 있음을 이해해야 한다. 예시된 실시예에서, 메모리 큐브(50)는 8개의 층을 포함한다. 다른 실시예에서, 메모리 큐브(50)는 2개 층, 4개 층, 16개 층, 32개 층 등과 같은 8개 내외의 층을 포함한다.
메모리 큐브(50)의 형성이 완료된 후(예, 다이 커넥터(22A)의 형성 및 메모리 큐브(50)의 개별화 후), 형성된 메모리 큐브(50)는 프로브(62)를 사용하여 테스트된다. 프로브(62)는 다이 커넥터(22A)에 물리적 및 전기적으로 연결된다. 다이 커넥터(22A)는 메모리 큐브(50)를 테스트하는 데 사용되므로, 알려진 양호한 메모리 큐브만 추가의 처리에 사용된다. 테스트는 메모리 디바이스(10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H)의 기능에 대한 테스트를 포함하거나, 메모리 디바이스의 설계에 따라 예상될 수 있는 알려진 개방 회로 또는 단락에 대한 테스트를 포함할 수 있다. 테스트 중에, 메모리 큐브(50)의 모든 메모리 디바이스는 데이지-체인 방식으로 테스트될 수 있다.
이어서, 메모리 큐브(50)는 고 대역폭 메모리(HBM) 디바이스의 형성에 사용될 수 있다. 도 7-9는 일부 실시예에 따라 메모리 큐브(50)를 구현하는 HBM 디바이스(100)의 단면도이다.
도 7은 베어 다이와 같은 제2 집적 회로 디바이스(예, 로직 디바이스(10L)) 상에 메모리 큐브(50)를 적층함으로써 HBM 디바이스(100)가 형성되는 실시예를 예시한다. 도 7의 HBM 디바이스(100)는 도 6a-6f에 대해 설명된 공정에 의해 형성된 메모리 큐브와 같이 메모리 큐브(50)가 CoC 적층에 의해 형성된 것을 제외하고 도 3a-3d와 관련하여 설명된 것과 유사한 공정에 의해 형성될 수 있다.
도 8은 제2 집적 회로 디바이스(예, 로직 디바이스(10L))를 포함하는 패키지 콤포넌트(200) 상에 메모리 큐브(50)를 적층함으로써 HBM 디바이스(100)가 형성되는 실시예를 예시한다. 도 7의 HBM 디바이스(100)는 도 6a-6f에 대해 설명된 공정에 의해 형성된 메모리 큐브와 같이 메모리 큐브(50)가 CoC 적층에 의해 형성된 것을 제외하고 도 4a-4d와 관련하여 설명된 것과 유사한 공정에 의해 형성될 수 있다.
도 9는 메모리 큐브(50)가 개별화되기 전에 메모리 큐브(50) 상에 제2 집적 회로 디바이스(예, 로직 디바이스(10L))를 적층함으로써 HBM 디바이스(100)가 형성되는 실시예를 예시한다. 도 7의 HBM 디바이스(100)는 도 6a-6f에 대해 설명된 공정에 의해 형성된 메모리 큐브와 같이 메모리 큐브(50)가 CoC 적층에 의해 형성된 것을 제외하고 도 5a-5c와 관련하여 설명된 것과 유사한 공정에 의해 형성될 수 있다.
도 2a-9는 메모리 디바이스만을 포함하도록 메모리 큐브(50)가 형성된 실시예를 예시한다. 아래에서 더 상세히 논의되는 바와 같이, 일부 실시예에서, 메모리 큐브(50)는 메모리 큐브의 메모리 디바이스에 의해 사용되는 수동 디바이스와 같은 다른 디바이스를 포함하도록 형성될 수 있다.
도 10a-10e는 일부 실시예에 따라 메모리 큐브(50)를 형성하기 위한 공정 도중의 중간 단계의 단면도이다. 아래에서 더 상세히 논의되는 바와 같이, 도 10a-10e는 캐리어 기판(52) 상에 제1 집적 회로 디바이스를 포함하는 다수의 웨이퍼를 적층함으로써 메모리 큐브(50)가 형성되는 공정을 예시한다. 제1 집적 회로 디바이스는 도 1을 참조로 전술한 집적 회로 디바이스(10)와 유사한 구조를 가질 수 있고, 일 실시예에서 메모리 디바이스일 수 있다. 이 실시예에서, 웨이퍼 스택 내에 예컨대, 웨이퍼 스택의 중간 레벨에 수동 디바이스가 포함된다. 웨이퍼 스택은 개별화되어 다중 메모리 큐브(50)를 형성합니다. 캐리어 기판(52)의 하나의 디바이스 영역에 메모리 큐브(50)를 형성하도록 웨이퍼를 적층하는 것이 예시되어 있지만, 캐리어 기판(52)은 임의의 수의 디바이스 영역을 가질 수 있고, 메모리 큐브(50)가 각 디바이스 영역에 형성될 수 있다는 것을 이해해야 한다. 메모리 큐브(50)는 웨이퍼-온-웨이퍼(WoW) 적층에 의해 하향식(또는 역방향) 방식으로 형성되어, 메모리 큐브(50)의 상부층을 위한 웨이퍼가 제공된 다음, 해당 상부 웨이퍼 상에 메모리 큐브의 하부층을 위한 웨이퍼가 적층된다. 이 실시예에서 수동 디바이스는 스택의 중간층에 포함된다. 메모리 큐브(50)는 알려진 불량 메모리 큐브(50)의 후속 처리를 줄이거나 방지하기 위해 형성 후에 테스트된다.
도 10a에서, 캐리어 기판(52)이 제공되고, 캐리어 기판(52) 상에 이형층(54)이 형성된다. 캐리어 기판(52)은 도 2a에 대해 설명된 것과 유사할 수 있다. 이형층(54)은 도 24a와 관련하여 설명된 것과 유사할 수 있다.
그런 다음, 도 2a-2c에 대해 설명된 단계를 수행/반복함으로써 웨이퍼(56A, 56B, 56C, 56D)가 캐리어 기판(52) 위에 적층된다. 웨이퍼(56A, 56B, 56C, 56D)는 각각 디바이스 영역(52A)의 메모리 디바이스(10A, 10B, 10C, 10D)와 같은 다중 집적 회로 디바이스를 포함한다. 메모리 디바이스(10A, 10B, 10C, 10D)는 메모리 큐브(50)에 포함되도록 후속 처리에서 개별화될 것이다. 웨이퍼(56A)는 캐리어 기판(52) 상에 적층된다. 각각의 웨이퍼(56B, 56C, 56D)는 하이브리드 접합에 의해 후면-전면 방식으로 웨이퍼(56A, 56B, 56C)에 직접 접합된다.
유전체 층(66) 및 다이 커넥터(68)가 웨이퍼(56D)의 후면에 형성된다. 유전체 층(66)은 도 2c와 관련하여 설명된 유전체 층(58)과 유사한 재료 및 유사한 방법으로 형성될 수 있다. 다이 커넥터(68)는 도 2c에 대해 설명된 다이 커넥터(60)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. 다이 커넥터(68)는 도전 비아(16D)에 물리적으로 연결되고, 도전 비아(16D)에 의해 메모리 디바이스(10D)의 집적 회로에 전기적으로 연결된다.
도 10b에서, 수동 디바이스(70)가 메모리 디바이스(10D), 예를 들어 웨이퍼(56D)에 접합된다. 수동 디바이스(70)는 집적 수동 디바이스(IPD), 전력 관리 집적 회로(PMIC), 집적 전압 조정기(IVR) 등일 수 있다. 일부 실시예에서, 수동 디바이스(70)는 메모리 큐브(50) 내의 메모리 디바이스에 대한 IVR이다. 수동 디바이스(70)는 도 1과 관련하여 설명된 반도체 기판(12)과 유사할 수 있는 기판(72)을 포함하지만, 수동 디바이스(예, 저항, 커패시터, 인덕터 등)를 더 포함하며, 능동 디바이스(예, 트랜지스터, 다이오드 등)가 없을 수 있다. 수동 디바이스(70)는 수동 디바이스(70)의 전면에 도전 비아(74), 다이 커넥터(76) 및 유전체 층(78)을 포함하고, 수동 디바이스(70)의 후면에 다이 커넥터(80) 및 유전체 층(82)을 더 포함한다. 도전 비아(74)는 다이 커넥터(76)를 다이 커넥터(80)에 연결한다. 수동 디바이스(70)는 하이브리드 접합에 의해 메모리 디바이스(10D)에 접합되는 개별화된 디바이스이므로, 메모리 디바이스(10D)의 후면이 수동 디바이스(70)의 전면에 접합된다. 예를 들어, 유전체 층(66)은 어떤 접착 재료(예, 다이 부착 필름)도 사용하지 않고 유전체-유전체 접합을 통해 유전체 층(78)에 접합되고, 제1 서브 세트의 다이 커넥터(68A)가 어떤 공융 재료(예, 납땜)도 사용하지 않고 금속-금속 접합을 통해 다이 커넥터(76)에 접합된다.
그런 다음, 유전체 층(84)이 수동 디바이스(70)를 둘러싸도록 형성된다. 유전체 층(84)은 하이브리드 접합을 완료하기 위해 수동 디바이스(70)의 배치 이후이지만 어닐링 이전에 형성될 수 있거나, 어닐링 후에 형성될 수 있다. 유전체 층(84)은 디바이스 영역(52A)의 수동 디바이스(70)와 인접 디바이스 영역의 수동 디바이스 사이의 갭을 채워서 수동 디바이스를 보호한다. 유전체 층(84)은 도 6d와 관련하여 설명된 유전체 층(64)과 유사한 재료 및 유사한 방법으로 형성될 수 있다. 일부 실시예에서, 유전체 층(84)은 실리콘 산화물과 같은 산화물이다.
이어서, 도전 비아(86)가 유전체 층(84)을 통해 연장되도록 형성된다. 도전 비아(86)를 형성하기 위한 예로서, 개구가 유전체 층(84)에 패턴화된다. 패턴화는 허용되는 유전체 층(84)이 감광성 재료인 경우 유전체 층(84)을 노광시키거나 예를 들어, 이방성 에칭을 이용하여 유전체 층(84)을 에칭하는 것과 같이 허용 가능한 공정에 의해 것일 수 있다. 개구는 제2 서브 세트의 다이 커넥터(68B)를 노출시킨다. 유전체 층(84) 및 개구에 의해 노출된 다이 커넥터(68B)의 부분 상에 시드층이 형성된다. 일부 실시예에서, 시드층은 단일층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속층이다. 특정 실시예에서, 시드층은 티타늄 층 및 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 예를 들어, PVD 등을 이용하여 형성될 수 있다. 도전 재료가 시드층 상에 형성된다. 도전 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그런 다음, 시드층 및 도전 재료의 초과 부분이 제거되는 데, 해당 초과 부분은 유전체 층(84) 위에 놓인 부분이다. 제거는 평탄화 공정에 의해 이루어질 수 있다. 평탄화 공정은 시드층, 도전 재료, 유전체 층(84) 및 수동 디바이스(70)에 대해 수행된다. 제거는 시드층 및 도전 재료의 초과 부분을 동시에 제거하여 다이 커넥터(80) 및 유전체 층(82)을 노출시킨다. 평탄화 공정은 예를 들어, CMP 공정, 연삭 공정, 에치백 공정 등등 또는 이들의 조합일 수 있다. 개구 내의 시드층 및 도전 재료의 나머지 부분은 도전 비아(86)를 형성한다. 도전 비아(86), 유전체 층(84), 유전체 층(82) 및 다이 커넥터(80)의 상부 표면은 평탄화 공정 후에 동일 평면에 있다(공정 변화 내에서).
도 10c에서, 도 2a-2c와 관련하여 설명된 단계를 수행/반복함으로써 캐리어 기판(52) 위에 웨이퍼(56E, 56F, 56G, 56H)가 적층된다. 웨이퍼(56E, 56F, 56G, 56H)는 각각 디바이스 영역(52A)의 메모리 디바이스(10E, 10F, 10G, 10H)와 같은 다수의 집적 회로 디바이스를 포함한다. 메모리 디바이스(10E, 10F, 10G, 10H)는 메모리 큐브(50)를 포함하도록 후속 처리에서 개별화될 것이다. 웨이퍼(56E)는 수동 디바이스(70)에 접합되며, 여기서 유전체 층(84) 및 도전 비아(86)의 일부 부분이 하이브리드 접합에 참여한다. 예를 들어, 유전체 층(24E)은 어떤 접착 재료(예, 다이 부착 필름)도 사용하지 않고 유전체-유전체 접합을 통해 유전체 층(82) 및 유전체 층(84)에 접합되고, 다이 커넥터(22E)는 어떤 공융 재료(예, 땜납)도 사용하지 않고 금속-금속 접합을 통해 다이 커넥터(80) 및 도전 비아(86)에 접합된다. 각 웨이퍼(56F, 56G, 56H)는 하이브리드 접합에 의해 후면-전면 방식으로 웨이퍼(56E, 56F, 56G)에 각각 직접 접합된다. 웨이퍼(56H)의 도전 비아(16H)가 전기적으로 절연된 상태로 유지되도록 적층된 최종 웨이퍼, 예를 들어 웨이퍼(56H)는 박형화되지 않을 수 있다.
도 10d에서, 집적 회로 디바이스 스택, 예를 들어 메모리 디바이스(10A)로부터 캐리어 기판(52)을 분리(또는 "디본딩")하기 위해 캐리어 기판 디본딩이 수행된다. 일부 실시예에 따르면, 디본딩은 이형층(54)이 광의 열에 의해 분해되어 캐리어 기판(52)이 제거될 수 있도록 레이저 광 또는 UV 광과 같은 광을 이형층(54) 상에 투사하는 것을 포함한다. 그런 다음, 웨이퍼 스택은 전도되어 테이프(미도시) 상에 배치된다.
그런 다음, 다이 커넥터(22A)가 메모리 디바이스(10A)의 전면에 형성된다. 다이 커넥터(22A)는 도 2e와 관련하여 설명된 것과 유사한 재료 및 유사한 방법으로 형성될 수 있다.
도 10e에서, 예를 들어 디바이스 영역(52A)과 인접한 디바이스 영역 사이에서 스크라이브 라인 영역을 따라 개별화 공정이 수행된다. 개별화는 톱날 절단, 레이저 절단 등에 의해 이루어질 수 있다. 개별화 공정은 다이 커넥터(22A)가 형성되기 이전 또는 이후에 수행될 수 있다. 개별화는 인접한 디바이스 영역들로부터 디바이스 영역(52A)을 분리한다. 그 결과, 개별화된 메모리 큐브(50)가 디바이스 영역(52A)으로부터 얻어진다.
메모리 큐브(50)는 임의의 수의 층을 포함할 수 있다는 것을 이해해야 한다. 예시된 실시예에서, 메모리 큐브(50)는 8개의 메모리 디바이스층과 하나의 수동 디바이스층을 포함한다. 다른 실시예에서, 메모리 큐브(50)는 2개의 층, 4개의 층, 16개의 층, 32개의 층 등과 같은 8개 내외의 메모리 디바이스층을 포함한다. 메모리 큐브(50)는 또한 2개 이상의 수동 디바이스층을 포함할 수 있다.
메모리 큐브(50)의 형성이 완료된 후(예, 다이 커넥터(22A)의 형성 및 메모리 큐브(50)의 개별화 후), 형성된 메모리 큐브(50)는 프로브(62)를 사용하여 테스트된다. 프로브(62)는 다이 커넥터(22A)에 물리적 및 전기적으로 연결된다. 다이 커넥터(22A)는 메모리 큐브(50)를 테스트하는 데 사용되므로, 알려진 양호한 메모리 큐브만 추가 처리에 사용된다. 테스트는 메모리 디바이스(10A, 10B, 10C, 10D, 10E, 10F, 10G, 10H) 및 수동 디바이스(70)의 기능에 대한 테스트를 포함하거나, 또는 메모리 디바이스의 설계에 따라 예상될 수 있는 알려진 개방 회로 또는 단락에 대한 테스트를 포함할 수 있다. 테스트 중에, 메모리 큐브(50)의 모든 디바이스는 데이지-체인 방식으로 테스트될 수 있다.
이어서, 메모리 큐브(50)는 고 대역폭 메모리(HBM) 디바이스의 형성에 사용될 수 있다. 도 11은 일부 다른 실시예에 따라 메모리 큐브(50)를 구현하는 HBM 디바이스(100)의 단면도이다. 도 11은 베어 다이와 같은 제2 집적 회로 디바이스(예, 로직 디바이스 (10L)) 상에 메모리 큐브(50)를 적층함으로써 HBM 디바이스(100)가 형성되는 실시예를 예시한다. 도 11의 HBM 디바이스(100)는 도 10a-10e와 관련하여 설명된 공정에 의해 형성된 메모리 큐브와 같이 수동 디바이스(70)를 포함하는 메모리 큐브(50)를 제외하고 도 3a-3d와 관련하여 설명된 것과 유사한 공정에 의해 형성될 수 있다.
도 10a-10e는 수동 디바이스(70)를 갖는 메모리 큐브(50)가 웨이퍼-온-웨이퍼(WoW) 적층에 의해 형성되는 실시예를 예시하지만, 수동 디바이스(70)를 갖는 메모리 큐브(50)는 도 6a-6f에 예시된 공정에 의한 것과 같이 칩-온-칩(CoC) 적층에 의해서도 형성될 수 있음을 알아야 한다. 도 12는 일부 실시예에 따라 이러한 메모리 큐브(50)를 구현하는 HBM 디바이스(100)의 단면도이다. 도 12는 베어 다이와 같은 제2 집적 회로 디바이스(예, 로직 디바이스(10L)) 상에 메모리 큐브(50)를 적층함으로써 HBM 디바이스(100)가 형성되는 실시예를 예시한다.
도 11 및 도 12의 HBM 디바이스(100)는 수동 디바이스(70)를 포함하는 메모리 큐브(50)를 제외하고는 도 3a-3d와 관련하여 설명된 것과 유사한 공정에 의해 형성된다. HBM 디바이스는 수동 디바이스(70)를 포함하는 메모리 큐브(50)를 제외하고는 도 4a-4d 및 도 5a-5c와 관련하여 설명된 것과 유사한 공정에 의해서도 형성될 수 있음을 알아야 한다.
도 13은 일부 다른 실시예에 따른 HBM 디바이스(100)를 예시한다. 이하에서 더 상세히 논의되는 바와 같이, 도 13은 메모리 큐브(50A) 및 메모리 큐브(50B)와 같은 다수의 메모리 큐브가 제2 집적 회로 디바이스(예, 로직 디바이스(10L)) 상에 적층된 디바이스를 예시한다. 따라서, 봉지재(112)는 메모리 큐브(50A, 50B) 모두를 둘러싼다. 메모리 큐브(50A, 50B)는 이미 테스트된 알려진 양호한 메모리 큐브이다. 메모리 큐브(50A)는 도 3c와 관련하여 설명된 것과 유사한 방식으로 웨이퍼(102)에 부착될 수 있다. 예시된 실시예에서, 다이 커넥터(116) 및 유전체 층(118)이 메모리 큐브(50A)의 하부 디바이스의 후면에 형성된다. 다이 커넥터(116)는도 2e와 관련하여 설명된 다이 커넥터(22A)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. 유전체 층(118)은 도 2c에 대해 설명된 유전체 층(58)과 유사한 재료 및 유사한 방법으로 형성될 수 있다.
메모리 큐브(50B)는 재유동 가능 커넥터(120)에 의해 메모리 큐브(50A)에 부착될 수 있다. 재유동 가능 커넥터(120)는 도 3c와 관련하여 설명된 재유동 가능 커넥터(108)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. 재유동 가능 커넥터(120)는 메모리 큐브(50A)의 다이 커넥터(116)를 메모리 큐브(50B)의 다이 커넥터(22A)에 연결하는 데 사용된다.
일부 실시예에서, 언더필(122)이 메모리 큐브(50A)와 메모리 큐브(50B) 사이에 형성되어 재유동 가능 커넥터(120)를 둘러싼다. 언더필(122)은 응력을 감소시키고 재유동 가능 커넥터(120)의 리플로우로 인한 접합부를 보호할 수 있다. 언더필(122)은 메모리 큐브(50A, 50B)가 부착된 후 모세관 유동 공정에 의해 형성될 수 있거나, 메모리 큐브(50A, 50B)가 부착되기 전에 적절한 성막 방법에 의해 형성될 수 있다.
도 13의 HBM 디바이스(100)는 복수의 메모리 큐브(50A, 50B)를 제외하고는 도 3a-3d에 대해 설명된 것과 유사한 공정에 의해 형성된다. HBM 디바이스는 복수의 메모리 큐브(50A, 50B)를 제외하고는 도 4a-4d 및 도 5a-5c와 관련하여 설명된 것과 유사한 공정에 의해 형성될 수 있다는 것을 이해해야 한다.
도 13의 메모리 큐브(50)는 도 2f와 관련하여 설명된 것과 유사하다. 도 13의 것과 유사한 HBM 디바이스는 도 6f, 도 11 및 도 12와 관련하여 설명된 메모리 큐브(50)를 사용하여 형성될 수 있다는 것도 알아야 한다.
도 14a 및 도 14b는 일부 실시예에 따라 집적 회로 패키지를 형성하기 위한 공정 도중의 중간 단계의 단면도이다. 아래에서 더 상세히 논의되는 바와 같이, 도 14a 및 도 14b는 HBM 디바이스(100)가 CoW 패키지와 같은 집적 회로 패키지(300)(도 14a 참조)로 패키징되는 공정을 예시한다. 그런 다음, 집적 회로 패키지(300)는 CoWoS 패키지와 같은 다른 패키지를 형성하기 위해 패키지 기판(400)(도 14b 참조)에 장착된다. 집적 회로 패키지(300)는 웨이퍼(302) 상에 HBM 디바이스(100) 및 제3 집적 회로 디바이스를 적층함으로써 형성된다. 제3 집적 회로 디바이스는 도 1을 참조로 전술한 집적 회로 디바이스(10)와 유사한 구조를 가질 수 있으며, 일 실시예에서 프로세서 디바이스일 수 있다. 웨이퍼(302)의 하나의 패키지 영역(302A)에 집적 회로 패키지를 형성하는 것이 예시되어 있지만, 웨이퍼(302)는 임의의 수의 디바이스 영역을 가질 수 있고, HBM 디바이스(100)가 각 디바이스 영역에 적층될 수 있다는 것을 이해해야 한다.
도 14a에서, 웨이퍼(302)가 획득된다. 웨이퍼(302)는 패키지 영역(302A)에 인터포저(304)를 포함한다. 인터포저(304)는 집적 회로 패키지(300)에 포함되도록 후속 처리에서 개별화될 것이다. 인터포저(304)는 반도체 기판(306), 상호 접속 구조체(308), 도전 비아(310) 및 다이 커넥터(312)를 포함하며, 이들은 각각, 반도체 기판(306)이 능동/수동 디바이스를 가지지 않고 다이 커넥터(312)가 마이크로범프와 같은 재유동 가능 커넥터에 사용되기에 적절한 커넥터일 수 있다는 것을 제외하고 도 1을 참조로 전술한 집적 회로 디바이스(10)의 반도체 기판(12), 상호 접속 구조체(14), 도전 비아(16) 및 다이 커넥터(22)와 유사할 수 있다. 인터포저(304)는 다이 커넥터(312)와 유사할 수 있고 도전 비아(310)에 연결되는 외부 커넥터(314)를 더 포함한다.
HBM 디바이스(100) 및 프로세서 디바이스(10P)가 웨이퍼(302), 예를 들어 인터포저(304)의 상호 접속 구조체(308)에 부착된다. 프로세서 디바이스(10P)는 CPU, GPU, SoC 등과 같은 처리 장치일 수 있다. 프로세서 디바이스(10P)는 반도체 기판(12P), 상호 접속 구조체(14P), 다이 커넥터(22P), 유전체 층(24P) 및 도전 커넥터(26P)를 포함한다. 프로세서 디바이스(10P)는 TSV가 없고, 다이 커넥터(22P)는 마이크로범프와 같은 재유동 가능 커넥터에 사용되기에 적절한 커넥터일 수 있다. 도전 커넥터(26P)는 도 3d와 관련하여 설명된 도전 커넥터(114)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. HBM 디바이스(100)는 도전 커넥터(114)를 리플로우함으로써 웨이퍼(302)의 다이 커넥터(312)에 부착될 수 있고, 프로세서 디바이스(10P)는 도전 커넥터(26P)를 리플로우함으로써 웨이퍼(302)의 다이 커넥터(312)에 부착될 수 있다.
일부 실시예에서, 언더필(316)이 웨이퍼(302)와 HBM 디바이스(100) 및 프로세서 디바이스(10P) 각각의 사이에 형성되어 도전 커넥터(26P) 및 도전 커넥터(114)를 둘러싼다. 언더필(316)은 도 3c와 관련하여 설명된 언더필(110)과 유사한 재료 및 유사한 방법으로 형성될 수 있다.
그런 다음, 봉지재(318)가 다양한 콤포넌트 상의 주위에 형성된다. 형성 후, 봉지재(318)는 HBM 디바이스(100) 및 프로세서 디바이스(10P)를 봉지하고 언더필(316)과 접촉한다. 봉지재(318)는 도 3d와 관련하여 설명된 봉지재(112)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. HBM 디바이스(100) 및/또는 프로세서 디바이스(10P)를 노출시키기 위해 봉지재(318)에 대해 평탄화 공정이 선택적으로 수행된다.
도전 커넥터(320)가 외부 커넥터(314) 상에 형성된다. 도전 커넥터(320)는 도 3d와 관련하여 설명된 도전 커넥터(114)와 유사한 재료 및 유사한 방법으로 형성될 수 있다.
도 14b에서, 예를 들어 패키지 영역(302A)과 인접한 패키지 영역 사이의 스크라이브 라인 영역을 따른 톱날 절단에 의해 개별화 공정이 수행된다. 톱날 절단은 패키지 영역(302A)을 개별화한다. 그에 따라 얻어진 개별화된 집적 회로 패키지(300)는 패키지 영역(302A)으로부터 얻어진다.
그런 다음, 집적 회로 패키지(300)는 도전 커넥터(320)를 사용하여 패키지 기판(400)에 장착될 수 있다. 패키지 기판(400)은 기판 코어(402) 및 해당 기판 코어(402) 위의 접합 패드(404)를 포함한다. 기판 코어(402)는 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 형성될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비소화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료도 사용될 수 있다. 추가적으로, 기판 코어(402)는 SOI 기판일 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 하나의 대안적인 실시예에서, 기판 코어(402)는 유리 섬유 강화 수지 코어와 같은 절연 코어를 기반으로 한다. 코어 재료의 일례로, FR4와 같은 유리 섬유 수지가 있다. 코어 재료의 대안예로는 비스말레이미드-트리아진(BT) 수지 또는 다른 PCB 재료 또는 필름이 있다. ABF 또는 다른 라미네이트와 같은 빌드-업 필름이 기판 코어(402)에 사용될 수 있다.
기판 코어(402)는 능동 및 수동 디바이스(미도시)를 포함할 수 있다. 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 다양한 디바이스를 사용하여 디바이스 스택 설계의 구조적 및 기능적 요건을 형성할 수 있다. 디바이스는 임의의 적절한 방법을 이용하여 형성될 수 있다.
기판 코어(402)는 또한 배선층 및 비아(미도시)를 포함할 수 있으며, 접합 패드(404)가 배선층 및 비아에 물리적으로 및/또는 전기적으로 결합된다. 배선층은 능동 및 수동 디바이스 위에 형성될 수 있으며 다양한 디바이스를 연결하여 기능 회로를 형성하도록 설계된다. 배선층은 유전체 재료(로우-k 유전체 재료)층과 비아로 상호 연결된 도전 재료(예, 구리)층이 교대로 형성된 층으로 형성될 수 있으며, 임의의 적절한 공정(예, 증착, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 기판 코어(402)는 실질적으로 능동 및 수동 디바이스를 가지지 않는다.
일부 실시예에서, 도전 커넥터(320)는 외부 커넥터(314)를 접합 패드(404)에 부착하기 위해 리플로우된다. 도전 커넥터(320)는 기판 코어(402) 내에 배선층을 포함하는 패키지 기판(400)을 집적 회로 패키지(300)에 전기적 및/또는 물리적으로 결합한다. 일부 실시예에서, 납땜 레지스트가 기판 코어(402) 상에 형성된다. 도전 커넥터(320)는 접합 패드(404)에 전기적 및 기계적으로 결합되도록 납땜 레지스트의 개구에 배치될 수 있다. 납땜 레지스트는 기판 코어(402)의 영역을 외부 손상으로부터 보호하는 데 사용된다.
일부 실시예에서, 언더필(406)이 집적 회로 패키지(300)와 패키지 기판(400) 사이에 형성되어 도전 커넥터(320)를 둘러싸는 것으로 응력을 감소시키고 도전 커넥터(320)의 리플로우로 인한 접합부를 보호할 수 있다. 언더필(406)은 집적 회로 패키지(300)가 부착된 후 모세관 유동 공정에 의해 형성되거나 집적 회로 패키지(300)가 부착되기 전에 적절한 성막 방법으로 형성될 수 있다. 도전 커넥터(320)는 집적 회로 패키지(300)가 패키지 기판(400)에 부착된 후에 남아있는 에폭시 플럭스의 에폭시 부분의 적어도 일부로 리플로우 되기 전에 그 위에 형성된 에폭시 플럭스(미도시)를 가질 수 있다. 이 잔류 에폭시 부분은 언더필(406)로서 작용할 수 있다.
일부 실시예에서, 수동 디바이스(예, 표면 실장 디바이스(SMD), 미도시)도 역시 집적 회로 패키지(300)(예, 외부 커넥터(314)에) 또는 패키지 기판(400)(예, 접합 패드(404))에 부착될 수 있다. 예를 들어, 수동 디바이스는 도전 커넥터(320)와 동일한 집적 회로 패키지(300) 또는 패키지 기판(400)의 표면에 접합될 수 있다. 수동 디바이스는 집적 회로 패키지(300)를 패키지 기판(400) 상에 실장하기 전에 집적 회로 패키지(300)에 부착될 수 있거나, 집적 회로 패키지(300)를 패키지 기판(400) 상에 실장하기 이전 또는 이후에 패키지 기판(400)에 부착될 수 있다.
도 15a-15c는 일부 실시예에 따라 집적 회로 패키지를 형성하기 위한 공정 도중의 중간 단계의 단면도이다. 아래에 더 상세히 논의되는 바와 같이, 도 15a-15c는 HBM 디바이스(100)가 집적 회로 패키지(500)(도 15b)에 패키징되는 공정을 예시한다. 그런 다음, 집적 회로 패키지(500)는 패키지 기판(400)(도 15c 참조)에 실장된다. 집적 회로 패키지(500)는 캐리어 기판(502)(도 15a 참조) 상에 형성된다. 캐리어 기판(502)의 하나의 패키지 영역(502A)에 집적 회로 패키지(500)를 형성하는 것이 예시되어 있지만, 캐리어 기판(502)은 임의의 수의 패키지 영역을 가질 수 있고, 집적 회로 패키지가 각각의 패키지 영역에 형성될 수 있음을 이해해야 한다.
도 15a에서, 캐리어 기판(502)이 제공되고, 캐리어 기판(502) 상에 이형층(504)이 형성된다. 캐리어 기판(502)은 도 2a와 관련하여 설명된 캐리어 기판(52)과 유사할 수 있다. 이형층(504)은 도 2a와 관련하여 설명된 이형층(54)과 유사할 수 있다.
재분배 구조체(506)가 이형층(504) 상에 형성된다. 재분배 구조체(506)는 유전체 층(508) 및 유전체 층(508) 사이의 배선 패턴(510)(재분배 층 또는 재분배 라인으로도 지칭됨)을 포함한다. 예를 들어, 재분배 구조체(506)는 각각의 유전체 층(508)에 의해 서로 분리된 복수의 배선 패턴(510)을 포함할 수 있다.
일부 실시예에서, 유전체 층(508)은 PBO, 폴리이미드, BCB-계 중합체 등과 같은 감광성 재료일 수 있는 중합체로 형성되며, 리소그래피 마스크를 사용하여 패턴화될 수 있다. 다른 실시예에서, 유전체 층(508)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성된다. 유전체 층(508)은 스핀 코팅, 라미네이션, CVD 등등 또는 이들의 조합에 의해 형성될 수 있다. 각각의 유전체 층(508)이 형성된 후, 해당 유전체 층은 하부의 배선 패턴(510)의 일부와 같이 하부의 도전 특징부를 노출시키도록 패턴화된다. 패턴화는 예컨대, 유전체 층(508)이 감광 재료인 경우 유전체 층을 노광시키거나 예를 들어 이방성 에칭을 이용한 에칭에 의한 것과 같이 허용 가능한 공정에 의해 이루어질 수 있다. 유전체 층(508)이 감광 재료인 경우, 유전체 층(508)은 노광 후에 현상될 수 있다.
배선 패턴(510)은 각각 도전 비아 및/또는 도전 라인을 포함한다. 도전 비아는 유전체 층(508)을 통해 연장되고, 도전 라인은 유전체 층(508)을 따라 연장된다. 배선 패턴을 형성하는 예로서, 시드층(미도시)이 하부의 도전 특징부 위에 형성된다. 일부 실시예에서, 시드층은 단일층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예에서, 시드층은 티타늄 층 및 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 PVD 등과 같은 성막 공정을 이용하여 형성될 수 있다. 그런 다음, 시드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 노광될 수 있다. 포토레지스트의 패턴은 배선 패턴에 대응한다. 패턴화는 시드층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 포토레지스트의 개구 내부와 시드층의 노출된 부분 상에 도전 재료가 형성된다. 도전 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 재료는 구리, 티타늄, 텅스텐, 알루미늄 등등 또는 이들의 조합과 같은 금속 또는 금속 합금을 포함할 수 있다. 그런 다음, 포토레지스트 및 도전 재료가 형성되지 않은 시드층 부분이 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 이용하여 시드층의 노출된 부분이 제거된다. 시드층 및 도전 재료의 나머지 부분은 재분배 구조체(506)의 하나의 레벨에 대해 배선 패턴을 형성한다.
예시된 것보다 더 많거나 더 적은 유전체 층(508) 및 배선 패턴(510)이 재분배 구조체(506)에 형성될 수 있다. 일부 실시예에서, 재분배 구조체(506)는 제1 부분(506A) 및 제2 부분(506B)을 포함하는 웨이퍼-레벨 재분배 구조체이며, 여기서 제1 부분(506A)은 얇은 유전체 층(508) 및 얇은 배선 패턴(510)을 포함하고, 제2 부분(506B)은 두꺼운 유전체 층(508) 및 두꺼운 배선 패턴(510)을 포함한다.
도전 커넥터(512)가 재분배 구조체(506)의 배선 패턴(510)에 연결되도록 형성된다. 재분배 구조체(506)의 상부 유전체 층(508)은 하부의 배선 패턴(510)의 일부를 노출시키도록 패턴화될 수 있다. 일부 실시예에서, 언더범프 배선(UBM)이 개구에 형성될 수 있다. 도전 커넥터(512)는 UBM 상에 형성된다. 도전 커넥터(512)는 도 3d와 관련하여 설명된 도전 커넥터(114)와 유사한 재료 및 유사한 방법으로 형성될 수 있다.
도 15b에서, 재분배 구조체(506), 예를 들어 하부의 유전체 층(508)으로부터 캐리어 기판(502)을 분리(디본딩)하기 위해 캐리어 기판 디본딩이 수행된다. 일부 실시예에 따르면, 디본딩은 이형층(504)이 광의 열에 의해 분해되어 캐리어 기판(502)이 제거될 수 있도록 이형층(504) 상에 레이저 광 또는 UV 광과 같은 광을 투사하는 것을 포함한다. 그런 다음, 구조체는 전도되어 예를 들어, 테이프 상에 배치될 수 있다.
재분배 구조체(506)에 HBM 디바이스(100) 및 프로세서 디바이스(10P)가 부착된다. 프로세서 디바이스(10P)는 CPU, GPU, SoC 등과 같은 처리 디바이스일 수 있다. 프로세서 디바이스(10P)는 도 14a와 관련하여 설명된 것과 유사할 수 있다.
예시된 실시예에서, HBM 디바이스(100)는 도전 커넥터(114)를 사용하여 재분배 구조체(506)에 부착되고, 프로세서 디바이스(10P)는 도전 커넥터(26P)를 사용하여 재분배 구조체(506)에 부착된다. 예를 들어, UBM은 재분배 구조체(506)의 배선 패턴(510)에 연결되도록 재분배 구조체(506)의 하부 유전체 층(508)을 통해 연장되도록 형성될 수 있다. 도전 커넥터(26P, 114)는 UBM에 접촉되고 리플로우되어 HBM 디바이스(100) 및 프로세서 디바이스(10P)를 재분배 구조체(506)에 부착할 수 있다.
일부 실시예에서, 언더필(514)이 재분배 구조체(506)와 HBM 디바이스(100) 및 프로세서 디바이스(10P) 각각 사이에 형성되어 도전 커넥터(26P) 및 도전 커넥터(114)를 둘러싼다. 언더필(514)은 도 3c와 관련하여 설명된 언더필(110)과 유사한 재료 및 유사한 방법으로 형성될 수 있다.
그런 다음, 봉지재(516)가 다양한 콤포넌트 상에서 주위에 형성된다. 형성 후, 봉지재(516)는 HBM 디바이스(100) 및 프로세서 디바이스(10P)를 봉지하고 언더필(514)과 접촉한다. 봉지재(516)는 도 3d와 관련하여 설명된 봉지재(112)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. HBM 디바이스(100) 및 프로세서 디바이스(10P)를 노출시키도록 봉지재(516)에 대해 평탄화 공정이 선택적으로 수행된다.
도 15c에서, 예를 들어 패키지 영역(502A)과 인접한 패키지 영역 사이의 스크라이브 라인 영역을 따라 톱날 절단함으로써 개별화 공정이 수행된다. 톱날 절단은 패키지 영역(502A)을 개별화한다. 그에 따라 얻어진 개별화된 집적 회로 패키지(500)는 패키지 영역(502A)으로부터 얻어진다. 개별화 후, 재분배 구조체(506)와 봉지재(516)는 측면으로 인접한다(공정 변화 내에서).
그런 다음, 집적 회로 패키지(500)는 도전 커넥터(512)를 사용하여 패키지 기판(400)에 부착된다. 패키지 기판(400)은 도 14b와 관련하여 설명된 것과 유사할 수 있다. 예를 들어, 패키지 기판(400)은 도전 커넥터(512)에 연결되는 접합 패드(404)를 포함할 수 있다. 일부 실시예에서, 언더필(406)이 집적 회로 패키지(500)와 패키지 기판(400) 사이에 형성되어 도전 커넥터(512)를 둘러쌀 수 있다.
도 16a-16f는 일부 실시예에 따라 집적 회로 패키지를 형성하기 위한 공정 도중의 중간 단계의 단면도이다. 이하에서 더 상세히 논의되는 바와 같이, 도 16a-16f는 HBM 디바이스(100)가 집적 회로 패키지(600)(도 16e 참조)에 패키징되는 공정을 예시한다. 그런 다음, 집적 회로 패키지(500)는 패키지 기판(400)(도 16f 참조)에 실장되어 다른 패키지를 형성한다. 집적 회로 패키지(600)는 캐리어 기판(602)(도 16a 참조) 상에 형성된다. 캐리어 기판(602)의 하나의 패키지 영역(602A)에 집적 회로 패키지(600)를 형성하는 것이 예시되어 있지만, 캐리어 기판(602)은 임의의 수의 패키지 영역을 가질 수 있고, 집적 회로 패키지가 각 패키지 영역에 형성될 수 있음을 이해해야 한다.
도 16a에서, 캐리어 기판(602)이 제공되고, 캐리어 기판(602) 상에 이형층(604)이 형성된다. 캐리어 기판(602)은 도 2a와 관련하여 설명된 캐리어 기판(52)과 유사할 수 있다. 이형층(604)은 도 2a와 관련하여 설명된 이형층(54)과 유사할 수 있다.
그런 다음, 재분배 구조체(606)가 이형층(604) 상에 형성된다. 재분배 구조체(606)는 도 15a와 관련하여 설명된 재분배 구조체(506)와 유사한 방식 및 유사한 재료로 형성될 수 있다. 재분배 구조체(606)는 유전체 층(608) 및 유전체 층(608) 사이의 배선 패턴(610)(재분배 층 또는 재분배 라인으로도 지칭됨)을 포함한다.
도 16b에서, 전도성 비아(612)가 재분배 구조체(606)의 배선 패턴(610)에 연결되도록 형성된다. 도전 비아(612)를 형성하는 예로서, 개구가 재분배 구조체(606)의 상부 유전체 층(608)에 형성될 수 있다. 그런 다음, 시드층이 재분배 구조체(606) 위에, 예를 들어 상부 유전체 층(608) 및 상부 유전체 층(608)의 개구에 의해 노출된 배선 패턴(610)의 부분 상에 형성된다. 일부 실시예에서, 시드층은 단일층 또는 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있는 금속층이다. 특정 실시예에서, 시드층은 티타늄 층 및 해당 티타늄 층 위의 구리층을 포함한다. 시드층은 예를 들어 PVD 등을 이용하여 형성될 수 있다. 시드층 상에 포토레지스트가 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 노광될 수 있다. 포토레지스트의 패턴은 도전 비아에 대응한다. 패턴화는 시드층을 노출시키도록 포토레지스트를 통해 개구를 형성한다. 포토레지스트의 개구 내부와 시드층의 노출된 부분 상에 도전 재료가 형성된다. 도전 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 포토레지스트 및 도전 재료가 형성되지 않은 시드층 부분이 제거된다. 포토레지스트는 산소 플라즈마 등을 사용하는 것과 같은 허용 가능한 애싱 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 이용하여 시드층의 노출된 부분이 제거된다. 시드층과 도전 재료의 나머지 부분은 도전 비아(612)를 형성한다.
그런 다음, 브릿지 다이(614)가 재분배 구조체(506)(예, 상부 유전체 층(508)) 상에 배치된다. 브릿지 다이(614)는 인터포저, TSV 다이 등일 수 있다. 일부 실시예에서, 브릿지 다이(614)는 반도체 기판(616) 및 해당 반도체 기판(616)을 통해 연장되는 TSV(618)를 포함한다. 반도체 기판(616)은 벌크 기판일 수 있거나, 능동 및/또는 수동 디바이스를 포함하는 기판일 수 있다.
도 16c에서, 봉지재(620)가 도전 비아(612) 및 브릿지 다이(614) 상에서 주위에 형성된다. 형성 후, 봉지재(620)는 도전 비아(612) 및 브릿지 다이(614)를 봉지한다. 봉지재(620)는 성형 화합물, 에폭시 등일 수 있다. 봉지재(620)는 압축 성형, 전사 성형 등에 의해 도포될 수 있고, 브릿지 다이(614) 및/또는 도전 비아(612)가 매립되거나 덮이도록 캐리어 기판(602) 위에 형성될 수 있다. 봉지재(620)는 액체 또는 반-액체 형태로 도포된 후 경화될 수 있다. 그런 다음, 도전 비아(612) 및 브릿지 다이(614)를 노출시키도록 봉지재(620)에 대해 평탄화 공정이 수행될 수 있다. 평탄화 공정은 도전 비아(612) 및 TSV(618)가 노출될 때까지 봉지재(620)의 재료를 제거할 수 있다. 평탄화된 콤포넌트의 상부 표면은 평탄화 공정 후 동일 평면에 있다(공정 변화 내에서). 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP), 연삭 공정, 에치백 등일 수 있다. 일부 실시예에서, 예를 들어 도전 비아(612) 및 TSV(618)가 이미 노출된 경우 평탄화는 생략될 수 있다.
도 16d에서, 재분배 구조체(622)가 봉지재(620), 브릿지 다이(614) 및 도전 비아(612) 상에 형성된다. 재분배 구조체(622)는 도 15a와 관련하여 설명된 재분배 구조체(506)와 유사한 방식 및 유사한 재료로 형성될 수 있다. 재분배 구조체(622)는 유전체 층(624)과 유전체 층(624) 사이의 배선 패턴(626)(재분배 층 또는 재분배 라인으로도 지칭됨)을 포함한다.
도전 커넥터(628)가 재분배 구조체(622)의 배선 패턴(626)에 연결되도록 형성된다. 재분배 구조체(622)의 상부 유전체 층(624)은 하부의 배선 패턴(626)의 일부를 노출하도록 패턴화될 수 있다. 일부 실시예에서, 언더범프 배선(UBM)이 개구에 형성될 수 있다. 도전 커넥터(628)는 UBM 상에 형성된다. 도전 커넥터(628)는 도 3d와 관련하여 설명된 도전 커넥터(114)와 유사한 방식 및 유사한 재료로 형성될 수 있다.
도 16e에서, 재분배 구조체(606), 예를 들어 하부 유전체 층(608)으로부터 캐리어 기판(602)을 분리(디본딩)하기 위해 캐리어 기판 디본딩이 수행된다. 일부 실시예에 따르면, 디본딩은 이형층(604)이 광의 열에 의해 분해되어 캐리어 기판(602)이 제거될 수 있도록 이형층(604) 상에 레이저 광 또는 UV 광을 투사하는 것을 포함한다. 그런 다음, 구조체가 전도되어 예를 들어, 테이프 위에 배치될 수 있다.
그런 다음, 재분배 구조체(606)에 HBM 디바이스(100) 및 프로세서 디바이스(10P)가 부착된다. 프로세서 디바이스(10P)는 CPU, GPU, SoC 등과 같은 처리 디바이스일 수 있다. 프로세서 디바이스(10P)는 도 14a와 관련하여 설명된 것과 유사할 수 있다.
예시된 실시예에서, HBM 디바이스(100)는 도전 커넥터(114)를 사용하여 재분배 구조체(606)에 부착되고, 프로세서 디바이스(10P)는 도전 커넥터(26P)를 사용하여 재분배 구조체(606)에 부착된다. 예를 들어, UBM은 재분배 구조체(606)의 배선 패턴(610)에 연결되도록 재분배 구조체(606)의 하부 유전체 층(608)을 통해 연장되도록 형성될 수 있다. 도전 커넥터(26P, 114)는 UBM에 접촉되고 리플로우되어 HBM 디바이스(100) 및 프로세서 디바이스(606)를 재분배 구조체(606)에 부착할 수 있다.
일부 실시예에서, 언더필(630)이 재분배 구조체(606)와 HBM 디바이스(100) 및 프로세서 디바이스(10P) 각각의 사이에 형성되어 도전 커넥터(26P) 및 도전 커넥터(114)를 둘러싼다. 언더필(630)은 도 3c와 관련하여 설명된 언더필(110)과 유사한 재료 및 유사한 방법으로 형성될 수 있다.
그런 다음, 봉지재(632)가 다양한 콤포넌트 상에서 주위에 형성된다. 형성 후, 봉지재(632)는 HBM 디바이스(100) 및 프로세서 디바이스(10P)를 봉지하고 언더필(630)과 접촉한다. 봉지재(632)는 도 3d와 관련하여 설명된 봉지재(112)와 유사한 재료 및 유사한 방법으로 형성될 수 있다. HBM 디바이스(100) 및 프로세서 디바이스(10P)를 노출시키도록 봉지재(632)에 대해 평탄화 공정이 선택적으로 수행된다.
도 16f에서, 예를 들어 패키지 영역(602A)과 인접한 패키지 영역 사이의 스크라이브 라인 영역을 따라 톱날 절단함으로써 개별화 공정이 수행된다. 톱날 절단은 패키지 영역(602A)을 개별화한다. 그에 따라 얻어지는 개별화된 집적 회로 패키지(600)는 패키지 영역(602A)으로부터 얻어진다. 개별화 후에, 재분배 구조체(606), 봉지재(620), 재분배 구조체(622) 및 봉지재(632)(도 16f 참조)는 측면으로 인접한다(공정 변화 내에서).
그런 다음, 집적 회로 패키지(600)는 도전 커넥터(628)를 사용하여 패키지 기판(400)에 부착된다. 패키지 기판(400)은 도 14b와 관련하여 설명된 것과 유사할 수 있다. 예를 들어, 패키지 기판(400)은 도전 커넥터(628)에 연결된 접합 패드(404)를 포함할 수 있다. 일부 실시예에서, 언더필(406)이 집적 회로 패키지(600)와 패키지 기판(400) 사이에 형성되어 도전 커넥터(628)를 둘러쌀 수 있다.
실시예는 여러 가지 장점을 얻을 수 있다. 하이브리드 접합으로 메모리 디바이스들을 적층하여 메모리 큐브를 형성하면, 납땜 접합과 같은 다른 수단으로 메모리 디바이스를 접합하는 것보다 메모리 큐브의 전기적 및 열적 성능이 향상될 수 있다. 형성 후에 메모리 큐브를 테스트하면 불량 메모리 큐브의 처리가 방지되어 제조 비용을 줄일 수 있다. 또한, 메모리 큐브의 상부 메모리 디바이스에 도전 범프와 같은 다이 커넥터를 형성하면 메모리 큐브가 재유동 가능 커넥터에 의해 저비용 방식으로 로직 디바이스에 부착될 수 있다.
일 실시예에서, 방법은: 유전체-유전체 접합 및 금속-금속 접합으로 제1 메모리 디바이스의 후면을 제2 메모리 디바이스의 전면에 접합하는 단계; 상기 접합 후에, 상기 제1 메모리 디바이스의 전면에서 제1 유전체 층을 통해 제1 도전 범프를 형성하는 단계 - 상기 제1 도전 범프는 상기 제1 유전체 층의 주요 표면으로부터 상승됨 -; 상기 제1 도전 범프를 사용하여 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 테스트하는 단계; 및 상기 테스트 후에, 재유동 가능 커넥터를 사용하여 로직 디바이스를 상기 제1 도전 범프에 부착하는 단계를 포함한다.
방법의 일부 실시예에서, 상기 제1 메모리 디바이스의 후면을 상기 제2 메모리 디바이스의 전면에 접합하는 단계는 유전체-유전체 접합 및 금속-금속 접합으로 제1 웨이퍼의 후면을 제2 웨이퍼의 전면에 접합하는 단계 - 상기 제1 웨이퍼는 상기 제1 메모리 디바이스를 포함하고 상기 제2 웨이퍼는 상기 제2 메모리 디바이스를 포함함 - 를 포함하며, 방법은: 상기 접합 후, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 개별화하는 단계를 더 포함한다. 방법의 일부 실시예에서, 상기 제1 메모리 디바이스의 후면을 상기 제2 메모리 디바이스의 전면에 접합하는 단계는 유전체-유전체 접합 및 금속-금속 접합으로 제1 집적 회로 다이의 후면을 제2 집적 회로 다이의 전면에 접합하는 단계를 포함하고, 방법은: 상기 접합 후에, 상기 제1 집적 회로 다이 및 상기 제2 집적 회로 다이 둘레에 제2 유전체 층을 형성하는 단계를 더 포함한다. 방법의 일부 실시예에서, 상기 제1 메모리 디바이스의 후면을 상기 제2 메모리 디바이스의 전면에 접합하는 단계는: 상기 제2 메모리 디바이스를 상기 제1 메모리 디바이스에 대해 가압하는 단계; 및 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 어닐링하는 단계를 포함한다. 일부 실시예에서, 방법은: 유전체-유전체 접합 및 금속-금속 접합으로 수동 디바이스의 전면을 상기 제2 메모리 디바이스의 후면에 접합하는 단계; 상기 수동 디바이스 둘레에 제2 유전체 층을 형성하는 단계; 상기 제2 유전체 층을 통해 연장되는 도전 비아를 형성하는 단계; 및 제3 메모리 디바이스의 전면을 금속-금속 접합으로 상기 도전 비아 및 상기 수동 디바이스의 후면에 접합하고 유전체-유전체 접합으로 상기 제2 유전체 층 및 상기 수동 디바이스의 상기 후면에 접합하는 단계를 더 포함한다. 방법의 일부 실시예에서, 재유동 가능 커넥터로 상기 로직 디바이스를 상기 제1 도전 범프에 부착하는 단계는: 상기 로직 디바이스 및 제2 도전 범프를 포함하는 웨이퍼를 획득하는 단계 - 상기 제2 도전 범프는 상기 웨이퍼의 후면에 배치됨 -; 및 상기 재유동 가능 커넥터를 사용하여 상기 제1 도전 범프를 상기 제2 도전 범프에 납땜하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 재유동 가능 커넥터를 사용하여 상기 로직 디바이스를 상기 제1 도전 범프에 부착하는 단계는 상기 로직 디바이스, 상기 로직 디바이스를 둘러싸는 봉지재 및 상기 로직 디바이스에 연결된 제2 도전 범프를 포함하는 패키지 콤포넌트를 형성하는 단계; 및 상기 재유동 가능 커넥터를 사용하여 상기 제1 도전 범프를 상기 제2 도전 범프에 납땜하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 재유동 가능 커넥터를 사용하여 상기 로직 디바이스를 상기 제1 도전 범프에 부착하는 단계는: 집적 회로 다이를 획득하는 단계 - 상기 집적 회로 다이는 해당 집적 회로 다이의 후면에 제2 도전 범프를 포함함 -; 및 상기 재유동 가능 커넥터를 사용하여 상기 제1 도전 범프를 상기 제2 도전 범프에 납땜하는 단계를 포함한다. 방법의 일부 실시예에서, 상기 로직 디바이스는 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 위한 인터페이스 디바이스이고, 방법은: 상기 인터페이스 디바이스 및 프로세서 디바이스를 인터포저에 부착하는 단계; 및 상기 인터포저를 캐리어 기판에 부착하는 단계를 더 포함한다. 방법의 일부 실시예에서, 상기 로직 디바이스는 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 위한 인터페이스 디바이스이고, 방법은: 상기 인터페이스 디바이스 및 프로세서 디바이스를 웨이퍼-레벨 재분배 구조체에 부착하는 단계; 및 상기 웨이퍼-레벨 재분배 구조체를 캐리어 기판에 부착하는 단계를 더 포함한다. 방법의 일부 실시예에서, 상기 로직 디바이스는 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 위한 인터페이스 디바이스이고, 방법은: 제1 재분배 구조체를 형성하는 단계; 상기 제1 재분배 구조체로부터 연장되는 도전 비아를 형성하는 단계; 상기 도전 비아에 인접하게 브릿지 다이를 배치하는 단계; 상기 브릿지 다이 및 상기 도전 비아를 봉지재로 봉지하는 단계; 상기 봉지재, 상기 브릿지 다이 및 상기 도전 비아 상에 제2 재분배 구조체를 형성하는 단계; 상기 인터페이스 디바이스 및 프로세서 디바이스를 상기 제1 재분배 구조체에 부착하는 단계; 및 상기 제2 재분배 구조체를 캐리어 기판에 부착하는 단계를 더 포함한다.
일 실시예에서, 방법은: 캐리어 기판 위에 복수의 메모리 디바이스를 적층하는 단계; 상기 메모리 디바이스 중의 상부 메모리 디바이스의 전면에서 유전체 층의 주요 표면을 노출시키도록 상기 캐리어 기판을 제거하는 단계; 상기 제거 후에, 상기 유전체 층을 통해 도전 범프를 형성하는 단계 - 상기 도전 범프는 상기 유전체 층의 주요 표면으로부터 상승됨 -; 상기 도전 범프를 사용하여 상기 메모리 디바이스 각각을 테스트하는 단계; 상기 테스트 후, 재유동 가능 커넥터로 상기 도전 범프에 로직 디바이스를 부착하는 단계를 포함한다.
일 실시예에서, 구조체는: 유전체-유전체 접합 및 금속-금속 접합으로 후면-전면 접합된 복수의 제1 메모리 디바이스를 포함하는 제1 메모리 큐브 - 상기 제1 메모리 큐브 중의 상부 메모리 디바이스는 해당 상부 메모리 디바이스의 전면에 제1 도전 범프를 포함하고 상기 제1 메모리 큐브 중의 개별 하부 메모리 디바이스는 해당 개별 하부 메모리 디바이스의 전면에 접합 패드를 포함함 -; 제2 도전 범프를 포함하는 로직 디바이스; 상기 제1 도전 범프를 상기 제2 도전 범프에 물리적 및 전기적으로 결합시키는 제1의 재유동 가능 커넥터; 및 상기 로직 디바이스와 상기 제1 메모리 큐브 사이에 배치되어 상기 제1의 재유동 가능 커넥터 각각을 둘러싸는 제1 언더필을 포함한다.
일부 실시예에서, 구조체는: 상기 제1 언더필 및 각각의 상기 제1 메모리 디바이스와 접촉하는 봉지재를 더 포함한다. 일부 실시예에서, 구조체는: 각각의 상기 제1 메모리 디바이스를 둘러싸는 유전체 층; 및 상기 제1 언더필 및 상기 유전체 층과 접촉하는 봉지재를 더 포함한다. 구조체의 일부 실시예에서, 상기 제1 메모리 큐브는 해당 제1 메모리 큐브의 중간층에 수동 디바이스를 더 포함한다. 구조체의 일부 실시예에서, 상기 로직 디바이스의 폭은 상기 제1 메모리 큐브의 폭보다 크다. 구조체의 일부 실시예에서, 상기 로직 디바이스의 폭은 상기 제1 메모리 큐브의 폭보다 작다. 구조체의 일부 실시예에서, 상기 로직 디바이스는 패키지 콤포넌트의 일부이다. 일부 실시예에서, 구조체는: 유전체-유전체 접합 및 금속-금속 접합으로 후면-전면 접합된 복수의 제2 메모리 디바이스를 포함하는 제2 메모리 큐브; 상기 제2 메모리 큐브를 상기 제1 메모리 큐브에 물리적 및 전기적으로 결합시키는 제2의 재유동 가능 커넥터; 및 상기 제1 메모리 큐브와 상기 제2 메모리 큐브 사이에 배치되어 상기 제2의 재유동 가능 커넥터 각각을 둘러싸는 제2 언더필을 더 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
방법으로서,
유전체-유전체 접합 및 금속-금속 접합으로 제1 메모리 디바이스의 후면을 제2 메모리 디바이스의 전면에 접합하는 단계;
상기 접합 후에, 상기 제1 메모리 디바이스의 전면에서 제1 유전체 층을 통해 제1 도전 범프를 형성하는 단계 - 상기 제1 도전 범프는 상기 제1 유전체 층의 주요 표면으로부터 상승됨 -;
상기 제1 도전 범프를 사용하여 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 테스트하는 단계; 및
상기 테스트 후에, 재유동 가능 커넥터를 사용하여 로직 디바이스를 상기 제1 도전 범프에 부착하는 단계
를 포함하는, 방법.
[실시예 2]
실시예 1에 있어서,
상기 제1 메모리 디바이스의 후면을 제2 메모리 디바이스의 전면에 접합하는 단계는 유전체-유전체 접합 및 금속-금속 접합으로 제1 웨이퍼의 후면을 제2 웨이퍼의 전면에 접합하는 단계 - 상기 제1 웨이퍼는 상기 제1 메모리 디바이스를 포함하고 상기 제2 웨이퍼는 상기 제2 메모리 디바이스를 포함함 - 를 포함하며,
상기 방법은, 상기 접합 후, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 개별화하는 단계를 더 포함하는 것인, 방법.
[실시예 3]
실시예 1에 있어서,
상기 제1 메모리 디바이스의 후면을 제2 메모리 디바이스의 전면에 접합하는 단계는 유전체-유전체 접합 및 금속-금속 접합으로 제1 집적 회로 다이의 후면을 제2 집적 회로 다이의 전면에 접합하는 단계를 포함하고,
상기 방법은, 상기 접합 후에, 상기 제1 집적 회로 다이 및 상기 제2 집적 회로 다이 둘레에 제2 유전체 층을 형성하는 단계를 더 포함하는 것인, 방법.
[실시예 4]
실시예 1에 있어서,
상기 제1 메모리 디바이스의 후면을 제2 메모리 디바이스의 전면에 접합하는 단계는,
상기 제2 메모리 디바이스를 상기 제1 메모리 디바이스에 대해 가압하는 단계; 및
상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 어닐링하는 단계
를 포함하는 것인, 방법.
[실시예 5]
실시예 1에 있어서,
유전체-유전체 접합 및 금속-금속 접합으로 수동 디바이스의 전면을 상기 제2 메모리 디바이스의 후면에 접합하는 단계;
상기 수동 디바이스 둘레에 제2 유전체 층을 형성하는 단계;
상기 제2 유전체 층을 관통해 연장되는 도전 비아를 형성하는 단계; 및
제3 메모리 디바이스의 전면을, 금속-금속 접합으로 상기 도전 비아 및 상기 수동 디바이스의 후면에 접합하고, 유전체-유전체 접합으로 상기 제2 유전체 층 및 상기 수동 디바이스의 후면에 접합하는 단계
를 더 포함하는, 방법.
[실시예 6]
실시예 1에 있어서,
상기 재유동 가능 커넥터를 사용하여 로직 디바이스를 상기 제1 도전 범프에 부착하는 단계는,
상기 로직 디바이스 및 제2 도전 범프를 포함하는 웨이퍼를 획득하는 단계 - 상기 제2 도전 범프는 상기 웨이퍼의 후면에 배치됨 -; 및
상기 재유동 가능 커넥터를 사용하여 상기 제1 도전 범프를 상기 제2 도전 범프에 납땜하는 단계
를 포함하는 것인, 방법.
[실시예 7]
실시예 1에 있어서,
상기 재유동 가능 커넥터를 사용하여 로직 디바이스를 상기 제1 도전 범프에 부착하는 단계는,
상기 로직 디바이스, 상기 로직 디바이스를 둘러싸는 봉지재, 및 상기 로직 디바이스에 연결된 제2 도전 범프를 포함하는 패키지 콤포넌트를 형성하는 단계; 및
상기 재유동 가능 커넥터를 사용하여 상기 제1 도전 범프를 상기 제2 도전 범프에 납땜하는 단계
를 포함하는 것인, 방법.
[실시예 8]
실시예 1에 있어서,
상기 재유동 가능 커넥터를 사용하여 로직 디바이스를 상기 제1 도전 범프에 부착하는 단계는,
집적 회로 다이를 획득하는 단계 - 상기 집적 회로 다이는 상기 집적 회로 다이의 후면에 제2 도전 범프를 포함함 -; 및
상기 재유동 가능 커넥터를 사용하여 상기 제1 도전 범프를 상기 제2 도전 범프에 납땜하는 단계
를 포함하는 것인, 방법.
[실시예 9]
실시예 1에 있어서,
상기 로직 디바이스는 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 위한 인터페이스 디바이스이고, 상기 방법은,
상기 인터페이스 디바이스 및 프로세서 디바이스를 인터포저에 부착하는 단계; 및
상기 인터포저를 캐리어 기판에 부착하는 단계
를 더 포함하는 것인, 방법.
[실시예 10]
실시예 1에 있어서,
상기 로직 디바이스는 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 위한 인터페이스 디바이스이고, 상기 방법은,
상기 인터페이스 디바이스 및 프로세서 디바이스를 웨이퍼-레벨 재분배 구조체에 부착하는 단계; 및
상기 웨이퍼-레벨 재분배 구조체를 캐리어 기판에 부착하는 단계
를 더 포함하는 것인, 방법.
[실시예 11]
실시예 1에 있어서,
상기 로직 디바이스는 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 위한 인터페이스 디바이스이고, 상기 방법은,
제1 재분배 구조체를 형성하는 단계;
상기 제1 재분배 구조체로부터 연장되는 도전 비아를 형성하는 단계;
상기 도전 비아에 인접하게 브릿지 다이를 배치하는 단계;
상기 브릿지 다이 및 상기 도전 비아를 봉지재로 봉지하는 단계;
상기 봉지재, 상기 브릿지 다이, 및 상기 도전 비아 상에 제2 재분배 구조체를 형성하는 단계;
상기 인터페이스 디바이스 및 프로세서 디바이스를 상기 제1 재분배 구조체에 부착하는 단계; 및
상기 제2 재분배 구조체를 캐리어 기판에 부착하는 단계
를 더 포함하는 것인, 방법.
[실시예 12]
방법으로서,
캐리어 기판 위에 복수의 메모리 디바이스를 적층하는 단계;
상기 메모리 디바이스 중의 상부 메모리 디바이스의 전면에서 유전체 층의 주요 표면을 노출시키도록 상기 캐리어 기판을 제거하는 단계;
상기 제거 후에, 상기 유전체 층을 통해 도전 범프를 형성하는 단계 - 상기 도전 범프는 상기 유전체 층의 주요 표면으로부터 상승됨 -;
상기 도전 범프를 사용하여 상기 메모리 디바이스 각각을 테스트하는 단계; 및
상기 테스트 후, 재유동 가능 커넥터로 상기 도전 범프에 로직 디바이스를 부착하는 단계
를 포함하는, 방법.
[실시예 13]
구조체로서,
유전체-유전체 접합 및 금속-금속 접합으로 후면-전면 접합된 복수의 제1 메모리 디바이스를 포함하는 제1 메모리 큐브 - 상기 제1 메모리 큐브 중의 상부 메모리 디바이스는 상기 상부 메모리 디바이스의 전면에 제1 도전 범프를 포함하고 상기 제1 메모리 큐브 중의 개별 하부 메모리 디바이스는 상기 개별 하부 메모리 디바이스의 전면에 접합 패드를 포함함 -;
제2 도전 범프를 포함하는 로직 디바이스;
상기 제1 도전 범프를 상기 제2 도전 범프에 물리적 및 전기적으로 결합시키는 제1의 재유동 가능 커넥터; 및
상기 로직 디바이스와 상기 제1 메모리 큐브 사이에 배치되고 상기 제1의 재유동 가능 커넥터 각각을 둘러싸는 제1 언더필
을 포함하는, 구조체.
[실시예 14]
실시예 13에 있어서,
상기 제1 언더필 및 각각의 상기 제1 메모리 디바이스와 접촉하는 봉지재를 더 포함하는, 구조체.
[실시예 15]
실시예 13에 있어서,
각각의 상기 제1 메모리 디바이스를 둘러싸는 유전체 층; 및
상기 제1 언더필 및 상기 유전체 층과 접촉하는 봉지재
를 더 포함하는, 구조체.
[실시예 16]
실시예 13에 있어서,
상기 제1 메모리 큐브는 상기 제1 메모리 큐브의 중간층에 수동 디바이스를 더 포함하는 것인, 구조체.
[실시예 17]
실시예 13에 있어서,
상기 로직 디바이스의 폭은 상기 제1 메모리 큐브의 폭보다 큰 것인, 구조체.
[실시예 18]
실시예 13에 있어서,
상기 로직 디바이스의 폭은 상기 제1 메모리 큐브의 폭보다 작은 것인, 구조체.
[실시예 19]
실시예 13에 있어서,
상기 로직 디바이스는 패키지 콤포넌트의 일부인 것인, 구조체.
[실시예 20]
실시예 13에 있어서,
유전체-유전체 접합 및 금속-금속 접합으로 후면-전면 접합된 복수의 제2 메모리 디바이스를 포함하는 제2 메모리 큐브;
상기 제2 메모리 큐브를 상기 제1 메모리 큐브에 물리적 및 전기적으로 결합시키는 제2의 재유동 가능 커넥터; 및
상기 제1 메모리 큐브와 상기 제2 메모리 큐브 사이에 배치되어 상기 제2의 재유동 가능 커넥터 각각을 둘러싸는 제2 언더필
을 더 포함하는, 구조체.

Claims (10)

  1. 방법으로서,
    유전체-유전체 접합 및 금속-금속 접합으로 제1 메모리 디바이스의 후면을 제2 메모리 디바이스의 전면에 접합하는 단계;
    상기 접합 후에, 상기 제1 메모리 디바이스의 전면에서 제1 유전체 층을 통해 제1 도전 범프를 형성하는 단계 - 상기 제1 도전 범프는 상기 제1 유전체 층의 주요 표면으로부터 상승됨 -;
    상기 제1 도전 범프를 사용하여 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 테스트하는 단계; 및
    상기 테스트 후에, 재유동 가능 커넥터를 사용하여 로직 디바이스를 상기 제1 도전 범프에 부착하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 메모리 디바이스의 후면을 제2 메모리 디바이스의 전면에 접합하는 단계는 유전체-유전체 접합 및 금속-금속 접합으로 제1 웨이퍼의 후면을 제2 웨이퍼의 전면에 접합하는 단계 - 상기 제1 웨이퍼는 상기 제1 메모리 디바이스를 포함하고 상기 제2 웨이퍼는 상기 제2 메모리 디바이스를 포함함 - 를 포함하며,
    상기 방법은, 상기 접합 후, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 개별화하는 단계를 더 포함하는 것인, 방법.
  3. 제1항에 있어서,
    상기 제1 메모리 디바이스의 후면을 제2 메모리 디바이스의 전면에 접합하는 단계는 유전체-유전체 접합 및 금속-금속 접합으로 제1 집적 회로 다이의 후면을 제2 집적 회로 다이의 전면에 접합하는 단계를 포함하고,
    상기 방법은, 상기 접합 후에, 상기 제1 집적 회로 다이 및 상기 제2 집적 회로 다이 둘레에 제2 유전체 층을 형성하는 단계를 더 포함하는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 메모리 디바이스의 후면을 제2 메모리 디바이스의 전면에 접합하는 단계는,
    상기 제2 메모리 디바이스를 상기 제1 메모리 디바이스에 대해 가압하는 단계; 및
    상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 어닐링하는 단계
    를 포함하는 것인, 방법.
  5. 제1항에 있어서,
    유전체-유전체 접합 및 금속-금속 접합으로 수동 디바이스의 전면을 상기 제2 메모리 디바이스의 후면에 접합하는 단계;
    상기 수동 디바이스 둘레에 제2 유전체 층을 형성하는 단계;
    상기 제2 유전체 층을 관통해 연장되는 도전 비아를 형성하는 단계; 및
    제3 메모리 디바이스의 전면을, 금속-금속 접합으로 상기 도전 비아 및 상기 수동 디바이스의 후면에 접합하고, 유전체-유전체 접합으로 상기 제2 유전체 층 및 상기 수동 디바이스의 후면에 접합하는 단계
    를 더 포함하는, 방법.
  6. 제1항에 있어서,
    상기 로직 디바이스는 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 위한 인터페이스 디바이스이고, 상기 방법은,
    상기 인터페이스 디바이스 및 프로세서 디바이스를 인터포저에 부착하는 단계; 및
    상기 인터포저를 캐리어 기판에 부착하는 단계
    를 더 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 로직 디바이스는 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 위한 인터페이스 디바이스이고, 상기 방법은,
    상기 인터페이스 디바이스 및 프로세서 디바이스를 웨이퍼-레벨 재분배 구조체에 부착하는 단계; 및
    상기 웨이퍼-레벨 재분배 구조체를 캐리어 기판에 부착하는 단계
    를 더 포함하는 것인, 방법.
  8. 제1항에 있어서,
    상기 로직 디바이스는 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스를 위한 인터페이스 디바이스이고, 상기 방법은,
    제1 재분배 구조체를 형성하는 단계;
    상기 제1 재분배 구조체로부터 연장되는 도전 비아를 형성하는 단계;
    상기 도전 비아에 인접하게 브릿지 다이를 배치하는 단계;
    상기 브릿지 다이 및 상기 도전 비아를 봉지재로 봉지하는 단계;
    상기 봉지재, 상기 브릿지 다이, 및 상기 도전 비아 상에 제2 재분배 구조체를 형성하는 단계;
    상기 인터페이스 디바이스 및 프로세서 디바이스를 상기 제1 재분배 구조체에 부착하는 단계; 및
    상기 제2 재분배 구조체를 캐리어 기판에 부착하는 단계
    를 더 포함하는 것인, 방법.
  9. 방법으로서,
    캐리어 기판 위에 복수의 메모리 디바이스를 적층하는 단계;
    상기 메모리 디바이스 중의 상부 메모리 디바이스의 전면에서 유전체 층의 주요 표면을 노출시키도록 상기 캐리어 기판을 제거하는 단계;
    상기 제거 후에, 상기 유전체 층을 통해 도전 범프를 형성하는 단계 - 상기 도전 범프는 상기 유전체 층의 주요 표면으로부터 상승됨 -;
    상기 도전 범프를 사용하여 상기 메모리 디바이스 각각을 테스트하는 단계; 및
    상기 테스트 후, 재유동 가능 커넥터로 상기 도전 범프에 로직 디바이스를 부착하는 단계
    를 포함하는, 방법.
  10. 구조체로서,
    유전체-유전체 접합 및 금속-금속 접합으로 후면-전면 접합된 복수의 제1 메모리 디바이스를 포함하는 제1 메모리 큐브 - 상기 제1 메모리 큐브 중의 상부 메모리 디바이스는 상기 상부 메모리 디바이스의 전면에 제1 도전 범프를 포함하고 상기 제1 메모리 큐브 중의 각각의 개별 하부 메모리 디바이스는 상기 개별 하부 메모리 디바이스의 전면에 접합 패드를 포함함 -;
    제2 도전 범프를 포함하는 로직 디바이스;
    상기 제1 도전 범프를 상기 제2 도전 범프에 물리적 및 전기적으로 결합시키는 제1의 재유동 가능 커넥터;
    상기 로직 디바이스와 상기 제1 메모리 큐브 사이에 배치되고 상기 제1의 재유동 가능 커넥터 각각을 둘러싸는 제1 언더필;
    상기 제1 메모리 디바이스 각각을 둘러싸는 유전체 층; 및
    상기 제1 언더필 및 상기 유전체 층과 접촉하는 봉지재
    를 포함하는, 구조체.
KR1020210045904A 2021-02-12 2021-04-08 집적 회로 패키지 및 방법 KR102531322B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/175,081 2021-02-12
US17/175,081 US11728327B2 (en) 2021-02-12 2021-02-12 Integrated circuit package and method

Publications (2)

Publication Number Publication Date
KR20220116096A KR20220116096A (ko) 2022-08-22
KR102531322B1 true KR102531322B1 (ko) 2023-05-11

Family

ID=82610992

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210045904A KR102531322B1 (ko) 2021-02-12 2021-04-08 집적 회로 패키지 및 방법

Country Status (5)

Country Link
US (3) US11728327B2 (ko)
KR (1) KR102531322B1 (ko)
CN (1) CN114927425A (ko)
DE (1) DE102021103541A1 (ko)
TW (1) TWI793565B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220077085A1 (en) * 2020-09-09 2022-03-10 Medtronic, Inc. Electronic package and implantable medical device including same
US20240072028A1 (en) * 2022-08-25 2024-02-29 Sandisk Technologies Llc Bonded assembly containing conductive via structures extending through word lines in a staircase region and methods for making the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190245543A1 (en) * 2018-02-01 2019-08-08 iCometrue Company Ltd. Logic drive using standard commodity programmable logic ic chips comprising non-volatile radom access memory cells
US20200279861A1 (en) * 2019-02-28 2020-09-03 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6074893A (en) * 1993-09-27 2000-06-13 Sumitomo Metal Industries, Ltd. Process for forming fine thick-film conductor patterns
US7205177B2 (en) * 2004-07-01 2007-04-17 Interuniversitair Microelektronica Centrum (Imec) Methods of bonding two semiconductor devices
JP2010161102A (ja) * 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置
US8276002B2 (en) * 2009-11-23 2012-09-25 International Business Machines Corporation Power delivery in a heterogeneous 3-D stacked apparatus
JP2012119368A (ja) 2010-11-29 2012-06-21 Elpida Memory Inc 半導体装置の製造方法
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9425178B2 (en) * 2014-07-08 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. RDL-first packaging process
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10163750B2 (en) * 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation
US10290611B2 (en) * 2017-07-27 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming same
US10672674B2 (en) 2018-06-29 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device package having testing pads on a topmost die
KR20210065353A (ko) * 2019-11-27 2021-06-04 삼성전자주식회사 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190245543A1 (en) * 2018-02-01 2019-08-08 iCometrue Company Ltd. Logic drive using standard commodity programmable logic ic chips comprising non-volatile radom access memory cells
US20200279861A1 (en) * 2019-02-28 2020-09-03 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same

Also Published As

Publication number Publication date
US20220262783A1 (en) 2022-08-18
US20220384382A1 (en) 2022-12-01
US11735576B2 (en) 2023-08-22
TW202247303A (zh) 2022-12-01
US11728327B2 (en) 2023-08-15
DE102021103541A1 (de) 2022-08-18
KR20220116096A (ko) 2022-08-22
CN114927425A (zh) 2022-08-19
TWI793565B (zh) 2023-02-21
US20230352471A1 (en) 2023-11-02

Similar Documents

Publication Publication Date Title
US10957616B2 (en) Package structure and method
TWI642157B (zh) 半導體封裝件及其形成方法
US11942433B2 (en) Integrated circuit package and method
US11984372B2 (en) Integrated circuit package and method
US11705343B2 (en) Integrated circuit package and method of forming thereof
TWI785524B (zh) 半導體封裝體及其製造方法
CN111261608B (zh) 半导体器件及其形成方法
US11735576B2 (en) Integrated circuit package and method
US11948930B2 (en) Semiconductor package and method of manufacturing the same
TW202240804A (zh) 半導體晶粒的封裝結構及其形成方法
US20240021554A1 (en) Integrated circuit package and method of forming thereof
TW202141709A (zh) 半導體封裝體及其製造方法
US20230378012A1 (en) Integrated Circuit Packages and Methods of Forming the Same
US20230260896A1 (en) Integrated circuit package and method
TWI838073B (zh) 積體電路封裝及其形成方法
US20240234400A1 (en) Integrated circuit packages and methods of forming the same
CN118116882A (zh) 集成电路封装件及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant