CN114927425A - 集成电路封装件和形成方法 - Google Patents

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CN114927425A
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CN
China
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memory device
integrated circuit
dielectric layer
memory
conductive
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余振华
蔡仲豪
王垂堂
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/8083—Solid-solid interdiffusion
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    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
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    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80908—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving monitoring, e.g. feedback loop
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Abstract

本发明的实施例涉及集成电路封装件和形成方法。在实施例中，一种方法包括：用电介质到电介质接合和金属到金属接合将第一存储器器件的背侧接合到第二存储器器件的前侧；在接合之后，在第一存储器器件的前侧形成穿过第一电介质层的第一导电凸块，第一导电凸块从第一电介质层的主表面凸起；使用第一导电凸块测试第一存储器器件和第二存储器器件；以及在测试之后，用可回流连接器将逻辑器件附接到第一导电凸块。

Description

集成电路封装件和形成方法
技术领域
本发明的实施例涉及集成电路封装件和形成方法。
背景技术
自发展集成电路(IC)以来，由于各种电子组件(即晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体行业经历了持续快速的增长。大部分情况下，这些集成密度的提高来自最小部件尺寸的不断减小，这允许更多的组件可以集成到给定的区域中。
本质上，这些集成改进基本是二维的，因为集成组件所占据的区域基本上在半导体晶圆的表面上。密度的增加和相应的集成电路面积的减小通常已经超过了将集成电路芯片直接接合到衬底上的能力。中介层已用于将球接触件区域从芯片的球接触件区域再分布到中介层的较大区域。此外，中介层已允许包括多个芯片的三维封装件。还开发了其他封装件包以包含三维层面。
发明内容
根据本发明实施例的一个方面，提供了一种形成集成电路封装件的方法，包括：用电介质到电介质接合和金属到金属接合将第一存储器器件的背侧接合到第二存储器器件的前侧；在接合之后，在第一存储器器件的前侧形成穿过第一电介质层的第一导电凸块，第一导电凸块从第一电介质层的主表面凸起；使用第一导电凸块测试第一存储器器件和第二存储器器件；以及在测试之后，用可回流连接器将逻辑器件附接到第一导电凸块。
根据本发明实施例的另一个方面，提供了一种形成集成电路封装件的方法，包括：在载体衬底上方堆叠多个存储器器件；去除载体衬底以露出存储器器件的上部存储器器件的前侧处的电介质层的主表面；在去除之后，形成穿过电介质层的导电凸块，导电凸块从电介质层的主表面凸起；使用导电凸块测试每个存储器器件；以及在测试之后，使用可回流连接器将逻辑器件附接到导电凸块。
根据本发明实施例的又一个方面，提供了一种集成电路封装件结构，包括：第一存储器块，包括用电介质到电介质接合和金属到金属接合背侧到端面接合的多个第一存储器器件，第一存储器块的顶部存储器器件包括位于顶部存储器器件的前侧的第一导电凸块，第一存储器块的每个各自下部存储器器件包括位于各自下部存储器器件的前侧的接合焊盘；逻辑器件，包括第二导电凸块；第一可回流连接器，物理地和电气地将第一导电凸块耦合到第二导电凸块；以及第一底部填充物，在逻辑器件和第一存储器块之间，第一底部填充物围绕每个第一可回流连接器。
附图说明
当结合参考附图进行阅读时，根据下文具体的描述可以更好地理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘出且仅用于示出的目的。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的集成电路器件的截面图。
图2A至图2F是根据一些实施例的在形成存储器块的工艺期间的中间步骤的截面图。
图3A至图3F是根据一些实施例的在形成HBM器件的工艺期间的中间步骤的截面图。
图4A至图4D是根据一些其他实施例的在形成HBM器件的过程中的中间步骤的截面图。
图5A至图5C是根据一些其他实施例的在形成HBM器件的工艺期间的中间步骤的截面图。
图6A至图6F是根据一些其他实施例的在形成存储器块的工艺期间的中间步骤的截面图。
图7至图9是根据一些其他实施例的HBM器件的截面图。
图10A至图10E是根据一些实施例的在形成存储器块的工艺期间的中间步骤的截面图。
图11、图12和图13是根据一些其他实施例的HBM器件的截面图。
图14A和图14B是根据一些实施例的在形成集成电路封装件的工艺期间的中间步骤的截面图。
图15A至图15C是根据一些其他实施例的在形成集成电路封装件的工艺期间的中间步骤的截面图。
图16A至图16F是根据一些其他实施例的在形成集成电路封装件的工艺期间的中间步骤的截面图。
具体实施方式
以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。而且，在以下描述中，第一部件形成在第二部件上方或者上方可以包括第一部件和第二部件直接接触的实施例，还可以包括在第一部件和第二部件之间插入有附加部件，从而使得第一部件和第二部件不直接接触的实施例。再者，本公开可在各个示例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。
此外，为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。应该理解，除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。
根据一些实施例，通过利用混合结合堆叠多个存储器器件来形成存储器块(cube)。在混合接合之后，诸如导电凸块的管芯连接器形成在存储器块的顶部存储器器件中。使用管芯连接器测试存储器块，从而仅将已知良好的存储器块用于进一步处理。然后，可以使用管芯连接器将存储器块附接到具有可回流连接器的逻辑器件。因此，可以避免处理已知不良的存储器块，从而降低了器件的制造成本。
图1是根据一些实施例的集成电路器件10的截面图。集成电路器件10可以是逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、微控制器等)、存储管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等，或其组合。集成电路器件10形成在包括不同器件区域的晶圆(未示出)中。在一些实施例中，将堆叠多个晶圆以形成晶圆堆叠件，在随后的工艺中分离晶圆堆叠件以形成多个管芯堆叠件。在一些实施例中，分离晶圆以形成多个集成电路器件10，在随后的工艺中将其堆叠以形成多个管芯堆叠件。可以根据适用的制造工艺来处理集成电路器件10以形成集成电路。例如，集成电路器件10可以包括半导体衬底12、互连结构14、导电通孔16、管芯连接器22和电介质层24。
半导体衬底12可以是掺杂的或未掺杂的硅，或者是绝缘体上半导体(SOI)衬底的有源层。半导体衬底12可以包括其他半导体材料；例如，锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。也可以使用例如多层或梯度的其他衬底。半导体衬底12具有有源表面(例如，图1中面向上的表面)，有时被称为前侧；以及无源表面(例如，图1中面向下的表面)，有时被称为背侧。
可以在半导体衬底12的有源表面上形成器件。器件可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。无源表面可以没有器件。层间电介质(ILD)在半导体衬底12的有源表面上方。ILD围绕以及可以覆盖器件。ILD可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等材料形成的一个或多个电介质层。
互连结构14在半导体衬底12的有源表面上方。互连结构14在半导体衬底12的有源表面上将器件互连，以形成集成电路。互连结构14可以由例如电介质层中的金属化图案形成。金属化图案包括形成在一个或多个电介质层中的金属线和通孔。互连结构14的金属化图案在半导体衬底12的有源表面处，电耦合至器件。
形成延伸到互连结构14和/或半导体衬底12中的导电通孔16。导电通孔16电耦合至互连结构14的金属化图案。作为形成导电通孔16的示例，可以通过例如蚀刻、铣削、激光技术、其组合等在互连结构14和/或半导体衬底12中形成凹槽。可以例如通过使用氧化技术，在凹槽中形成薄的介电材料。可以例如通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、其组合等，将阻挡层18共形地沉积在开口中。阻挡层18可以由氧化物、氮化物或氮氧化物形成，诸如氮化钛、氮氧化钛、氮化钽、氮氧化钽、氮化钨、其组合等。可以在阻挡层18上方和开口中沉积导电材料20。导电材料20可以通过电化学镀工艺、CVD、PVD、其组合等形成。导电材料的示例是铜、钨、铝、银、金、其组合等。通过例如化学机械抛光(CMP)，从互连结构14和/或半导体衬底12的表面去除过量的导电材料20和阻挡层18。剩余的部分阻挡层18和导电材料20形成导电通孔16。
在所示的实施例中，导电通孔16尚未在集成电路器件10的背侧暴露。更确切地说，导电通孔16被掩埋在半导体衬底12中。在随后的工艺中，导电通孔16将暴露在集成电路器件10的背侧。在暴露之后，导电通孔16可以被称为硅贯通孔或衬底贯通孔(TSV)。
管芯连接器22在集成电路器件10的前侧。管芯连接器22可以是进行外部连接的导电柱、焊盘等。管芯连接器22在互连结构14中和/或在互连结构14上。管芯连接器22可以由诸如铜、铝等的金属形成，以及可以通过例如电镀等形成。
电介质层24在集成电路器件10的前侧处。电介质层24在互连结构14中和/或在互连结构14上。电介质层24横向密封管芯连接器22，以及电介质层24与集成电路器件10的侧壁在横向上是共边界的(在工艺变化之内)。电介质层24可以是例如氧化硅、PSG、BSG、BPSG等的氧化物；例如氮化硅等的氮化物；例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)基聚合物等的聚合物；等；或其组合。可以例如通过旋涂、层压、化学气相沉积(CVD)等形成电介质层24。在一些实施例中，电介质层24形成在管芯连接器22之后，以及可以掩埋管芯连接器22，使得电介质层24的顶表面在管芯连接器22的顶表面上方。在一些实施例中，例如通过金属镶嵌工艺(如单金属镶嵌、双金属镶嵌等)，随后在电介质层24之后形成管芯连接器22。在形成之后，可以使用例如CMP工艺、回蚀工艺等、或其组合来平坦化管芯连接器22和电介质层24。在平坦化之后，管芯连接器22和电介质层24的顶表面是共面的(在工艺变化之内)，并且在集成电路器件10的前侧处暴露。在另一个实施例中，在电介质层24之后形成管芯连接器22，诸如通过镀覆工艺，管芯连接器22是凸起的连接件(例如，微凸块)，使得管芯连接器22的顶表面在电介质层24的顶表面上方延伸。
图2A至图2F是根据一些实施例的在形成存储器块50的工艺期间的中间步骤的截面图。如以下将更详细地讨论，图2A至图2F示出了通过在载体衬底52上堆叠包括第一集成电路器件的多个晶圆来形成存储器块50的工艺。第一集成电路器件可以各自具有与以上参考图1讨论的集成电路器件10相似的结构，以及在一个实施例中可以是存储器器件。虽然示出了在承载衬底52的一个器件区域52A中堆叠晶圆以形成存储器块50，但是应当理解，承载衬底52可以具有任意数量的器件区域，以及可以在每个器件区域中形成存储器块50。通过晶圆上晶圆(WoW)堆叠以自上而下(或反向)的方式形成存储器块50，其中提供了用于存储器块50的顶层的晶圆，随后将用于存储器块50的底层的晶圆堆叠件在顶部晶圆上。分离晶圆堆叠件以形成多个存储器块50。在形成之后测试存储器块50，以减少或防止对已知不良的存储器块50的后续处理。
随后，可以在高带宽存储(HBM)器件的形成中使用存储器块50。具体地，如以下将更详细地讨论，存储器块50可以进一步堆叠在第二集成电路器件上以形成HBM器件。第二集成电路器件可以具有与以上参考图1讨论的集成电路器件10相似的结构，以及在一个实施例中可以是逻辑器件。
在图2A中，提供载体衬底52，并且释放层54形成在载体衬底52上。载体衬底52可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底52可以是晶圆，从而可以在载体衬底52上同时形成多个存储器块50。
释放层54可以由基于聚合物的材料形成，可以将其与载体衬底52一起从将在后续步骤中形成的上覆结构中去除。在一些实施例中，释放层54是基于环氧树脂的热释放材料，其在加热时失去其粘合特性，例如光热转换(LTHC)释放涂层。在其他实施例中，释放层54可以是紫外线(UV)胶，当暴露于UV光时失去其粘合特性。释放层54可以以液体的形式分配以及固化，可以是层压在载体衬底52上的层压膜，或者可以是类似物。释放层54的顶表面可以是齐平的，以及可以具有高度的平面性。
晶圆56A堆叠在载体衬底52上。晶圆56A包括多个集成电路器件，例如器件区域52A中的存储器器件10A。在随后的工艺中分离存储器器件10A，以将存储器器件10A包括在存储器块50中。存储器器件10A包括半导体衬底12A、互连结构14A、导电通孔16A、以及电介质层24A，但是在此工艺步骤处电介质层24A中不包括管芯连接器。晶圆56A面朝下地堆叠在载体衬底52上，使得电介质层24A的主表面面向/接触载体衬底52。如以下将详细讨论的，在分离之后，存储器块50附接到另一集成电路器件。使用可回流连接器将存储器块50附接到另一集成电路器件。在一些实施例中，可以在电介质层24A中形成适合与例如微凸块的可回流连接器一起使用的管芯连接器。在晶圆完成堆叠之后形成微凸块，以防止在晶圆堆叠件期间损坏微凸块。
在图2B中，减薄晶圆56A。可以通过CMP工艺、研磨工艺、回蚀工艺、等或其组合来进行减薄，并且减薄可以在半导体衬底12A的无源表面上执行。减薄暴露导电通孔16A。在减薄之后，导电通孔16A的表面和半导体衬底12A的无源表面是共面的(在工艺变化之内)。这样，在存储器器件10A的背侧处暴露导电通孔16A。
在图2C中，晶圆56B堆叠在载体衬底52上方。特别地，晶圆56B的前侧附接到晶圆56A的背侧。晶圆56B包括多个集成电路器件，诸如器件区域52A中的存储器器件10B。将在随后的工艺中分离存储器器件10B，以将存储器器件10B包括在存储器块50中。存储器器件10B包括半导体衬底12B、互连结构14B、导电通孔16B、管芯连接器22B、以及电介质层24B。
晶圆56A和晶圆56B是背对面接合的，例如通过混合接合以背对面的方式直接接合，使得晶圆56A的背侧接合到晶圆56B的前侧。具体地，在晶圆56A和晶圆56B之间形成电介质对电介质接合和金属对金属接合。在所示的实施例中，电介质层58和管芯连接器60形成在晶圆56A的背侧处，并用于混合接合。
电介质层58形成在晶圆56A的背侧处，例如在半导体衬底12A上。电介质层58与集成电路器件10的侧壁在横向上共边界(在工艺变化之内)。电介质层58可以是氧化物，例如氧化硅、PSG、BSG、BPSG等；氮化物，例如氧化硅等；聚合物，例如基于聚合物的聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等；类似物；或其组合。可以例如通过旋涂、层压、化学气相沉积(CVD)等形成电介质层58。在一些实施例中(下面更详细地讨论)，在形成电介质层58之前使半导体衬底12A凹陷，使得电介质层58围绕导电通孔16A。
管芯连接器60形成在晶圆56A的背侧处，并且与导电通孔16A物理接触。管芯连接器60可以是进行外部连接的导电柱、焊盘等。管芯连接器60可以由诸如铜、铝等的金属形成，以及可以通过例如电镀等形成。管芯连接器60通过导电通孔16A电连接至存储器器件10A的集成电路。在形成之后，使用例如CMP工艺、回蚀工艺等或其组合来平坦化电介质层58和管芯连接器60。在平坦化之后，管芯连接器60和电介质层58的顶表面是共面的(在工艺变化内)，并且在晶圆56A的背侧处暴露。
通过电介质到电介质接合将电介质层58接合到电介质层24B，而不使用任何粘合材料(例如，管芯附着膜)，以及通过金属到金属接合将管芯连接器60接合到管芯连接器22B，而不使用任何易熔材料(例如，焊料)。接合可以包括预接合和退火。在预接合期间，施加小的压力以将晶圆56B压在晶圆56A上。预接合在低温下执行，例如室温，例如在大约15℃至大约30℃的范围内的温度，以及在预接合之后，电介质层24B和电介质层58彼此接合。然后，在随后的退火步骤中提高接合强度，在该退火步骤中，电介质层24B和电介质层58在高温下退火，例如大约140℃至大约280℃范围内的温度。退火之后，形成接合电介质层24B和电介质层58的接合(诸如熔接接合)。例如，接合可以是电介质层58的材料和电介质层24B的材料之间的共价键。管芯连接器22B和管芯连接器60以一一对应的方式彼此连接。芯片连接件22B和芯片连接件60可以在预接合之后物理接触，或者可以在退火期间膨胀以物理接触。此外，在退火期间，管芯连接器22B和管芯连接器60的材料(例如，铜)混合，从而也形成金属到金属接合。因此，所得的晶圆56A和晶圆56B之间的接合是包括电介质到电介质接合和金属到金属接合的混合接合。
在另一实施例中，省略管芯连接器60。通过电介质到电介质接合将电介质层58接合到电介质层24B，而不使用任何粘合材料(例如，管芯附着膜)，以及通过金属到金属接合将导电通孔16A接合到管芯连接器22B，而不使用任何易熔材料(例如，焊料)。
在又一个实施例中，省略电介质层58和管芯连接器60。可以在不使用任何粘合材料(例如，管芯附着膜)的情况下，通过电介质到电介质接合将半导体衬底12A接合到电介质层24B，以及在不使用任何易熔材料(例如，焊料)的情况下，通过金属到金属接合将导电通孔16A接合到管芯连接器22B。例如，诸如自然氧化物、热氧化物等的氧化物可以形成在半导体衬底12A的无源表面上，以及可以用于电介质到电介质接合。
在图2D中，重复上述步骤，从而将晶圆56C、56D、56E、56F、56G、56H堆叠在载体衬底52上方。晶圆56C、56D、56E，56F、56G、56H各自包括多个集成电路器件，例如，分别在器件区域52A中的存储器器件10C、10D、10E、10F、10G、10H。在随后工艺中将存储器器件10C、10D、10E、10F、10G、10H分离以包括在存储器块50中。每个晶圆56C、56D、56E、56F、56G、56H分别通过混合接合以背对面的方式直接接合到晶圆56B、56C、56D、56E、56F、56G。堆叠的最后的晶圆(例如晶圆56H)可以不减薄，从而晶圆56H的导电通孔16H保持电绝缘。
在图2E中，执行载体衬底剥离，以从晶圆堆叠件(例如晶圆56A)分离(或“剥离”)载体衬底52。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层54上，使得释放层54在光的热量下分解，以及可以移除载体衬底52。移除载体衬底52暴露存储器块50的上部存储器器件(例如，存储器器件10A)的主表面。然后将晶圆堆叠件翻转，并放置在胶带(未示出)上。
然后，例如在晶圆56A的前侧处形成管芯连接器22A，以用于存储器块50的顶层。管芯连接器22A可以是进行外部连接的导电柱、焊盘等。在一些实施例中，管芯连接器22A是导电凸块，例如微凸块。管芯连接器22A可以具有基本垂直的侧壁(在工艺变化内)。在所示的实施例中，管芯连接器22A穿过电介质层24A形成，以耦合互连结构14A的金属化图案。作为形成管芯连接器22A的示例，在电介质层24A中形成开口，以及在电介质层24A上方和开口中形成晶种层。在一些实施例中，晶种层是金属层，可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成并图案化光致抗蚀剂。光致抗蚀剂可以通过旋涂等形成，以及可以暴露于光以进行图案化。光致抗蚀剂的图案对应于管芯连接器22A。图案化形成穿过光致抗蚀剂的开口，以暴露晶种层。在光致抗蚀剂的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀的镀覆来形成导电材料。导电材料可以包括例如铜、镍、钛、钨、铝等金属。然后去除未在其上形成导电材料的光刻胶和部分晶种层。可以通过可接受的灰化或剥离工艺(例如使用氧等离子体等)来去除光致抗蚀剂。一旦去除了光致抗蚀剂，就去除了晶种层的暴露部分，例如通过使用可接受的诸如通过湿蚀刻或干蚀刻的蚀刻工艺。剩余的部分晶种层和导电材料形成管芯连接器22A。
管芯连接器22A不同于管芯连接器22B、22C、22D、22E、22F、22G、22H。具体地，管芯连接器22A是从电介质层24A的主表面凸起的凸块(例如，微凸块)。相反地，管芯连接器22B、22C、22D、22E、22F、22G、22H是具有分别与电介质层24B、24C、24D、24E、24F、24G、24H的主表面共面(例如，不从其凸起)的顶表面的接合焊盘。换句话说，存储器块50的顶部的存储器器件10A在存储器器件的前侧处具有导电凸块，以及存储器块50的底部的存储器器件10B、10C、10D、10E、10F、10G、10H具有分别位于存储器器件前侧处的接合焊盘。
在图2F中，沿着划线区域，例如在器件区域52A和相邻的器件区域之间，执行分离工艺。可以通过锯切、激光切割等进行分离。可以在形成管芯连接器22A之前或之后执行分离工艺。分离将器件区域52A从相邻的器件区域分开。所得的分离的存储器块50来自器件区域52A。在分离之后，存储器块50的存储器器件横向地共边界(在工艺变化之内)。
应当理解，存储器块50可以包括任意数量的层。在所示的实施例中，存储器块50包括八层。在另一个实施例中，存储器块50包括多于或少于八的层，例如两层、四层、十六层、三十二层等。
在完成存储器块50的形成之后(例如，在形成管芯连接器22A并分离存储器块50之后)，通过使用探针62测试所得的存储器块50。探针62物理连接并电连接到管芯连接器22A。管芯连接器22A用于测试存储器块50，从而仅将已知良好的存储器块用于进一步处理。测试可以包括存储器器件10A、10B、10C、10D、10E、10F、10G、10H的功能性的测试，或者可以包括对基于存储器器件的设计可能期望的已知开路或短路的测试。在测试期间，可以以菊花链方式测试存储器块50的所有存储器器件。
图3A至图3D是根据一些实施例的在形成HBM器件100的工艺的中间步骤的截面图。如下将更详细讨论的，图3A至图3D示出了通过在第二集成电路器件(例如，逻辑器件10L，见图3A)上堆叠存储器块50来形成HBM器件100的工艺。第二集成电路器件是可以形成在晶圆102中的裸管芯。示出了在晶圆102的一个器件区域102A中形成HBM器件100，但是应当理解，晶圆102可以具有任意数量的器件区域，以及HBM器件100可以形成在每个器件区域中。
随后，HBM器件100可以用于形成集成电路封装件。具体地，如将在下面更详细地讨论的，HBM器件100可以被封装在诸如系统级封装件(SiP)的三维集成电路(3DIC)封装件中。3DIC封装件的示例包括晶圆上晶圆(CoW)封装件、衬底上晶圆上晶圆(CoWoS)封装件、集成扇出(InFO)封装件等，尽管应当理解，实施例可以应用于其他3DIC封装件。
在图3A中，获得了晶圆102。晶圆102在器件区域102A中包括逻辑器件10L。逻辑器件10L将在随后的工艺中被分离以包括在HBM器件100中。逻辑器件10L可以是存储器块50的存储器器件的接口器件、缓冲器件、控制器器件等。在一些实施例中，逻辑器件10L为HBM器件100提供输入/输出(I/O)接口。逻辑器件10L包括半导体衬底12L、互连结构14L、导电通孔16L、管芯连接器22L和电介质层24L。管芯连接器22L用于连接到其他器件，例如可以在其中实现HBM器件100的集成电路封装件中的器件。管芯连接器22L可以由与关于图2E描述的管芯连接器22A类似的材料并通过相似的方法形成。例如，管芯连接器22A可以是适合与延伸穿过电介质层24L的诸如微凸块的可回流连接器一起使用的连接件。
在图3B中，减薄晶圆102。可以通过CMP工艺、研磨工艺、回蚀工艺等或其组合来进行减薄，以及在半导体衬底12L的无源表面上执行减薄。减薄暴露导电通孔16L。在减薄之后，导电通孔16L的表面和半导体衬底12L的无源表面是共面的(在工艺变化之内)。这样，导电通孔16L暴露在逻辑器件10L的背侧。
然后，电介质层104形成在晶圆102上方，例如在逻辑器件10L的背侧处。电介质层104可以由与关于图2C所描述的电介质层58类似的材料并通过类似的方法形成。然后形成延伸穿过电介质层104的管芯连接器106。管芯连接器106可以由与关于图2E所描述的管芯连接器22A类似的材料并通过相似的方法形成。例如，管芯连接器106可以是适合与例如微型凸块的可回流连接器一起使用的连接件。管芯连接器106物理连接到导电通孔16L，并且通过导电通孔16L电连接到逻辑器件10L的集成电路。
在图3C中，存储器块50附接到晶圆102，例如附接到逻辑器件10L的背侧。存储器块50通过可回流连接器108连接到晶圆102。可回流连接器108可以形成在管芯连接器106和/或管芯连接器22A上。可回流连接器108可以由诸如锡、锡铅、金、银、锡银、锡铋、铜、铜锡、铜锡银、铜镍锡银、钯、铟、镍、镍-钯-金、镍-金等或其组合的焊料材料形成。在一些实施例中，由首先通过蒸发、电镀、印刷、焊料转移、焊球放置等形成焊料材料的层，来形成可回流连接器108。一旦已在结构上形成焊料材料的层，就可以执行回流以将材料成形为所需的凸块形状。在一些实施例中，可回流连接器108形成在管芯连接器106上。在这样的实施例中，通过使管芯连接器22A与可回流连接器108接触以及随后使可回流连接器108回流，来将存储器块50连接至晶圆102，从而将存储器块50焊接至晶圆102。因此，焊点形成在管芯连接器22A和管芯连接器106之间，从而将存储器块50连接到晶圆102。
在一些实施例中，底部填充物110形成在存储器块50与晶圆102之间，底部填充物110围绕可回流连接器108。底部填充物110可以减小应力并保护由可回流连接器108的回流产生的接头。底部填充物110可以在附接存储器块50之后通过毛细管流动工艺来形成，或者可以在附接存储器块50之前通过适当的沉积方法来形成。
在图3D中，密封剂112形成在各种部件上和周围。在形成之后，密封剂112密封存储器块50，以及接触底部填充物110的侧壁和存储器块50的每个存储器器件。密封剂112可以是模塑料，环氧树脂等。密封剂112可以通过压缩模制、传递模制等来施加，以及可以形成在晶圆102上方，使得存储器块50被掩埋或覆盖。密封剂112可以以液体或半液体形式被施加，以及随后固化。可选地，在密封剂112上执行平坦化工艺以暴露存储器块50。在平坦化工艺之后，存储器块50和密封剂112的顶面是共面的(在工艺变化之内)。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，可以省略平坦化，例如，在已经暴露了存储器块50的情况下。
然后沿着划线区域，例如围绕器件区域102A，执行分离工艺。可以通过锯切、激光切割等来进行分离。分离工艺将器件区域102A(包括逻辑器件10L)与相邻器件区域分开，以形成包括逻辑器件10L的HBM器件100。分离的逻辑器件10L具有比存储器块50的每个存储器器件更大的宽度。在分离之后，逻辑器件10L和密封剂112在横向上共边界(在工艺变化之内)。
导电连接器114形成在管芯连接器22L上。导电连接器114可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学钯沉金技术(ENEPIG)形成的凸块等。导电连接器114可以包括例如焊料、铜、铝、金、镍、银、钯、锡等或其组合的导电材料。在一些实施例中，由首先通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料的层，来形成导电连接器114。一旦在结构上形成焊料的层，就可以执行回流以将材料成形为所需的凸块形状。在另一个实施例中，导电连接器114包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(例如铜柱)。金属柱可以是无焊料的，以及具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属盖层。金属盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或其组合，以及可以通过镀覆工艺来形成。可以在分离工艺之前或之后形成导电连接器114。导电连接器114将用于外部连接(在下面进一步讨论)。
图3E是根据一些实施例的图3D的区域102R的详细视图。在该实施例中，电介质层58形成在导电通孔16A的周围，以及管芯连接器60形成在电介质层58中以接触导电通孔16A。管芯连接器22B接触管芯连接器60。此外，图3E也更清楚地示出了管芯连接器106和管芯连接器22A如何是分别从电介质层104和电介质层24A的主表面凸起的凸块(例如，微凸块)。
图3F是根据一些其他实施例的图3D的区域102R的详细视图。在该实施例中，电介质层58形成在导电通孔16A的周围，但是省略了管芯连接器60。反而，管芯连接器22B接触导电通孔16A。此外，图3F也更清楚地示出了管芯连接器106和管芯连接器22A如何是分别从电介质层104和电介质层24A的主表面凸起的凸块(例如，微凸块)。
图4A至图4D是根据一些其他实施例的在形成HBM器件100的工艺期间的中间步骤的截面图。如将在下面更详细地讨论的，图4A至图4D示出了通过将存储器块50堆叠在封装组件200(参见图4D)上而不是裸管芯上来形成HBM器件100的工艺。封装组件200形成在载体衬底202上，并且包括第二集成电路器件(例如，逻辑器件10L，参见图4A)。示出了在载体衬底202的一个器件区域202A中形成HBM器件100，但是应当理解，载体衬底202可以具有任意数量的器件区域，以及HBM器件100可以形成在每个器件区域中。
在图4A中，提供了载体衬底202，以及形成在载体衬底202上的释放层204。载体衬底202可以由与关于图2A所描述的载体衬底52相似的材料并通过相似的方法形成。释放层204可以由与关于图2A所描述的释放层54类似的材料并通过类似的方法形成。
将分离的逻辑器件10L放置在释放层204上。逻辑器件10L可以由与关于图3A所描述的逻辑器件10L相似的材料并通过相似的方法形成，除了管芯连接器22L可以不是凸块，以及在逻辑器件10L的背侧处暴露导电通孔16L之外。
在逻辑器件10L上和周围形成密封剂206。密封剂206可以由与关于图3D描述的密封剂112类似的材料并通过类似的方法形成。如果需要，可以在密封剂206上执行平坦化工艺以暴露管芯连接器22L。
电介质层208形成在密封剂206和逻辑器件10L的前侧上。电介质层208可以是诸如氧化硅、PSG、BSG、BPSG等的氧化物；诸如氮化硅等的氮化物；诸如基于聚合物的聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物；类似物；或其组合。可以例如通过旋涂、层压、化学气相沉积(CVD)等形成电介质层208。
凸块下金属(UBM)210形成为连接到逻辑器件10L。UBM 210具有在电介质层208的主表面上并沿着电介质层208的主表面延伸的凸块部分，并且具有延伸穿过电介质层208以物理耦合并电耦合管芯连接器22L的通孔部分。结果，UBM 210电耦合到逻辑器件10L。作为形成UBM 210的示例，形成穿过电介质层208的开口，并且在电介质层208上方以及在延伸穿过电介质层208的开口中形成晶种层。在一些实施例中，晶种层是金属层，可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成并图案化光致抗蚀剂。可以通过旋涂等形成光致抗蚀剂，以及可以将其暴露于光以图案化。光致抗蚀剂的图案对应于UBM210。图案化形成穿过光致抗蚀剂以暴露出晶种层的开口。然后在光致抗蚀剂的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀的镀覆来形成导电材料。导电材料可以包括金属，如铜、钛、钨、铝等。导电材料和晶种层下面的部分的组合形成UBM210。去除未在其上形成导电材料的光致抗蚀剂和部分晶种层。可以通过可接受的灰化或剥离工艺(例如使用氧等离子体等)来去除光致抗蚀剂。例如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻，一旦去除了光致抗蚀剂，就去除了晶种层的暴露部分。
在图4B中，执行载体衬底剥离以将载体衬底202从逻辑器件10L分离(剥离)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层204上，使得释放层204在光的热量下分解并且可以去除载体衬底202。然后可以将结构翻转并放置在例如胶带上。
然后，在密封剂206和逻辑器件10L的背侧上形成电介质层212。电介质层212可以由与电介质层208类似的材料并通过类似的方法形成。
然后，形成连接到逻辑器件10L的UBM 214。UBM 214具有在电介质层212的主表面上并沿着电介质层212的主表面延伸的凸块部分，以及具有延伸穿过电介质层212以物理耦合并电耦合导电通孔16L的通孔部分。UBM 214可以由与UBM 210相似的材料并通过相似的方法形成。
在图4C中，存储器块50被附接到封装组件200，例如附接到UBM 214。存储器块50是已测试过的已知良好的存储器块。以与图3C所描述的类似的方式，用可回流连接器108将存储器块50的管芯连接器22A连接到封装组件200的UBM 214。在一些实施例中，以与关于图3C所描述的类似的方式，在存储器块50与封装组件200之间形成底部填充物110。
在图4D中，以与关于图3D所描述的相似的方式，在各个部件上和周围形成密封剂112。然后沿着划线区域，例如围绕器件区域202A，执行分离工艺。可以通过锯切、激光切割等来进行分离。分离工艺将器件区域202A(包括封装组件200)与相邻的器件区域分离，以形成包括封装组件200的HBM器件100。在分离之后，封装组件200和密封剂112横向地共边界(在工艺变化之内)。
导电连接器114形成在UBM 210上。导电连接器114可以由与关于图3D所描述的导电连接器114相似的材料并通过相似的方法形成。可以在分离工艺之前或之后形成导电连接器114。导电连接器114将用于外部连接(在下面进一步讨论)。
将存储器块50附接到封装组件200而不是裸管芯有利地允许逻辑器件10L具有任意期望的尺寸。当通过将存储器块50直接附接到裸管芯(诸如在关于图3C所描述的实施例中)而形成HBM器件100时，裸管芯将具有比存储器块50的每个存储器器件更大的宽度。然而，当通过将存储器块50附接至封装组件而形成HBM器件100时，封装组件将具有比存储器块50的每个存储器器件更大的宽度，但是，封装件的逻辑器件10L可以具有大于、小于或类似于存储器块50的每个存储器器件的宽度。
图5A至图5C是根据一些其他实施例的在形成HBM器件100的工艺期间的中间步骤的截面图。如将在下面更详细地讨论的，图5A至图5C示出了通过在分离存储器块50之前将第二集成电路器件(例如，逻辑器件10L，见图5A)堆叠在存储器块50上来形成HBM器件100的工艺。示出了类似于关于图2E所描述的实施例的结构(例如，未分离的晶圆堆叠件)的工艺。示出了在晶圆堆叠件的一个器件区域52A中形成HBM器件100，但是应当理解，晶圆堆叠件可以具有任意数量的器件区域，以及可以在每个器件区域中形成HBM器件100。在该实施例中，在分离之前对存储器块50进行测试，以及仅已知良好的存储器块50(例如，未分离的晶圆堆叠件的已知良好的器件区域)可以使用图5A至图5C所示的工艺来处理。
在图5A中，分离的逻辑器件10L接合至晶圆堆叠件，例如接合至存储器块50。逻辑器件10L可以由与关于图3A所描述的逻辑器件10L相似的材料并通过相似的方法形成，除了管芯连接器22L可以不是凸块，以及在逻辑器件10L的背侧处暴露导电通孔16L之外。电介质层104形成在逻辑器件10L的背侧处。电介质层104由与关于图2C所描述的电介质层58类似的材料并通过类似的方法形成。管芯连接器106形成为延伸穿过电介质层104。管芯连接器106可以由与关于图2E所描述的管芯连接器22A类似的材料并通过类似的方法形成。例如，管芯连接器106可以是适合与可回流连接器(例如微凸块)一起使用的连接件。以与关于图3C所描述的相似的方式，将逻辑器件10L的管芯连接器106用可回流连接器108连接至存储器块50的管芯连接器22A。在一些实施例中，以与关于图3C所描述的相似的方式，在逻辑器件10L与存储器块50之间形成底部填充物110。
在图5B中，密封剂124形成在逻辑器件10L上和周围。密封剂124可以由与关于图3D所描述的密封剂112类似的材料并通过类似的方法形成。如果需要，可以在密封剂124上执行平坦化工艺以暴露管芯连接器22L。
电介质层126形成在密封剂124和逻辑器件10L的前侧上。电介质层126可以由与关于图4A描述的电介质层208类似的材料并通过类似的方法形成。
然后，形成连接到逻辑器件10L的UBM 128。UBM 128具有在电介质层126的主表面上并沿着电介质层126的主表面延伸的凸块部分，以及具有延伸穿过电介质层126以物理耦合并电耦合管芯连接器22L的通孔部分。UBM 128可以由与关于图4A所描述的UBM 210相似的材料并通过相似的方法形成。
在图5C中，沿着划线区域执行分离工艺，例如围绕器件区域52A。可以通过锯切、激光切割等来进行分离。分离工艺将器件区域52A(包括存储器块50)从相邻的器件区域分离，以形成包括存储器块50的HBM器件100。分离之后，存储器块50和密封剂124横向地共边界(在工艺变化内)。
导电连接器114形成在UBM 128上。导电连接器114可以由与关于图3D所描述的导电连接器114相似的材料并通过相似的方法形成。可以在分离工艺之前或之后形成导电连接器114。导电连接器114将用于外部连接(在下面进一步讨论)。
在分离之前将逻辑器件10L附接到存储器块50有利地允许使用较小尺寸的逻辑器件。当通过将逻辑器件10L附接到存储器块50来形成HBM器件100时，逻辑器件10L将具有比存储器块50较小的宽度。因此可以减小HBM器件100的水平覆盖区。
图2A至图5C示出了通过晶圆上晶圆(WoW)堆叠形成存储器块50，例如，形成然后分离晶圆堆叠件以形成多个存储器块50的实施例。下面详细描述，在一些实施例中，可以通过芯片上芯片(CoC)堆叠来形成存储器块50，例如，其中将晶圆分离以形成多个集成电路器件，以及将集成电路器件堆叠以形成存储器块50。这样的存储器块50也可以形成HBM器件，例如关于图3A至图5C所描述的那些。
图6A至图6F是根据一些其他实施例的在形成存储器块50的工艺期间的中间步骤的截面图。如将在下面更详细地讨论的，图6A至图6F示出了通过将多个第一集成电路器件堆叠在载体衬底52上而形成存储器块50的工艺。第一集成电路器件可以各自具有与考图1讨论的集成电路器件10相似的结构，以及在一个实施例中可以是存储器器件。虽然示出了在载体衬底52的一个器件区域52A中堆叠第一集成电路器件以形成存储器块50，但是应当理解，载体衬底52可以具有任意数量的器件区域，以及可以在每个器件区域中形成存储器块50。存储器块50通过芯片上芯片(CoC)堆叠以自上而下(或反向)的方式形成，其中提供了用于存储器块50的顶部层的分离的集成电路器件，以及随后将用于存储器块50的底部层的分离的集成电路器件堆叠在顶部集成电路器件上。封装存储器块50的每一层。在形成之后测试存储器块50，以减少或防止已知不良的存储器块50的后续工艺。
在图6A中，提供了载体衬底52，以及在载体衬底52上形成释放层54。载体衬底52可以类似于关于图2A所描述的载体衬底52。释放层54可以类似于关于图2A所描述的释放层54。
然后，将分离的存储器器件10A堆叠在载体衬底52上。存储器器件10A包括半导体衬底12A、互连结构14A、导电通孔16A和电介质层24A，但是在该工艺步骤处，在电介质24A中不包括管芯连接器。在随后的工艺步骤期间，可以在电介质层24A中形成适合与例如微凸块的可回流连接器一起使用的管芯连接器。
在图6B中，减薄分离的存储器器件10A。减薄可以通过CMP工艺、研磨工艺、回蚀工艺等或其组合来进行，以及在半导体衬底12A的无源表面上进行。减薄暴露出导电通孔16A。在减薄之后，导电通孔16A的表面和半导体衬底12A的无源表面是共面的(在工艺变化之内)。这样，导电通孔16A暴露在存储器器件10A的背侧。
在图6C中，分离的存储器器件10B堆叠在存储器器件10A上方。特别地，存储器器件10B的前侧附接到存储器器件10A的背侧。存储器器件10B包括半导体衬底12B、互连结构14B、导电通孔16B、管芯连接器22B和电介质层24B。存储器器件10A和存储器器件10B通过混合接合以背侧到端面的方式直接接合在一起，使得存储器器件10A的背侧接合到存储器器件10B的前侧。可以以关于图2C所描述的类似的方式来执行混合接合。例如，管芯连接器60和电介质层58可以形成在存储器器件10B的背侧。在不使用任何粘合剂材料(例如，芯片连接膜)的情况下，将电介质层58通过电介质到电介质接合接合到电介质层24B，以及在不使用任何低共熔材料(例如，焊料)的情况下，通过金属到金属接合将管芯连接器60接合至管芯连接器22B。
在图6D中，重复上述步骤，从而将分离的存储器器件10C、10D、10E、10F、10G、10H堆叠在载体衬底52上方。通过混合接合，以背侧到端面的方式，将每个存储器器件10C、10D、10E、10F、10G、10H分别直接接合到存储器器件10B、10C、10D、10E、10F、10G。可以不减薄堆叠的最后的存储器器件，例如存储器器件10H，从而存储器器件10H的导电通孔16H保持电绝缘。
在一些实施例中，电介质层64形成为围绕存储器器件10A、10B、10C、10D、10E、10F、10G、10H。电介质层64填充了器件区域52A中的存储器器件与相邻器件区域中的存储器器件之间的间隙，从而保护了存储器器件。电介质层64可以是诸如氧化硅、PSG、BSG、BPSG等氧化物；诸如氮化硅等氮化物；诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)基聚合物等聚合物；诸如模塑料、环氧树脂等密封剂；等；或其组合。在一些实施例中，电介质层64是诸如氧化硅的氧化物。
在图6E中，执行载体衬底剥离，以从集成电路器件堆叠，例如存储器器件10A，分离(或“剥离”)载体衬底52。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层54上，使得释放层54在光的热量下分解，以及可以移除载体衬底52。然后将晶圆堆叠件翻转，并放置在胶带(未示出)上。
然后，在存储器器件10A的前侧形成管芯连接器22A。管芯连接器22A可以由与关于图2E所描述的材料相似的材料并通过相似的方法形成。
在图6F中，例如在器件区域52A和相邻的器件区域之间，沿着划线区域执行分离工艺。可以通过锯切、激光切割等进行分离。可以在形成管芯连接器22A之前或之后执行分离工艺。分离将器件区域52A从相邻的器件区域分离。所得的分离的存储器块50来自器件区域52A。在分离之后，电介质层64横向地密封存储器器件，以及电介质层64与存储器块50的侧壁横向地共边界(在工艺变化内)。
应当理解，存储器块50可以包括任意数量的层。在所示的实施例中，存储器块50包括八层。在另一个实施例中，存储器块50包括多于或少于八的层，例如两层、四层、十六层、三十二层等。
在完成存储器块50的形成之后(例如，在形成管芯连接器22A并分离存储器块50之后)，通过使用探针62测试所得的存储器块50。探针62物理地并且电气地连接到管芯连接器22A。管芯连接器22A用于测试存储器块50，从而仅将已知良好的存储器块用于进一步工艺。测试可以包括存储器器件10A、10B、10C、10D、10E、10F、10G、10H的功能性的测试，或者可以包括对基于存储器器件的设计可能期望的已知开路或短路的测试。在测试期间，可以以菊花链方式测试存储器块50的所有存储器器件。
随后，存储器块50可以形成高带宽存储器(HBM)器件。图7至图9是根据一些实施例的实现存储器块50的HBM器件100的截面图。
图7示出了通过在诸如裸管芯的第二集成电路器件(例如，逻辑器件10L)上堆叠存储器块50来形成HBM器件100的实施例。可以通过与关于图3A至图3D所描述的类似的工艺来形成图7的HBM器件100，除了通过CoC堆叠形成的存储器块50，诸如通过关于图6A至图6F所描述的工艺形成的存储器块之外。
图8示出了通过将存储器块50堆叠在包括第二集成电路器件(例如，逻辑器件10L)的封装组件200上来形成HBM器件100的实施例。可以通过与关于图4A至图4D描述的类似的工艺来形成图7的HBM器件100，除了通过CoC堆叠形成的存储器块50，例如通过关于图6A至图6F所描述的工艺形成的存储器块之外。
图9示出了在分离存储器块50之前，通过将第二集成电路器件(例如，逻辑器件10L)堆叠在存储器块50上来形成HBM器件100的实施例。可以通过与关于图5A至图5C描述的类似的工艺来形成图7的HBM器件100，除了通过CoC堆叠形成的存储器块50，例如通过关于图6A至图6F所描述的工艺形成的存储器块之外。
图2A至图9示出了存储器块50被形成为仅包括存储器器件的实施例。如将在下面更详细地讨论的，在一些实施例中，存储器块50可以形成为包括由存储器块的存储器器件使用的其他器件，例如通过存储器块的存储器器件来使用的无源器件。
图10A至图10E是根据一些实施例的在形成存储器块50的工艺期间的中间步骤的截面图。如将在下面更详细地讨论的，图10A至图10E示出了通过在载体衬底52上堆叠包括第一集成电路器件的多个晶圆来形成存储器块50的工艺。第一集成电路器件可以各自具有与以上参考图1讨论的集成电路器件10相似的结构，以及在一个实施例中可以是存储器器件。在该实施例中，无源器件被包括在晶圆堆叠件中，例如位于晶圆堆叠件的中间层。分离晶圆堆叠件以形成多个存储器块50。虽然示出了堆叠晶圆以在载体衬底52的一个器件区域中形成存储器块50，但是应当理解，载体衬底52可以具有任意数量的器件区域，以及可以在每个器件区域中形成存储器块50。通过上下晶圆堆叠件(WoW)以自上而下(或反向)的方式形成存储器块50，其中提供了用于存储器块50的顶层的晶圆。随后，将用于存储器块50的底层的晶圆堆叠件在顶层晶圆上。该实施例中的无源器件被包括在堆叠的中间层中。在形成之后测试存储器块50，以减少或防止对已知不良的存储器块50的后续工艺。
在图10A中，提供了载体衬底52，以及在载体衬底52上形成释放层54。载体衬底52可以类似于关于图2A所描述的载体衬底52。释放层54可以类似于关于图2A所描述的释放层54。
然后，通过执行/重复关于图2A至图2C所描述的步骤，将晶圆56A、56B、56C、56D堆叠在载体衬底52上方。晶圆56A、56B、56C、56D各自包括多个集成电路器件，例如，分别地，器件区域52A中的存储器器件10A、10B、10C、10D。在随后的工艺中，存储器器件10A、10B、10C、10D将被分离以包括在存储器块50中。晶圆56A堆叠在载体衬底52上。通过混合接合，以背侧到端面的方式，将每个晶圆56B、56C、56D分别直接接合到晶圆56A、56B、56C上。
电介质层66和管芯连接器68形成在晶圆56D的背侧。电介质层66可以由与关于图2C描述的电介质层58类似的材料并且通过相似的方法形成。管芯连接器68可以由与在图2C中描述的管芯连接器60相似的材料并且通过相似的方法形成。管芯连接器68物理连接到导电通孔16D，并且通过导电通孔16D电连接到存储器器件10D的集成电路。
在图10B中，无源器件70接合到存储器器件10D，例如晶圆56D。无源器件70可以是集成无源器件(IPD)、电源管理集成电路(PMIC)、集成稳压器(IVR)等。在一些实施例中，无源器件70是用于存储器块50中的存储器器件的IVR。无源器件70包括衬底72，衬底72可以类似于关于图1描述的半导体衬底12，但是还包括无源器件(例如电阻器、电容器、电感器等)，并且可以没有有源器件(例如晶体管、二极管等)。无源器件70进一步包括导电通孔74、在无源器件70的前侧的管芯连接器76和电介质层78、以及在无源器件70的背侧的管芯连接器80和电介质层82。导电通孔74将管芯连接器76连接至管芯连接器80。无源器件70是通过混合接合到存储器器件10D的分离的器件，使得存储器器件10D的背侧接合到无源器件70的前侧。例如，在不使用任何粘合剂材料(例如，管芯附接膜)的情况下，
然后在无源器件70周围形成电介质层84。电介质层84可以形成在放置无源器件70之后但是在退火以完成混合接合之前，或者可以形成在退火之后。电介质层84填充器件区域52A中的无源器件70和相邻器件区域中的无源器件之间的间隙，从而保护无源器件。电介质层84可以由与关于图6D描述的电介质层64相似的材料并通过相似的方法形成。在一些实施例中，电介质层84是例如氧化硅的氧化物。
然后，形成导电通孔86以延伸穿过电介质层84。作为形成导电通孔86的示例，在电介质层84中图案化开口。可以通过可接受的工艺，例如，当电介质层84是光敏材料时，通过使电介质层84暴露于光，或通过使用例如各向异性蚀刻来蚀刻电介质层84，来进行图案化。开口暴露管芯连接器68B的第二子集。晶种层形成在电介质层84上以及管由开口暴露的部分芯连接件68B上。在一些实施例中，晶种层是金属层，可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。可以使用例如PVD等形成晶种层。在晶种层上形成导电材料。可以通过诸如电镀或化学镀的镀覆来形成导电材料。导电材料可以包括例如铜、钛、钨、铝等金属。然后去除晶种层和导电材料的多余部分，多余部分是覆盖电介质层84的部分。可以通过平坦化工艺去除。在晶种层、导电材料、电介质层84和无源器件70上执行平坦化工艺。该去除同时去除了晶种层和导电材料的多余部分，并暴露管芯连接器80和电介质层82。平坦化工艺可以是例如，CMP工艺、研磨工艺、回蚀工艺等或其组合。剩余的部分晶种层和开口中的导电材料形成导电通孔86。在平坦化工艺之后，导电通孔86、电介质层84、电介质层82和管芯连接器80的顶面是共面的(在工艺变化内)。
在图10C中，通过执行/重复关于图2A至图2C描述的步骤，将晶圆56E、56F、56G、56H堆叠在载体衬底52上。晶圆56E、56F、56G、56H各自包括多个集成电路器件，例如，分别地，器件区域52A中的存储器器件10E、10F、10G、10H。在随后的工艺中，存储器器件10E、10F、10G、10H将被分离以包括在存储器块50中。晶圆56E接合到无源器件70，其中电介质层84和导电通孔86的一些部分参与混合接合。例如，在不使用任何粘合材料(例如，管芯附着膜)的情况下，电介质层24E通过电介质-电介质接合接合至电介质层82和电介质层84，以及在不使用任何易熔材料(例如，焊料)的情况下，管芯连接器22E通过金属到金属接合接合至管芯连接器80和导电通孔86。通过混合接合，以背侧到端面的方式，将每个晶圆56F、56G、56H分别直接结合到晶圆56E、56F、56G。可以不减薄堆叠的最后的晶圆，例如晶圆56H，从而晶圆56H的导电通孔16H保持电绝缘。
在图10D中，执行载体衬底剥离，以从集成电路器件堆叠，例如，存储器器件10A，分离(或“剥离”)载体衬底52。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层54上，使得释放层54在光的热量下分解，以及可以移除载体衬底52。然后将晶圆堆叠件翻转，并放置在胶带(未示出)上。
然后，在存储器器件10A的前侧形成管芯连接器22A。管芯连接器22A可以由与关于图2E所描述的材料相似的材料并通过相似的方法形成。
在图10E中，例如在器件区域52A和相邻的器件区域之间，沿着划线区域执行分离工艺。可以通过锯切、激光切割等进行分离。可以在形成管芯连接器22A之前或之后执行分离工艺。分离将器件区域52A从相邻的器件区域分离。所得的分离的存储器块50来自器件区域52A。
应当理解，存储器块50可以包括任意数量的层。在所示的实施例中，存储器块50包括八层。在另一个实施例中，存储器块50包括多于或少于八的存储器器件的层，例如两层、四层、十六层、三十二层等。存储器块50还可以包括多于一层的无源器件。
在完成存储器块50的形成之后(例如，在形成管芯连接器22A并分离存储器块50之后)，通过使用探针62测试所得的存储器块50。探针62物理地并且电气地连接到管芯连接器22A。管芯连接器22A用于测试存储器块50，从而仅将已知良好的存储器块用于进一步工艺。测试可以包括存储器器件10A、10B、10C、10D、10E、10F、10G、10H以及无源器件70的功能性的测试，或者可以包括对基于存储器器件的设计可能期望的已知开路或短路的测试。在测试期间，可以以菊花链方式测试存储器块50的所有器件。
随后，存储器块50可形成高带宽存储(HBM)器件。图11是根据一些其他实施例的实现存储器块50的HBM器件100的截面图。图11示出了通过在诸如裸管芯的第二集成电路器件(例如，逻辑器件10L)上堆叠存储器块50来形成HBM器件100的实施例。可以通过与关于图3A至图3D所描述的类似的工艺来形成图11的HBM器件100，除了包括无源器件70的存储器块50，诸如通过关于图10A至图10E所描述的工艺形成的存储器块之外。
虽然图10A至图10E示出了具有通过晶圆上晶圆(WoW)堆叠形成具有无源器件70的存储器块50的实施例，但是应当理解，也可以是具有无源器件70的存储器块50也可以通过芯片上芯片(CoC)堆叠来形成，诸如通过图6A至图6F所示的工艺。图12是根据一些实施例的实现这种存储器块50的HBM器件100的截面图。图12示出了通过在诸如裸管芯的第二集成电路器件(例如，逻辑器件10L)上堆叠存储器块50来形成HBM器件100的实施例。
图11和图12的HBM器件100通过与关于图3A至图3D描述的类似的工艺形成，除了具有包括无源器件70的存储器块50之外。应进一步认识到，HBM器件还可以通过与关于图4A至图4D和图5A至图5C描述的类似的工艺来形成，除了具有包括无源器件70的存储器块50之外。
图13示出了根据一些其他实施例的HBM器件100。如将在下面更详细地讨论的，图13示出了多个存储器块，例如，存储器块50A和存储器块50B,堆叠在第二集成电路器件(例如，逻辑器件10L)上的器件。因此密封剂112包围存储器块50A、50B二者。存储器块50A、50B是已测试过的已知良好的存储器块。可以以与图3C所描述的类似的方式，将存储器块50A附接到晶圆102。在所示的实施例中，管芯连接器116和电介质层118形成在存储器块50A的底部器件的背侧。管芯连接器116可以由与图2E描述的管芯连接器22A类似的材料并通过类似的方法形成。电介质层118可以由与图2C所描述的管芯连接器58相似的材料并通过相似的方法形成。
存储器块50B可以通过可回流连接器120附接到存储器块50A。可回流连接器120可以由与图3C描述的可回流连接器108相似的材料并通过相似的方法形成。可回流连接器120用于将存储器块50A的管芯连接器116连接到存储器块50B的管芯连接器22A。
在一些实施例中，底部填充物122形成在存储器块50A和存储器块50B之间，底部填充物122围绕可回流连接器120。底部填充物122可以减小应力并保护由可回流连接器120的回流产生的接头。底部填充物122可以在附接存储器块50A、50B之后通过毛细管流动工艺来形成，或者可以在附接存储器块50A、50B之前通过适当的沉积方法来形成。
图13的HBM器件100通过与图3A至图3D描述的类似的工艺来形成，除了具有多个存储器块50A、50B之外。还应当理解，HBM器件还可以通过与图4A至图4D和图5A至图5C描述的类似的工艺来形成，除了具有多个存储器块50A、50B之外，。
图13中的存储器块50类似于关于图2F所描述的存储器块50。还应该意识到，可以使用关于图6F、图1和图12描述的存储器块50来形成类似于图13的HBM器件。
图14A和图14B是根据一些实施例的在形成集成电路封装件的工艺期间的中间步骤的截面图。如将在下面更详细地讨论的，图14A和图14B示出了将HBM器件100封装到诸如CoW封装件的集成电路封装件300(参见图14A)中的工艺。然后将集成电路封装件300安装到封装衬底400(参见图14B)以形成诸如CoWoS封装件的另一封装件。通过在晶圆302上堆叠HBM器件100和第三集成电路器件，来形成集成电路封装件300。第三集成电路器件可以具有与以上参考图1讨论的集成电路器件10相似的结构，以及在一个实施例中，可以是处理器器件。示出了在晶圆302的一个封装区域302A中形成集成电路封装件，但是应当理解，晶圆302可以具有任意数量的器件区域，以及HBM器件100可以堆叠在每个器件区域中。
在图14A中，获得晶圆302。晶圆302在封装区域302A中包括中介层304。中介层304将在随后工艺中被分离以包括在集成电路封装件300中。中介层304包括半导体衬底306、互连结构308、导电通孔310和管芯连接器312，它们可以分别类似于半导体衬底12、互连结构14、导电通孔16和上面参考图1讨论的集成电路器件10的管芯连接器22，除了半导体衬底306可以没有有源/无源器件，以及连接件312可以是适合与例如微凸块的可回流连接器一起使用的连接件之外。中介层304还包括可以类似于管芯连接器312并且连接到导电通孔310的外部连接件314。
将HBM器件100和处理器器件10P附接到晶圆302，例如，附接到中介层304的互连结构308。处理器器件10P可以是诸如CPU、GPU、SoC等处理单元。处理器器件10P包括半导体衬底12P、互连结构14P、管芯连接器22P、电介质层24P和导电连接器26P。处理器器件10P没有TSV，并且管芯连接器22P可以是适合与例如微型凸块的可回流连接器一起使用的连接件。导电连接器26P可以由与关于图3D描述的导电连接器114类似的材料并通过类似的方法形成。可以通过回流导电连接器114，将HBM器件100附接到晶圆302的管芯连接器312，以及可以通过回流导电连接器26P，将处理器器件10P而附接到晶圆302的管芯连接器312。
在一些实施例中，在晶圆302与HBM器件100和处理器器件10P中的每一个之间形成底部填充物316，底部填充物316围绕导电连接器26P和导电连接器114。可以由与关于图3C描述的底部填充物110类似的材料并通过类似的方法形成底部填充物316。
然后，在各种部件上和周围形成密封剂318。在形成之后，密封剂318密封HBM器件100和处理器器件10P，并接触底部填充物316。密封剂318可以由与关于图3D描述的密封剂112相似的材料并通过相似的方法形成。可选地，在密封剂318上执行平坦化工艺以暴露HBM器件100和/或处理器器件10P。
导电连接器320形成在外部连接件314上。可以由与关于图3D描述的导电连接器114相似的材料并通过相似的方法形成导电连接器320。
在图14B中，通过沿着划线区域，例如，在封装区域302A与相邻的封装区域之间，进行锯切来执行分离工艺。锯切分离封装区域302A。所得的分离的集成电路封装件300来自封装区域302A。
然后，可以使用导电连接器320将集成电路封装件300安装到封装衬底400。封装衬底400包括衬底芯402和在衬底芯402上的接合焊盘404。衬底芯402可以由例如硅、锗、金刚石等半导体材料制成。替代地，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化砷化镓、磷化铟镓等以及其组合等化合物材料。另外，衬底芯402可以是SOI衬底。通常，SOI衬底包括诸如外延硅、锗，硅锗、SOI、SGOI或其组合的半导体材料层。在一个替代实施例中，衬底芯402基于诸如玻璃纤维增强树脂芯的绝缘芯。一种示例的芯材料是玻璃纤维树脂，例如FR4。芯材料的替代品包括双马来酰亚胺-三嗪BT树脂，或者可替代地，其他PCB材料或薄膜。诸如ABF的堆积膜或其他层压材料可用于衬底芯402。
衬底芯402可以包括有源和无源器件(未示出)。可以使用诸如晶体管、电容器、电阻器、这些的组合各种各样的器件，来产生用于器件堆叠的设计的结构和功能要求。可以使用任意合适的方法来形成器件。
衬底芯402还可包括金属化层和通孔(未示出)，其中接合焊盘404物理和/或电气耦合至金属化层和通孔。金属化层可以形成在有源和无源器件上方，并且被设计为连接各种器件以形成功能电路。金属化层可以由电介质(例如低k电介质材料)和导电材料(例如铜)的交替层形成，具有将导电材料层互连并且可以通过任何合适的工艺(例如沉积、镶嵌、双重镶嵌等)形成的通孔。在一些实施例中，衬底芯402基本上没有有源和无源器件。
在一些实施例中，导电连接器320被回流以将外部连接件314附接到结合垫404。导电连接器320将的封装衬底400，包括衬底芯402中的金属化层，电气和/或物理耦合到集成电路封装件300。在一些实施例中，在衬底芯402上形成阻焊剂。导电连接器320可以设置在阻焊剂中的开口中，以电气地和机械地耦合到接合焊盘404。阻焊剂可以用于保护衬底芯402的区域免受外部损坏。
在一些实施例中，可以在集成电路封装件300与封装衬底400之间以及围绕导电连接器320形成底部填充物406，以减小应力并保护由导电连接器320的回流产生的接头。可以在附接集成电路封装件300之后通过毛细管流动工艺形成，或者可以在附接集成电路封装件300之前通过适当的沉积方法形成。在集成电路封装件300附接到封装衬底400之后，具有环氧助焊剂的至少一些环氧部分残留，在将它们回流之前，导电连接器320可以具有形成在其上的环氧助焊剂(未示出)。
在一些实施例中，无源器件(例如，表面安装器件(SMD)，未示出)也可以附接到集成电路封装件300(例如，到外部连接件314)或附接到封装衬底400(例如，到接合焊盘404)。例如，无源器件可以与导电连接器320接合到集成电路封装件300或封装衬底400的相同表面上。可以在将集成电路封装件300安装在封装衬底400上之前，将无源器件附接到集成电路封装件300，或者可以在将集成电路封装件300安装在封装衬底400上之前或之后，将无源器件附接到封装衬底400上。
图15A至图15C是根据一些实施例的在形成集成电路封装件的工艺期间的中间步骤的截面图。如将在下面更详细地讨论的，图15A至图15C示出了在集成电路封装件500中封装件HBM器件100的工艺(见图15B)。然后将集成电路封装件500安装到封装衬底400(见图15C)以形成另一封装件。集成电路封装件500形成在载体衬底502(见图15A)上。示出了在载体衬底502的一个封装区域502A中形成集成电路封装件500，但是应当理解，载体衬底502可以具有任意数量的封装区域，以及可以在每个封装区域中形成集成电路封装件。
在图15A中，提供了载体衬底502，以及在载体衬底502上形成有释放层504。载体衬底502可以类似于关于图2A所描述的载体衬底52。释放层504可以类似于关于图2A所描述的释放层54。
再分布结构506形成在释放层504上。再分布结构506包括电介质层508和电介质层508之间的金属化图案510(有时称为再分布层或再分布线)。例如，再分布结构506可以包括通过各自的电介质层508彼此分离的多个金属化图案510。
在一些实施例中，电介质层508由聚合物形成，该聚合物可以是例如PBO、聚酰亚胺、基于BCB的聚合物等光敏材料，可以使用光刻掩模来图案化。在其他实施例中，电介质层508由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG等氧化物形成。电介质层508可以通过旋涂、层压、CVD等或其组合来形成。在每个电介质层508形成之后，然后对其进行图案化以暴露下面的导电部件，例如部分下面的金属化图案510。可以通过可接受的工艺来图案化，例如当电介质层508是光敏材料时，将电介质层暴露于光，或通过使用例如各向异性蚀刻的蚀刻。如果电介质层508是光敏材料，则可以在曝光之后显影电介质层508。
金属化图案510均包括导电通孔和/或导电线。导电通孔延伸穿过电介质层508，以及导电线沿着电介质层508延伸。作为形成金属化图案的示例，在下面的导电部件上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。可以使用诸如PVD等的沉积工艺来形成晶种层。然后在晶种层上形成以及图案化光致抗蚀剂。光致抗蚀剂可以通过旋涂等来形成，以及可以暴露于光以进行图案化。光致抗蚀剂的图案对应于金属化图案。图案化形成穿过光致抗蚀剂的开口以暴露晶种层。导电材料形成在光致抗蚀剂的开口中和晶种层的暴露部分上。可以通过诸如电镀或化学镀等镀覆来形成导电材料。导电材料可以包括金属或金属合金，例如铜、钛、钨、铝等或其组合。然后，去除未在其上形成导电材料的光致抗蚀剂和部分晶种层。可以通过可接受的灰化或剥离工艺，例如使用氧等离子体等，去除光致抗蚀剂。一旦去除了光致抗蚀剂，就去除了晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。剩余的部分晶种层和导电材料形成用于一层再分布结构506的金属化图案。
可以在再分布结构506中形成比所示的更多或更少的电介质层508和金属化图案510。在一些实施例中，再分布结构506是包括第一部分506A和第二部分506B的晶圆级再分布结构，其中第一部分506A包括薄电介质层508和薄金属化图案510，以及第二部分506B包括厚电介质层508和厚金属化图案510。
导电连接器512形成为连接到再分布结构506的金属化图案510。可以图案化再分布结构506的顶部电介质层508，以暴露下面的金属化图案510的部分。在一些实施例中，凸块下金属(UBM)可以形成在开口中。导电连接器512形成在UBM上。可以由与关于图3D所描述的导电连接器114类似的材料并通过类似的方法形成导电连接器512。
在图15B中，执行载体衬底剥离，以从再分布结构506，例如底部电介质层508，将载体衬底502分离(剥离)。根据一些实施例，剥离包括在释放层504上投射诸如激光或UV光的光，使得释放层504在光的热量下分解，以及可以去除载体衬底502。然后可以将结构翻转并放置在例如胶带上。
HBM器件100和处理器器件10P附接到再分布结构506。处理器器件10P可以是处理单元，例如CPU、GPU、SoC等。处理器器件10P可以类似于关于图14A所描述的处理器器件10P。
在所示的实施例中，使用导电连接器114将HBM器件100附接到再分布结构506，以及使用导电连接器26P将处理器器件10P附接到再分布结构506。例如，UBM可以形成为延伸穿过再分布结构506的底部电介质层508，以连接到再分布结构506的金属化图案510。导电连接器26P、114可以与UBM接触并回流，以将HBM器件100和处理器器件10P附接到再分布结构506。
在一些实施例中，底部填充物514形成在再分布结构506与HBM器件100和处理器器件10P中的每一个之间，底部填充物514围绕导电连接器26P和导电连接器114。可以由与关于图3C所描述的底部填充物110类似的材料并通过类似的方法形成底部填充物514。
然后，密封剂516在各种部件上和周围形成。在形成之后，密封剂516密封HBM器件100和处理器器件10P，并且接触底部填充物514。可以由与关于图3D描述的密封剂112相似的材料并通过相似的方法形成密封剂516。可选地在密封剂516上执行平坦化工艺以暴露HBM器件100和处理器器件10P。
在图15C中，通过沿着划线区域，例如在封装区域502A与相邻的封装区域之间进行锯切，来执行分离工艺。锯切分离封装区域502A。所得的分离的集成电路封装件500来自封装区域502A。在分离之后，再分布结构506和密封剂516横向地共边界(在工艺变化之内)。
然后，使用导电连接器512将集成电路封装件500附接到封装衬底400。封装衬底400可以类似于关于图14B所描述的封装衬底400。例如，封装衬底400可以包括连接至导电连接器512的接合焊盘404。在一些实施例中，可以在集成电路封装件500与封装衬底400之间以及围绕导电连接器512形成底部填充物406。
图16A至图16F是根据一些实施例的在形成集成电路封装件的工艺期间的中间步骤的截面图。如将在下面更详细地讨论的，图16A至图16F示出了在集成电路封装件600中封装件HBM器件100的工艺(见图16E)。然后将集成电路封装件500安装到封装衬底400(见图16F)，以形成另一个封装件。集成电路封装件600形成在载体衬底602上(见图16A)。虽然示出了在载体衬底602的一个封装区域602A中形成集成电路封装件600，但是应当理解，载体衬底602可以具有任意数量的封装区域，以及可以在每个封装区域中形成集成电路封装件。
在图16A中，提供了载体衬底602，以及在载体衬底602上形成有释放层604。载体衬底602可以类似于关于图2A所描述的载体衬底52。释放层604可以类似于关于图2A所描述的释放层54。
然后，在释放层604上形成再分布结构606。可以以与关于图15A所描述的再分布结构506相似的方式和相似的材料形成再分布结构606。再分布结构606包括电介质层608和电介质层608之间的金属化图案610(有时称为再分布层或再分布线)。
在图16B中，导电通孔612形成为连接到再分布结构606的金属化图案610。作为形成导电通孔612的示例，可以在再分布结构606的顶部电介质层608中形成开口。然后，在再分布结构606上方形成晶种层，例如，在顶部电介质层608上以及通过顶部电介质层608中的开口暴露的金属化图案610的一部分上。在一些实施例中，晶种层是金属层，可以是单层或包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层包括钛层和在钛层上方的铜层。可以使用例如PVD等形成晶种层。在晶种层上形成并图案化光致抗蚀剂。光致抗蚀剂可以通过旋涂等来形成，以及可以暴露于光以进行图案化。光致抗蚀剂的图案对应于导电通孔。图案化形成穿过光致抗蚀剂的开口以暴露晶种层。在光致抗蚀剂的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等镀覆来形成导电材料。导电材料可以包括金属，例如铜、钛、钨、铝等。去除未在其上形成导电材料的光致抗蚀剂和部分晶种层。可以通过可接受的灰化或剥离工艺，例如使用氧等离子体等，去除光致抗蚀剂。一旦去除了光致抗蚀剂，就去除了晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。剩余的部分晶种层和导电材料形成导电通孔612。
桥接管芯614然后被放置在再分布结构506(例如，顶部电介质层508)上。桥接管芯614可以是中介层，TSV管芯等。在一些实施例中，桥接管芯614包括半导体衬底616和延伸穿过半导体衬底616的TSV618。这些半导体衬底616可以是体衬底，或者可以是包括有源和/或无源器件的衬底。
在图16C中，在导电通孔612和桥接芯片614上和周围形成密封剂620。形成之后，密封剂620密封导电通孔612和桥接芯片614。密封剂620可以是模塑料、环氧树脂等。密封剂620可以通过压缩模制、传递模制等来施加，以及可以形成在载体衬底602上方，从而掩埋或覆盖桥接管芯614和/或导电通孔612。可以以液体或半液体形式施加，以及随后固化密封剂620。然后可以在密封剂620上执行平坦化工艺以暴露导电通孔612和桥接管芯614。平坦化工艺可以去除密封剂620的材料，直到暴露导电通孔612和TSV 618。在平坦化工艺之后，平坦化的组件的顶表面是共面的(在过程变化内)。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺、回蚀等。在一些实施例中，可以省略平坦化，例如，如果导电通孔612和TSV618已经暴露。
在图16D中，再分布结构622形成在密封剂620、桥接管芯614和导电通孔612上。再分布结构622可以以与关于图15A所描述的再分布结构506相似的方式和相似的材料形成。再分布结构622包括电介质层624和电介质层624之间的金属化图案626(有时称为再分布层或再分布线)。
导电连接器628形成为连接到再分布结构622的金属化图案626。可以图案化再分布结构622的顶部电介质层624以暴露下面的金属化图案626的一部分。在一些实施例中，凸块下金属(UBM)可以形成在开口中。导电连接器628形成在UBM上。可以以与关于图3D描述的导电连接器114类似的方式和类似的材料形成导电连接器628。
在图16E中，执行载体衬底剥离，以从再分布结构606，例如底部电介质层608，将载体衬底602分离(剥离)。根据一些实施例，剥离包括在释放层604上投射诸如激光或UV光的光，从而释放层604在光的热量下分解，以及可以去除载体衬底602。然后可以将结构翻转并放置在例如胶带上。
然后将HBM器件100和处理器器件10P附接到再分布结构606。处理器器件10P可以是处理单元，例如CPU、GPU、SoC等。处理器器件10P可以类似于关于图14A所描述的处理器器件10P。
在所示的实施例中，使用导电连接器114将HBM器件100附接到再分布结构606，以及使用导电连接器26P将处理器器件10P附接到再分布结构606。例如，UBM可以形成为延伸穿过再分布结构606的底部电介质层608，以连接到再分布结构606的金属化图案610。导电连接器26P、114可以与UBM接触并回流，以将HBM器件100和处理器器件10P附接到再分布结构606。
在一些实施例中，底部填充物630形成在再分布结构606与HBM器件100和处理器器件10P中的每一个之间，底部630围绕导电连接器26P和导电连接器114。可以由与关于图3C所描述的底部填充物材料110类似的材料并通过类似的方法形成底部填充物630。
然后，在各种部件上和周围形成密封剂632。在形成之后，密封剂632密封HBM器件100和处理器器件10P，并且接触底部填充物630。密封剂632可以由与关于图3D所描述的密封剂112相似的材料并通过相似的方法形成。可选地，在密封剂632上执行平坦化工艺以暴露HBM器件100和处理器器件10P。
在图16F中，通过沿着划线区域，例如在封装区域602A和相邻的封装区域之间，进行锯切来执行分离工艺。锯切分离封装区域602A。所得的分离的集成电路封装件600来自封装区域602A。在分离之后，再分布结构606、密封剂620、再分布结构622和密封剂632(见图16E)横向地共边界(在工艺变化内)。
然后，使用导电连接器628将集成电路封装件600附接到封装衬底400。封装衬底400可以类似于关于图14B所描述的封装衬底400。例如，封装衬底400可以包括连接至导电连接器628的接合焊盘404。在一些实施例中，可以在集成电路封装件600与封装衬底400之间以及围绕导电连接器628形成底部填充物406。
实施例可以实现优点。通过利用混合接合堆叠存储器器件来形成存储器块，与通过其他方式(例如，焊料接合)接合存储器器件相比，可以提高存储器块的电性能和热性能。在形成之后测试存储器块可以避免处理不良的存储器块，从而降低制造成本。此外，在存储器块的顶部存储器器件中形成例如导电凸块的管芯连接器，允许使用可回流连接器以较低成本的方式将存储器块附接到逻辑器件。
在实施例中，一种方法包括：用电介质到电介质接合和金属到金属接合将第一存储器器件的背侧接合到第二存储器器件的前侧；在接合之后，在第一存储器器件的前侧形成穿过第一电介质层的第一导电凸块，第一导电凸块从第一电介质层的主表面凸起；使用第一导电凸块测试第一存储器器件和第二存储器器件；以及在测试之后，用可回流连接器将逻辑器件附接到第一导电凸块。
在该方法的一些实施例中，将第一存储器器件的背侧接合到第二存储器器件的前侧包括用电介质到电介质接合和金属到金属接合将第一晶圆的背侧接合到第二晶圆的前侧，第一晶圆包括第一存储器器件，第二晶圆包括第二存储器器件，方法还包括：在接合之后，将第一存储器器件和第二存储器器件分离。在该方法的一些实施例中，将第一存储器器件的背侧接合到第二存储器器件的前侧包括用电介质到电介质接合和金属到金属接合将第一集成电路管芯的背侧接合到第二集成电路管芯的前侧，方法还包括：在接合之后，围绕第一集成电路管芯和第二集成电路管芯形成第二电介质层。在该方法的一些实施例中，将第一存储器器件的背侧接合到第二存储器器件的前侧包括：紧靠着第一存储器器件压第二存储器器件；以及将第一存储器器件和第二存储器器件退火。在一些实施例中，该方法还包括：用电介质到电介质接合和金属到金属接合将无源器件的前侧接合到第二存储器器件的背侧；围绕无源器件形成第二电介质层；形成延伸穿过第二电介质层的导电通孔；以及将第三存储器器件的前侧用金属到金属接合接合到导电通孔和无源器件的背侧，以及用电介质到电介质接合接合到第二电介质层和无源器件的背侧。在该方法的一些实施例中，用可回流连接器将逻辑器件附接到第一导电凸块包括：获得包括逻辑器件和第二导电凸块的晶圆，第二导电凸块设置在晶圆的背侧；以及用可回流连接器将第一导电凸块焊接到第二导电凸块。在该方法的一些实施例中，用可回流连接器将逻辑器件附接到第一导电凸块包括：形成包括逻辑器件、密封剂和第二导电凸块的封装组件，密封剂围绕逻辑器件，第二导电凸块连接到逻辑器件；以及用可回流连接器将第一导电凸块焊接到第二导电凸块。在该方法的一些实施例中，用可回流连接器将逻辑器件附接到第一导电凸块包括：获得集成电路管芯，集成电路管芯包括位于集成电路管芯的背侧的第二导电凸块；以及用可回流连接器将第一导电凸块焊接到第二导电凸块。在该方法的一些实施例中，逻辑器件是用于第一存储器器件和第二存储器器件的接口器件，方法还包括：将接口器件和处理器器件附接到中介层；以及将中介层附接到载体衬底。在该方法的一些实施例中，逻辑器件是用于第一存储器器件和第二存储器器件的接口器件，方法还包括：将接口器件和处理器器件附接到晶圆级再分布结构；以及将晶圆级再分布结构附接到载体衬底。在该方法的一些实施例中，逻辑器件是用于第一存储器器件和第二存储器器件的接口器件，方法还包括：形成第一再分布结构；形成从第一再分布结构延伸的导电通孔；邻近导电通孔放置桥接管芯；用密封剂密封桥接管芯和导电通孔；在密封剂、桥接管芯和导电通孔上形成第二再分布结构；将接口器件和处理器器件附接到第一再分布结构；以及将第二再分布结构附接到载体衬底。
在实施例中，一种方法包括：在载体衬底上方堆叠多个存储器器件；去除载体衬底以露出存储器器件的上部存储器器件的前侧处的电介质层的主表面；在去除之后，形成穿过电介质层的导电凸块，导电凸块从电介质层的主表面凸起。使用导电凸块测试每个存储器器件；以及在测试之后，使用可回流连接器将逻辑器件附接到导电凸块。
在实施例中，一种结构包括：第一存储器块，包括用电介质到电介质接合和金属到金属接合背侧到端面接合的多个第一存储器器件，第一存储器块的顶部存储器器件包括位于顶部存储器器件的前侧的第一导电凸块，第一存储器块的每个各自下部存储器器件包括位于各自下部存储器器件的前侧的接合焊盘；逻辑器件，包括第二导电凸块；第一可回流连接器，物理地和电气地将第一导电凸块耦合到第二导电凸块；以及第一底部填充物，在逻辑器件和第一存储器块之间，第一底部填充物围绕每个第一可回流连接器。
在一些实施例中，该结构还包括：密封剂，接触第一底部填充物和每个第一存储器器件。在一些实施例中，该结构还包括：电介质层，围绕每个第一存储器器件；以及密封剂，接触第一底部填充物和电介质层。在该结构的一些实施例中，第一存储器块还包括位于第一存储器块的中介层的无源器件。在该结构的一些实施例中，逻辑器件的宽度大于第一存储器块的宽度。在该结构的一些实施例中，逻辑器件的宽度小于第一存储器块的宽度。在该结构的一些实施例中，逻辑器件是封装组件的一部分。在一些实施例中，该结构还包括：第二存储器块，包括用电介质到电介质接合和金属到金属接合背侧到端面接合的多个第二存储器器件；第二可回流连接器，物理地和电气地将第二存储器块耦合到第一存储器块；以及第二底部填充物，在第一存储器块和第二存储器块之间，第二底部填充物围绕每个第二可回流连接器。
上面论述了多个实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成集成电路封装件的方法，包括：
利用电介质到电介质接合和金属到金属接合将第一存储器器件的背侧接合到第二存储器器件的前侧；
在接合之后，在所述第一存储器器件的前侧处形成穿过第一电介质层的第一导电凸块，所述第一导电凸块从所述第一电介质层的主表面凸起；
使用所述第一导电凸块测试所述第一存储器器件和所述第二存储器器件；以及
在所述测试之后，利用可回流连接器将逻辑器件附接到所述第一导电凸块。
2.根据权利要求1所述的形成集成电路封装件的方法，其中，所述将所述第一存储器器件的背侧接合到所述第二存储器器件的前侧包括：利用电介质到电介质接合并利用金属到金属接合将第一晶圆的背侧接合到第二晶圆的前侧，所述第一晶圆包括所述第一存储器器件，所述第二晶圆包括所述第二存储器器件，所述方法还包括：
在接合之后，将所述第一存储器器件和所述第二存储器器件分离。
3.根据权利要求1所述的形成集成电路封装件的方法，其中，将所述第一存储器器件的背侧接合到所述第二存储器器件的前侧包括：利用电介质到电介质接合并利用金属到金属接合将第一集成电路管芯的背侧接合到第二集成电路管芯的前侧，所述方法还包括：
在接合之后，形成围绕所述第一集成电路管芯和所述第二集成电路管芯的第二电介质层。
4.根据权利要求1所述的形成集成电路封装件的方法，其中，将所述第一存储器器件的所述背侧接合到所述第二存储器器件的所述前侧包括：
将所述第一存储器器件压在所述第二存储器器件上；以及
对所述第一存储器器件和所述第二存储器器件进行退火。
5.根据权利要求1所述的形成集成电路封装件的方法，还包括：
利用电介质到电介质接合并利用金属到金属接合将无源器件的前侧接合到所述第二存储器器件的背侧；
围绕所述无源器件形成第二电介质层；
形成延伸穿过所述第二电介质层的导电通孔；以及
利用金属到金属接合将第三存储器器件的前侧接合到所述导电通孔和所述无源器件的背侧，以及利用电介质到电介质接合将所述第三存储器器件的前侧接合到所述第二电介质层和所述无源器件的所述背侧。
6.根据权利要求1所述的形成集成电路封装件的方法，其中，利用所述可回流连接器将所述逻辑器件附接到所述第一导电凸块包括：
获得包括所述逻辑器件和第二导电凸块的晶圆，所述第二导电凸块设置在所述晶圆的背侧；以及
利用所述可回流连接器将所述第一导电凸块焊接到所述第二导电凸块。
7.根据权利要求1所述的形成集成电路封装件的方法，其中，利用所述可回流连接器将所述逻辑器件附接到所述第一导电凸块包括：
形成包括逻辑器件、密封剂和第二导电凸块的封装组件，所述密封剂围绕所述逻辑器件，所述第二导电凸块连接到所述逻辑器件；以及
利用所述可回流连接器将所述第一导电凸块焊接到所述第二导电凸块。
8.根据权利要求1所述的形成集成电路封装件的方法，其中，利用所述可回流连接器将所述逻辑器件附接到所述第一导电凸块包括：
获得集成电路管芯，所述集成电路管芯包括位于所述集成电路管芯的背侧处的第二导电凸块；以及
利用所述可回流连接器将所述第一导电凸块焊接到所述第二导电凸块。
9.一种形成集成电路封装件的方法，包括：
在载体衬底上方堆叠多个存储器器件；
去除所述载体衬底以在所述存储器器件的上部存储器器件的前侧处露出电介质层的主表面；
在所述去除之后，形成穿过所述电介质层的导电凸块，所述导电凸块从所述电介质层的所述主表面凸起；
使用所述导电凸块测试每个所述存储器器件；以及
在所述测试之后，利用可回流连接器将逻辑器件附接到所述导电凸块。
10.一种集成电路封装件结构，包括：
第一存储器块，包括利用电介质到电介质接合和金属到金属接合背对面接合的多个第一存储器器件，所述第一存储器块的顶部存储器器件包括位于所述顶部存储器器件的前侧处的第一导电凸块，所述第一存储器块的每个对应下部存储器器件包括位于所述对应下部存储器器件的前侧处的接合焊盘；
逻辑器件，包括第二导电凸块；
第一可回流连接器，将所述第一导电凸块物理耦合并电耦合到所述第二导电凸块；以及
第一底部填充物，位于所述逻辑器件和所述第一存储器块之间，所述第一底部填充物围绕每个所述第一可回流连接器。
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