CN112908947A - 一种塑封封装结构及其制造方法 - Google Patents
一种塑封封装结构及其制造方法 Download PDFInfo
- Publication number
- CN112908947A CN112908947A CN202110064612.7A CN202110064612A CN112908947A CN 112908947 A CN112908947 A CN 112908947A CN 202110064612 A CN202110064612 A CN 202110064612A CN 112908947 A CN112908947 A CN 112908947A
- Authority
- CN
- China
- Prior art keywords
- layer
- adapter plate
- chip
- plastic
- plastic package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 42
- 239000010703 silicon Substances 0.000 claims abstract description 42
- 238000004806 packaging method and process Methods 0.000 claims abstract description 32
- 230000008569 process Effects 0.000 claims abstract description 32
- 229910000679 solder Inorganic materials 0.000 claims abstract description 29
- 238000005520 cutting process Methods 0.000 claims abstract description 8
- 239000011248 coating agent Substances 0.000 claims abstract description 4
- 238000000576 coating method Methods 0.000 claims abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 26
- 238000000465 moulding Methods 0.000 claims description 20
- 238000000227 grinding Methods 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000007747 plating Methods 0.000 description 14
- 150000001875 compounds Chemical class 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000002161 passivation Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 239000003292 glue Substances 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052716 thallium Inorganic materials 0.000 description 2
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006748 scratching Methods 0.000 description 1
- 230000002393 scratching effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02333—Structure of the redistribution layers being a bump
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02373—Layout of the redistribution layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02381—Side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/111—Manufacture and pre-treatment of the bump connector preform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13008—Bump connector integrally formed with a redistribution layer on the semiconductor or solid-state body
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
本发明公开一种塑封封装结构，包括转接板，贴装于转接板上的芯片，包覆芯片的第二塑封层，以及包覆转接板上凸点的第一塑封层，转接板上设置有硅通孔，其第一表面及第二表面分别设置有与硅通孔电连接的外接焊球和/或外接焊盘。该封装结构的制作过程包括：采用键合的方式完成转接板第二表面工艺后，通过第一塑封层包覆载板及转接板，形成塑封晶圆，然后进行切割、去键合、贴片等后续工艺，完成封装。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种塑封封装结构及其制造方法。
背景技术
随着半导体技术的发展，集成电路尺寸持续减小，人们对于集成电路的封装要求越来越高。
随着芯片的厚度的减小，在封装过程中，对于晶圆的研磨量则越来越大，这就使得晶圆自身硬度降低的同时，应力却更大，使得晶圆的翘曲越来越严重。翘曲会给芯片制造带来碎片、划伤等风险，甚至可能导致参数漂移。
因此，有效地控制晶圆翘曲有助于提高封装的可靠性。
发明内容
针对现有技术中的部分或全部问题，本发明一方面提供一种塑封封装结构，包括：
转接板，包括硅通孔，所述转接板的第一表面及第二表面分别设置有与所述硅通孔电连接的外接焊球和/或外接焊盘；
芯片，贴装至所述转接板的第一表面；
第一塑封层，其包覆所述芯片，但露出所述芯片的第一表面；以及
第二塑封层，其包覆所述转接板的第二表面，但露出所述外接焊球。
进一步地，所述转接板的第二表面包括第二重布线层，其与所述硅通孔电连接，且所述第二重布线层上包括外接焊球。
进一步地，所述转接板的第一表面包括第一重布线层，其与所述硅通孔电连接，所述芯片电连接至所述第一重布线层。
进一步地，所述芯片包括多个相同、同类或不同的芯片。
进一步地，所述芯片与所述第一重布线层之间设置有底层填充料。
本发明另一方面提供所述塑封封装结构的制造方法包括：
在硅片的第一表面形成硅通孔以及第一重布线层，得到初始转接板；
在所述初始转接板的第一表面键合载板；
在所述初始转接板的第二表面形成第二重布线层；
形成第一塑封层，包覆所述初始转接板及载板，得到塑封晶圆；
切割所述塑封晶圆的边沿，并去除载板；
芯片贴片；
形成第二塑封层，包覆所述芯片；
减薄所述第二塑封层；
减薄所述第一塑封层；以及
切割封装结构的边缘。
进一步地，所述制造方法还包括，在所述第二重布线层的外接焊盘上形成外接焊球。
进一步地，所述减薄所述第一塑封层包括：
通过研磨减薄所述第一塑封层，露出所述外接焊球；以及
通过干法刻蚀或湿法腐蚀工艺，进一步地减薄外接焊球空隙内的第一塑封层，使得所述外接焊球完全露出。
进一步地，所述减薄所述第一塑封层包括：
通过研磨减薄所述第一塑封层，露出所述第二重布线层的外接焊盘；以及
在所述外界焊盘上形成外接焊球。
本发明提供的一种塑封封装结构及其制造方法，在转接板背面工艺完成后，对转接板及载板一起进行塑封，既对晶圆边缘进行保护，也形成了塑封晶圆，便于后续工艺进行。而利用塑封晶圆进行转接板正面贴片、及塑封工艺，可以平衡正反两面塑封导致的错位，可以避免临时键合工艺的使用。此外，第一次塑封在转接板背面的凸点上形成了塑封层，有利于提高凸点的可靠性。
附图说明
为进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出本发明一个实施例的一种塑封封装结构的结构示意图；
图2示出本发明一个实施例的一种塑封封装结构的制造方法的流程示意图；
图3a-3k示出根据本发明一个实施例形成一种塑封封装结构的过程剖面示意图；以及
图4a-4j示出根据本发明又一个实施例形成一种塑封封装结构的过程剖面示意图。
具体实施方式
以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免模糊本发明的发明点。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明并不限于这些特定细节。此外，应理解附图中示出的各实施例是说明性表示且不一定按正确比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了阐述该具体实施例，而不是限定各步骤的先后顺序。相反，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
针对现有的封装技术存在工艺过程翘曲较大的问题，本发明在转接板背面工艺完成后，对转接板及载板一起进行塑封。
下面结合实施例附图，对本发明的具体方案做进一步描述。
图2及图3a-3k分别示出根据本发明一个实施例形成一种塑封封装结构的流程示意图以及过程剖面示意图。如图所示，一种封装结构的制作方法，包括：
首先，在步骤201，如图3a所示，形成初始转接板。所述初始转接板101的形成包括：
在硅片的第一表面形成硅通孔111，所述硅通孔111不穿透所述硅片，与所述硅片的第二表面保持一定的距离，所述硅通孔111可通过光刻和刻蚀工艺形成；
在所述硅通孔111的表面沉积钝化层或直接热氧化，在本发明的一个实施例中，所述钝化层的材料为氧化硅或氮化硅等；
通过物理溅射、磁控溅射或蒸镀工艺，在所述钝化层上方制作种子层，种子层可采用钛、铜、铝、银、金、钯、铊、锡、镍等金
属制作；
在所述硅通孔内电镀填充金属，所述金属可以为铜金属；以及采用干法刻蚀或湿法腐蚀工艺，去除硅片表面绝缘层，使得填
充的金属露头，形成初始转接板；
在本发明的一个实施例中，也可以在所述硅片的第一表面形成第一重布线层112，使其电连接至所述硅通孔111；
接下来，在步骤202，如图3b所示，键合载板。在所述初始转接板101的第一表面上键合载板001，其中，载板001可以为晶圆、玻璃等载板材料，通过粘接材料键合至芯片的第一表面，所述载板001的尺寸不小于所述初始转接板101，所述粘接材料为加热、光照等可拆键合粘接材料；
接下来，在步骤203，如图3c所示，形成第二重布线层。减薄所述初始转接板101的第二表面，使得所述硅通孔111露头，然后在所述初始转接板101的第二表面形成电镀种子层，具体形成方法可以通过化学镀、PVD等工艺形成，在本发明的一个具体实施例中，可以通过PVD沉积一层200-1000埃的铬和一层500-3000埃的铜形成该电镀种子层，然后在电镀种子层上图形化电镀形成第二重布线层113，使得其与所述硅通孔电连接，具体的图形化电镀方法进一步包括，涂胶、烘干、光刻、显影、电镀、去胶等步骤；
接下来，在步骤204，如图3d所示，形成塑封晶圆。形成第一塑封层103，所述第一塑封层103包覆所述初始转接板101以及载板001，形成塑封晶圆；在本发明的一个实施例中，所述第一塑封层103的材料可以为树脂材料等；
接下来，在步骤205，如图3e所示，切割塑封晶圆，去除载板。切割所述塑封晶圆的边沿，使得所述初始转接板101的侧面不包覆塑封料，然后去除所述载板001，具体去除方法可以依据粘接材料的特性，采用加热拆键合、激光照射拆键合等方式实现，并可采用进一步的清洗工艺来彻底清除掉粘接材料；
接下来，在步骤206，如图3f所示，芯片贴合。将芯片102贴片至初始转接板101的第一表面上，使得所述芯片102的焊盘与第一重布线层112或硅通孔111电连接；在本发明的一个实施例中，贴片完成后，在所述芯片102与初始转接板101的间歇内填充底部填充料121；在本发明的一个实施例中，所述芯片可以为为CPU、DSP、GPU、FPGA等逻辑芯片，也可以为DRAM、Flash等存储芯片，还可以为SOC等其他类型芯片或传感器(如MEMS传感器等)，一个封装结构上可以包含一个或多个相同、同类或不同的芯片；
接下来，在步骤207，如图3g所示，形成第二塑封层。所述第二塑封层104包覆所述芯片102；在本发明的一个实施例中，所述第二塑封层104的材料可以为树脂材料等；
接下来，在步骤208，如图3h所示，减薄第二塑封层。通过研磨减薄所述第二塑封层104，使得芯片102的第一表面露出；
接下来，在步骤209，如图3i所示，减薄第一塑封层。通过研磨减薄所述第一塑封层103，露出所述第二重布线层113的外接焊盘；
接下来，在步骤210，如图3j所示，形成外接焊球。在所述第二重布线层113的外接焊盘上，通过植球、电镀等工艺形成外接焊球114；以及
最后，在步骤211，如图3k所示，切割形成单颗封装结构。
图4a-4j示出根据本发明又一个实施例形成一种塑封封装结构的过程剖面示意图。该实施例与前一实施例的区别在于，进行第一次塑封前，完成外接焊球的制作，最后通过相关工艺使得所述外接焊球露出。具体过程如图所示，一种封装结构的制作方法，包括：
首先，如图4a所示，形成初始转接板。所述初始转接板101的形成包括：
在硅片的第一表面形成硅通孔111，所述硅通孔111不穿透所述硅片，与所述硅片101的第二表面保持一定的距离，所述硅通孔111可通过光刻和刻蚀工艺形成；
在所述硅通孔111的表面沉积钝化层或直接热氧化，在本发明的一个实施例中，所述钝化层的材料为氧化硅或氮化硅等；
通过物理溅射、磁控溅射或蒸镀工艺，在所述钝化层上方制作种子层，种子层可采用钛、铜、铝、银、金、钯、铊、锡、镍等金
属制作；
在所述硅通孔内电镀填充金属，所述金属可以为铜金属；以及采用干法刻蚀或湿法腐蚀工艺，去除硅片表面绝缘层，使得填
充的金属露头，形成初始转接板；
在本发明的一个实施例中，也可以在所述硅片的第一表面形成第一重布线层112，使其电连接至所述硅通孔111；
接下来，如图4b所示，键合载板。在所述初始转接板101的第一表面上键合载板001，其中，载板001可以为晶圆、玻璃等载板材料，通过粘接材料键合至芯片的第一表面，所述载板001的尺寸不小于所述初始转接板101，所述粘接材料为加热、光照等可拆键合粘接材料；
接下来，如图4c所示，形成第二重布线层113，并在所述第二重布线层113的外接焊盘上，通过植球、电镀等工艺形成外接焊球114。第二重布线层113的行程包括：减薄所述初始转接板101的第二表面，使得所述硅通孔111露头，然后在所述初始转接板101的第二表面形成电镀种子层，具体形成方法可以通过化学镀、PVD等工艺形成，在本发明的一个具体实施例中，可以通过PVD沉积一层200-1000埃的铬和一层500-3000埃的铜形成该电镀种子层，然后在电镀种子层上图形化电镀形成第二重布线层113，使得其与所述硅通孔电连接，具体的图形化电镀方法进一步包括，涂胶、烘干、光刻、显影、电镀、去胶等步骤；
接下来，如图4d所示，形成塑封晶圆。形成第一塑封层103，所述第一塑封层103包覆所述初始转接板101、外接焊球114以及载板001，形成塑封晶圆；在本发明的一个实施例中，所述第一塑封层103的材料可以为树脂材料等；
接下来，如图4e所示，切割塑封晶圆，去除载板。切割所述塑封晶圆的边沿，使得所述初始转接板101的侧面不包覆塑封料，然后去除所述载板001，具体去除方法可以依据粘接材料的特性，采用加热拆键合、激光照射拆键合等方式实现，并可采用进一步的清洗工艺来彻底清除掉粘接材料；
接下来，如图4f所示，芯片贴合。将芯片102贴片至初始转接板101的第一表面上，使得所述芯片102的焊盘与第一重布线层112或硅通孔111电连接；在本发明的一个实施例中，贴片完成后，在所述芯片102与初始转接板101的间歇内填充底部填充料121；在本发明的一个实施例中，所述芯片可以为为CPU、DSP、GPU、FPGA等逻辑芯片，也可以为DRAM、Flash等存储芯片，还可以为SOC等其他类型芯片或传感器(如MEMS传感器等)，一个封装结构上可以包含一个或多个相同、同类或不同的芯片；
接下来，如图4g所示，形成第二塑封层。所述第二塑封层104包覆所述芯片102；在本发明的一个实施例中，所述第二塑封层104的材料可以为树脂材料等；
接下来，如图4h所示，减薄第二塑封层。通过研磨减薄所述第二塑封层104，使得芯片102的第一表面露出；
接下来，如图4i所示，减薄第一塑封层。通过研磨减薄所述第一塑封层103，露出所述外接焊球114，然后，通过干法刻蚀或湿法腐蚀工艺，进一步地减薄外接焊球空隙内的第一塑封层，使得所述外接焊球完全露出；以及
最后，如图4j所示，切割形成单颗封装结构。
最终形成的封装结构如图1所示，包括：转接板101，芯片102，第一塑封层103以及第二塑封层104。其中，所述芯片102贴装于所述转接板101的第一表面，与所述转接板101上的硅通孔111电连接，在本发明的一个实施例中，所述芯片102与所述转接板101之间还填充有底层填充料121，在本发明的一个实施例中，所述芯片102通过第一重布线层112与所述硅通孔111电连接，所述转接板的第二表面包括外接焊球114，使得所述封装可以贴装至基板上，其中，外接焊球114布置于第二重布线层113的外接焊盘上，所述第二重布线113形成于所述转接板101的第二表面，与所述硅通孔111电连接。所述第一塑封层103包覆所述转接板的第二表面，但露出所述外接焊球114。所述第二塑封层104包覆所述芯片102，但露出所述芯片102的第一表面。
本发明提供的一种塑封封装结构及其制造方法，在转接板背面工艺完成后，对转接板及载板一起进行塑封，既对晶圆边缘进行保护，也形成了塑封晶圆，便于后续工艺进行。而利用塑封晶圆进行转接板正面贴片、及塑封工艺，可以平衡正反两面塑封导致的错位，可以避免临时键合工艺的使用。此外，第一次塑封在转接板背面的凸点上形成了塑封层，有利于提高凸点的可靠性。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。
Claims (9)
1.一种塑封封装结构，其特征在于，包括：
转接板，其包括硅通孔，所述转接板的第一表面及第二表面分别设置有与所述硅通孔电连接的外接焊球和/或外接焊盘；
芯片，贴装至所述转接板的第一表面；
第一塑封层，其包覆所述芯片，但露出所述芯片的第一表面；以及
第二塑封层，其包覆所述转接板的第二表面，但露出所述外接焊球。
2.如权利要求1所述的塑封封装结构，其特征在于，所述转接板的第二表面包括第二重布线层，其与所述硅通孔电连接，且所述第二重布线层上包括外接焊球。
3.如权利要求1所述的塑封封装结构，其特征在于，所述转接板的第一表面包括第一重布线层，其与所述硅通孔电连接，所述芯片电连接至所述第一重布线层。
4.如权利要求1所述的塑封封装结构，其特征在于，所述芯片包括多个相同、同类或不同的芯片。
5.如权利要求1所述的塑封封装结构，其特征在于，所述芯片与所述第一重布线层之间设置有底层填充料。
6.一种塑封封装结构的制造方法，其特征在于，包括步骤：
在硅片的第一表面形成硅通孔以及第一重布线层，得到初始转接板；
在所述初始转接板的第一表面键合载板；
在所述初始转接板的第二表面形成第二重布线层；
形成第一塑封层，包覆所述初始转接板及载板，得到塑封晶圆；
切割所述塑封晶圆的边沿，并去除载板；
芯片贴片；
形成第二塑封层，包覆所述芯片；
减薄所述第二塑封层；
减薄所述第一塑封层；以及
切割封装结构的边缘。
7.如权利要求6所述的制造方法，其特征在于，还包括，在所述第二重布线层的外接焊盘上形成外接焊球。
8.如权利要求7所述的制造方法，其特征在于，所述减薄所述第一塑封层包括：
通过研磨减薄所述第一塑封层，露出所述外接焊球；以及
通过干法刻蚀或湿法腐蚀工艺，进一步地减薄外接焊球空隙内的第一塑封层，使得所述外接焊球完全露出。
9.如权利要求6所述的制造方法，其特征在于，所述减薄所述第一塑封层包括：
通过研磨减薄所述第一塑封层，露出所述第二重布线层的外接焊盘；以及
在所述外界焊盘上形成外接焊球。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110064612.7A CN112908947A (zh) | 2021-01-18 | 2021-01-18 | 一种塑封封装结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110064612.7A CN112908947A (zh) | 2021-01-18 | 2021-01-18 | 一种塑封封装结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112908947A true CN112908947A (zh) | 2021-06-04 |
Family
ID=76116115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110064612.7A Pending CN112908947A (zh) | 2021-01-18 | 2021-01-18 | 一种塑封封装结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112908947A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113990815A (zh) * | 2021-10-28 | 2022-01-28 | 西安微电子技术研究所 | 一种硅基微模组塑封结构及其制备方法 |
| WO2024045757A1 (zh) * | 2022-09-01 | 2024-03-07 | 盛合晶微半导体(江阴)有限公司 | 2.5d封装结构及制备方法 |
| CN117672876A (zh) * | 2024-01-31 | 2024-03-08 | 浙江禾芯集成电路有限公司 | 一种硅通孔型转接板的芯片封装结构的成形工艺 |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120211885A1 (en) * | 2011-02-17 | 2012-08-23 | Choi Yunseok | Semiconductor package having through silicon via (tsv) interposer and method of manufacturing the semiconductor package |
| CN102931094A (zh) * | 2011-08-09 | 2013-02-13 | 万国半导体股份有限公司 | 具有增大焊接接触面的晶圆级封装结构及制备方法 |
| US20140070424A1 (en) * | 2012-09-10 | 2014-03-13 | Siliconware Precision Industries Co., Ltd. | Semiconductor package, method of fabricating the semiconductor package, and interposer structure of the semiconductor package |
| US9184104B1 (en) * | 2014-05-28 | 2015-11-10 | Stats Chippac, Ltd. | Semiconductor device and method of forming adhesive layer over insulating layer for bonding carrier to mixed surfaces of semiconductor die and encapsulant |
| US20160141237A1 (en) * | 2014-11-14 | 2016-05-19 | International Business Machines Corporation | Three dimensional organic or glass interposer |
| CN105789058A (zh) * | 2015-01-14 | 2016-07-20 | 钰桥半导体股份有限公司 | 中介层嵌置于加强层中的线路板及其制作方法 |
| US9570369B1 (en) * | 2016-03-14 | 2017-02-14 | Inotera Memories, Inc. | Semiconductor package with sidewall-protected RDL interposer and fabrication method thereof |
| CN110676240A (zh) * | 2019-10-16 | 2020-01-10 | 上海先方半导体有限公司 | 一种2.5d封装结构及其制造方法 |
| CN111446177A (zh) * | 2020-04-13 | 2020-07-24 | 上海先方半导体有限公司 | 异质集成芯片的系统级封装方法及结构 |
| CN111900095A (zh) * | 2020-08-12 | 2020-11-06 | 上海先方半导体有限公司 | 一种多芯片集成封装方法及封装结构 |
| CN213936169U (zh) * | 2020-12-29 | 2021-08-10 | 华进半导体封装先导技术研发中心有限公司 | 一种二次塑封封装结构 |
| US20220068856A1 (en) * | 2020-08-26 | 2022-03-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated Circuit Package and Method |
-
2021
- 2021-01-18 CN CN202110064612.7A patent/CN112908947A/zh active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120211885A1 (en) * | 2011-02-17 | 2012-08-23 | Choi Yunseok | Semiconductor package having through silicon via (tsv) interposer and method of manufacturing the semiconductor package |
| CN102931094A (zh) * | 2011-08-09 | 2013-02-13 | 万国半导体股份有限公司 | 具有增大焊接接触面的晶圆级封装结构及制备方法 |
| US20140070424A1 (en) * | 2012-09-10 | 2014-03-13 | Siliconware Precision Industries Co., Ltd. | Semiconductor package, method of fabricating the semiconductor package, and interposer structure of the semiconductor package |
| US9184104B1 (en) * | 2014-05-28 | 2015-11-10 | Stats Chippac, Ltd. | Semiconductor device and method of forming adhesive layer over insulating layer for bonding carrier to mixed surfaces of semiconductor die and encapsulant |
| US20160141237A1 (en) * | 2014-11-14 | 2016-05-19 | International Business Machines Corporation | Three dimensional organic or glass interposer |
| CN105789058A (zh) * | 2015-01-14 | 2016-07-20 | 钰桥半导体股份有限公司 | 中介层嵌置于加强层中的线路板及其制作方法 |
| US9570369B1 (en) * | 2016-03-14 | 2017-02-14 | Inotera Memories, Inc. | Semiconductor package with sidewall-protected RDL interposer and fabrication method thereof |
| CN110676240A (zh) * | 2019-10-16 | 2020-01-10 | 上海先方半导体有限公司 | 一种2.5d封装结构及其制造方法 |
| CN111446177A (zh) * | 2020-04-13 | 2020-07-24 | 上海先方半导体有限公司 | 异质集成芯片的系统级封装方法及结构 |
| CN111900095A (zh) * | 2020-08-12 | 2020-11-06 | 上海先方半导体有限公司 | 一种多芯片集成封装方法及封装结构 |
| US20220068856A1 (en) * | 2020-08-26 | 2022-03-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated Circuit Package and Method |
| CN213936169U (zh) * | 2020-12-29 | 2021-08-10 | 华进半导体封装先导技术研发中心有限公司 | 一种二次塑封封装结构 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113990815A (zh) * | 2021-10-28 | 2022-01-28 | 西安微电子技术研究所 | 一种硅基微模组塑封结构及其制备方法 |
| WO2024045757A1 (zh) * | 2022-09-01 | 2024-03-07 | 盛合晶微半导体(江阴)有限公司 | 2.5d封装结构及制备方法 |
| CN117672876A (zh) * | 2024-01-31 | 2024-03-08 | 浙江禾芯集成电路有限公司 | 一种硅通孔型转接板的芯片封装结构的成形工艺 |
| CN117672876B (zh) * | 2024-01-31 | 2024-06-04 | 浙江禾芯集成电路有限公司 | 一种硅通孔型转接板的芯片封装结构的成形工艺 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10559525B2 (en) | Embedded silicon substrate fan-out type 3D packaging structure | |
| US11749607B2 (en) | Package and method of manufacturing the same | |
| CN110957229B (zh) | 半导体器件和形成半导体器件的方法 | |
| TWI832448B (zh) | 半導體裝置及其製造方法 | |
| CN109937476B (zh) | 晶片级封装和方法 | |
| TWI479632B (zh) | 半導體封裝及封裝半導體裝置之方法 | |
| CN109637985B (zh) | 一种芯片扇出的封装结构及其制造方法 | |
| CN112908947A (zh) | 一种塑封封装结构及其制造方法 | |
| TWI575614B (zh) | 在模封底部填充中形成減少的表面粗糙度以用於改進的ｃ－模式掃描聲波顯微鏡檢視之半導體裝置和方法 | |
| US20150130070A1 (en) | Semiconductor package and manufacturing method thereof | |
| KR101532816B1 (ko) | 반도체 패키지 및 반도체 소자 패키징 방법 | |
| TW200428627A (en) | Semiconductor package having conductive bumps on chip and method for fabricating the same | |
| JP3660918B2 (ja) | 半導体装置及びその製造方法 | |
| JP4115326B2 (ja) | 半導体パッケージの製造方法 | |
| US8294265B1 (en) | Semiconductor device for improving electrical and mechanical connectivity of conductive pillers and method therefor | |
| WO2022151572A1 (zh) | 一种降低塑封晶圆翘曲的封装结构及其制造方法 | |
| US12068273B2 (en) | Package | |
| TW202002192A (zh) | 晶片封裝件 | |
| US20210233890A1 (en) | Packaging structures | |
| US20230052776A1 (en) | Manufacturing method of semiconductor package | |
| TW202306066A (zh) | 積體電路元件和其形成方法 | |
| US11244879B2 (en) | Semiconductor package | |
| CN116936378A (zh) | 一种高密度扇出型封装结构及封装方法 | |
| CN112908948A (zh) | 一种封装结构及其制造方法 | |
| CN118366872B (zh) | 扇出型封装结构的制备方法和扇出型封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210604 |