CN113990815A - 一种硅基微模组塑封结构及其制备方法 - Google Patents

一种硅基微模组塑封结构及其制备方法 Download PDF

Info

Publication number
CN113990815A
CN113990815A CN202111267198.6A CN202111267198A CN113990815A CN 113990815 A CN113990815 A CN 113990815A CN 202111267198 A CN202111267198 A CN 202111267198A CN 113990815 A CN113990815 A CN 113990815A
Authority
CN
China
Prior art keywords
silicon
tsv
chip
plastic package
tsv silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111267198.6A
Other languages
English (en)
Inventor
李宝霞
李朝
梅志鹏
吴玮
张辽辽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Tiancheng Advanced Semiconductor Technology Co.,Ltd.
Original Assignee
Xian Microelectronics Technology Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Microelectronics Technology Institute filed Critical Xian Microelectronics Technology Institute
Priority to CN202111267198.6A priority Critical patent/CN113990815A/zh
Publication of CN113990815A publication Critical patent/CN113990815A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供一种硅基微模组塑封结构及其制备方法，能够兼顾优良电气性能和强韧的机械性能，充分发挥TSV硅转接基板布线密度高、同半导体芯片热匹配性好，多芯片集成密度高的优势，且成品率高，经济性好。包括TSV硅转接基板、至少一个倒装在TSV硅转接基板上表面的芯片或复合芯片、TSV硅转接基板上表面的无源元件、包封在除TSV硅转接基板下表面外其余五个表面的塑封体；其中，倒装在TSV硅转接基板上表面的芯片或复合芯片的背面裸露在塑封体外，多个芯片或复合芯片背面之间以及芯片或复合芯片背面与TSV硅转接基板上表面的塑封体表面均处于同一平面内，无源元件的表面低于TSV硅转接基板上表面的芯片或复合芯片背面。

Description

一种硅基微模组塑封结构及其制备方法
技术领域
本发明属于先进电子封装技术领域，具体涉及一种硅基微模组塑封结构及其制备方法。
背景技术
随着消费类电子产品的需求驱动，如智能手机、平板电脑等,电子产品的封装面向薄、小及低成本的方向发展。目前有关2.5D和3D的先进封装方法已得到业界的关注,并取得一定的发展成果。但基于硅通孔的先进封装设计面临着许多技术难题和成本居高不下的困境。
现有技术中，对于先进封装结构方面，国内专利“一种基于载体的扇出2.5D/3D封装结构的制造方法”(专利号201510970167.5)公开了一种TSV转接板上倒装裸片或多叠层芯片组件的塑封方法，先制备只有正面带有多层再布线的TSV转接板，TSV转接板板背面减薄、露镀铜并切单，TSV转接板正面朝上布满载板，芯片倒装到每个转接板上后塑封，在塑封后在转接板背面反复制作钝化层、种子层、再布线层，以及UBM底部金属层，目前的技术存在如下问题：
(1)塑封后由于塑粉料的热膨胀系数与TSV转接板、芯片的热膨胀系数有较大差异，所以不仅塑封这步工序完成后，回到室温的塑封体(呈片状)有一定的翘曲，在随后背面的钝化层、种子层、再布线层，以及UBM底部金属层工序中，随着工艺温度的变化，上述翘曲会进一步加剧，翘曲将增加晶圆工艺的工艺实施难度，如曝光离焦、PVD金属沉积的均匀性等，影响工艺质量，甚至会导致工艺无法正常实施。这种将TSV转接基板背面金属再布线层的硅晶圆制备技术，换成利用塑粉料包封的扇出技术实现，在布线精度和布线密度上都有一定的损失，显然扇出技术的线条精度无法同硅晶圆技术相比，另外，失去了在转接基板背面利用无机介质，如二氧化硅、氮化硅，当金属层间电绝缘材料，采用大马士革工艺制备超细线宽(亚微米及以下)金属再布线层的可能，无法满足未来产品对超高密度布线的需求。
(2)芯片不仅要承受塑封工艺过程，还要承受转接板背面再布线工艺过程带来的风险和工艺良率损失，对于价格昂贵的芯片，会造成成本压力。
(3)由于在芯片倒装之前，TSV转接板只完成了正面多层再布线和TSV孔背面露铜，属于半成品，无法对切单前或切单后的TSV转接板电互连好坏进行测试，即无法判断芯片倒装时对应TSV转接板的好坏，属于盲贴，存在将好芯片倒装到坏基板的情况，会造成一定的芯片浪费，造成成本压力。
(4)由于目前塑粉料材料无法较长时间承受250℃及以上温度，而金属层间有机电绝缘材料充分固化大都需要在温度250℃及以上恒温1个小时，使得采用上专利方法时转接板背面再布线层间的有机电绝缘材料因仅能采用不超过250℃的较低固化温度，导致难以充分固化，使得最终有机电绝缘层的电学性能和机械力学性能受到损失，进而影响整个封装结构的性能。
发明内容
为了解决现有技术中存在的问题，本发明提供一种硅基微模组塑封结构及其制备方法，获得的TSV硅基微模组能够兼顾优良电气性能和强韧的机械性能，充分发挥TSV硅转接基板布线密度高、同半导体芯片热匹配性好，多芯片集成密度高的优势，且成品率高，经济性好。
为实现上述目的，本发明提供如下技术方案：
一种硅基微模组塑封结构，包括
TSV硅转接基板、至少一个倒装在TSV硅转接基板上表面的芯片或复合芯片、设置在TSV硅转接基板上表面的无源元件、包封在除TSV硅转接基板下表面外其余五个表面的塑封体；
其中，倒装在TSV硅转接基板上表面的芯片或复合芯片的背面裸露在塑封体外，且多个芯片或复合芯片的背面之间以及芯片或复合芯片的背面与TSV硅转接基板上表面的塑封体表面均处于同一平面内；
其中，无源元件采用贴片式无源元件或者芯片式无源元件；无源元件被塑封体包裹，无源元件的表面低于TSV硅转接基板上表面的芯片或复合芯片的背面。
优选地，还包括至少一个倒装在TSV硅转接基板下表面的芯片或复合芯片。
优选地，所述TSV硅转接基板包括穿透硅衬底的TSV通孔、上表面多层金属再布线层、下表面多层金属再布线层、上表面凸点下金属焊盘层和下表面凸点下金属焊盘层，所述芯片或复合芯片通过其上的倒装凸点倒扣键合在上表面凸点下金属焊盘层上。
优选地，所述TSV硅转接基板的下表面凸点下金属焊盘层的焊盘直径大于TSV硅转接基板的上表面凸点下金属焊盘层的焊盘直径。
优选地，所述塑封体采用热膨胀系数小于10ppm/℃的塑封材料；
所述TSV硅转接基板侧面包裹的塑封体横向厚度小于100微米。
优选地，所述复合芯片采用多个芯片预先TSV堆叠集成后形成的3维芯片，或者多个芯片预先在另一TSV硅转接基板上集成后形成的2.5维芯片，或者多个芯片预先通过Fan-out扇出技术集成后形成的2维芯片。
一种硅基微模组塑封结构制备方法，包括如下步骤，
制备TSV硅转接基板，对TSV硅转接基板进行基本测试，若通过测试，则继续进行下一步；
在TSV硅转接基板上表面组装无源元件；
在TSV硅转接基板上表面微组装芯片或复合芯片，形成TSV硅裸微模组；
对TSV硅裸微模组进行电互连特性测试，若通过测试，则继续进行下一步；
对TSV硅裸微模组进行除TSV硅转接基板下表面以外其余表面的塑封，形成TSV硅基微模组塑封体；
对TSV硅转接基板上表面的塑封体表面进行减薄，直至至少露出芯片或复合芯片的背面；
对减薄后的TSV硅基微模组塑封体进行电互连特性测试，若通过测试，则继续进行下一步；
对减薄后的TSV硅基微模组塑封体进行植球，并切片，一种硅基微模组塑封结构制备完成。
优选地，塑封时，将测试合格的裸微模组依次临时贴装在片状载体上，在片状载体形成裸微模组组成的二维阵列，用塑封材料将片状载体上临时贴装有裸微模组的一面包封，形成TSV硅基微模组塑封体；
植球时，仅在通过测试的TSV硅基微模组塑封体的TSV硅转接基板的下表面凸点下金属焊盘上进行植球操作。
优选地，所述对TSV硅转接基板进行基本测试至少包括外观测试和双面电通断测试。
优选地，在植球之前，还包括，在TSV硅转接基板下表面微组装芯片或复合芯片。
与现有技术相比，本发明具有以下有益效果：
本发明提供的一种硅基微模组塑封结构，在制备完成的TSV硅转接基板上组装芯片并进行塑封，既能充分发挥TSV硅转接基板布线密度高、同半导体芯片热匹配性好，多芯片集成密度高的优势，又解决了TSV硅转接基板集成微组件脆而易碎的不足，同时设置有无源元件，无源元件在TSV硅转接基板上表面的表贴集成更有利于提升微模组电性能，因此本发明的结构使得最终获得的TSV硅基微模组在整体上能够兼顾优良电气性能和强韧的机械性能，同时后续应用时的贴装方式和散热方式同传统BGA器件相兼容，更有利于被用户接纳，此外，本发明的结构由于增强了TSV硅基微模组的机械强度，使得常规采用插针阵列夹具的测试老化方式可以实现，可有效解决TSV硅基微模组的测试、老化和筛选问题。
附图说明
图1是本发明TSV硅转接基板剖面结构示意图；
图2是本发明TSV硅转接基板上表面组装芯片和无源元件后的裸微模组剖面结构示意图；
图3是本发明TSV硅基裸微模组完成塑封工序后的塑封体剖面结构示意图；
图4是本发明TSV硅基微模组塑封体减薄后的剖面结构示意图；
图5是本发明TSV硅基微模组塑封体植球后的剖面结构示意图；
图6是本发明TSV硅基微模组塑封体划片切割后的剖面结构示意图；
图7是本发明实施例2中TSV硅基微模组的剖面结构示意图；
图8是本发明实施例3中TSV硅基微模组实施例三的剖面结构示意图；
图9是本发明实施例1和2TSV硅基微模组的工艺流程图；
图10是本发明实施例3TSV硅基微模组的工艺流程图。
图中，硅衬底1，TSV通孔2，上表面多层金属再布线层3，上表面金属层间介质层4，下表面多层金属再布线层5，下表面金属层间介质层6，上表面凸点下金属焊盘7、8，上表面表贴焊盘9，下表面凸点下金属焊盘10，倒装芯片11、12、22、23，无源元件13，倒装凸点14、15，焊点16，底部填充材料17，塑封材料18，焊球19，TSV互连20，复合芯片21，TSV硅转接基板100，裸微模组200。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述；以下实施例仅仅是本发明一部分的实施例，而不是全部的实施例，不是用来限制本发明的范围。
本发明一种硅基微模组塑封结构，包括
TSV硅转接基板100、至少一个倒装在TSV硅转接基板上表面的芯片或复合芯片、设置在TSV硅转接基板上表面的无源元件13、包封在除TSV硅转接基板下表面外其余五个表面的塑封体；
其中，倒装在TSV硅转接基板上表面的芯片或复合芯片的背面裸露在塑封体外，且多个芯片或复合芯片的背面之间以及芯片或复合芯片的背面与TSV硅转接基板上表面的塑封体表面均处于同一平面内；
所述无源元件13，采用贴片式无源元件或者芯片式无源元件，但不限于此；无源元件13包括电容器、电阻器、电感器等，但不限于此；无源元件13被塑封体包裹，即无源元件13上表面低于塑封体表面，无源元件13的表面低于TSV硅转接基板上表面的芯片或复合芯片的背面；
本发明提供的一种硅基微模组塑封结构，在制备完成的TSV硅转接基板100上组装芯片并进行塑封，既能充分发挥TSV硅转接基板布线密度高、同半导体芯片热匹配性好，多芯片集成密度高优势，又解决了TSV硅转接基板集成微组件脆而易碎的不足，同时设置有无源元件13，无源元件13在TSV硅转接基板上表面的表贴集成更有利于提升微模组电性能，因此本发明的结构使得最终获得的TSV硅基微模组在整体上能够兼顾优良电气性能和强韧的机械性能，同时后续应用时贴装方式和散热方式同传统BGA器件相兼容，更有利于被用户接纳，此外，本发明的结构由于增强了TSV硅基微模组的机械强度，使得常规采用插针阵列夹具的测试老化方式可以实现，可有效解决TSV硅基微模组的测试、老化和筛选问题。
本实施例3中，还包括至少一个倒装在TSV硅转接基板下表面的芯片或复合芯片。
其中，所述TSV硅转接基板100包括穿透硅衬底的TSV通孔2、上表面多层金属再布线层3、下表面多层金属再布线层5、上表面凸点下金属焊盘层和下表面凸点下金属焊盘层，所述芯片或复合芯片通过其上的倒装凸点倒扣键合在上表面的凸点下金属焊盘层上。
进一步地，所述TSV硅转接基板的下表面凸点下金属(UBM)焊盘层的焊盘直径大于TSV硅转接基板的上表面凸点下金属(UBM)焊盘层的焊盘直径。
其中，所述无源元件13的表面低于TSV硅转接基板上表面的芯片或复合芯片的背面。
优选地，塑封体采用热膨胀系数小于10ppm/℃的塑封材料。
优选地，TSV硅转接基板100侧面包裹的塑封体横向厚度优选小于100微米。
优选地，复合芯片采用多个芯片预先TSV堆叠集成后形成的3维芯片，或者多个芯片预先在另一TSV硅转接基板上集成后形成的2.5维芯片，或者多个芯片预先通过Fan-out扇出技术集成后形成的2维芯片。
本发明解决了TSV硅转接基板上倒装集成多个芯片时的表面平整化问题。在TSV硅转接基板上倒装集成多个芯片时，由于各个芯片间厚度不一致，或各个芯片的焊球高度不一致，或因为各个芯片在倒装时的工艺误差，会导致各个芯片的背面不在同一平面上，进而会引起一系列问题，例如，目前的倒装和贴装设备都是通过真空吸头来拿取操作对象的，各个芯片的背面高低不平，可能会因无法给真空吸头提供平整的吸合面，而无法被真空吸头拿取；且通常芯片的背面需要贴散热片，TSV硅转接基板上倒装集成多个芯片时，因为芯片间的间隙小，无法采用单独分立的散热片，通常需要采用一个整体的散热片同时与每个芯片背面贴合，各个芯片的背面高低不平增加了散热片的设计和加工，以及散热片贴装的难度。
本发明提供的结构可以解决TSV硅基微模组的测试、老化和筛选问题。能够采用目前常规的KGD夹具进行测试，老化和筛选。一方面，本发明使得倒装在TSV硅转接基板上的多个芯片的背面在同一平面上，避免了KGD夹具上盖板施加的压力在各个芯片的背面分布不均匀，导致压强在某个或某些芯片上过大，或者压强在芯片某些局域位置过大，造成芯片被压裂；另一方面，TSV硅转接基板自身薄而脆，如果KGD夹具上盖板仅在TSV硅转接基板上倒装集成的一个或多个芯片背面施加向下压力，KGD夹具的插针阵列在TSV硅转接基板远离芯片的面上施加向上压力，容易将TSV硅转接基板折裂。
本发明提供的结构有更低的芯片散热热阻，同时使得微模组在应用时散热片或散热冷板更容易施加，微模组的散热效果更好。一方面通过塑封后的背面整体减薄，将芯片背面的衬底材料裸露出来，以便直接同散热片接触，减小芯片背面与散热片间的热阻，同时芯片变薄，进一步减小了芯片有源区到芯片背面的热阻；另一方面，本发明中芯片背面与塑封料表面是齐平的，可以采用最常规的片状散热片，也可以直接与系统层面的散热冷板接触；其次，芯片周围被塑封料填充，塑封料的热导率优于空气，芯片周围的塑封料为芯片提供了额外的散热通道。
如图9所示，一种硅基微模组塑封结构制备方法，包括如下步骤，
制备TSV硅转接基板100，对TSV硅转接基板100进行基本测试，若通过测试，则继续进行下一步；
在TSV硅转接基板上表面组装无源元件13；
在TSV硅转接基板上表面倒装芯片或复合芯片，TSV硅裸微模组200组装完成；
对TSV硅裸微模组200进行电互连特性测试，若通过测试，则继续进行下一步；
对TSV硅裸微模组200进行除TSV硅转接基板下表面以外其余表面的塑封，形成TSV硅基微模组塑封体；
对TSV硅转接基板上表面的塑封体表面进行减薄，直至至少露出芯片或复合芯片的背面；
对减薄后的TSV硅基微模组塑封体进行电互连特性测试，若通过测试，则继续进行下一步；
对减薄后的TSV硅基微模组塑封体进行植球，并切片，制备完成。
优选地，塑封时，将测试合格的裸微模组200依次临时贴装在片状载体上，在片状载体形成裸微模组200组成的二维阵列，随后用塑封材料将片状载体上临时贴装有裸微模组200的一面包封，形成TSV硅基微模组塑封体。
优选地，植球时，仅在通过测试的TSV硅基微模组塑封体的TSV硅转接基板下表面的凸点下金属(UBM)焊盘上进行植球操作。
其中，所述对TSV硅转接基板100进行基本测试至少包括外观测试和双面电通断测试。
本实施例3中，在植球之前，还包括，在TSV硅转接基板下表面微组装芯片或复合芯片。
实施例1，附图1-6给出实施例1制备过程中各个阶段的剖面结构示意图。
步骤一，如图1所示，制备TSV硅转接基板100，TSV通孔2穿透硅衬底1，实现TSV硅转接基板上表面的多层金属再布线层3和TSV硅转接基板下表面的多层金属再布线层5间的电互连。
其中，TSV通孔2的孔径为5微米-50微米，硅衬底1的厚度为70微米-300微米；TSV硅转接基板上表面的多层金属再布线层3和TSV硅转接基板下表面的多层金属再布线层5至少包括一层金属再布线层。
其中，TSV硅转接基板的上表面凸点下金属(UBM)焊盘7和8为圆形焊盘，其焊盘直径、数量和排布取决于要倒装的芯片11和12的凸点的尺寸。
其中，TSV硅转接基板的上表面凸点下金属(UBM)焊盘7和8的焊盘直径可以相等，也可以不等。
其中，TSV硅转接基板的上表面表贴焊盘9的焊盘尺寸和排布取决于要表贴的无源元件13的规格尺寸。
优选地，表贴焊盘9为矩形去顶角的形状。
其中，TSV硅转接基板的上表面凸点下金属焊盘7和8与表贴焊盘9位于同一层，并采用同样的金属材料结构，以方便工艺制备。
优选地，凸点下金属焊盘金属材料结构采用铜、镍、金组合。
其中，TSV硅转接基板的下表面凸点下金属焊盘10为圆形焊盘，用于微模组对外焊球引脚。
其中，TSV硅转接基板100制备完成后，至少需要对TSV硅转接基板100的进行外观测试和双面电通断测试，已判断该TSV硅转接基板100是否可以用于后续的微组装工序。
步骤二，如图2所示，将无源元件13通过表面贴装的方式微组装在TSV硅转接基板上表面，在TSV硅转接基板的上表面凸点下金属焊盘9上提前施加焊锡膏，贴装无源元件13，经过热回流后在无源元件13的电极和焊盘9间形成焊点16；
将倒装芯片11通过其上的倒装凸点14倒扣键合在TSV硅转接基板的上表面凸点下金属焊盘7上，完成倒装芯片11到TSV硅转接基板上表面的微组装；
将倒装芯片12通过其上的倒装凸点15倒扣键合在TSV硅转接基板的上表面凸点下金属焊盘8上，完成倒装芯片12到TSV硅转接基板上表面的微组装；
进一步地，芯片微组装的方式是倒装键合，至少完成一个芯片的倒装键合。芯片倒装键合包括凸点键合、底部填充材料17的施加等。
其中，上述进入微组装工序的TSV硅转接基板都是测试合格的TSV硅转接基板，测试内容至少包括双面电通断测试。
其中，表贴后的无源元件13的最高处低于倒扣键合后芯片11和12的背面。
进一步地，完成倒装芯片11和12，以及无源元件13在TSV硅转接基板上表面的微组装后，需要对组装好的裸微模组200进行电互连特性测试，进而判断上述微组装的好坏，以判定该裸微模组200是否可以用于后续的塑封工序。
步骤三，将测试合格的裸微模组200依次临时贴装在片状载体上，在片状载体形成裸微模组200组成的二维阵列，随后用塑封材料将片状载体上临时贴装有裸微模组200的一面包封。
其中，形成的塑封体厚度大于裸微模组200的最大厚度，且塑封形成的塑封层上表面平整。
将裸微模组200临时贴装后的所有裸露表面都浸没在塑封材料内，最后移除片状载体，将裸微模组200内的TSV硅转接基板下表面裸露出来，形成如图3所示的结构。
优选地，采用热膨胀系数小于10ppm/℃的塑封材料，以减小工艺过程中热失配引起的翘曲、分层等风险。
其中，在上述的塑封工序中，裸微模组200内的TSV硅转接基板下表面面向片状载体，裸微模组200的临时贴装精度优选控制在±20微米以内。
优选地，根据所采用的塑封设备不同，所述片状载体可以是与硅晶圆片形状相类似的圆形，也可以是与塑封有机载板形状相类似的矩形，但不限于此。
优选地，所述片状载体的材质可以是硅、玻璃、有机材料、金属等，但不限于此。
其中，由于上述塑封体的厚度远小于其横向尺寸，所以上述塑封体仍呈片状。
步骤四，将图3所示的塑封体从靠近倒装芯片背面的表面减薄，如图4所示，直至至少将倒装芯片的背面裸露出来。
倒装芯片的散热通道主要是通过芯片背面散热，而塑封工序后倒装芯片背面距塑封体顶部还有一段距离。倒装芯片背面无法直接同散热片接触，加之塑封材料自身的导热性能较差，导致倒装芯片至外部散热片间的热阻增大，无法满足较大功耗倒装芯片的散热需求。倒装芯片的功能层靠近芯片倒装凸点所在的面，功能层产生的热量需要流经整个芯片厚度传导至芯片背面，热传导过程的热阻随芯片厚度的增加而增大，所以减薄倒装芯片厚度，可以进一步减小热阻，增强散热效果。且TSV硅基微模组塑封体的背面减薄还有利于减少TSV硅基微模组的厚度，满足TSV硅基微模组轻薄化需求。
进一步地，以TSV硅转接基板的下表面凸点下金属焊盘10为信号馈入和馈出点，对如图4所示的背面减薄的TSV硅基微模组塑封体进行电互连测试，以辨别该TSV硅基微模组的好坏，进而判断在该TSV硅基微模组上是否要后续植球。
步骤五，如图5所示，对TSV硅基微模组进行植球，焊球19组成的焊球阵列作为整个TSV硅基微模组对外IO引脚。
其中，焊球19的球径和球间距通常大于倒装芯片的倒装凸点的直径和间距，以降低后续应用中的贴装工艺难度。
其中，焊球19的熔点通常小于倒装芯片的倒装凸点的熔点，以免后续应用贴装时芯片倒装凸点重熔，带来可靠性风险。
进一步地，根据背面减薄后TSV硅基微模组塑封体电互连测试结果，可仅在测试通过的TSV硅基微模组的TSV硅转接基板下表面的凸点下金属(UBM)焊盘上植球，避免在坏微模组上植球造成的植球材料和植球工艺时间的浪费。
步骤六，如图6所示，对TSV硅基微模组进行切片。
本发明切割后的塑封体在TSV硅转接基板侧面保留了一定厚度的塑封材料，使得TSV硅基微模组塑封体除TSV硅转接基板下表面外，其它五个面都是被覆盖保护的，弥补了TSV硅转接基板脆而易碎的不足。
其中，TSV硅转接基板侧面塑封料的横向厚度优选小于100微米，一方面在对TSV硅转接基板侧面硅材料提供充分保护的情况下，进一步降低硅材料与塑封料间因热失配引起的热应力，另一方面，减少因塑封引起TSV硅基微模组横向XY尺寸的增大，满足TSV硅基微模组小型化需求。
实施例2
本实施例2的制备过程与实施例1相同，如图7所示，其中，倒扣键合在TSV硅转接基板上表面的倒装芯片为多个芯片预先集成在一起的复合芯片，复合芯片21通过多个芯片TSV堆叠而成，多个芯片间通过穿过芯片的TSV互连20来实现垂直方向的电连通。
其中，所述复合芯片可以是多个芯片预先TSV堆叠集成后形成的3维芯片，也可以是多个芯片预先在另一TSV硅转接基板上集成后形成的2.5维芯片，还可以是多个芯片预先通过Fan-out扇出技术集成后形成的2维芯片，但不限于此。
实施例3
本实施例3的制备方法如图10所示，在TSV硅基微模组塑封体形成后，在TSV硅基微模组的TSV硅转接基板下表面可以再进一步倒装键合倒装芯片23，TSV硅基微模组的对外焊球19分布在倒装芯片23周围，控制倒装芯片23的厚度以及焊球19的尺寸，使得焊球19在TSV硅基微模组后续应用焊接后，其高度依然高于倒装芯片23的背面。倒装芯片23通过凸点阵列与TSV硅转接基板的下表面凸点下金属焊盘进行键合，由于焊球19的尺寸大于倒装芯片23的凸点尺寸，所以对应于焊球19的TSV硅转接基板下表面的凸点下金属(UBM)焊盘的直径相应的也大于对应于倒装芯片23的TSV硅转接基板的下表面凸点下金属焊盘的直径。
其中，上述两种直径的TSV硅转接基板下表面的凸点下金属(UBM)焊盘优选在同一金属层上，优选同样的材料结构，优选是同步制备完成的。
本实施例3中五面包封的TSV硅基微模组塑封体的形成工艺方法和步骤与实施例1和2公开的工艺方法和步骤相同，区别是对于测试通过的TSV硅基微模组塑封体，要先在裸露出的TSV硅转接基板下表面微组装芯片，微组装方式优选倒装键合，在完成倒装芯片的凸点键合和底部填充等微组装工艺后，再在TSV硅基微模组塑封体上植球，所植焊球分布在TSV硅转接基板下表面倒装芯片的周围；最后对TSV硅基微模组塑封体进行划片切割，完成TSV硅基微模组的制备，其结构如图8所示。

Claims (10)

1.一种硅基微模组塑封结构，其特征在于，包括
TSV硅转接基板(100)、至少一个倒装在TSV硅转接基板上表面的芯片或复合芯片、设置在TSV硅转接基板上表面的无源元件(13)、包封在除TSV硅转接基板下表面外其余五个表面的塑封体；
其中，倒装在TSV硅转接基板上表面的芯片或复合芯片的背面裸露在塑封体外，且多个芯片或复合芯片的背面之间以及芯片或复合芯片的背面与TSV硅转接基板上表面的塑封体表面均处于同一平面内；
其中，无源元件(13)采用贴片式无源元件或者芯片式无源元件；无源元件(13)被塑封体包裹，无源元件(13)的表面低于TSV硅转接基板上表面的芯片或复合芯片的背面。
2.根据权利要求1所述的一种硅基微模组塑封结构，其特征在于，还包括至少一个倒装在TSV硅转接基板下表面的芯片或复合芯片。
3.根据权利要求1所述的一种硅基微模组塑封结构，其特征在于，所述TSV硅转接基板(100)包括穿透硅衬底的TSV通孔(2)、上表面多层金属再布线层(3)、下表面多层金属再布线层(5)、上表面凸点下金属焊盘层和下表面凸点下金属焊盘层，所述芯片或复合芯片通过其上的倒装凸点倒扣键合在上表面凸点下金属焊盘层上。
4.根据权利要求3所述的一种硅基微模组塑封结构，其特征在于，所述TSV硅转接基板的下表面凸点下金属焊盘层的焊盘直径大于TSV硅转接基板的上表面凸点下金属焊盘层的焊盘直径。
5.根据权利要求1所述的一种硅基微模组塑封结构，其特征在于，所述塑封体采用热膨胀系数小于10ppm/℃的塑封材料；
所述TSV硅转接基板侧面包裹的塑封体横向厚度小于100微米。
6.根据权利要求1所述的一种硅基微模组塑封结构，其特征在于，所述复合芯片采用多个芯片预先TSV堆叠集成后形成的3维芯片，或者多个芯片预先在另一TSV硅转接基板上集成后形成的2.5维芯片，或者多个芯片预先通过Fan-out扇出技术集成后形成的2维芯片。
7.一种硅基微模组塑封结构制备方法，其特征在于，包括如下步骤，
制备TSV硅转接基板(100)，对TSV硅转接基板(100)进行基本测试，若通过测试，则继续进行下一步；
在TSV硅转接基板上表面组装无源元件(13)；
在TSV硅转接基板上表面微组装芯片或复合芯片，形成TSV硅裸微模组(200)；
对TSV硅裸微模组(200)进行电互连特性测试，若通过测试，则继续进行下一步；
对TSV硅裸微模组(200)进行除TSV硅转接基板下表面以外其余表面的塑封，形成TSV硅基微模组塑封体；
对TSV硅转接基板上表面的塑封体表面进行减薄，直至至少露出芯片或复合芯片的背面；
对减薄后的TSV硅基微模组塑封体进行电互连特性测试，若通过测试，则继续进行下一步；
对减薄后的TSV硅基微模组塑封体进行植球，并切片，一种硅基微模组塑封结构制备完成。
8.根据权利要求7所述的一种硅基微模组塑封结构制备方法，其特征在于，塑封时，将测试合格的裸微模组(200)依次临时贴装在片状载体上，在片状载体形成裸微模组(200)组成的二维阵列，用塑封材料将片状载体上临时贴装有裸微模组(200)的一面包封，形成TSV硅基微模组塑封体；
植球时，仅在通过测试的TSV硅基微模组塑封体的TSV硅转接基板(100)的下表面凸点下金属焊盘上进行植球操作。
9.根据权利要求7所述的一种硅基微模组塑封结构制备方法，其特征在于，所述对TSV硅转接基板(100)进行基本测试至少包括外观测试和双面电通断测试。
10.根据权利要求7所述的一种硅基微模组塑封结构制备方法，其特征在于，在植球之前，还包括，在TSV硅转接基板下表面微组装芯片或复合芯片。
CN202111267198.6A 2021-10-28 2021-10-28 一种硅基微模组塑封结构及其制备方法 Pending CN113990815A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111267198.6A CN113990815A (zh) 2021-10-28 2021-10-28 一种硅基微模组塑封结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111267198.6A CN113990815A (zh) 2021-10-28 2021-10-28 一种硅基微模组塑封结构及其制备方法

Publications (1)

Publication Number Publication Date
CN113990815A true CN113990815A (zh) 2022-01-28

Family

ID=79743941

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111267198.6A Pending CN113990815A (zh) 2021-10-28 2021-10-28 一种硅基微模组塑封结构及其制备方法

Country Status (1)

Country Link
CN (1) CN113990815A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117672876A (zh) * 2024-01-31 2024-03-08 浙江禾芯集成电路有限公司 一种硅通孔型转接板的芯片封装结构的成形工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020199064A1 (zh) * 2019-03-30 2020-10-08 华为技术有限公司 一种芯片封装、终端设备及制备方法
CN112701088A (zh) * 2020-12-29 2021-04-23 华进半导体封装先导技术研发中心有限公司 一种二次塑封封装结构及其制作方法
CN112908947A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种塑封封装结构及其制造方法
CN112908946A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种降低塑封晶圆翘曲的封装结构及其制造方法
WO2021208961A1 (zh) * 2020-04-17 2021-10-21 江苏长电科技股份有限公司 扇出封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020199064A1 (zh) * 2019-03-30 2020-10-08 华为技术有限公司 一种芯片封装、终端设备及制备方法
WO2021208961A1 (zh) * 2020-04-17 2021-10-21 江苏长电科技股份有限公司 扇出封装结构
CN112701088A (zh) * 2020-12-29 2021-04-23 华进半导体封装先导技术研发中心有限公司 一种二次塑封封装结构及其制作方法
CN112908947A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种塑封封装结构及其制造方法
CN112908946A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种降低塑封晶圆翘曲的封装结构及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117672876A (zh) * 2024-01-31 2024-03-08 浙江禾芯集成电路有限公司 一种硅通孔型转接板的芯片封装结构的成形工艺
CN117672876B (zh) * 2024-01-31 2024-06-04 浙江禾芯集成电路有限公司 一种硅通孔型转接板的芯片封装结构的成形工艺

Similar Documents

Publication Publication Date Title
US10867897B2 (en) PoP device
US11621205B2 (en) Underfill structure for semiconductor packages and methods of forming the same
US11929349B2 (en) Semiconductor device having laterally offset stacked semiconductor dies
US6555906B2 (en) Microelectronic package having a bumpless laminated interconnection layer
US9748216B2 (en) Apparatus and method for a component package
US10121736B2 (en) Method of fabricating packaging layer of fan-out chip package
CN107546193A (zh) 积体扇出型封装体
US9847284B2 (en) Stacked wafer DDR package
WO2021018014A1 (zh) 一种基于tsv的多芯片的封装结构及其制备方法
TW201906127A (zh) 半導體封裝及其製造方法
CN112038305A (zh) 一种多芯片超薄扇出型封装结构及其封装方法
US11742296B2 (en) Electronic package and manufacturing method thereof
US20240312864A1 (en) Package structure and manufacturing method thereof
CN114497019A (zh) 一种多芯片立体集成结构及制作方法
CN113451285A (zh) 封装结构及其形成方法
CN110634848A (zh) 一种多芯片堆叠封装结构及其制作方法
CN113990815A (zh) 一种硅基微模组塑封结构及其制备方法
KR100726892B1 (ko) 3차원 칩 적층 패키지 모듈 및 이의 제조방법
CN110867385A (zh) 一种封装结构及其制备方法
US20220336321A1 (en) Manufacturing method of semiconductor package
KR102573008B1 (ko) 반도체 디바이스 및 제조 방법
CN210692483U (zh) 一种封装结构
CN210516718U (zh) 一种封装结构
KR20240117931A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20230607

Address after: Room 628, 1st Floor, Zone C, Building 24, Science and Technology Innovation Park, Gangwan 1, Jintang Road, Tangjiawan Town, High tech Zone, Zhuhai City, Guangdong Province, 519080 (centralized office area)

Applicant after: Zhuhai Tiancheng Advanced Semiconductor Technology Co.,Ltd.

Address before: No. 198, Taibai South Road, Yanta District, Xi'an City, Shaanxi Province

Applicant before: XI'AN MICROELECTRONICS TECHNOLOGY INSTITUTE