FR2958076A1 - Procede de formation de vias electriques - Google Patents

Abstract

L'invention concerne un procédé de formation de vias traversants (14) reliant la face avant à la face arrière d'un substrat semiconducteur (1), comprenant les étapes suivantes : a) former des ouvertures dans le substrat, b) oxyder thermiquement des parois des ouvertures, c) remplir les ouvertures d'un matériau sacrificiel, d) réaliser des composants électroniques (T1, T2) dans le substrat, e) graver le matériau sacrificiel, f) remplir les ouvertures d'un métal, g) graver la face arrière du substrat jusqu'au niveau du fond des ouvertures.

Description

B10052 - 09-GR1-447 1 PROCÉDÉ DE FORMATION DE VIAS ÉLECTRIQUES

Domaine de l'invention La présente invention concerne un procédé de formation d'une connexion électrique isolée entre la face avant et la face arrière d'un substrat. Cette connexion électrique est couramment désignée dans la technique par le terme via traversant ou TSV en anglais pour "Through Silicon Via". Exposé de l'art antérieur Dans les dispositifs électroniques à empilement de puces, on prévoit de superposer des puces. On augmente ainsi les fonctions réalisées par ce type de dispositifs sans augmenter la surface occupée. On s'appuie également sur un choix large de plateformes technologiques. Dans ces dispositifs, pour assurer la connexion entre les différentes puces, on peut prévoir de mettre en oeuvre des techniques connues de câblage filaire ou de vias traversant le substrat semiconducteur des puces. En plus de pouvoir être réalisés collectivement dans des tranches de silicium, les vias présentent l'avantage d'améliorer les performances électriques des dispositifs.

Un procédé connu de formation de vias est le suivant. Une fois les composants électroniques réalisés dans le substrat semiconducteur (ce substrat étant éventuellement aminci), on B10052 - 09-GR1-447

2 procède à la formation des vias traversants. On forme des ouvertures dans la face arrière du substrat par gravure sèche ou gravure chimique. On isole ensuite les parois de chacune des ouvertures en déposant une couche d'oxyde de silicium par un procédé de type dépôt chimique en phase vapeur, dont l'acronyme anglais est CVD pour "Chemical Vapor Deposition". On remplit les ouvertures avec du cuivre en utilisant un procédé de croissance électrolytique. On obtient ainsi un via traversant. L'isolation des vias étant réalisée après la réalisation des composants électroniques, le procédé de dépôt de l'oxyde de silicium est soumis à des contraintes thermiques. La formation de l'isolant ne peut pas se réaliser à une température dépassant 200°C. Dans ces conditions, l'oxyde de silicium ne peut être déposé que par un procédé de type CVD basse température. L'isolant obtenu est de mauvaise qualité et n'est pas conforme. Il présente des performances électriques dégradées. En outre, en réalisant les vias par la face arrière, on perd les références d'alignement par rapport à la face avant. Pour assurer un isolement suffisant entre les vias, on s'oblige alors à augmenter la distance les séparant. On perd donc en densité d'intégration des vias. Pour pallier ces inconvénients, on peut prévoir de former les vias traversants avant la réalisation des composants électroniques dans le substrat. On commence par graver le subs- trat de manière à former une pluralité d'ouvertures. On réalise ensuite une étape d'oxydation thermique des parois des ouvertures. Cette étape, réalisée à environ 1000°C, permet d'obtenir un isolant disposant d'une bonne conformité. On effectue ensuite un remplissage par du silicium polycristallin. Toutefois, ce matériau est très résistif. On ne peut pas réaliser un remplis-sage par un métal tel que l'aluminium, le tungstène ou le cuivre car ces métaux ont tendance à diffuser dans le substrat à travers l'isolant au cours des étapes de recuit nécessaires à la réalisation des composants.

B10052 - 09-GR1-447 Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de formation de vias traversants évitant au moins certains des inconvénients des procédés usuels de formation de vias. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un procédé de formation de vias traversants adaptés à être utilisés dans des applications haute tension et haute isolation.

Un autre objet d'un mode de réalisation de la présente invention est de prévoir un procédé de formation de vias traversants permettant d'augmenter la densité des vias dans le substrat semiconducteur, ainsi que la précision de leur positionnement.

Ainsi, un mode de réalisation de la présente invention prévoit un procédé de formation de vias traversants reliant la face avant à la face arrière d'un substrat semiconducteur, comprenant les étapes suivantes : a) former des ouvertures dans le substrat, b) oxyder thermiquement des parois des ouvertures, c) remplir les ouvertures d'un matériau sacrificiel, d) réaliser des composants électroniques dans le substrat, e) graver le matériau sacrificiel, f) remplir les ouvertures d'un métal, g) graver la face arrière du substrat jusqu'au niveau du fond des ouvertures. Selon un mode de réalisation de la présente invention, les étapes a) à g) se déroulent dans l'ordre indiqué. Selon un mode de réalisation de la présente invention, l'étape g) se déroule entre l'étape d) et e). Selon un mode de réalisation de la présente invention, le matériau semiconducteur est du silicium. 3 30 B10052 - 09-GR1-447

4 Selon un mode de réalisation de la présente invention, le matériau sacrificiel est du silicium-germanium ou du silicium polycristallin. Selon un mode de réalisation de la présente invention, 5 la gravure du matériau sacrificiel est réalisée par photo-lithographie. Selon un mode de réalisation de la présente invention, le matériau sacrificiel est de l'oxyde de silicium. Selon un mode de réalisation de la présente invention, 10 le métal est choisi dans le groupe comprenant le cuivre, le tungstène et l'aluminium. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante 15 de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A à 1E sont des vues en coupe illustrant des étapes de réalisation de vias traversants, selon un mode de réalisation de la présente invention ; et 20 les figures 2C et 2D sont des vues en coupe illustrant des étapes de réalisation de vias traversants, selon un autre mode de réalisation de la présente invention. Description détaillée Par souci de clarté, de mêmes éléments ont été 25 désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle. Les figures 1A à 1E sont des vues schématiques en 30 coupe illustrant des étapes de formation de vias traversants dans un substrat semiconducteur 1. En figure 1A, on a formé des ouvertures 2 dans le substrat 1 par gravure sèche ou humide du matériau semiconduc- teur qui est avantageusement du silicium. On a ensuite réalisé 35 une oxydation thermique des parois des ouvertures. On a obtenu B10052 - 09-GR1-447

une couche d'oxyde de silicium dont l'épaisseur est comprise entre 0,1 et 1,5 pm, de préférence entre 0,2 et 1 pm. On a ensuite rempli les ouvertures 2 d'un matériau sacrificiel 6. Le matériau sacrificiel 6 est par exemple du silicium-germanium ou 5 du silicium polycristallin. En figure 1B, on a réalisé des transistors MOS T1 et T2 dans le substrat 1. Chacun des transistors, représentés de manière très schématique, comprend une grille 7 et des zones de source et de drain disposées de part et d'autre de la grille. On a ensuite déposé une couche d'isolant 8 pleine plaque. A titre d'exemple, l'isolant peut être de l'oxyde obtenu à partir de TEOS (TétraEthylOrthoSilicate). Par photolithographie, on a gravé dans la couche 8 des ouvertures 9 au dessus des régions occupées par le matériau sacrificiel 6 et des ouvertures 10 au dessus des régions des composants que l'on souhaite contacter (les grilles 7 dans l'exemple représenté). En figure 1C, on a éliminé par gravure sélective le matériau sacrificiel 6. A titre d'exemple, on peut prévoir d'utiliser un procédé de gravure humide. On a déposé une couche de métal 12 dans les ouvertures 2, 9 et 10. Les couches de métal dans les ouvertures 10 forment les vias 12 du premier niveau métallique. On a aussi déposé une couche de métal 13. Par souci de clarté, les couches de métal ont été hachurées sur les différentes figures. A titre d'exemple, le métal peut être de l'aluminium, du tungstène ou du cuivre. En figure 1D, on a réalisé un deuxième niveau métallique. Les vias 12 et les lignes 13 du deuxième niveau métallique sont remplis par le même métal que le premier niveau métallique. En variante, le métal peut être différent, à savoir de l'aluminium, du tungstène ou du cuivre, selon les besoins de la technologie. On a ainsi formé des vias 14 qui sont avantageuse-ment de même dimension. En figure 1E, on a procédé à un polissage chimique et mécanique de la face arrière du substrat 1, de manière à définir un accès aux vias 14. Les vias dits traversants 14 relient la B10052 - 09-GR1-447

6 face avant à la face arrière du substrat 1. Les vias 14 peuvent avoir une hauteur comprise entre 20 et 350 pm. Le diamètre des vias peut être compris entre 1 et 30 pm. Ce type de vias 14 permet de connecter électriquement des puces empilées. Il permet également de reprendre la connexion sur la face arrière, alors que celle-ci est d'habitude prise sur la face avant. Si le dispositif obtenu en figure 1D a une épaisseur inférieure à environ 180 µm, on prévoit de le fixer à une poignée avant l'étape de polissage. On facilite ainsi la manipu- lation du substrat. Par souci de simplification, on a choisi de ne représenter que deux niveaux métalliques. En pratique, il y aura plus de deux niveaux métalliques. Selon un avantage du procédé décrit ci-dessus, ce 15 procédé permet de réaliser des vias avec un métal présentant des propriétés de conduction satisfaisantes. Selon un autre avantage du procédé décrit ci-dessus, les vias bénéficient d'une qualité d'isolation importante puisque l'oxyde 4 est un oxyde thermique de bonne qualité. La 20 qualité d'isolation permet un usage de la puce pour des applications haute tension, haute isolation ou radiofréquence. Selon un autre avantage du procédé décrit ci-dessus, les ouvertures 2 ayant été formées avant la réalisation de composants électroniques, on ne rencontre pas de problème d'ali- 25 gnement au moment de l'ouverture des vias en face arrière en fin de procédé. On peut alors rapprocher les vias, ce qui permet d'augmenter leur densité d'intégration dans un substrat. Les figures 2C et 2D sont des vues schématiques en coupe illustrant des étapes de réalisation de vias et de leur 30 ouverture en face arrière. Les étapes qui précèdent celles représentées en figure 2C sont identiques à celles illustrées aux figures 1A et 1B. En figure 2C, alors que les composants électroniques sont formés dans le silicium et qu'aucune étape de recuit haute 35 température n'est prévue, on a déposé dans les ouvertures 9 et B10052 - 09-GR1-447

7 10 une couche de métal 18. On a ensuite déposé la couche de métal 13 dans les lignes du premier niveau métallique. En figure 2D, on a réalisé un deuxième niveau métallique. On a ensuite procédé à un polissage chimique et mécanique de la face arrière du substrat 1, de manière à avoir accès aux ouvertures 2 remplies par le matériau sacrificiel 6. La figure finale illustrant les étapes réalisées après celles représentées en figure 2D correspond à la figure 1E. On a gravé, à partir de la face arrière, de manière sélective le matériau sacrificiel 6 par rapport à la couche isolante 4 et au métal 18. Dans les ouvertures 2 ainsi formées, on a déposé une couche de métal identique à la couche de métal déposée pour la formation des niveaux métalliques. En variante, on peut choisir d'utiliser un métal différent pour le remplissage des ouvertures 2. A titre d'alternative, on peut envisager d'utiliser comme matériau sacrificiel l'oxyde thermique formant la couche 4. Dans ce mode de réalisation, on remplit intégralement les ouvertures 2 par l'oxyde thermique. Avant de graver le matériau sacrificiel, on réalise une étape de photolithographie. On s'assure de conserver une couche isolante sur les parois de l'ouverture. L'épaisseur de cette couche isolante peut être comprise entre 0,2 et 5 pm, de préférence entre 0,2 et 1 pm. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, le substrat semiconducteur peut être du type SOI (de l'anglais "Silicon On Insulator"). En outre, par souci de clarté, on n'a pas représenté le dépôt d'une couche barrière, Ti-TiN, sur la couche isolante 4. La couche de titane est adaptée à s'accrocher sur la couche isolante 4, alors que la couche de nitrure de titane est adaptée à être une couche d'interface entre la couche isolante 4 et la couche de métal du via. De plus, on peut prévoir d'utiliser une couche barrière à base de tantale Ta-TaN. Le dépôt de la couche barrière est par exemple un dépôt physique en B10052 - 09-GR1-447

8 phase vapeur (en anglais PVD pour "Physical Vapor Deposition"). En variante, on peut prévoir de remplir simultanément les nias et les lignes d'un même niveau métallique. Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive.

Claims (8)

1. REVENDICATIONS1. Procédé de formation de nias traversants (14) reliant la face avant à la face arrière d'un substrat semi-conducteur (1), comprenant les étapes suivantes : a) former des ouvertures (2) dans le substrat, b) oxyder thermiquement des parois des ouvertures, c) remplir les ouvertures d'un matériau sacrificiel (6), d) réaliser des composants électroniques (T1, T2) dans le substrat, e) graver le matériau sacrificiel, f) remplir les ouvertures d'un métal, g) graver la face arrière du substrat jusqu'au niveau du fond des ouvertures.
2. 2. Procédé selon la revendication 1, dans lequel les 15 étapes a) à g) se déroulent dans l'ordre indiqué.
3. 3. Procédé selon la revendication 1, dans lequel l'étape g) se déroule entre l'étape d) et e).
4. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel le matériau semiconducteur est du silicium. 20
5. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel le matériau sacrificiel (6) est du silicium-germanium ou du silicium polycristallin.
6. 6. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel la gravure du matériau sacrificiel (6) est 25 réalisée par photolithographie.
7. 7. Procédé selon la revendication 6, dans lequel le matériau sacrificiel est de l'oxyde de silicium.
8. 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel le métal est choisi dans le groupe comprenant 30 le cuivre, le tungstène et l'aluminium. 10