JP4811852B2

JP4811852B2 - スイッチング電源と半導体集積回路

Info

Publication number: JP4811852B2
Application number: JP2005248317A
Authority: JP
Inventors: 伸幸白井; 良太郎工藤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-08-29
Filing date: 2005-08-29
Publication date: 2011-11-09
Anticipated expiration: 2025-08-29
Also published as: CN1925291A; CN1925291B; US20080061756A1; US20070046275A1; US20090219002A1; JP2007068269A; US7307406B2; US7548050B2

Description

この発明は、スイッチング電源と半導体集積回路に関し、例えば、高電圧を低電圧に変換するスイッチング電源に適用して有効な技術に関するものである。

トランス式同期整流コンバータの例としては、特開２００１−３４６３８０、特開２００１−００８４４４がある。
特開２００１−３４６３８０特開２００１−００８４４４

スイッチング電源では，低価格・小型・高効率・低電圧・大電流が求められる。そのため，スイッチ素子には安価で低オン抵抗（低Ｒｏｎ）・低Ｑgd（低ゲートチャージ電荷量）のＮチャネル型のパワーＭＯＳＦＥＴ（以下、ＮＭＯＳと略す）が使用される場合が多い。図７に、本願発明に先立って検討された降圧型スイッチング電源のブロック図が示されている。同図のスイッチング電源では、ＰＷＭ信号（パルス幅制御信号）によりスイッチ制御される高電位側スイッチＭＯＳＦＥＴＱ１を通してインダクタＬ１の入力側に電流を供給し、インダクタＬ１の出力側と回路の接地電位との間に出力キャパシタ（コンデンサ）Ｃｏを設けて、出力電圧Ｖout を得る。上記インダクタＬ１と接地電位との間には、低電位側スイッチＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ２は、上記ＭＯＳＦＥＴＱ１がオフ状態にされたときのインダクタＬ１の入力側を回路の接地電位に電圧クランプさせる。上記ＭＯＳＦＥＴＱ１とＱ２は交互にオンしており、その中点電圧Ｖswは０Ｖと入力電圧Ｖinとを往復する波形となる。出力電圧Ｖout の安定化はＰＷＭのデューティ（Duty）を調整することによって達成される。具体的には図示しないＰＷＭコントローラを使用し、出力電圧Ｖout に応じたＰＷＭ信号を生成してドライバＤＶＩＣに与える。

上記降圧型スイッチング電源における電流連続モード（重負荷時）と電流逆流モード（軽負荷時）について説明する。図８に電流連続モード時、図９に電流逆流モード時の各スイッチング波形が示されている。図８の電流連続モードの場合、インダクタ（チョークコイル）Ｌ１に流れる電流ＩL は少なくともＰＷＭ１周期（特にＰＷＭ信号でなくても、ＰＦＭ（パルス振幅変調）信号、ＰＤＭ（パルス密度変調）信号等パワーＭＯＳＦＥＴのスイッチングを制御して出力電圧Ｖout を制御するものであれば特に制限されないが、本例においてはＰＷＭ信号を用いている）においては常に正の値の三角波となり、その平均値は出力電流Ｉout と等しくなる。上記出力電流Ｉout が小さくなると上記電流ＩL は全体的に下がる。そして、図９に黒塗りで示すように負の値となる期間（同図の電流Ｉ２とは逆向き）が存在するのがわかる。これは出力キャパシタＣｏからインダクタＬ１を介してＭＯＳＦＥＴＱ２に電流が逆流している期間である。

高電位側ＭＯＳＦＥＴＱ１のターンオフから低電位側ＭＯＳＦＥＴＱ２のターンオンの間、及び上記ＭＯＳＦＥＴＱ２のターンオフから上記ＭＯＳＦＥＴＱ１のターンオンの間には両者が同時にオンして貫通電流が流れないように、両方ともオフしている期間が設定されている。この期間は一般的にデッドタイム（Dead Time)と呼ばれている。このデッドタイム期間は、ＭＯＳＦＥＴＱ１とＱ２ともにオフ状態なので、その期間の出力電流Ｉout はＭＯＳＦＥＴＱ２のボディダイオード（ソース−基板間寄生ダイオード）を介して負荷側に流れる。ボディダイオードの等価抵抗はＭＯＳＦＥＴＱ２のオン抵抗に比べて高いので、回路効率向上のために一般的にデッドタイムはできるだけ短く設計されており、電流連続モード時電流逆流モード時に関わらずその期間は一定である。本願発明者においては、かかる電流逆流モードに向けた工夫によって効率改善を図ることを考えた。

本発明の目的は、効率向上を実現したスイッチング電源と半導体集積回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、出力電圧が形成されるインダクタの出力側と接地電位との間にキャパシタを設ける。上記第１スイッチ素子により入力電圧から上記インダクタの入力側に電流を供給し、上記第１スイッチ素子がオフ状態のときにオン状態となる第２スイッチ素子により上記インダクタの入力側を所定電位にする。制御回路により、負荷回路が軽負荷状態であって、上記第２スイッチ素子がオフ状態にされときに上記インダクタの上記入力側の電圧が上記入力電圧に相当する高電圧に到達したことを検出して上記第１スイッチ素子をオン状態にする。上記負荷回路が重負荷状態のときには上記電圧検出回路の検出出力を無効として、上記第２スイッチ素子がオフ状態にされた後に上記第１スイッチ素子をオン状態にする。

軽負荷状態での逆流電流がインダクタの入力側の寄生容量への充電に利用でき、第１スイッチ素子でのターンオン損失が大幅に低減される。

図１には、この発明に係るスイッチング電源の一実施例の概略回路図が示されている。この実施例は、入力電圧Ｖinを降圧した出力電圧Ｖout を形成する、いわゆる降圧型スイッチング電源に向けられている。特に制限されないが、入力電圧Ｖinは、約１２Ｖのような比較的高い電圧とされ、出力電圧Ｖout は約１．３Ｖ程度の低い電圧とされる。

上記入力電圧Ｖinは、高電位側スイッチＭＯＳＦＥＴＱ１を介してインダクタＬ１の入力側から電流Ｉ１の供給を行う。インダクタＬ１の出力側と回路の接地電位ＧＮＤとの間にはキャパシタＣｏが設けられ、かかるキャパシタＣｏにより平滑された出力電圧Ｖout が形成される。この出力電圧Ｖout は、マイクロプロセッサＣＰＵ等のような負荷回路の動作電圧とされる。上記インダクタＬ１の入力側と回路の接地電位ＧＮＤとの間には、スイッチＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ２は、上記スイッチＭＯＳＦＥＴＱ１がオフ状態のときにオン状態となって中点電圧Ｖswを回路の接地電位にして上記インダクタＬ１に発生する逆起電圧をクランプする。上記スイッチＭＯＳＦＥＴＱ１とＱ２は、Ｎチャネル型のパワーＭＯＳＦＥＴにより構成される。上記のようにスイッチＭＯＳＦＥＴＱ１とＱ２の接続点は、上記インダクタＬ１の入力側に接続される。

同図では、省略されているがＰＷＭ生成回路により形成され、上記出力電圧Ｖout を約１．３Ｖのような電圧に制御するＰＷＭ信号が入力制御回路ＣＯＮＴに入力される。入力制御回路ＣＯＮＴは、上記ＰＷＭ信号に対応した高電圧信号ＨＣと低電位側信号ＬＣを形成する。上記両信号ＨＣとＬＣには前記のようなデッドタイムが設定されている。上記高電位側信号ＨＣは、レベルシフト（レベル変換）回路ＬＳを通してゲート回路Ｇ１、ドライバＤＶ１を通して上記高電位側スイッチＭＯＳＦＥＴＱ１のゲートに伝えられる。上記低電位側信号ＬＣは、ドライバＤＶ２を通して上記低電位側スイッチＭＯＳＦＥＴＱ２のゲートに伝えられる。

この実施例では、高電位側スイッチ素子として、低オン抵抗・低ＱgdのＮチャネル型のパワーＭＯＳＦＥＴＱ１を用いてソースフォロワ出力回路として動作させる。そのため、上記中点の電位を上記入力電圧Ｖinに対応した高電圧まで得るようにするために、言い換えるならば、ＭＯＳＦＥＴＱ１のしきい値電圧分だけ中点電位Ｖswが低下して損失が生じてしまうのを防ぐために昇圧回路が設けられる。

上記昇圧回路は、上記ＭＯＳＦＥＴＱ１がオン状態のときのゲート電圧を上記入力電圧Ｖinに対してそのしきい値電圧分以上の高電圧にするという動作を行う。つまり、上記中点は、ブートストラップ容量ＣＢの一端に接続される。このブートストラップ容量ＣＢの他端は、ダイオードＤ１を介して電源端子Ｖccに接続される。上記電源端子Ｖccから供給される電源電圧は、約５Ｖのような低い電圧であり、上記入力制御回路ＣＯＮＴ、レベルシフタＬＳの低電位側回路、ドライバＤＶ２及び後述する論理回路ＬＯＧの動作電圧として用いられる。上記ＭＯＳＦＥＴＱ１がオフ状態で、上記ＭＯＳＦＥＴＱ２がオン状態のときに、上記ブートストラップ容量ＣＢに上記電源端子Ｖccからチャージアップが行われる。そして、ＭＯＳＦＥＴＱ２がオフ状態となり、ＭＯＳＦＥＴＱ１がオン状態になるときには、ソース側電位に対してゲート電圧が上記ブートストラップ容量ＣＢに対する前記チャージアップ電圧分だけ昇圧される。

この実施例では、上記入力電圧Ｖinを分圧する分圧抵抗Ｒ１とＲ２が設けられる。これらの分圧抵抗Ｒ１とＲ２の抵抗比は、特に制限されないが、１：４のように設定されて電源電圧Ｖinの８０％に相当する分圧電圧を形成する。電圧比較回路ＣＭＰは、上記分圧電圧と上記中点電圧Ｖswとの電圧比較動作を行う。電圧比較回路ＣＭＰは、上記分圧電圧よりも上記中点電圧Ｖswが高くなると、検出信号を形成して論理回路ＬＯＧに伝える。論理回路ＬＯＧは、特に制限されないが、負荷回路からの軽負荷／重負荷モード信号ＭＯＤを受けて、上記電圧比較回路ＣＭＰの検出信号の有効／無効の制御を行う。つまり、軽負荷モードが指示されたときには上記電圧比較回路ＣＭＰの検出信号が有効とされる。重負荷モードが指示されたときには上記電圧比較回路ＣＭＰの検出信号が無効とされる。

この実施例では、上記入力制御回路ＣＯＮＴ、レベルシフト回路ＬＳ、ゲート回路Ｇ１、論理回路ＬＯＧ及びドライバＤＶ１，ＤＶ２、電圧比較回路ＣＭＰと分圧抵抗Ｒ１，Ｒ２が１つの半導体基板上に形成され、制御回路ＤＶＩＣとして形成される。それ故、ブートストラップ容量ＣＢが接続される端子Ｔ１、入力電圧Ｖinが入力される端子Ｔ２、ＭＯＳＦＥＴＱ１のゲートが接続される端子Ｔ３、ＭＯＳＦＥＴＱ２のゲートが接続される端子Ｔ４、上記軽負荷／重負荷モード信号ＭＯＤが入力される端子Ｔ５、ＰＷＭ信号が入力される端子Ｔ６及び電源電圧Ｖccが供給される電源端子Ｔ７が外部端子とされる。

尚、ＭＯＳＦＥＴＱ１が第１の半導体基板上に形成され、ＭＯＳＦＥＴＱ２が第２の半導体基板上に形成され、制御回路ＤＶＩＣが第３の半導体基板上に形成されて、制御回路ＤＶＩＣ、ＭＯＳＦＥＴＱ１、及びＭＯＳＦＥＴＱ２が一つのパッケージに封止されるよう構成されることにより一つの半導体集積回路を構成してもよく、制御回路ＤＶＩＣとＭＯＳＦＥＴＱ１がまとめて第１の半導体基板上に形成され、ＭＯＳＦＥＴＱ２が第２の半導体基板上に形成され、制御回路ＤＶＩＣ、ＭＯＳＦＥＴＱ１、及びＭＯＳＦＥＴＱ２が一つのパッケージに封止されるよう構成されることにより一つの半導体集積回路を構成されてもよい。

図２には、この発明に係るスイッチング電源における軽負荷時である電流逆流モード時の各スイッチング波形が示されている。低電位側ＭＯＳＦＥＴＱ２のターンオフと高電位側ＭＯＳＦＥＴＱ１のターンオンの切り替えは、同図拡大部において示されているように、低電位側ＭＯＳＦＥＴＱ２がオフ状態になると、前記同様に黒塗りで示すように負電流が流れる期間が存在する。このときに、高電位側ＭＯＳＦＥＴＱ１をオフ状態のままにすると、上記負電流−Ｉ2 によって中点と回路の接地電位との間の寄生容量を充電に利用でき、中点電位Ｖswを立ち上がらせることができる。

図１の実施例では、この中点電位Ｖswが入力電圧Ｖinの約８０％に到達したことを電圧検出回路ＣＭＰで検出し、論理回路ＬＯＧ−ゲート回路Ｇ１及びドライバＤＶ１を通して高電位側ＭＯＳＦＥＴＱ１をオン状態にするので、上記信号経路での遅延時間を考慮すると、上記中点電位Ｖswがほぼ入力電圧Ｖinと等しくなったタイミングでＭＯＳＦＥＴＱ１がオン状態となる。これにより、上記中点電圧Ｖswを入力電圧Ｖinに立ち上げるのに要する電力をゼロにすることができる。つまり、ＭＯＳＦＥＴＱ１のターンオン時に中点電圧Ｖswを０Ｖから入力電圧Ｖinに立ち上げるのに要するターンオン損失は、次式（１）により表すことができる。
ターンオン損失＝１／２×Ｃｘ×Ｖin²×ｆ（ここで、Ｃｘは中点と回路の接地電位との間の寄生容量、ｆはスイッチング周波数である。）

上記のように電流逆流モード時では出力キャパシタＣｏから低電位側ＭＯＳＦＥＴＱ２に電流が逆流している期間があり、低電位側ＭＯＳＦＥＴＱ２がターンオフするとその電流が低電位側ＭＯＳＦＥＴのドレイン−ソース間（中点と回路の接地電位間）における寄生容量を充電することになる。この実施例では、上記電流逆流モード時の低電位側ＭＯＳＦＥＴＱ２のターンオフ後の中点電圧Ｖswを電圧比較回路ＣＭＰでモニタリングし、中点電圧Ｖswがほぼ入力電圧Ｖinに達したところ（例えばＶinの８０％の電位）で高電位側ＭＯＳＦＥＴＱ１をターンオンするものである。

上記逆流電流の程度によっては中点電圧Ｖswが入力電圧Ｖinに達しない場合がある。このときには、電圧比較回路ＣＭＰが検出信号を形成しないため、低電位側ＭＯＳＦＥＴＱ２のターンオフから高電位側ＭＯＳＦＥＴＱ１をターンオンの間のデッドタイムには最大時間の制限を設けられる。図１の実施例では、論理回路ＬＯＧにおいてデッドタイム≦５０ｎｓ程度の最大デッドタイム（許容時間設定回路）が設けられており、かかる時間経過後にゲート回路Ｇ１−ドライバＤＶ１の経路で高電位側ＭＯＳＦＥＴＱ１をオン状態にさせる。

図３には、従来技術と本発明のスイッチング電源における軽負荷時の損失分析の説明図が示されている。回路条件は、入力電圧Ｖin＝１２Ｖ，出力電圧Ｖout ＝１．３Ｖ，出力電流Ｉout ＝１．０Ａ，周波数ｆ＝５００ＫＨｚ，インダクタＬ１＝０．４５μＨとする。損失は（１）Ｑ１ターンオフ損失、（２）Ｑ１ターンオン損失、（３）ボディダイオード損失、（４）Ｑ２導通損失、（５）Ｑ１導通損失、（６）Ｑ２ドライブ損失、（７）Ｑ１ドライブ損失、（８）ドライバＩＣ損失の８通りからなる。このうち、（２）Ｑ１ターンオン損失は前記の通りであり、他の損失は次のように表すことができる。

（１）ターンオフ損失＝0.5 ×Ｖin×（Iout＋0.5 ×Ipp)²×１ns／Ａ×ｆ
（３）ボディダイオード損失＝ＴD/ＴS ×ＶF ×（Iout＋0.5 ×Ipp)（ここで、ＴD はデッドタイム、ＴS は周期、ＶF はボディダイオードの順方向電圧）
（４）（５）導通損失＝（Ｉout ×Ｄuty ×√（1+1/3(0.5 ×Ipp/Iout))²）²×Ｒon（ここで、Ipp はILのリップル電流，ＲonはＭＯＳＦＥＴのオン抵抗）
（６）（７）ドライブ損失＝Ｑg ×Ｖg ×ｆ（ここで、Ｑg はＭＯＳＦＥＴのゲート電荷量、Ｖg はゲートドライブ電圧）
（８）ドライバ損失＝Ｉcc×Ｖcc（ここで、Ｉccは自己消費電流、Ｖccは電源電圧）
本願発明では、上記（２）Ｑ１ターンオン損失を無くすことができるものであり、それは全体の約４０％を占めるものである。

図４には、従来技術と本発明のスイッチング電源における回路効率の説明図が示されている。同図では出力電流Ｉout に対する回路効率が示されている。前記のように軽負荷時でのＱ１ターンオン損失を無くすこと、及び重負荷時ではデッドタイムを必要最小に設定できることから、全体としても回路効率を高くすることができ、出力電流Ｉout が１Ａのときに約８％もの効率改善を図ることができる。つまり、出力電流Ｉout が小さいときは上記（２）Ｑ１ターンオン損失を無くすことによる効率改善が可能となる。

図５には、この発明に係るスイッチング電源の他の一実施例の回路図が示されている。この実施例では、前記図１の入力制御回路ＣＯＮＴ及び論理回路ＬＯＧが具体的に示されている。ここでは、前記ブートストラップ容量ＣＢ等からなる昇圧回路は省略されている。ＰＷＭ信号は、アンド（ＡＮＤ）ゲート回路Ｇ２及びノア（ＮＯＲ）ゲート回路Ｇ３の一方の入力に供給される。上記アンドゲート回路Ｇ２の他方の入力には、低電位側ＭＯＳＦＥＴＱ２を駆動するドライバＤＶ２の出力信号が反転入力される。上記ノアゲート回路Ｇ３の他方の入力には、高電位側ＭＯＳＦＥＴＱ１を駆動するドライバＤＶ１の出力信号が入力される。上記アンドゲート回路Ｇ２の出力信号ＨＣは、レベルシフト回路ＬＳ及びアンドゲート回路Ｇ４を通してドライバＤＶ１の入力に伝えられる。また、上記ノアゲート回路Ｇ３の出力信号ＬＣは、ドライバＤＶ２の入力に伝えられる。

これにより、基本的にはＰＷＭ信号がハイレベルときにＭＯＳＦＥＴＱ１は、ＭＯＳＦＥＴＱ２をターンオフさせるドライバＤＶ２の出力信号がロウレベルときにターンオンさせられ、ＰＷＭ信号がロウレベルのときにＭＯＳＦＥＴＱ２は、ＭＯＳＦＥＴＱ１をターンオフさせるドライバＤＶ１の出力信号がロウレベルのときにターンオンさせられる。このように、基本的なデッドタイムは、上記ドライバＤＶ１，ＤＶ２のレベルをモニタした短い時間に設定される。

この実施例では、前記電圧比較回路ＣＭＰの検出信号は、ノアゲート回路Ｇ５の一方の入力に供給される。このノアゲート回路Ｇ５の他方の入力には、上記ドライバＤＶ２の出力信号を反転させるインバータ回路ＩＶ１の出力信号を遅延させる遅延回路ＤＬＹの出力信号が供給される。この遅延回路ＤＬＹは、前記許容時間設定回路を構成し、軽負荷時での最大デッドタイムの制限を行う。上記ノアゲート回路Ｇ５の出力信号は、ナンド（ＮＡＮＤ）ゲート回路Ｇ６の一方の入力に供給される。このナンドゲート回路Ｇ６の他方の入力には、前記軽負荷時にハイレベル（論理１）にされるモード信号ＭＯＤが供給される。そして、このナンドゲート回路Ｇ６の出力信号は、前記高電位側ＭＯＳＦＥＴＱ１の駆動信号を伝えるアンドゲート回路Ｇ４の制御信号として用いられる。

上記電圧比較回路ＣＭＰの検出信号と遅延回路ＤＬＹからの入力信号がロウレベル（論理０）のとき、ノアゲート回路Ｇ５はハイレベル（論理１）を出力している。したがって、上記モード信号ＭＯＤがハイレベル（論理１）のとき、ナンドゲート回路Ｇ６はロウレベルの出力信号を形成する。それ故、前記のようにＰＷＭ信号がハイレベルでしかもＭＯＳＦＥＴＱ２をターンオフさせるドライバＤＶ２の出力信号がロウレベルときでも、ＭＯＳＦＥＴＱ１のターンオンが停止させられている。上記電圧比較回路ＣＭＰの検出信号がハイレベルに変化すると、つまりは、中点電圧Ｖswが前記入力電圧Ｖinの約８０％以上になると、ノアゲート回路Ｇ５の出力信号がロウレベルに変化する。したがって、ナンドゲート回路Ｇ６は、ハイレベルの出力信号を形成してアンドゲート回路Ｇ４のゲートを開くので、ドライバＤＶ１を通して高電位側ＭＯＳＦＥＴＱ１がターンオンすることになる。

もしも、上記遅延回路ＤＬＹの遅延時間を待っても上記上記電圧比較回路ＣＭＰの検出信号がロウレベルのままなら、つまりは前記逆流電流が小さくて前記寄生容量の充電が十分に行えないなら、上記遅延回路ＤＬＹの出力信号がハイレベルに変化し、上記同様にノアゲート回路Ｇ５の出力信号をロウレベルに変化させる。したがって、ナンドゲート回路Ｇ６は、ハイレベルの出力信号を形成してアンドゲート回路Ｇ４のゲートを開くので、ドライバＤＶ１を通して高電位側ＭＯＳＦＥＴＱ１がターンオンすることになる。

負荷回路（ＣＰＵ等）が重負荷時では、モード信号ＭＯＤがロウレベル（論理０）にされる。これにより、ナンドゲート回路Ｇ６は、電圧比較回路ＣＭＰや遅延回路ＤＬＹの出力信号に無関係にハイレベルを出力する。したがって、高電位側ＭＯＳＦＥＴＱ１は、上記低電位側ＭＯＳＦＥＴＱ２のドライバＤＶ２の出力信号のロウレベルのタイミングでターンオンさせる制御信号ＨＣが形成されることになる。これにより、ボディダイオードでの損失を小さくして重負荷時での回路効率の改善を図るものである。

図６には、この発明に係るスイッチング電源の他の一実施例の概略全体回路図が示されている。この実施例は、特に制限されないが、入力電圧Ｖinは、約１２Ｖのような比較的高い電圧とされ、出力電圧Ｖout は約０．８Ｖ程度の低い電圧とされる。この出力電圧Ｖout は、ＦＰＧＡやＣＰＵ等のような負荷回路の動作電圧として用いられる。

この実施例では、代表として例示的に示されている前記入力制御回路ＣＯＮＴ、レベルシフト回路ＬＳ及びドライバＤＶ１，ＤＶ２を搭載した前記図１、図５のような制御回路ＤＶＩＣと、ＰＷＭ信号を形成するＰＷＭＩＣ及び単体部品からなるスイッチＭＯＳＦＥＴＱ１，Ｑ２、インダクタＬ１，出力キャパシタＣｏ等から構成される。また、特に制限されないが、上記出力電圧Ｖout を約０．８Ｖのような低い設定された電圧に制御するために、オペアンプＯＰＡと抵抗Ｒ３とＲ４からなる電圧増幅回路が設けられる。この電圧増幅回路は、帰還制御部を構成するものであり、出力電圧Ｖout ×（Ｒ３＋Ｒ４）／Ｒ４のように電圧増幅された出力電圧Ｖout'を形成する。そして、かかる電圧Ｖout'は、分圧抵抗Ｒ５とＲ６により、Ｒ６／（Ｒ５＋Ｒ６）のように分圧されてＰＷＭ制御回路ＰＷＭＩＣの帰還端子ＦＢに伝える。

上記帰還端子ＦＢに伝えられた帰還電圧は、ＰＷＭＩＣのエラーエンプＥＡの一方の入力（−）に供給される。上記エラーアンプＥＡの他方の入力（＋）には、特に制限されないが、約１Ｖ程度のバンドギャップ基準電圧Ｖref が供給される。上記帰還電圧と上記基準電圧Ｖref との差電圧が電圧比較回路ＶＣの一方の入力（−）に供給される。上記電圧比較回路ＶＣの他方の入力（＋）には、三角波発生回路で形成された三角波が供給される。電圧比較回路ＶＣの出力信号は、ＰＷＭ信号としてドライバＤＶＩＣに設けられた入力制御回路ＣＯＮＴに入力される。尚ＰＷＭ信号でなくても、ＰＦＭ（パルス振幅変調）信号、ＰＤＭ（パルス密度変調）信号等パワーＭＯＳＦＥＴのスイッチングを制御して出力電圧Ｖout を制御するものであれば特に制限されない。

前記のように出力電圧Ｖout を１．３ＶのようにＰＷＭＩＣに設けられる約１Ｖのようなバンドギャップ基準電圧Ｖref よりも高い電圧を形成する場合には、上記オペアンプＯＰＡと抵抗Ｒ３とＲ４からなる電圧増幅回路を省略することができる。このようなオペアンプＯＰＡと抵抗Ｒ３とＲ４からなる電圧増幅回路を選択的に設けることにより、ＤＶＩＣ及びＰＷＭＩＣ及び外部部品からなる回路の組み合わせで広範囲での出力電圧Ｖout の設定ができる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、電圧比較回路ＣＭＰの検出信号を有効／無効にする論理回路ＬＯＧの具体的構成は種々の実施形態を採ることができる。また、モード信号ＭＯＤは、負荷回路ＣＰＵのスリープモード、スタンバイモードのような信号を利用するものの他、軽負荷状態を検出する回路をスイッチング電源自体が持つようにするものであってもよい。この発明は、降圧型スイッチング電源に広く利用できる。

この発明に係るスイッチング電源の一実施例を示す概略回路図である。図１のスイッチング電源における電流逆流モード時の各スイッチング波形図である。従来技術と本発明のスイッチング電源における軽負荷時の損失分析の説明図である。従来技術と本発明のスイッチング電源における回路効率の説明図である。この発明に係るスイッチング電源の他の一実施例を示す回路図である。この発明に係るスイッチング電源の他の一実施例を示す概略全体回路図である。本願発明に先立って検討された降圧型スイッチング電源のブロック図である。図７のスイッチング電源における電流連続モードの各スイッチング波形図である。図７のスイッチング電源における電流逆流モード時の各スイッチング波形図である。

符号の説明

Ｑ１〜Ｑ２…ＭＯＳＦＥＴ、ＤＶ１，ＤＶ２…ドライバ、Ｒ１〜Ｒ６…抵抗、Ｌ１…インダクタ、Ｃｏ…キャパシタ、ＣＢ…ブートストラップ容量、Ｇ１〜Ｇ６…ゲート回路、ＤＬＹ…遅延回路、ＣＭＰ，ＶＣ…電圧比較回路、ＩＶ１…インバータ回路、ＥＡ…エラーアンプ、ＤＶＩＣ…制御回路、ＣＯＮＴ…入力制御回路、ＬＯＧ…論理回路、ＬＳ…レベルシフト回路。

Claims

インダクタと、
上記インダクタの出力側と接地電位との間に設けられたキャパシタと、
入力電圧から上記インダクタの入力側に電流を供給する第１スイッチ素子と、
上記第１スイッチ素子がオフ状態のときにオン状態となって上記インダクタの入力側を所定電位にする第２スイッチ素子と、
上記インダクタの出力側から得られる出力電圧が所望の電圧となり、互いに同時にオン状態とならないようなデッドタイムを持って上記第１及び第２スイッチ素子のスイッチ制御を行う制御信号を形成する制御回路とを備え、
上記制御回路は、
上記インダクタの上記入力側の電圧が上記入力電圧に相当する第１電圧に到達したことを検出する検出信号を形成する電圧検出回路を更に含み、
上記出力電圧が供給される負荷回路が軽負荷状態のときには上記電圧検出回路の検出信号を有効として、上記制御信号に対応して上記第２スイッチ素子がオフ状態にされた後に上記デッドタイムに代えて上記電圧検出回路の検出信号により上記第１スイッチ素子をオン状態にし、
上記負荷回路が重負荷状態のときには上記電圧検出回路の検出信号を無効にして、上記第１制御信号に対応して上記第２スイッチ素子がオフ状態にされた後に上記デッドタイム経過後に上記第１スイッチ素子をオン状態にしてなることを特徴とするスイッチング電源。
請求項１において、
上記制御回路は、
最大デッドタイム設定回路を更に備え、上記軽負荷状態において上記制御信号に対応して上記第２スイッチ素子がオフ状態にされた後に上記電圧検出回路の検出信号が上記最大デッドタイム設定回路の設定時間内に形成されないときにはかかる設定時間経過後に上記第１スイッチ素子をオン状態にしてなることを特徴とするスイッチング電源。
請求項２において、
上記負荷回路の軽負荷状態は、上記負荷回路の動作モードがスタンバイ又はスリープモードのときに対応するものであることを特徴とするスイッチング電源。
請求項３において、
上記制御回路は、
上記入力電圧の約８０％の分圧電圧を形成する分圧回路を備え、
上記電圧検出回路は、上記分圧電圧を参照電圧として上記検出動作を行うことを特徴とするスイッチング電源。
請求項４において、
上記第１スイッチ素子及び第２スイッチ素子は、ＮチャネルのＭＯＳＦＥＴであり、
上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴのソースに一端が接続されたブートストラップ容量を含む昇圧回路と、
上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴのゲートには、上記昇圧回路で形成された昇圧電圧に対応した駆動信号を形成するレベルシフト回路とを更に備えてなることを特徴とするスイッチング電源。
請求項５において、
上記電圧検出回路及び分圧回路を含む制御回路は、１つの半導体集積回路内に形成され、
上記第１及び第２スイッチ素子、インダクタ、キャパシタ及び昇圧回路を構成するブートストラップ容量は、外付部品で構成されてなることを特徴とするスイッチング電源。
請求項６において、
上記出力電圧の分圧電圧と所定の基準電圧とが一致するようなＰＷＭ信号を生成するＰＷＭ信号生成回路を更に備え、
上記ＰＷＭ信号は、上記制御回路に入力されて上記第１スイッチ素子のオン期間が設定されてなることを特徴とするスイッチング電源。
インダクタと、
上記インダクタの出力側と接地電位との間に設けられたキャパシタと、
入力電圧から上記インダクタの入力側に電流を供給する第１スイッチ素子と、
上記第１スイッチ素子がオフ状態のときにオン状態となって上記インダクタの入力側を所定電位にする第２スイッチ素子と、
上記インダクタの出力側から得られる出力電圧が所望の電圧となり、互いに同時にオン状態とならないようなデッドタイムを持って上記第１及び第２スイッチ素子のスイッチ制御を行う制御信号を形成する制御回路とを備えるスイッチング電源であって、
上記制御回路は、
上記インダクタの上記入力側の電圧が上記入力電圧に相当する第１電圧に到達したことを検出する検出信号を形成する電圧検出回路を更に含み、
少なくともＰＷＭ１周期の間に上記出力電圧が供給される負荷回路から第２スイッチ素子に向けて電流が流れる時間を有するような第１状態のときには上記電圧検出回路の検出信号を有効として、上記制御信号に対応して上記第２スイッチ素子がオフ状態にされた後に上記デッドタイムに代えて上記電圧検出回路の検出信号により上記第１スイッチ素子をオン状態にし、
少なくとも上記ＰＷＭ１周期の間に上記スイッチング電源から上記負荷回路に向けて電流が連続的に流される第２状態のときには上記電圧検出回路の検出信号を無効にして、上記第１制御信号に対応して上記第２スイッチ素子がオフ状態にされた後に上記デッドタイム経過後に上記第１スイッチ素子をオン状態にしてなることを特徴とするスイッチング電源。
請求項８において、
上記制御回路は、
最大デッドタイム設定回路を更に備え、上記第１状態において上記制御信号に対応して上記第２スイッチ素子がオフ状態にされた後に上記電圧検出回路の検出信号が上記最大デッドタイム設定回路の設定時間内に形成されないときにはかかる設定時間経過後に上記第１スイッチ素子をオン状態にしてなることを特徴とするスイッチング電源。
請求項９において、
上記負荷回路の第１状態は、上記負荷回路の動作モードがスタンバイ又はスリープモードのときに対応するものであることを特徴とするスイッチング電源。
請求項１０において、
上記制御回路は、
上記入力電圧の約８０％の分圧電圧を形成する分圧回路を備え、
上記電圧検出回路は、上記分圧電圧を参照電圧として上記検出動作を行うことを特徴とするスイッチング電源。
請求項１１において、
上記第１スイッチ素子及び第２スイッチ素子は、ＮチャネルのＭＯＳＦＥＴであり、
上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴのソースに一端が接続されたブートストラップ容量を含む昇圧回路と、
上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴのゲートには、上記昇圧回路で形成された昇圧電圧に対応した駆動信号を形成するレベルシフト回路とを更に備えてなることを特徴とするスイッチング電源。
入力電圧からインダクタを介して負荷回路に電流を供給する第１スイッチ素子と、
上記第１スイッチ素子がオフ状態のときにオン状態となって上記インダクタを介して上記負荷回路に電流を供給する第２スイッチ素子と、
上記インダクタと回路の接地電位との間に直列に設けられたキャパシタとによって形成され、上記負荷回路に供給される出力電圧が所望の電圧となり、互いに同時にオン状態とならないようなデッドタイムを持って上記第１及び第２スイッチ素子のスイッチ制御を行う制御信号を形成する制御回路とを備え、
上記制御回路は、
上記インダクタの上記入力側の電圧が上記入力電圧に相当する第１電圧に到達したことを検出する検出信号を形成する電圧検出回路を更に含み、
上記出力電圧が供給される負荷回路が軽負荷状態のときには上記電圧検出回路の検出信号を有効として、上記制御信号に対応して上記第２スイッチ素子がオフ状態にされた後に上記デッドタイムに代えて上記電圧検出回路の検出信号により上記第１スイッチ素子をオン状態にし、
上記負荷回路が重負荷状態のときには上記電圧検出回路の検出信号を無効にして、上記第１制御信号に対応して上記第２スイッチ素子がオフ状態にされた後に上記デッドタイム経過後に上記第１スイッチ素子をオン状態にしてなることを特徴とする半導体集積回路。
請求項１３において、
上記負荷回路の軽負荷状態は、上記負荷回路の動作モードがスタンバイ又はスリープモードのときに対応するものであることを特徴とする半導体集積回路。
請求項１４において、
上記制御回路は、
上記入力電圧の約８０％の分圧電圧を形成する分圧回路を備え、
上記電圧検出回路は、上記分圧電圧を参照電圧として上記検出動作を行うことを特徴とする半導体集積回路。
請求項１５において、
上記第１スイッチ素子及び第２スイッチ素子は、ＮチャネルのＭＯＳＦＥＴであり、
上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴのソースに一端が接続されたブートストラップ容量を含む昇圧回路と、
上記第１スイッチ素子を構成するＮチャネルＭＯＳＦＥＴのゲートには、上記昇圧回路で形成された昇圧電圧に対応した駆動信号を形成するレベルシフト回路とを更に備えてなることを特徴とする半導体集積回路。
請求項１３において、
上記第１スイッチ素子は第１の半導体基板上に形成され、
上記第２スイッチ素子は第２の半導体基板上に形成され、
上記制御回路は第３半導体基板上に形成され、
上記第１、第２、及び第３の半導体基板は一つのパッケージに封止されていることを特徴とする半導体集積回路。
請求項１３において、
上記第１スイッチ素子及び上記制御回路は第１の半導体基板上に形成され、
上記第２スイッチ素子は第２の半導体基板上に形成され、
上記第１、及び第２の半導体基板は一つのパッケージに封止されていることを特徴とする半導体集積回路。