JP5599663B2 - ドライブ信号生成回路、制御装置、スイッチング電源装置、および、制御方法 - Google Patents

Description

本発明は、ハイサイドスイッチ素子とローサイドスイッチ素子を、交互にオン／オフ制御するためのハイサイドドライブ信号およびローサイドドライブ信号を出力するドライブ信号生成回路に関する。

従来、スイッチング電源装置の制御装置は、例えば、発振器が生成する発振信号に応じてドライブ信号発生回路が生成したハイサイドドライブ信号ＳＨとローサイドドライブ信号ＳＬに応じて、ドライブ制御回路が高耐圧パワー素子であるハイサイドスイッチ素子およびローサイドスイッチ素子を交互にオン／オフ制御する（例えば、特許文献１参照。）。

これにより、ハイサイドドライブ信号ＳＨとローサイドドライブ信号ＳＬに応じて、ハイサイドスイッチ素子とローサイドスイッチ素子との間の中間電位が変化する。

これにより電流共振による共振回路が制御され、該共振回路のコイルを１次巻線とするトランスを介して所定の電圧が出力される。

特開２００６−３４０３７５号公報

ところで、このような電流共振方式によるスイッチング電源装置の制御装置において、例えば、発振器が高周波の発振信号を出力し若しくは該発振信号にノイズが発生してデッドタイムパルスのパルス幅が短くなる場合、デッドタイムを調整するデッドタイム調整回路の出力パルスが出力されなくなる。

この場合、該ドライブ信号発生回路は、ハイサイドドライブ信号ＳＨとローサイドドライブ信号ＳＬを切り替えて出力することができない問題がある。

これにより、該制御装置は、ハイサイドスイッチ素子とローサイドスイッチ素子とを規定通りに相互に動作させることができない。

すなわち、従来のスイッチング電源装置では、例えば、高周波の入力若しくはノイズの発生による影響により、所定の電圧を出力できない。

本発明の一態様に係る実施例に従ったドライブ信号生成回路は、
ハイサイドスイッチ素子とローサイドスイッチ素子を、交互にオン／オフ制御するためのハイサイドドライブ信号およびローサイドドライブ信号を出力するドライブ信号生成回路であって、
デッドタイムを規定するための第１のパルス信号を出力するデッドタイムパルス生成回路と、
前記第１のパルス信号が入力され、前記第１のパルス信号が入力されてから第１の規定期間経過した時に、前記第１のパルス信号のパルス幅よりも前記第１の規定期間だけ短い第２のパルス信号を出力するデッドタイム調整回路と、
前記第１のパルス信号が入力されてから前記第１のパルス信号のパルス幅の期間経過した時に、第３のパルス信号を出力する補償パルス生成回路と、
前記第２のパルス信号と前記第３のパルス信号との論理和を演算し、この演算結果に応じた第４のパルス信号を出力するＯＲ回路と、
前記第４のパルス信号に応じて、前記ハイサイドドライブ信号および前記ローサイドドライブ信号を出力する論理回路と、を備え、
前記論理回路は、
前記第４のパルス信号のパルス幅の期間を隔てて、前記ハイサイドドライブ信号と前記ローサイドドライブ信号とを、交互に出力する。

前記ドライブ信号生成回路において、
前記論理回路は、
前記第４のパルス信号のパルス幅の期間を隔てて、前記ハイサイドドライブ信号と前記ローサイドドライブ信号とを、交互に出力するようにしてもよい。

前記ドライブ信号生成回路において、
前記論理回路は、
前記第４のパルス信号の立ち上がりに同期して前記ハイサイドドライブ信号を立ち下げるとともに前記第４のパルス信号の立ち下がりに同期して前記ローサイドドライブ信号を立ち上げ、
次の前記第４のパルス信号の立ち上がりに同期して前記ローサイドドライブ信号を立ち下げるとともに、前記次の前記第４のパルス信号の立ち下がりに同期して前記ハイサイドドライブ信号を立ち上げるようにしてもよい。

前記ドライブ信号生成回路において、
前記論理回路は、
前記ＯＲ回路の出力がクロック端子に接続され、反転出力端子とデータ端子とが接続されたフリップフロップと、
前記ＯＲ回路の出力が入力に接続され、前記第４のパルス信号が入力されるインバータと、
前記フリップフロップの出力端子および前記インバータの出力が入力に接続された第１のＡＮＤ回路と、
前記フリップフロップの前記反転出力端子および前記インバータの出力が入力に接続された第２のＡＮＤ回路と、を有し、
前記クロック端子および前記インバータの入力に前記第４のパルス信号が入力され、前記第１のＡＮＤ回路から前記ローサイドドライブ信号を出力し、前記第２のＡＮＤ回路から前記ハイサイドドライブ信号を出力するようにしてもよい。

前記ドライブ信号生成回路において、
前記デッドタイムパルス生成回路は、
発振信号を出力する発振器と、
第１の基準電圧と前記第１の基準電圧よりも低い第２の基準電圧とを切り替えて出力する基準電圧回路と、
前記発振器の出力と前記基準電圧回路の出力とを比較し、この比較結果に応じて前記第１のパルス信号を出力するコンパレータと、を有するようにしてもよい。

前記ドライブ信号生成回路において、
前記基準電圧回路は、
前記コンパレータの出力に応じて、前記第１の基準電圧と前記第２の基準電圧とを切り替えて出力するようにしてもよい。

前記ドライブ信号生成回路において、
前記コンパレータの非反転入力端子に前記発振器の出力が接続され、前記コンパレータの反転入力端子に前記基準電圧回路の出力が接続されているようにしてもよい。

前記ドライブ信号生成回路において、
前記補償パルス生成回路は、
前記第１のパルス信号の立ち下がりに同期して前記第３のパルス信号を立ち上げ、そして、第２の規定期間経過後、前記第３のパルス信号を立ち下げるようにしてもよい。

前記ドライブ信号生成回路において、
前記デッドタイム調整回路は、
前記第１のパルス信号の立ち上がりから前記第１の規定期間経過後、前記第２のパルス信号を立ち上げ、前記第１のパルス信号の立ち下がりに同期して、前記第２のパルス信号を立ち下げるようにしてもよい。

本発明の一態様に係る実施例に従った制御装置は、
ハイサイドスイッチ素子とローサイドスイッチ素子を、交互にオン／オフ制御するためのハイサイドドライブ信号およびローサイドドライブ信号を出力するドライブ信号生成回路と、
前記ハイサイドドライブ信号に応じて第１の制御信号を生成するとともに前記ローサイドドライブ信号に応じて第２の制御信号を生成し、直列に接続された前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子を、前記第１、第２の制御信号により交互にオン／オフ制御するドライブ制御回路と、を備え、
ドライブ信号生成回路は、
デッドタイムを規定するための第１のパルス信号を出力するデッドタイムパルス生成回路と、
前記第１のパルス信号が入力され、前記第１のパルス信号が入力されてから第１の規定期間経過した時に、前記第１のパルス信号のパルス幅よりも前記第１の規定期間だけ短い第２のパルス信号を出力するデッドタイム調整回路と、
前記第１のパルス信号が入力されてから前記第１のパルス信号のパルス幅の期間経過した時に、第３のパルス信号を出力する補償パルス生成回路と、
前記第２のパルス信号と前記第３のパルス信号との論理和を演算し、この演算結果に応じた第４のパルス信号を出力するＯＲ回路と、
前記第４のパルス信号に応じて、前記ハイサイドドライブ信号および前記ローサイドドライブ信号を出力する論理回路と、を有し、
前記論理回路は、
前記第４のパルス信号のパルス幅の期間を隔てて、前記ハイサイドドライブ信号と前記ローサイドドライブ信号とを、交互に出力する。

前記制御装置において、
前記論理回路は、
前記第４のパルス信号のパルス幅の期間を隔てて、前記ハイサイドドライブ信号と前記ローサイドドライブ信号とを、交互に出力するようにしてもよい。

前記制御装置において、
前記論理回路は、
前記第４のパルス信号の立ち上がりに同期して前記ハイサイドドライブ信号を立ち下げるとともに前記第４のパルス信号の立ち下がりに同期して前記ローサイドドライブ信号を立ち上げ、
次の前記第４のパルス信号の立ち上がりに同期して前記ローサイドドライブ信号を立ち下げるとともに、前記次の前記第４のパルス信号の立ち下がりに同期して前記ハイサイドドライブ信号を立ち上げるようにしてもよい。

前記制御装置において、
前記ドライブ制御回路は、
前記ハイサイドスイッチ素子をオン／オフ制御するためのハイサイドドライブ信号のエッジを検出し、前記ハイサイドスイッチ素子をオンするための前記ハイサイドドライブ信号の第１のエッジに応じて第１のエッジ検出信号を出力し、前記ハイサイドスイッチ素子をオフするための前記ハイサイドドライブ信号の第２のエッジに応じて第２のエッジ検出信号を出力するエッジ検出回路と、
第１の電位の第１の電位線に一端が接続された第１の抵抗と、
前記第１の抵抗の他端に一端が接続され、第２の電位の第２の電位線に他端が接続され、前記第１のエッジ検出信号に応じてオンする第１のトランジスタと、
前記第１の電位線に一端が接続された第２の抵抗と、
前記第２の抵抗の他端に一端が接続され、前記第２の電位線に他端が接続され、前記第２のエッジ検出信号に応じてオンする第２のトランジスタと、
前記第１の抵抗の他端と前記第１のトランジスタの一端との間の電位であるライズ信号がセット端子に入力され、前記第２の抵抗の他端と前記第２のトランジスタの一端との間の電位であるフォール信号がリセット端子に入力されるドライブ用ＳＲラッチ回路と、
前記ドライブ用ＳＲラッチ回路の出力に応じて、前記ハイサイドスイッチ素子を制御する第１の制御信号を出力するハイサイドドライバと、
前記ローサイドドライブ信号に応じて、前記ローサイドスイッチ素子を制御するための第２の制御信号を出力するローサイドドライバと、を含むようにしてもよい。

前記制御装置において、
前記ハイサイドドライバおよび前記ローサイドドライバは、バッファであるようにしてもよい。

本発明の一態様に係る実施例に従ったスイッチング電源装置は、
前記制御装置と、
直流電源と、
前記直流電源の第１の端子に一端が接続され、前記第１の制御信号により制御されるハイサイドスイッチ素子と、
前記ハイサイドスイッチ素子の他端に一端が接続され、前記直流電源の第２の端子に他端が接続され、前記第２の制御信号により制御されるローサイドスイッチ素子と、
１次側巻線と、２次側巻線と、を含み、出力電圧を生成するためのトランスと、
前記ローサイドスイッチ素子の一端と他端との間で前記１次側巻線と直列に接続され、前記１次側巻線と共振回路を構成するコンデンサと、を備える。

本発明の一態様に係る実施例に従った制御方法は、
ハイサイドスイッチ素子とローサイドスイッチ素子を、交互にオン／オフ制御するためのハイサイドドライブ信号およびローサイドドライブ信号を出力するドライブ信号生成回路の制御方法であって、
デッドタイムパルス生成回路により、デッドタイムを規定するための第１のパルス信号を出力するステップと、
デッドタイム調整回路に前記第１のパルス信号が入力されてから第１の規定期間経過した時に、前記第１のパルス信号のパルス幅よりも前記第１の規定期間だけ短い第２のパルス信号を前記デッドタイム調整回路から出力するステップと、
補償パルス生成回路に前記第１のパルス信号が入力されてから前記第１のパルス信号のパルス幅の期間経過した時に、第３のパルス信号を前記補償パルス生成回路から出力するステップと、
ＯＲ回路により前記第２のパルス信号と前記第３のパルス信号との論理和を演算し、この演算結果に応じた第４のパルス信号を前記ＯＲ回路から出力するステップと、
前記第４のパルス信号に応じて、前記ハイサイドドライブ信号および前記ローサイドドライブ信号を論理回路から出力するステップと、を備え、
前記論理回路は、
前記第４のパルス信号のパルス幅の期間を隔てて、前記ハイサイドドライブ信号と前記ローサイドドライブ信号とを、交互に出力する。

本発明の一態様に係るドライブ信号生成回路によれば、補償パルス生成回路が、デッドタイムパルス生成回路から出力されたデッドタイムを規定する第１のパルス信号が入力されてから該第１のパルス信号のパルス幅の期間経過した時に、第３のパルス信号を出力し、さらに、ＯＲ回路が、デッドタイム調整回路が出力した第２のパルス信号と該第３のパルス信号との論理和を演算し、この演算結果に応じた第４のパルス信号を出力する。

ここで、既述のように、発振器が高周波の発振信号を出力し若しくは該発振信号にノイズが発生してデッドタイムパルスが短くなる場合、デッドタイム調整回路が該第２のパルス信号を出力しない場合がある。

しかし、この場合でも、該ＯＲ回路は、該第４のパルス信号を出力する。この第４のパルス信号に応じて、論理回路がハイサイドドライブ信号およびローサイドドライブ信号を切り替えて出力する。

すなわち、本発明の一態様に係るドライブ信号生成回路およびその制御方法によれば、例えば、発振器が高周波の発振信号を出力し若しくは該発振信号にノイズが発生してデッドタイムパルスが短くなる場合でも、ハイサイドドライブ信号およびローサイドドライブ信号を切り替えて出力することができる。

さらに、このようなドライブ信号生成回路を備えた制御装置によれば、ハイサイドスイッチ素子とローサイドスイッチ素子とを規定通りに相互に動作させることができる。

さらに、このような制御装置を備えたスイッチング電源装置によれば、ハイサイドスイッチ素子とローサイドスイッチ素子とを規定通りに相互に動作させ、所定の出力電圧を出力することができる。

図１は、本発明の一態様である実施例１に係るスイッチング電源装置１０００の構成の一例を示す図である。 図２は、図１に示すスイッチング電源装置１０００の制御装置１００の構成の一例を示す図である。 図３は、図２に示す制御装置１００における各信号の波形の一例を示す波形図である。

以下、本発明に係る各実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係るスイッチング電源装置１０００の構成の一例を示す図である。

図１に示すように、スイッチング電源装置１０００は、制御装置１００と、直流電源Ｖｉｎと、ハイサイドスイッチ素子（ｎＭＯＳトランジスタ）Ｑ１と、ローサイドスイッチ素子（ｎＭＯＳトランジスタ）Ｑ２と、トランスＴと、ダイオードＤ３、Ｄ４と、コンデンサＣ３、Ｃ４と、出力端子ｏｕｔ１、ｏｕｔ２と、を備える。

制御装置１００は、ハイサイドスイッチ素子Ｑ１とローサイドスイッチ素子Ｑ２を、交互にオン／オフ制御するための第１の制御信号ＶＧＨおよび第２の制御信号ＶＧＬを出力するようになっている。これにより、制御装置１００は、中間電位ＶＳを有するようになっている。

直流電源Ｖｉｎは、直流電圧を出力するようになっている。

ハイサイドスイッチ素子Ｑ１は、直流電源Ｖｉｎの第１の端子（正極）に一端（ドレイン）が接続され、第１の制御信号ＶＧＨがゲートに入力される。このように、ハイサイドスイッチ素子Ｑ１は、第１の制御信号ＶＧＨにより制御される。

ローサイドスイッチ素子Ｑ２は、ハイサイドスイッチ素子Ｑ１の他端（ソース）に一端（ドレイン）が接続され、直流電源Ｖｉｎの第２の端子（負極）に他端（ソース）が接続され、第２の制御信号ＶＧＬがゲートに入力される。このように、ローサイドスイッチ素子Ｑ２は、第２の制御信号ＶＧＬにより制御される。なお、直流電流源Ｖｉｎとローサイドスイッチ素子Ｑ２との間に抵抗が接続されていてもよい。

出力電圧を生成するためトランスＴは、１次側巻線Ｔ１と、２次側巻線Ｔ２、Ｔ３と、を含む。

２次側巻線Ｔ２、Ｔ３は、直列に接続されている。２次側巻線Ｔ２の一端は、ダイオードＤ３を介して出力端子ｏｕｔ１に接続され、２次側巻線Ｔ２の他端は、出力端子ｏｕｔ２に接続されている。また、２次側巻線Ｔ３の一端は、出力端子ｏｕｔ２に接続され、２次側巻線Ｔ３の他端は、ダイオードＤ４を介して出力端子ｏｕｔ２に接続されている。

コンデンサＣ４は、出力端子ｏｕｔ１と出力端子ｏｕｔ２との間に接続されている。

コンデンサＣ３は、ローサイドスイッチ素子Ｑ２の一端（ドレイン）と他端（ソース）との間で１次側巻線Ｔ１と直列に接続されている。このコンデンサＣ３は、１次側巻線Ｔ１と共振回路を構成する。

制御装置１００は、ハイサイドスイッチ素子Ｑ１とローサイドスイッチ素子Ｑ２を、交互にオン／オフ制御するための第１の制御信号ＶＧＨおよび第２の制御信号ＶＧＬを出力するようになっている。これにより、制御装置１００は、中間電位ＶＳを有するようになっている。

以上のような構成を有するスイッチング電源装置１０００は、制御装置１００がハイサイドスイッチ素子Ｑ１とローサイドスイッチ素子Ｑ２を、交互にオン／オフ制御することにより、ハイサイドスイッチ素子とローサイドスイッチ素子との間の中間電位（電流）が変化する。これにより、該共振回路が電流共振し、トランスＴから出力端子ｏｕｔ１、ｏｕｔ２に接続された負荷Ｌｏａｄに電圧が供給されるようになっている。

ここで、制御装置１００の構成の一例について説明する。図２は、図１に示すスイッチング電源装置１０００の制御装置１００の構成の一例を示す図である。

図２に示すように、ドライブ信号生成回路１と、ドライブ制御回路２と、を有する。

ドライブ信号生成回路１は、ハイサイドスイッチ素子Ｑ１とローサイドスイッチ素子Ｑ２を、交互にオン／オフ制御するためのハイサイドドライブ信号ＳＨおよびローサイドドライブ信号ＳＬを出力するようになっている。

このドライブ信号生成回路１は、例えば、図２に示すように、デッドタイムパルス生成回路１ａと、デッドタイム調整回路１ｂと、補償パルス生成回路１ｃと、ＯＲ回路１ｄと、論理回路１ｅと、を有する。

デッドタイムパルス生成回路１ａは、デッドタイムを規定するための第１のパルス信号（所謂、デッドタイムパルス）Ｙを出力するようになっている。

このデッドタイムパルス生成回路１ａは、例えば、図２に示すように、発振器ＯＳＣと、基準電圧回路１ａ１と、コンパレータＣＯＭＰと、を有する。

発振器ＯＳＣは、発振信号Ｘを出力するようになっている。

基準電圧回路１ａ１は、コンパレータＣＯＭＰの出力に応じて、第１の基準電圧Ｖｒｅｆ１と、この第１の基準電圧Ｖｒｅｆ１よりも低い第２の基準電圧Ｖｒｅｆ２と、を切り替えて出力するようになっている。

コンパレータＣＯＭＰは、発振器ＯＳＣの出力と基準電圧回路１ａ１の出力とを比較し、この比較結果に応じて第１のパルス信号Ｙを出力するようになっている。このコンパレータＣＯＭＰは、非反転入力端子に発振器ＯＳＣの出力が接続され、反転入力端子に基準電圧回路１ａ１の出力が接続されている。

また、デッドタイム調整回路１ｂは、第１のパルス信号Ｙが入力され、第１のパルス信号Ｙが入力されてから第１の規定期間ｄ１経過した時に、第１のパルス信号Ｙのパルス幅よりも該第１の規定期間ｄ１だけ短い第２のパルス信号Ａを出力するようになっている。

また、補償パルス生成回路１ｃは、第１のパルス信号Ｙが入力されてから第１のパルス信号Ｙのパルス幅の期間経過した時に、第３のパルス信号Ｂを出力するようになっている。

また、ＯＲ回路１ｄは、第２のパルス信号Ａと第３のパルス信号Ｂとの論理和を演算し、この演算結果に応じた第４のパルス信号Ｚを出力するようになっている。

また、論理回路１ｅは、第４のパルス信号Ｚに応じて、ハイサイドドライブ信号ＳＨおよびローサイドドライブ信号ＳＬを出力するようになっている。

この論理回路１ｅは、例えば、図２に示すように、フリップフロップ１ｅ１と、インバータ１ｅ２と、第１のＡＮＤ回路１ｅ３と、第２のＡＮＤ回路１ｅ４と、を有する。

フリップフロップ１ｅ１は、ＯＲ回路１ｄの出力がクロック端子ＣＬＫに接続され、反転出力端子／Ｑとデータ端子Ｄとが接続されている。

インバータ１ｅ２は、ＯＲ回路１ｄの出力が入力に接続され、第４のパルス信号Ｚが入力されるようになっている。

第１のＡＮＤ回路１ｅ３は、フリップフロップ１ｅ１の出力端子Ｑおよびインバータ１ｅ２の出力が入力に接続されている。

第２のＡＮＤ回路１ｅ４は、フリップフロップ１ｅ１の反転出力端子／Ｑおよびインバータ１ｅ２の出力が入力に接続されている。

このような構成の論理回路１ｅは、クロック端子ＣＬＫおよびインバータ１ｅ２の入力に第４のパルス信号Ｚが入力されると、第１のＡＮＤ回路１ｅ３からローサイドドライブ信号ＳＬを出力し、第２のＡＮＤ回路１ｅ４からハイサイドドライブ信号ＳＨを出力する。

また、ドライブ制御回路２は、ハイサイドドライブ信号ＳＨに応じて第１の制御信号ＶＧＨを生成するとともに、ローサイドドライブ信号ＳＬに応じて第２の制御信号ＶＧＬを生成するようになっている。このドライブ制御回路２は、直列に接続されたハイサイドスイッチ素子Ｑ１とローサイドスイッチ素子Ｑ２を、第１、第２の制御信号ＶＧＨ、ＶＧＬにより交互にオン／オフ制御するようになっている。

このドライブ制御回路２は、例えば、図２に示すように、エッジ検出回路２ａと、第１の抵抗２ｂと、第１のトランジスタ（ｎＭＯＳトランジスタ）２ｃと、第２の抵抗２ｄと、第２のトランジスタ（ｎＭＯＳトランジスタ）２ｅと、ドライブ用ＳＲラッチ回路２ｆと、ハイサイドドライバ２ｇと、ローサイドドライバ２ｈと、第１の電位線２ｉと、第２の電位線２ｊと、を有する。

エッジ検出回路２ａは、ハイサイドドライブ信号ＳＨのエッジを検出する。すなわち、このエッジ検出回路２ａは、ハイサイドスイッチ素子Ｑ１をオンするためのハイサイドドライブ信号の第１のエッジに応じて、第１のエッジ検出信号を出力する。また、エッジ検出信号２ａは、ハイサイドスイッチ素子Ｑ１をオフするためのハイサイドドライブ信号ＳＨの第２のエッジに応じて、第２のエッジ検出信号を出力するようになっている。

第１の抵抗２ｂは、第１の電位（例えば、電源電位）ＶＢの第１の電位線２ｉに一端が接続されている。

第１のトランジスタ２ｃは、第１の抵抗２ｂの他端に一端（ドレイン）が接続され、第２の電位（例えば、接地電位）ＰＧの第２の電位線２ｊに他端（ソース）が接続されている。この第１のトランジスタ２ｃは、該第１のエッジ検出信号に応じてオンするようになっている。

第２の抵抗２ｄは、第１の電位線２ｉに一端が接続されている。

第２のトランジスタ２ｅは、第２の抵抗２ｄの他端に一端（ドレイン）が接続され、第２の電位線２ｊに他端（ソース）が接続されている。この第２のトランジスタ２ｅは、該第２のエッジ検出信号に応じてオンするようになっている。

ドライブ用ＳＲラッチ回路２ｆは、第１の抵抗２ｂの他端と第１のトランジスタ２ｃの一端（ドレイン）との間の電位であるライズ信号がセット端子に入力され、第２の抵抗２ｄの他端と第２のトランジスタ２ｅの一端（ドレイン）との間の電位であるフォール信号がリセット端子２ｆに入力される。

ハイサイドドライバ２ｇは、ドライブ用ＳＲラッチ回路２ｆの出力に応じて、ハイサイドスイッチ素子Ｑ１を制御する第１の制御信号ＶＧＨを出力するようになっている。

ローサイドドライバ２ｈは、ローサイドドライブ信号ＳＬに応じて、ローサイドスイッチ素子Ｑ２を制御するための第２の制御信号ＶＧＬを出力するようになっている。

なお、ハイサイドドライバ２ｇおよびローサイドドライバ２ｈは、例えば、バッファで構成される。

次に、以上のような構成を有する制御装置１００の動作の一例について説明する。ここで、図３は、図２に示す制御装置１００における各信号の波形の一例を示す波形図である。

図３に示すように、例えば、時間ｔ１において、デッドタイムパルス生成回路１ａにより、デッドタイムを規定するための第１のパルス信号Ｙが出力される。

デッドタイム調整回路１ｂは、時間ｔ１において第１のパルス信号Ｙが入力されてから、第１の規定期間ｄ１経過した時（時間ｔ２）に、第１のパルス信号Ｙのパルス幅よりも第１の規定期間ｄ１だけ短い第２のパルス信号Ａを出力する（時間ｔ２〜ｔ３）。

すなわち、デッドタイム調整回路１ｂは、第１のパルス信号Ｙの立ち上がりから第１の規定期間ｄ１経過後、第２のパルス信号Ａを立ち上げ（時間ｔ２）、第１のパルス信号Ｙの立ち下がりに同期して、第２のパルス信号Ａを立ち下げる（時間ｔ３）。

一方、補償パルス生成回路１ｃは、時間ｔ１において第１のパルス信号Ｙが入力されてから、第１のパルス信号Ｙのパルス幅の期間経過した時（時間ｔ３）に、第３のパルス信号Ｂを出力する（時間ｔ３〜ｔ４）。

すなわち、補償パルス生成回路１ｃは、第１のパルス信号Ｙの立ち下がりに同期して第３のパルス信号Ｂを立ち上げ（時間ｔ３）、そして、第２の規定期間ｄ２経過後、第３のパルス信号Ｂを立ち下げる（時間ｔ４）。

そして、ＯＲ回路１ｄは、第２のパルス信号Ａと第３のパルス信号Ｂとの論理和を演算し、この演算結果に応じた第４のパルス信号Ｚを出力する（時間ｔ２〜ｔ４）。

ここで、発振信号Ｘが高周波である場合（時間ｔ５〜ｔ６）や発振信号Ｘに外部ノイズが含まれる場合（時間ｔ８〜ｔ９）、第１のパルス信号Ｙのパルス幅が第１の規定期間ｄ１よりも短くなるため、デッドタイム調整回路１ｂは、第２のパルス信号Ａを出力しない。このように、発振器ＯＳＣが高周波の発振信号Ｘを出力し若しくは該発振信号Ｘにノイズが発生してデッドタイムパルスが短くなる場合、デッドタイム調整回路１ｂが該第２のパルス信号を出力しない場合がある。

しかし、補償パルス生成回路１ｃは、時間ｔ５、ｔ８において第１のパルス信号Ｙが入力されてから、第１のパルス信号Ｙのパルス幅の期間経過した時（時間ｔ６、ｔ９）に、第３のパルス信号Ｂを出力する（時間ｔ６〜ｔ７、ｔ９〜ｔ１０）。

これにより、ＯＲ回路１ｄは、第２のパルス信号Ａ（上記場合では出力されていない）と第３のパルス信号Ｂとの論理和を演算し、この演算結果に応じた第４のパルス信号Ｚ（第３のパルス信号Ｂと等価）を出力する（時間ｔ６〜ｔ７、ｔ９〜ｔ１０）。

このように、第１のパルス信号（デッドタイムパルス）Ｙが短くなり第２のパルス信号Ａがデッドタイム調整回路１ｂから出力されない場合でも、ＯＲ回路１ｄは、第４のパルス信号Ｚを出力する。

すなわち、発振器ＯＳＣが高周波の発振信号Ｘを出力し若しくは該発振信号Ｘにノイズが発生してデッドタイムパルスが短くなる場合でも、論理回路１ｅは、第４のパルス信号Ｚに応じて、ハイサイドドライブ信号およびローサイドドライブ信号を切り替えて出力する。

例えば、論理回路１ｅは、第４のパルス信号Ｚの立ち上がりに同期してハイサイドドライブ信号ＳＨを立ち下げる（時間ｔ６）とともに第４のパルス信号Ｚの立ち下がり（時間ｔ７）に同期してローサイドドライブ信号ＳＬを立ち上げる。さらに、論理回路１ｅは、次の第４のパルス信号Ｚの立ち上がり（時間ｔ９）に同期してローサイドドライブ信号ＳＬを立ち下げるとともに、次の第４のパルス信号Ｚの立ち下がり（時間ｔ１０）に同期してハイサイドドライブ信号ＳＨを立ち上げる。

言い換えれば、論理回路１ｅは、第４のパルス信号Ｚのパルス幅の期間を隔てて、“Ｈｉｇｈ”レベルのハイサイドドライブ信号ＳＨと“Ｈｉｇｈ”レベルのローサイドドライブ信号ＳＬとを、交互に出力する。

以上のように、本実施例に係るドライブ信号生成回路１によれば、例えば、発振器ＯＳＣが高周波の発振信号Ｘを出力し若しくは該発振信号Ｘにノイズが発生してデッドタイムパルスが短くなる場合でも、ハイサイドドライブ信号ＳＨおよびローサイドドライブ信号ＳＬを切り替えて出力することができる。

さらに、このようなドライブ信号生成回路を備えた制御装置１００によれば、ハイサイドスイッチ素子とローサイドスイッチ素子とを規定通りに相互に動作させることができる。

さらに、このような制御装置を備えたスイッチング電源装置１０００によれば、ハイサイドスイッチ素子とローサイドスイッチ素子とを規定通りに相互に動作させ、所定の出力電圧を出力することができる。

１ ドライブ信号生成回路
１ａ デッドタイムパルス生成回路
１ａ１ 基準電圧回路
１ｂ デッドタイム調整回路
１ｃ 補償パルス生成回路
１ｄ ＯＲ回路
１ｅ 論理回路
１ｅ１ フリップフロップ
１ｅ２ インバータ
１ｅ３ 第１のＡＮＤ回路
１ｅ４ 第２のＡＮＤ回路
２ ドライブ制御回路
２ａ エッジ検出回路
２ｂ 第１の抵抗
２ｃ 第１のトランジスタ
２ｄ 第２の抵抗
２ｅ 第２のトランジスタ
２ｆ ドライブ用ＳＲラッチ回路
２ｇ ハイサイドドライバ
２ｈ ローサイドドライバ
２ｉ 第１の電位線
２ｊ 第２の電位線
１００ 制御装置
１０００ スイッチング電源装置
Ｖｉｎ 直流電源
Ｑ１ ハイサイドスイッチ素子
Ｑ２ ローサイドスイッチ素子
Ｔ トランス
Ｄ３、Ｄ４ ダイオード
Ｃ３、Ｃ４ コンデンサ
ＣＯＭＰ コンパレータ
ＯＳＣ 発振器
ｏｕｔ１、ｏｕｔ２ 出力端子

Claims (14)

1. ハイサイドスイッチ素子とローサイドスイッチ素子を、交互にオン／オフ制御するためのハイサイドドライブ信号およびローサイドドライブ信号を出力するドライブ信号生成回路であって、
   デッドタイムを規定するための第１のパルス信号を出力するデッドタイムパルス生成回路と、
   前記第１のパルス信号が入力され、前記第１のパルス信号が入力されてから第１の規定期間経過した時に、前記第１のパルス信号のパルス幅よりも前記第１の規定期間だけ短い第２のパルス信号を出力するデッドタイム調整回路と、
   前記第１のパルス信号が入力されてから前記第１のパルス信号のパルス幅の期間経過した時に、第３のパルス信号を出力する補償パルス生成回路と、
   前記第２のパルス信号と前記第３のパルス信号との論理和を演算し、この演算結果に応じた第４のパルス信号を出力するＯＲ回路と、
   前記第４のパルス信号に応じて、前記ハイサイドドライブ信号および前記ローサイドドライブ信号を出力する論理回路と、を備え、
   前記論理回路は、
   前記第４のパルス信号のパルス幅の期間を隔てて、前記ハイサイドドライブ信号と前記ローサイドドライブ信号とを、交互に出力する
   ことを特徴とするドライブ信号生成回路。
2. 前記論理回路は、
   前記第４のパルス信号の立ち上がりに同期して前記ハイサイドドライブ信号を立ち下げるとともに前記第４のパルス信号の立ち下がりに同期して前記ローサイドドライブ信号を立ち上げ、
   次の前記第４のパルス信号の立ち上がりに同期して前記ローサイドドライブ信号を立ち下げるとともに、前記次の前記第４のパルス信号の立ち下がりに同期して前記ハイサイドドライブ信号を立ち上げる
   ことを特徴とする請求項１に記載のドライブ信号生成回路。
3. 前記論理回路は、
   前記ＯＲ回路の出力がクロック端子に接続され、反転出力端子とデータ端子とが接続されたフリップフロップと、
   前記ＯＲ回路の出力が入力に接続され、前記第４のパルス信号が入力されるインバータと、
   前記フリップフロップの出力端子および前記インバータの出力が入力に接続された第１のＡＮＤ回路と、
   前記フリップフロップの前記反転出力端子および前記インバータの出力が入力に接続された第２のＡＮＤ回路と、を有し、
   前記クロック端子および前記インバータの入力に前記第４のパルス信号が入力され、前記第１のＡＮＤ回路から前記ローサイドドライブ信号を出力し、前記第２のＡＮＤ回路から前記ハイサイドドライブ信号を出力する
   ことを特徴とする請求項１または２に記載のドライブ信号生成回路。
4. 前記デッドタイムパルス生成回路は、
   発振信号を出力する発振器と、
   第１の基準電圧と前記第１の基準電圧よりも低い第２の基準電圧とを切り替えて出力する基準電圧回路と、
   前記発振器の出力と前記基準電圧回路の出力とを比較し、この比較結果に応じて前記第１のパルス信号を出力するコンパレータと、を有する
   ことを特徴とする請求項１ないし３のいずれか一項に記載のドライブ信号生成回路。
5. 前記基準電圧回路は、
   前記コンパレータの出力に応じて、前記第１の基準電圧と前記第２の基準電圧とを切り替えて出力する
   ことを特徴とする請求項４に記載のドライブ信号生成回路。
6. 前記コンパレータの非反転入力端子に前記発振器の出力が接続され、前記コンパレータの反転入力端子に前記基準電圧回路の出力が接続されている
   ことを特徴とする請求項４または５に記載のドライブ信号生成回路。
7. 前記補償パルス生成回路は、
   前記第１のパルス信号の立ち下がりに同期して前記第３のパルス信号を立ち上げ、そして、第２の規定期間経過後、前記第３のパルス信号を立ち下げる
   ことを特徴とする請求項１ないし６のいずれか一項に記載のドライブ信号生成回路。
8. 前記デッドタイム調整回路は、
   前記第１のパルス信号の立ち上がりから前記第１の規定期間経過後、前記第２のパルス信号を立ち上げ、前記第１のパルス信号の立ち下がりに同期して、前記第２のパルス信号を立ち下げる
   ことを特徴とする請求項１ないし７のいずれか一項に記載のドライブ信号生成回路。
9. ハイサイドスイッチ素子とローサイドスイッチ素子を、交互にオン／オフ制御するためのハイサイドドライブ信号およびローサイドドライブ信号を出力するドライブ信号生成回路と、
   前記ハイサイドドライブ信号に応じて第１の制御信号を生成するとともに前記ローサイドドライブ信号に応じて第２の制御信号を生成し、直列に接続された前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子を、前記第１、第２の制御信号により交互にオン／オフ制御するドライブ制御回路と、を備え、
   ドライブ信号生成回路は、
   デッドタイムを規定するための第１のパルス信号を出力するデッドタイムパルス生成回路と、
   前記第１のパルス信号が入力され、前記第１のパルス信号が入力されてから第１の規定期間経過した時に、前記第１のパルス信号のパルス幅よりも前記第１の規定期間だけ短い第２のパルス信号を出力するデッドタイム調整回路と、
   前記第１のパルス信号が入力されてから前記第１のパルス信号のパルス幅の期間経過した時に、第３のパルス信号を出力する補償パルス生成回路と、
   前記第２のパルス信号と前記第３のパルス信号との論理和を演算し、この演算結果に応じた第４のパルス信号を出力するＯＲ回路と、
   前記第４のパルス信号に応じて、前記ハイサイドドライブ信号および前記ローサイドドライブ信号を出力する論理回路と、を有し、
   前記論理回路は、
   前記第４のパルス信号のパルス幅の期間を隔てて、前記ハイサイドドライブ信号と前記ローサイドドライブ信号とを、交互に出力する
   ことを特徴とする制御装置。
10. 前記論理回路は、
    前記第４のパルス信号の立ち上がりに同期して前記ハイサイドドライブ信号を立ち下げるとともに前記第４のパルス信号の立ち下がりに同期して前記ローサイドドライブ信号を立ち上げ、
    次の前記第４のパルス信号の立ち上がりに同期して前記ローサイドドライブ信号を立ち下げるとともに、前記次の前記第４のパルス信号の立ち下がりに同期して前記ハイサイドドライブ信号を立ち上げる
    ことを特徴とする請求項９に記載の制御装置。
11. 前記ドライブ制御回路は、
    前記ハイサイドスイッチ素子をオン／オフ制御するためのハイサイドドライブ信号のエッジを検出し、前記ハイサイドスイッチ素子をオンするための前記ハイサイドドライブ信号の第１のエッジに応じて第１のエッジ検出信号を出力し、前記ハイサイドスイッチ素子をオフするための前記ハイサイドドライブ信号の第２のエッジに応じて第２のエッジ検出信号を出力するエッジ検出回路と、
    第１の電位の第１の電位線に一端が接続された第１の抵抗と、
    前記第１の抵抗の他端に一端が接続され、第２の電位の第２の電位線に他端が接続され、前記第１のエッジ検出信号に応じてオンする第１のトランジスタと、
    前記第１の電位線に一端が接続された第２の抵抗と、
    前記第２の抵抗の他端に一端が接続され、前記第２の電位線に他端が接続され、前記第２のエッジ検出信号に応じてオンする第２のトランジスタと、
    前記第１の抵抗の他端と前記第１のトランジスタの一端との間の電位であるライズ信号がセット端子に入力され、前記第２の抵抗の他端と前記第２のトランジスタの一端との間の電位であるフォール信号がリセット端子に入力されるドライブ用ＳＲラッチ回路と、
    前記ドライブ用ＳＲラッチ回路の出力に応じて、前記ハイサイドスイッチ素子を制御する第１の制御信号を出力するハイサイドドライバと、
    前記ローサイドドライブ信号に応じて、前記ローサイドスイッチ素子を制御するための第２の制御信号を出力するローサイドドライバと、を含む
    ことを特徴とする請求項９に記載の制御装置。
12. 前記ハイサイドドライバおよび前記ローサイドドライバは、バッファであることを特徴とする請求項１１に記載の制御装置。
13. 請求項９に記載の前記制御装置と、
    直流電源と、
    前記直流電源の第１の端子に一端が接続され、前記第１の制御信号により制御されるハイサイドスイッチ素子と、
    前記ハイサイドスイッチ素子の他端に一端が接続され、前記直流電源の第２の端子に他端が接続され、前記第２の制御信号により制御されるローサイドスイッチ素子と、
    １次側巻線と、２次側巻線と、を含み、出力電圧を生成するためのトランスと、
    前記ローサイドスイッチ素子の一端と他端との間で前記１次側巻線と直列に接続され、前記１次側巻線と共振回路を構成するコンデンサと、を備える
    ことを特徴とするスイッチング電源装置。
14. ハイサイドスイッチ素子とローサイドスイッチ素子を、交互にオン／オフ制御するためのハイサイドドライブ信号およびローサイドドライブ信号を出力するドライブ信号生成回路の制御方法であって、
    デッドタイムパルス生成回路により、デッドタイムを規定するための第１のパルス信号を出力するステップと、
    デッドタイム調整回路に前記第１のパルス信号が入力されてから第１の規定期間経過した時に、前記第１のパルス信号のパルス幅よりも前記第１の規定期間だけ短い第２のパルス信号を前記デッドタイム調整回路から出力するステップと、
    補償パルス生成回路に前記第１のパルス信号が入力されてから前記第１のパルス信号のパルス幅の期間経過した時に、第３のパルス信号を前記補償パルス生成回路から出力するステップと、
    ＯＲ回路により前記第２のパルス信号と前記第３のパルス信号との論理和を演算し、この演算結果に応じた第４のパルス信号を前記ＯＲ回路から出力するステップと、
    前記第４のパルス信号に応じて、前記ハイサイドドライブ信号および前記ローサイドドライブ信号を論理回路から出力するステップと、を備え、
    前記論理回路は、
    前記第４のパルス信号のパルス幅の期間を隔てて、前記ハイサイドドライブ信号と前記ローサイドドライブ信号とを、交互に出力する
    ことを特徴とする制御方法。

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