JP4710749B2 - Ｄｃ−ｄｃコンバータの制御回路及び方法 - Google Patents

Description

本発明は、ＤＣ−ＤＣコンバータおよびその制御回路に関し、更に詳しくは、軽負荷時の効率を改善した同期整流方式のＤＣ−ＤＣコンバータおよびその制御回路に関する。

図１９に一般的なＤＣ−ＤＣコンバータの構成を示すブロック図を示す。
図１９のＤＣ−ＤＣコンバータは、変換部２と制御部３から構成されている。
変換部は、入力電圧ＶＩＮを特定の大きさの出力電圧ＶＯＵＴに変換するものである。また、制御部３は変換部２の出力ＶＯＵＴを帰還信号として変換部の出力を制御する信号ＶＣＯＮＴを出力するものであり、検出回路４、誤差増幅回路５、基準電圧源６、比較回路７及び発振回路８を有する。

検出回路４は、変換部２の出力電圧を検出するものである。誤差増幅回路５は、検出回路４による検出結果ＶＯと、基準電圧源６から出力される予め定められた基準電圧ＶＲＥＦを比較し、その差分を増幅した電圧値ＶＥを出力する。基準電圧源６は、誤差増幅回路５に基準電圧ＶＲＥＦを供給するもので、制御部３は、出力電圧ＶＯＵＴを検出した電圧値ＶＯがこの基準電圧ＶＲＥＦに等しくなるように変換部２を制御する。比較回路７は、誤差増幅回路５からの出力電圧ＶＥと発振回路８の出力信号ＶＯＳＣとを比較し、その比較結果に基づき変換部２に対する制御信号ＶＣＯＮＴを生成・出力する。発振回路８は、特定の周波数の信号ＶＯＳＣ（三角波や鋸波など）を比較回路７に供給するものである。

図２０乃至図２３に変換部２の一般的な構成例を示す。
図２０はＤＣ−ＤＣコンバータ１を降圧型コンバータとした場合の構成例を示すものである。降圧型のＤＣ−ＤＣコンバータ１は入力電圧ＶＩＮに対し出力電圧ＶＯＵＴを降圧し、入力電圧ＶＩＮより低い電圧の出力電圧ＶＯＵＴが得られるものである。

同図の回路例では、入力に対してインダクタ１４ａ（Ｌ）が直列に設けられ、その後段にコンデンサ１５ａ（Ｃ）が並列に設けられている。またスイッチ１２ａ（Ｓ１）が入力とインダクタ１４ａ（Ｌ）の間に設けられ、同期整流用のスイッチ１３ａ（Ｓ２）がメインスイッチ１２ａ（Ｓ１）とインダクタ１４ａ（Ｌ）の間及びＧＮＤとの間に設けられている。そして駆動回路１１ａがスイッチ１２ａ（Ｓ１）及び１３ａ（Ｓ２）に接続して設けられている。

駆動回路１１ａが制御部３からの制御信号ＶＣＯＮＴに基づいてスイッチ１２ａ（Ｓ１）をオン、スイッチ１３ａ（Ｓ２）をオフにするとインダクタ１４ａ（Ｌ）に流れる電流ＩＬは増加し（すなわちインダクタ１４ａ（Ｌ）にエネルギを蓄積する）、スイッチ１２ａ（Ｓ１）がオフ、スイッチ１３ａ（Ｓ２）がオンになると電流ＩＬは減少する（すなわちインダクタ１４ａ（Ｌ）のエネルギを放出する）。このスイッチ１２ａ（Ｓ１）、１３ａ（Ｓ２）のスイッチングを制御することにより出力電圧ＶＯＵＴの大きさを制御できる。

図２１はＤＣ−ＤＣコンバータ１を昇圧型コンバータとした場合の構成例を示すものである。図２１の構成では入力電圧ＶＩＮに対し出力電圧ＯＵＴを昇圧し、入力電圧ＶＩＮより高い電圧の出力電圧ＶＯＵＴが得られるものである。

同図の回路例では、入力に対してインダクタ１４ｂ（Ｌ）が直列に設けられ、その後段にコンデンサ１５ｂ（Ｃ）が並列に設けられている。またインダクタ１４ｂ（Ｌ）の後段とＧＮＤの間にメインスイッチ１２ｂ（Ｓ１）が、そしてインダクタ１４ｂ（Ｌ）とコンデンサ１５ｂ（Ｃ）の間に同期整流用のスイッチ１３ｂ（Ｓ２）が、駆動回路１１ｂと共に設けられる構成となっている。

図２２はＤＣ−ＤＣコンバータ１を昇降圧型コンバータとした場合の構成例を示すものである。図２２の構成では、入力電圧ＶＩＮに対し出力電圧ＶＯＵＴを昇圧または降圧し、入力電圧ＶＩＮより高い電圧若しくは低い電圧の出力電圧ＶＯＵＴが得られるものである。

同図の回路例では、入力に対してインダクタ１４ｃ（Ｌ）が並列に設けられ、その後段にコンデンサ１５ｃ（Ｃ）が並列に設けられている。また入力とインダクタ１４ｃ（Ｌ）との間にメインスイッチ１２ｃ（Ｓ１）が、そしてインダクタ１４ｃ（Ｌ）とコンデンサ１５ｃ（Ｃ）の間に同期整流用のスイッチ１３ｃ（Ｓ２）が、駆動回路１１ｃと共に設けられている。

図２３はＤＣ−ＤＣコンバータ１をフライバック型コンバータとした場合の構成例を示すものである。図２３ではトランス１６を用い、入力電圧ＶＩＮに対し出力電圧ＶＯＵＴを昇圧または降圧する構成である。

同図の回路例では、入力を１次側としてトランス１６を設け、そのトランス１６の２次側にコンデンサ１５ｄ（Ｃ）を設けている。そしてメインスイッチ１２ｄ（Ｓ１）をトランス１６の１次側に、また同期整流用のスイッチ１３ｄ（Ｓ２）をトランス１６の２次側とコンデンサ１５ｄ（Ｃ）の間に、駆動回路１１ｄと共に設けている。

次に、上記した図２０乃至図２３の構成の場合のＤＣ−ＤＣコンバータ１の動作について図２４を用いて簡単に説明する。
図２０乃至図２３中の駆動回路１１（１１ａ，１１ｂ，１１ｃ，１１ｄ）からスイッチＳ１及びＳ２の駆動信号ＶＣ１及びＶＣ２を出力し、スイッチ素子Ｓ１およびＳ２を交互にオン／オフする。

なお図２０乃至図２３のメインスイッチＳ１及び同期整流用のスイッチＳ２は、ＭＯＳ ＦＥＴやパイポーラトランジスタで代表される半導体スイッチ素子若しくはリレー回路で代表される機械スイッチ素子である。

また各図中では、以下の説明では、駆動信号ＶＣ１（ＶＣ２）がＨＩＧＨのときスイッチＳ１（Ｓ２）がオン、駆動信号ＶＣ１（ＶＣ２）がＬＯＷのときＳ１（Ｓ２）がオフとなるが、スイッチＳ１（Ｓ２）に使用する素子の特性により駆動信号ＶＣ１（ＶＣ２）がＨＩＧＨのときオフでＬＯＷのときオンとしてもよい。

駆動信号ＶＣ１及びＶＣ２が図２４に示すように入力され、メインスイッチＳ１、同期整流用のスイッチＳ２が交互にオン／オフを繰り返すと、インダクタ（若しくはトランスを構成するコイル）Ｌの両端電圧ＶＬは理論上図２４中に示す波形となる。

図２４（ａ）及び（ｂ）では、インダクタＬの両端電圧ＶＬは、駆動電圧ＶＣ１及びＶＣ２に同期した方形波となる。
ここで、ＤＣ−ＤＣコンバータ１が図２０の降圧型の場合、ＶＬ１＝ＶＩＮ−ＶＯＵＴ、ＶＬ２＝−ＶＯＵＴとなる。また図２１の昇圧型の場合には、ＶＬ１＝ＶＩＮ、ＶＬ２＝ＶＩＮ−ＶＯＵＴとなる。そして図２２の昇降圧型、図２３のフライバックの場合、ＶＬ１＝ＶＩＮ（１次側）、ＶＬ２＝ＶＯＵＴ（２次側）となる。ただし、ＶＩＮはＤＣ−ＤＣコンバータ１の入力電圧、ＶＯＵＴはＤＣ−ＤＣコンバータ１の出力電圧である。

また、インダクタ電流ＩＬはスイッチＳ１がオンでスイッチＳ２がオフの時に単調増加し、スイッチＳ１がオフでスイッチＳ２がオンの時に単調減少する。
インダクタ電流ＩＬの平均値ＩＬＡＶＧは、図２０の隆圧型の場合、ＩＬＡＶＧ＝ＩＯＵＴとなる。また図２１の昇圧型の場合には、ＩＬＡＶＧ＝ＩＩＮＡＶＧとなる。そして図２２の昇圧型及び図２３のフライバックの場合、ＩＬＡＶＧ＝ＩＩＮＡＶＧ十ＩＯＵＴとなる。ただし、ＩＩＮはＤＣ−ＤＣコンバータ１の入力電流、ＩＩＮＡＶＧは入力電流ＩＩＮの平均値、ＩＯＵＴはＤＣ−ＤＣコンバータ１の出力電流である。

同期整流方式のコンバータには、インダクタ電流ＩＬがマイナスになる期間を持つ場合と持たない場合の２つの動作状態がある。
図２４（ａ）は常時インダクタ電流ＩＬがプラスである場合の動作波形、同図（ｂ）は、インダクタ電流ＩＬがマイナスとなる期間を持つ場合の動作波形を示している。

同図（ｂ）では、期間Ｔの間、インダクタ電流ＩＬが負極性となっている。
図２４（ｂ）のＩＬが負極性となる期間が存在する場合は、一般に出力電流ＩＯＵＴが小さい場合であり、この場合は出力電力が小さいため、ＤＣ−ＤＣコンバータ１を構成する素子による損失の割合が出力電力に対して大きくなり、効率が悪化する。

そこで一般にインダクタ電流ＩＬが負極性となる期間が存存する場合は、図２５に示すように、インダクタ電流ＩＬの負電流を遮断することにより、図２４（ｂ）中のＴ期間の負電流により発生するスイッチやインダクタの損失を削減する方法が取られている。

図２５では、ＶＣ１とＶＣ２が両方ともオフとなる適宜な期間を設けることによって、インダクタ電流が負極性とならないようにしている。
図２６は、インダクタの負電流遮断回路を設けたＤＣ−ＤＣコンバータの一般的な構成を示すブロック図である。

同図のＤＣ−ＤＣコンバータでは、負電流遮断回路として負電流検出回路２１を設け、この負電流検出回路でＩＬが０Ａ以下となったことを検出し、駆動回路に信号を出力してスイッチＳ２をオフにする。

図２７には、図２６中の負電流検出回路２１の一例を示す。
図２７の回路は、比較器２２よりなり、インダクタ電流ＩＬの大きさを示す信号ＩＬと基準信号ＩＲＥＦを比較し、信号ＩＬが信号ＩＲＥＦ以下となった場合に信号ＶＣＯＭＰをＨＩＧＨにして出力し、この出力信号を受けて駆動回路がスイッチＳ２をオフにする。

なお同図において、信号ＩＬを比較器２２の反転入力に入力し、信号ＩＲＥＦを非反転入力に入力しているが、これらを逆に入力する構成としてもよい。この場合には信号ＩＬが信号ＩＲＥＦ以下となると信号ＶＣＯＭＰとしてＬＯＷ信号を出力し、この出力信号を受けて駆動回路がスイッチＳ２をオフにする。

この図２７の回路においてＩＲＥＦ＝０Ａとすることにより、インダクタ電流ＩＬと０Ａが比較され、インダクタ電流が０Ａ以下になると信号ＶＣＯＭＰがＨＩＧＨとなって、スイッチＳ２がオフになる。

しかしこの方法では、図２７の負電流検出回路２１や駆動回路１１とスイッチＳ２の応答に生じる遅延によりインダクタ電流ＩＬが０Ａに至ってからＳ２がオフするまでに遅延時間が生じる。このため、実際にスイッチＳ２がオフする時点のインダクタ電流ＩＬは０Ａを大きく下回ってしまう。

図２８はその様子を示したものである。
同図において、負電流検出回路２１や駆動回路１１やスイッチＳ２によって生じる遅延時間をｔｄとすると、インダクタ電流ＩＬが０Ａ以下になってから遅延時間ｔｄ経過後、スイッチＳ２がオフとなるので、インダクタ電流ＩＬは、−ＩＬｏｖまで下がる。

この負電流の低減するためには遅延時間ｔｄを短縮する必要があるが、そのためには負電流検出回路２１や駆動回路１１の動作を高速にすることが必要となる。しかしこれらの動作速度を高速化すると、負電流検出回路２１や駆動回路１１の消費電流が増加する。特に、動作周波数がＭＨｚ帯におよぶ小型のＤＣ−ＤＣコンバータでは、遅延時間ｔｄを数ナノ秒まで短縮化することが求められ、この大きさの遅延時間ｔｄの実現するためには負電流検出回路や駆動回路の消費電力が数ｍＷ〜数１０ｍＷに達してしまう。従って、インダクタ電流ＩＬが負極性となる期間が存在するような動作状態では、ＤＣ−ＤＣコンバータの出力電力よりもこれらの消費電力の方が大きくなり、効率改善のためにインダクタ電流ＩＬの負電流を遮断した効果が打ち消されてしまう。

また、遅延期間ｔｄの間にインダクタ電流ＩＬがマイナスになる大きさを予め見越して、スイッチＳ２がオフする時点でＩＬ＝０Ａになるように図２７中のＩＲＥＦをＩＲＥＦ＞０Ａに設定することも考えられる。しかし、ＤＣ−ＤＣコンバータの動作状態、例えば入力電圧や出力電圧に応じてインダクタ電流ＩＬが減少する傾きが変化するため、傾きが緩やかな場合に合せてＩＲＥＦを設定すると、傾きが急峻な場合に負電流が流れてしまう。また、傾きが急峻な場合に合せてＩＲＥＦを設定すると、傾きが緩やかな場合にＩＬ＝０に至る前にスイッチＳ２がオフし、スイッチＳ２がオフしてからＩＬ＝０Ａに至るまでの時間が増加し、その間のＳ２の寄生ダイオードに電流が流れる時間が増加し、効率が悪化する。

以上のように、負電流検出回路を図２７のような構成とした場合、ＤＣ−ＤＣコンバータの動作状態に応じてスイッチＳ２がオフするときのインダクタ電流ＩＬの値が変化してしまい、負電流遮断の精度が損なわれる。

ＤＣ−ＤＣコンバータの出力に軽負荷を与えた時の効率改善の方法を示しているものとしては特許文献１がある。特許文献１の構成では、軽負荷の時にはスイッチ素子のスイッチング動作を一定期間停止する間欠スイッチングをするものである。しかし、この方法では出力電圧のリプルが増加してしまう。またインダクタの負電流を精度良く遮断するものではない。また特許文献１にはインダクタの負電流を遮断する方法も示されているが、これは図２７に示すものと同様であり、上記したものと同様の問題を有する。
特許第３５０１４９１号公報

本発明は、同期整流方式のＤＣ−ＤＣコンバータにおいて、軽負荷の時の効率を改善するためにインダクタの負電流を遮断する場合に、負電流の検出、遮断を簡単な構成で低消費電力かつ高精度に行うことが出来るＤＣ−ＤＣコンバータ、その制御回路および方法を提供することを課題とする。

本発明に基づく制御回路は、インダクタまたはトランスを有する同期整流方式のＤＣ−ＤＣコンバータに用いられる制御回路であって、Ｓ２オン時間判定部、Ｓ２オン時間調整部及びＳ２遅延部を備える。

Ｓ２オン時間判定部は、前記ＤＣ−ＤＣコンバータの同期整流用のスイッチのオン時間が長すぎるか若しくは短すぎるかを判定する。
Ｓ２オン時間調整部は、前記Ｓ２オン時間判定部の判定結果に基づいて、前記同期整流用のスイッチをオンにする期間を調整するための調整信号を生成する。

Ｓ２遅延部は、前記調整信号に基づいて、前記同期整流用スイッチのオン／オフを切り換える信号が前記同期整流用スイッチをオンとするものになってから前記同期整流用スイッチを強制的にオフさせるまでの遅延量を調整する。

前記Ｓ２オン時間判定部は、前記同期整流用のスイッチがオフに切り換わったとき、前記インダクタまたはトランスに流れるインダクタ電流が負のとき前記同期整流用のスイッチのオン時間が長すぎると判定し、またインダクタ電流が正のとき前記同期整流用のスイッチのオン時間が短すぎると判定する。

この構成により、同期整流用のスイッチがオフになったときのインダクタ電流の正負によって、同期整流用のスイッチのオンである時間が調整される。
前記Ｓ２オン時間判定部は、前記インダクタまたはトランスに流れるインダクタ電流と基準値とを比較する比較器と、当該比較器からの出力と前記同期整流用スイッチのオン／オフを切り換える信号から前記同期整流用のスイッチのオン時間が長すぎるか若しくは短すぎるかを示す信号を生成する第１のロジック部とを有するようにしてもよい。

また前記Ｓ２オン時間調整部は、第１の電流源と、前記Ｓ２オン時間判定部からの出力に基づいて前記第１の電流源のオン／オフを切り換える第１のスイッチと、前記第１の電流源とグランドの間に直列に接続する第２の電流源と、前記Ｓ２オン時間判定部からの出力に基づいて前記第２の電流源のオン／オフを切り換える第２のスイッチと、前記第１のスイッチと前記第２のスイッチとの接続点とグランドとの間に設けられた第１のコンデンサと、前記第１のコンデンサの両端電圧を出力とする第１の出力部とを有するようにしてもよい。

また前記Ｓ２遅延部は、前記調整信号に基づいて出力値を変化させる第３の電流源と、第１の切換信号に基づいて前記第３の電流源のオン／オフを切り換える第３のスイッチと、前記第３のスイッチとグランドとの間に設けられる第２のコンデンサと、第２の切換信号に基づいて前記第３のスイッチと前記第２のコンデンサとの接続点をグランドに接地する第４のスイッチと、前記同期整流用のスイッチの駆動回路への入力信号を入力として前記第３のスイッチ及び前記第４のスイッチのオン／オフを切り換える前記第１の切換信号及び第２の切換信号を生成する第４のロジック部と、前記第２のコンデンサの両端電圧に基づいて前記同期整流用スイッチを強制的にオフさせる出力信号を生成する第５のロジック部とを有するようにしてもよい。

また本発明は、前記制御回路を有することを特徴とするＤＣ−ＤＣコンバータもその範囲に含む。
本発明によるＤＣ−ＤＣコンバータは、降圧型、昇圧型、昇降圧型、フライバック型のいずれのタイプのＤＣ−ＤＣコンバータでも適用できる。

本発明によれば、ＤＣ−ＤＣコンバータにおいて、特に同期整流方式における軽負荷時の効率を改善するためにインダクタの負電流を遮断する場合に、負電流の検出、遮断を簡単な構成で低消費電力かつ高精度に行うことができる。

図１は、本実施形態におけるＤＣ−ＤＣコンバータ概略構成を示す図である。
同図において本実施形態のＤＣ−ＤＣコンバータ３０は、変換部３１、制御回路３２及び負電流遮断回路３３を有している。

なお変換部３１及び制御回路３２は、図２６の変換部２及び制御回路３と基本的に同一のものである。また図１では、主に説明上の理由で負電流遮断回路３３は制御回路３２とは独立した構成としているが、負電流遮断回路３３を制御回路３２の一部として構成してもよい。

図１の負電流遮断回路３３はＳ２オン時間判定回路３４、Ｓ２オン時間調整回路３５、Ｓ２遅延回路３６により構成されている。
Ｓ２オン時間判定回路３４には、インダクタ電流ＩＬの極性を示す信号と同期整流用のスイッチＳ２のオン／オフを切り換える信号ＶＣ２が入力されており、スイッチＳ２がオフになる時にインダクタ電流ＩＬが正極性か負極性かを判別する。Ｓ２オン時間判定回路３４は、正極性の場合にはスイッチＳ２のオンの期間が短いと判定し、負極性の場合には逆にスイッチＳ２のオン期間が長いと判定する。そしてその判定結果をＶＣａ（ＶＣａ１，ＶＣａ２）として次段のＳ２オン時間調整回路３５に出力する。

なお出力信号ＶＣａ（ＶＣａ１，ＶＣａ２）は、後述するＳ２オン時間調整回路３５内のスイッチＳ３，Ｓ４（図７参照）をスイッチングするものであり、信号ＶＣａ１はスイッチＳ３のオン／オフを、信号ＶＣａ２はスイッチＳ４のオン／オフをそれぞれ切り換えるものであり、スイッチＳ３がオンのときはスイッチＳ４はオフ、スイッチＳ３がオフのときはスイッチＳ４はオンに切り換える。なおＳ２オン時間判定回路３４からは信号ＶＣａ１（若しくはＶＣａ２）のみを出力し、Ｓ２オン時間調整回路３５では、この信号ＶＣａ１（若しくはＶＣａ２）のみによってスイッチＳ３，Ｓ４を切り換えるように構成してもよい。

Ｓ２オン時間調整回路３５は、スイッチＳ２のオン期間が短い場合にはオン期間を長くするために、次段のＳ２遅延回路３６の遅延時間を長くするための信号ＶＣｂを生成し、またＳ２のオン期間が長い場合には、オン期間を短くするために、次段のＳ２遅延回路の遅延時間を短くするための信号ＶＣｂを生成してＳ２遅延回路３６に出力する。すなわち、信号ＶＣｂはＳ２遅延回路３６の遅延時間を調整（制御）して最適なものとする調整信号の機能を果たす。

Ｓ２遅延回路３６は、変換部３１のスイッチＳ２のオン／オフを駆動するＳ２駆動回路３８の入力信号ＶＣ２ａ、若しくはスイッチＳ２をオン／オフするための信号ＶＣ２が入力され、スイッチＳ２をオンする信号の発生後一定期間遅延してから発生する信号ＶＣｃが出力される。この遅延信号は信号ＶＣｂにより制御されており、Ｓ２駆動回路３８に入力される。Ｓ２駆動回路３８にこの遅延信号ＶＣｃが入力されるとＳ２駆動回路はスイッチＳ２をオフする信号を出力し、スイッチＳ２はオフ状態になる。

図２は本実施形態におけるＤＣ−ＤＣコンバータの動作を説明するための動作波形の概略を示す図である。
なお図２では、変換部３１のスイッチＳ１のオン／オフを駆動するＳ１駆動回路３７及びＳ２駆動回路３８の入力信号と出力信号の関係を同相としているが、論理の整合をとれば逆相としても良い。またスイッチＳ１は信号ＶＣ１がＨＩＧＨの時にオン、ＶＣ１信号がＬＯＷの時にオフとしているが、この関係は使用するスイッチ素子の特性により変化するため、上記と逆特性のスイッチを用いる場合にはＳ１は信号ＶＣ１がＬＯＷの時にオン、信号ＶＣ１がＨＩＧＨの時にオフとして信号ＶＣ１を図２の場合と逆相にして扱うことができる。この点は、スイッチＳ２と信号ＶＣ２についても同じである。

図２（ａ）はスイッチＳ２のオン期間が長すぎるためにインダクタ電流が負極性となるときが生じる場合の動作を示すものである。同図では、スイッチＳ２のオン期間ＴＳ２ｏｎ２が長すぎるため、インダクタＩＬに負電流が生じている。

この場合、Ｓ２オン時間判定回路３４が信号ＶＣ２がＬＯＷになりスイッチＳ２がオフとなった時間ｔ２２でのＩＬの極性が負極性であるためＳ２のオン期間が長いと判定し、判定結果をＶＣａとして出力する。Ｓ２オン時間調整回路３５はその判定結果に応じて次段のＳ２遅延回路３６の遅延時間を短くするための制御信号をＶＣｂとして出力する。

Ｓ２遅延回路３６では、図２に示す信号ＶＣ２ａ若しくは信号ＶＣ２の立ち上がりから一定期間遅延したタイミングで極性が遷移する信号をＶＣｃとして出力するが、その遅延時間を信号ＶＣｂに基づいて短縮し、遅延時間＝ＴＳ２ｏｎ３とした信号を次の周期のＶＣｃとして出力する。

時間ｔ３２に図示しない遅延信号ＶＣｃが出力されると、Ｓ２駆動回路３８は信号ＶＣ２をＬＯＷに遷移し、負電流を遮断するために強制的にスイッチＳ２をオフする。この場合、ｔ３２の時点で負電流が発生しているため、上記動作が繰り返されて次のスイッチング周期でさらに遅延時間を短縮して負電流を削減するように動作し、定常状態では負電流が遮断される。

同図ではｔ２１〜ｔ３１の期間より、ｔ３１〜ｔ４１の期間においてインダクタ電流ＩＬが負極性となる期間が短くなっており、ｔ４１以降の期間では定常状態となり負電流は遮断されている。

図２（ｂ）はスイッチＳ２のオン期間が短すぎる場合の動作を示すものである。同図では、スイッチＳ２のオン期間ＴＳ２ｏｎ５が短すぎるため、インダクタ電流ＩＬが大きな正電流である段階でスイッチＳ２がオフとなっている。

この場合、Ｓ２オン時間判定回路３４が信号ＶＣ２がＬＯＷになりスイッチＳ２がオフした時間ｔ５２でのインダクタ電流ＩＬの極性が正極性であるため、スイッチＳ２のオン期間が短いと判定し、判定結果をＶＣａとして出力する。Ｓ２オン時間調整回路３５は、その判定結果に応じて次段のＳ２遅延回路３６の遅延時間を長くするための制御信号をＶＣｂとして出力する。

Ｓ２遅延回路３６では、図２に示す信号ＶＣ２ａ若しくは信号ＶＣ２の立ち上がりから一定期間遅延したタイミングで極性が遷移する信号をＶＣｃとして出力するが、その遅延時間を信号ＶＣｂに基づいて延長し、遅延時間＝ＴＳ２ｏｎ６として信号を次の周期のＶＣｃとして出力する。

時間ｔ６２に図示しない遅延信号ＶＣｃが出力されると、Ｓ２駆動回路３８は信号ＶＣ２をＬＯＷに遷移し、スイッチＳ２はオフにする。この場合、ｔ６２の時点でＩＬが正極性であるため、以上の動作を繰り返し、次のスイッチング周期でＳ２がオフする時点のＩＬが０Ａに近づくように動作し、定常状態ではスイッチＳ２がオフとなる時点が最適状態（インダクタ電流ＩＬが０Ａ若しくはほぼ０Ａ）になるように制御される。

同図ではｔ５１〜ｔ６１の期間より、ｔ６１〜ｔ７１の期間においてインダクタ電流ＩＬが０Ａに近づいており、ｔ７１以降の期間では定常状態となりインダクタ電流ＩＬがほぼ０Ａとなるように調整されている。

このように本実施形態のＤＣ−ＤＣコンバータ３０では、図２に示したフイードバック動作により、定常状態では回路の動作遅延の影響を回避することができるため、高精度の遮断特性を得ることができる。よって、負電流遮断回路３３の動作速度を過度に高速化する必要がなく、低消費電流の負電流遮断回路を構成できる。

次にＳ２オン時間判定回路３３の詳細について説明する。
図３は、Ｓ２オン時間判定回路３３の概念図である。
図３では、基準電流ＩＲＥＦに相当する信号ＩＲＥＦとインダクタンス電流ＩＬに相当する信号ＩＬを比較器４１によって比較し、比較結果Ｖ１をロジック部４２に出力する構成となっている。ロジック部４２には信号ＶＣ２も入力されていて、いつ信号ＶＣ２がＬＯＷになりスイッチＳ２がオフとなったかが分かるようになっている。なおここでインダクタ電流ＩＬに相当する信号は、インダクタ電流ＩＬの電流信号でも良いし、インダクタ電流ＩＬの電流の変化を把握するための他の信号でも良い。

図４に比較器４１の入力に他の信号を用いた場合の構成例を示す。
図４（ａ）はＤＣ−ＤＣコンバータ３０の変換部３１内のインダクタ４３（Ｌ）（ＤＣ−ＤＣコンバータ３１がフライバック型コンバータの場合、トランス１６の２次側のコイル１４ｄ−２）に抵抗４４（Ｒ）を直列に接続してその抵抗４４（Ｒ）の両端の電圧を用いる場合の実施例である。

同図の構成の場合、抵抗４４（Ｒ）の両端の電圧を比較器４１で比較し、抵抗４４（Ｒ）の両端電圧の極性が反転しているかを判別する。比較器４１の２入力のうちのどちらかの電位を固定電位にしたい場合には、降圧型コンバータでは、抵抗４４（Ｒ）を図２０においてインダクタ１４ａ（Ｌ）の右側に挿入する。また、昇圧型コンバータでは図２１において抵抗４４（Ｒ）をインダクタ１４ｂ（Ｌ）の左側に挿入する。また、昇降圧型コンバータ、フライバック型コンバータの場合は、図２２、図２３中のインダクタ１４ｃ（Ｌ）（図２３のフライバック型の場合、２次側（出力側）のコイル１４ｄ−２）の下側に抵抗４４（Ｒ）を挿入する。

このように構成することにより、図４（ａ）の電位ＶＲ２が、降圧型コンバータではＶＯＵＴに、昇圧型コンバータではＶＩＮに、昇降圧型、フライバック型コンバータではグランド電位に固定される。

図４（ｂ）はスイッチ４５（Ｓ２）に抵抗４６（Ｒ）を直列に接続してその抵抗４６（Ｒ）の両端の電圧を比較器４１の入力信号に用いる場合の例である。同図の構成は抵抗４６（Ｒ）の両端の電圧を比較器４１で比較し、抵抗４６（Ｒ）の両端電圧の極性が反転しているかを判別する。

なお図４（ｂ）の構成においては、抵抗４６（Ｒ）をスイッチ４５（Ｓ２）に接続する代わりにスイッチ４５（Ｓ２）のオン抵抗を抵抗４６（Ｒ）の代わりに用いても良い。この場合、比較器４１の入力端子はスイッチ４５（Ｓ２）の両端に接続することになる。

またスイッチＳ２の両端電位の代わりに、スイッチＳ１の両端電位を用いても良い。スイッチＳ１は１端子がスイッチＳ２に接続されており、他の端子はＶＩＮ若しくはグランド電位の固定電位に接続されている。よって、スイッチＳ１の両端電圧を比較器４１の入力に用いることはスイッチＳ２の両端電圧を用いることと等価に扱うことができる。

比較器４１に入力する信号としては、上記したもの以外でも、インダクタ電流ＩＬの極性を判定するものであれば他のものでも同様に使用できることは明白である。
次に、ロジック部４２について説明する。

ロジック部４２では、信号ＶＣ２がスイッチＳ２をオフに切り換える状態になった時点での比較器４１による出力Ｖ１に応じてＨＩＧＨまたはＬＯＷの信号ＶＣａ１と信号ＶＣａ２をＳ２オン時間調整回路３５に出力する。

なお信号ＶＣａ１と信号ＶＣａ２のＨＩＧＨとＬＯＷは、次段のＳ２オン時間調整回路３５との論理の整合を取れば逆にしても良い。
信号ＶＣａ１と信号ＶＣａ２を出力する期間は、ロジック部４２にクロックを内蔵するか外部からクロック信号を入力する、または内部にワンショット回路を備える構成にする等により、一定時間に固定しても良い。この場合、スイッチＳ２のオン時間が長すぎる場合あるいは短すぎる場合に次の周期にスイッチＳ２のオン時間を縮小または延長する量は一定となる。

また、ロジック部４２はタイマー機能を有し、このタイマー機能でスイッチＳ２のオン時間が長すぎる場合にはインダクタ電流ＩＬの極性が反転してからスイッチＳ２がオフとなるまでの時間を検出し、その時間信号（Ｔ１）を信号ＶＣａ１と信号ＶＣａ２に論理的に重畳して生成される信号を新たなＶＣａ１とＶＣａ２とするようにしても良い。またスイッチＳ２のオン時間が短すぎる場合にも同様に、タイマー機能でスイッチＳ２がオフしてからＩＬがゼロになるまでの時間を検出し、その時間信号（Ｔ２）を信号ＶＣａ１と信号ＶＣａ２に論理的に重畳して生成される信号を新たな信号ＶＣａ１及び信号ＶＣａ２とするようにしても良い。

時間信号を重畳することにより、検出時間が長い場合には次の周期にＳ２のオン時間を縮小または延長する量を大きく、また検出時間が短い場合には縮小または延長する量を小さくし、検出時間に応じて調節する量を変化することができる。よってワンショット回路を用いた場合等、時間信号を用いない場合には調整量が一定であったのが、スイッチＳ２のオン期間調節の量を変化させられるので、整定時間を短期化できる。

ロジック部４２に持たせるタイマー機能の回路構成例を図５に示す。
図５（ａ）はスイッチＳ２のオン時間が長すぎる場合に、インダクタ電流ＩＬの極性が反転してからＳ２がオフするまでの時間を検出する回路であり、図５（ｂ）はスイッチＳ２のオン時間が短すぎる場合にスイッチＳ２がオフしてからインダクタ電流ＩＬがゼロになるまでの時間を検出する回路である。

同図（ａ）の回路は、スイッチＳ２のオン／オフ切換信号ＶＣ２と比較器４１の出力信号Ｖ１とのＡＮＤを取るものであり、また同図（ｂ）は信号ＶＣ２と信号Ｖ１とのＮＯＲを取るものである。

図６に図５のタイマー回路の動作波形の概略を示す。同図（ａ）は図５（ａ）のスイッチＳ２のオン期間が長すぎる場合のタイマー回路の動作波形、同図（ｂ）は図５（ｂ）のスイッチＳ２のオン期間が短すぎる場合のタイマー回路の動作波形を示している。

なおここでは比較器４１の出力信号Ｖ１は、インダクタ電流ＩＬが０Ａ以下の場合にＨＩＧＨとなるものとしている。
スイッチＳ２のオン時間が長すぎる場合、図５（ａ）の回路は図６（ａ）に示すようにインダクタ電流ＩＬが０Ａ以下になってからスイッチＳ２がオフとなるまでの時間Ｔ１の期間、ＶＴ１＝ＨＩＧＨを出力する。またＳ２のオン時間が短すぎる場合、図５（ｂ）の回路は、図６（ｂ）に示すようにＳ２がオフしてからＩＬが０Ａ以下になるまでの時間Ｔ２の期間、ＶＴ２＝ＨＩＧＨを出力する。このようにして時間信号Ｔ１，Ｔ２を生成できる。

なお図５の回路では、時間を検出する期間出力信号ＶＴ１およびＶＴ２をＨＩＧＨとする構成であるが、他のロジック回路と整合を取ることにより、時間を検出する期間出力信号ＶＴ１および／またはＶＴ２をＬＯＷとする構成としてもよい。また同様に、比較器４１の出力信号Ｖ１は、インダクタ電流ＩＬが０Ａ以下の場合にＨＩＧＨとなるものとしているが、ＬＯＷとなるようにしてもよい。

このようにロジック部４２に搭載するタイマー回路は、図５に示すように簡単なロジックで構成することが出来るが、ロジック部４２にクロック信号をカウントするカウンタ回路またはその他のタイマー機能を搭載してＴ１またはＴ２を計測する構成としても良い。この場合、図５の回路によらずに信号ＶＣ２とＶ１から直接Ｔ１またはＴ２を計測することも可能である。

次に図１のＳ２オン時間調整回路３５の詳細について説明する。
図７は、Ｓ２オン時間調整回路３５の具体的な構成例を示す図である。図７の回路は、電流源５１（Ｉ１）及び５４（Ｉ２）、電流源５１（Ｉ１）及び５４（Ｉ２）をオン／オフするためのスイッチ５２（Ｓ３）、５３（Ｓ４）、及びコンデンサ５５（Ｃ１）により構成されている。

なお同図中スイッチ５２（Ｓ３）、５３（Ｓ４）は便宜上、各々電流源５１（Ｉ１）及び５４（Ｉ２）と直列接続する構成となっているが、スイッチ５２（Ｓ３）、５３（Ｓ４）は電流源５１（Ｉ１）及び５４（Ｉ２）を作動／停止することが目的であるので、電流源５１（Ｉ１）及び５４（Ｉ２）に内蔵する構成としても良い。また電流源５１（Ｉ１）及び５４（Ｉ２）の出力を作動／停止できる構成であれば図７のスイッチ５２（Ｓ３）、５３（Ｓ４）の代わりに他の構成を用いても良い。

図７では、Ｓ２オン時間判定回路３４の出力信号ＶＣａ１、ＶＣａ２のＨＩＧＨ／ＬＯＷの変化によりＳ２オン時間調整回路３５の出力信号ＶＣｂの大きさが変化する。
なおここで、信号ＶＣｂの出力電圧の高低関係とスイッチＳ２のオン期間の長短の関係は、論理の整合を取ることにより、逆転させても良い。

今、仮に出力信号ＶＣｂが高くなるとスイッチＳ２のオン期間が長くなるとする。スイッチＳ２のオン期間が短すぎる場合には、信号ＶＣａ１がスイッチ５２（Ｓ３）をオンにすると共に信号ＶＣａ２がスイッチ５３（Ｓ４）をオフにし、信号ＶＣａ１、ＶＣａ２が出力されている間コンデンサ５５（Ｃ１）が電流源５１（Ｉ１）により充電され、出力信号ＶＣｂの電圧値が上昇する。逆にスイッチＳ２のオン期間が長すぎる場合には、信号ＶＣａ１がスイッチ５２（Ｓ３）をオフにすると共に信号ＶＣａ２がスイッチ５３（Ｓ４）をオンにし、信号ＶＣａ１、信号ＶＣａ２が出力されている間コンデンサ５５（Ｃ１）が電流源５４（Ｉ２）により放電され、出力信号ＶＣｂの電圧値が低下する。

次に図１のＳ２遅延回路５５の詳細について説明する。
図８はＳ２遅延回路３６の具体的構成例を示す図である。
図８の回路は、Ｓ２駆動回路３８に入力される信号ＶＣ２ａからスイッチ６３（Ｓ５）及び６４（Ｓ６）のオン／オフを切り換える信号を生成するロジック回路６１、Ｓ２オン時間調整回路３５からの出力信号ＶＣｂにより出力電流が変化する電圧制御電流源６２（Ｉ３）、電流源６２（Ｉ３）を作動／停止するスイッチ６３（Ｓ５）、コンデンサ６５（Ｃ２）を放電するスイッチ６４（Ｓ６）、コンデンサ６５（Ｃ２）、及びＳ２駆動回路３８への出力信号ＶＣｃを生成するロジック回路６６により構成される。

なお図８の構成においてスイッチ６３（Ｓ５）は便宜上、電流源６２（Ｉ３）と直列に接続配置しているが、スイッチ６３（Ｓ５）は電流源６２（Ｉ３）を作動／停止することが目的であるため、電流源６２（Ｉ３）に内蔵する構成としても良い。または電流源６２（Ｉ３）の出力を作動／停止できる構成であればその他の構成でも良い。

ロジック６１には信号ＶＣ２ａまたはＶＣ２が入力され、スイッチＳ２がオフの期間あるいはスイッチＳ１がオンの期間にスイッチ６３（Ｓ５）をオフ及びスイッチ６４（Ｓ６）をオンにする。この間コンデンサ６５（Ｃ２）の両端電圧はロジック６６の入力の閾値電圧より低い値である。

信号ＶＣ２ａ若しくはＶＣ２がスイッチＳ２をオンに切り換える信号状態に遷移すると、ロジック６１はスイッチ６３（Ｓ５）をオンにすると共にスイッチ６４（Ｓ６）をオフにし、コンデンサ６５（Ｃ２）は電流源６２（Ｉ３）により充電される。逆に信号ＶＣ２ａ若しくはＶＣ２がスイッチＳ２をオフに切り換える信号状態に遷移すると、ロジック６１はスイッチ６３（Ｓ５）をオフにすると共にスイッチ６４（Ｓ６）をオンにし、コンデンサ６５（Ｃ２）は放電される。

コンデンサ６５（Ｃ２）の両端電圧は電流源６２（Ｉ３）により充電されることにより上昇し、ロジック６６の入力の閾値に達すると、ロジック６６は信号ＶＣｃを出力する。この信号ＶＣｃが入力されたＳ２駆動回路３８はスイッチＳ２をオフにする。スイッチ６３（Ｓ５）がオンになってからコンデンサ６５（Ｃ２）の両端電圧がロジック６６の入力の閾値に達するまでの時間（遅延時間）がスイッチＳ２がオンとなっている期間となる。またこの遅延時間はコンデンサ６５（Ｃ２）を充電する電流源６２（Ｉ３）の電流値により変化し、この電流値は信号ＶＣｂによって変化するので、信号ＶＣｂの値により遅延時間つまりＳ２のオン時間が制御されることとなる。信号ＶＣｂによって電流源６２（Ｉ３）の出力電流が大きくなれば、それだけコンデンサ６５（Ｃ２）の両端電圧が上がる速度が上昇し、遅延は小さくなる。逆に信号ＶＣｂによって電流源６２（Ｉ３）の出力電流が小さくなれば、それだけコンデンサ６５（Ｃ２）の両端電圧が上がる速度が下降し、遅延は大きくなる。

図９及び図１０に図８の電圧制御電流源６２（Ｉ３）の構成例を示す。図９には電圧制御電流源６２（Ｉ３）の相互コンダクタンスが負の場合の構成例を、また図１０には電圧制御電流源の相互コンダクタンスが正の場合の構成例を示す。

まず、図９の構成について説明する。
図９（ａ）はゲートに信号ＶＣｂが入力されたＰチャネルトランジスタにより電圧制御電流源を構成したものである。

相互コンダクタンスが負の電圧制御電流源６２（Ｉ３）は同図（ａ）に示すようにＰチャネルトランジスタのみで構成できる。この場合の電圧制御電流源６２（Ｉ３）の相互コンダクタンスＧｍは、図９（ａ）中のトランジスタＰ１の相互コンダクタンスをｇｍ＞０とすると、
Ｇｍ＝−ｇｍ ・・・（１）
となる。一般にトランジスタの相互コンダクタンスｇｍはドレイン電流やゲート・ソース間電位により変化する。そこで電圧制御電流源６２（Ｉ３）の相互コンダクタンスＧｍを一定に保ちたい場合には同図（ｂ）図の構成にする。この場合の相互コンダクタンスＧｍは、
Ｇｍ＝−１／｛Ｒ１＋（１／ｇｍ）｝≒−１／Ｒ１ ・・・（２）
となり、トランジスタＰ１の相互コンダクタンスｇｍが十分大きい場合には電圧制御電流源６２（Ｉ３）の相互コンダクタンスＧｍは抵抗Ｒ１の大きさで定まり、抵抗Ｒ１の値を調節することにより相互コンダクタンスＧｍを任意に設定することができる。

トランジスタＰ１の相互コンダクタンスｇｍはドレイン電流が０Ａ近傍で急激に変化する。そこでトランジスタＰ１の相互コンダクタンスｇｍの変化による電圧制御電流源６２（Ｉ３）の相互コンダクタンスＧｍの変化を低減するには同図（ｃ）、（ｄ）図の構成にすると良い。

図９（ｃ）、（ｄ）図の構成により、電圧制御電流源６２（Ｉ３）の出力電流が０Ａの場合にも、トランジスタＰ１にはドレインにＩＢの電流が流れるため、ドレイン電流が０Ａ近傍になることを回避できる。

図９（ｄ）の構成では、入力信号ＶＣｂとトランジスタＰ１の出力電流との間にＤＣオフセットが生じる。これは出力電流が０Ａの場合、抵抗Ｒ１にＩＢの電流が流れるため、Ｒ１・ＩＢのオフセット電圧が生じるためである。よって、この電圧分を入力電圧ＶＣｂに余分に印加する必要がある。

このオフセットは、図９（ｅ）の構成にすることにより回避することが出来る。図９（ｅ）の構成では、出力電流が０Ａの場合、トランジスタＰ１にはＩＢの電流が流れるが、Ｒ１には電流源ＩＢによる電流が流れないため、抵抗Ｒ１によるオフセットが生じない。

図１０についても、図９のトランジスタＰ１をＮチャネルのトランジスタＮ１に置き換えてグランドを基準としたものであるので、上記した図９の場合と同様に説明できる。ただし図１０では電圧制御電流源６２（Ｉ３）の出力にカレントミラー回路を設けて信号の向きを変えている。

なお図９、図１０の構成ではＭＯＳトランジスタを用いているが、ＭＯＳトランジスタの代わりにパイポーラトランジスタを用いても実現可能である。また、図９、図１０の回路構成において、出力インピーダンスを大きくしたい場合には、トランジスタをカスコード接続しても良い。

なお上述した説明では、図３の回路において、信号ＶＣａ１と信号ＶＣａ２に時間信号を重畳することにより、スイッチＳ２のオン時間を縮小または延長する調節量を変化することができると示したが、図３において時間信号を用いず、代わりに図８中の電圧制御電流源６２（Ｉ３）の出力電流と入力電圧ＶＣｂの関係を非線形にすることにより、スイッチＳ２のオン時間を縮小または延長する調節量を変化するようにしても良い。

次にＳ２オン時間判定回路３４の別構成例について説明する。
図１１は、Ｓ２オン時間判定回路３４の別構成例を示す図である。
図１１の回路はインダクタ電流ＩＬの極性を検出するために、インダクタ電流ＩＬの代わりにインダクタの両端電圧ＶＬを用いる場合の構成例である。

同図のＳ２オン時間判定回路３４は、信号ＶＣ２を入力とし、信号ＶＣ２がＨＩＧＨからＬＯＷに変化するタイミングをＴＳ２Ｄずらした信号ＶＣ２Ｄを出力するＶＣ２遅延回路７１、インダクタ電圧ＶＬの大きさを示す信号ＶＬからインダクタ電圧ＶＬが負ではないときＨＩＧＨとなる信号Ｖ１を生成するロジック７２及び信号ＶＣ２Ｄと信号Ｖ１からＳ２オン時間調整回路３５への出力信号ＶＣａ１及びＶＣａ２を生成するロジック７３より構成されている。

ロジック７２の入力端子の閾値電圧ＶＴＨは、昇圧型コンバータの場合にはＶＩＮ−ＶＯＵＴ＜ＶＴＨ＜０Ｖに、昇圧型コンバータ以外のＤＣ−ＤＣコンバータでは−ＶＯＵＴ（ＧＮＤ（０Ｖ）−ＶＯＵＴ）＜ＶＴＨ＜０に設定する。

図１２に図１１のＳ２オン時間判定回路３４を用いた場合のＤＣ−ＤＣコンバータの動作波形の概略を示す。同図（ａ）はスイッチＳ２のオン期間が長すぎる場合、同図（ｂ）はＳ２のオン期間が短すぎる場合、同図（ｃ）はスイッチＳ２がオンである期間が適正に制御されている定常時の各信号の波形の概略を示している。

以下に図１２を用いて図１１の回路の動作を説明する。
図１１のＶＣ２遅延回路７１はスイッチＳ２をスイッチングする信号ＶＣ２がＨＩＧＨからＬＯＷに遷移する時間を時間ＴＳ２Ｄだけ遅延させた信号ＶＣ２Ｄを出力する。

図１２（ａ）に示すように、スイッチＳ２のオン期間が長すぎる場合には、スイッチＳ２がオフとなった瞬間ｔ８２にインダクタ電圧ＶＬが０Ｖになる。ロジック７３は、信号ＶＣ２ＤがＨＩＧＨからＬＯＷに切り換わった瞬間ｔ８３に信号ＶＬが既に０Ｖ（信号Ｖ１がＨＩＧＨ）である場合にスイッチＳ２のオン期間が長すぎるという判定を行ない、その結果を示す信号ＶＣａ１、ＶＣａ２を出力する。あるいは、信号ＶＬが０Ｖになってから信号ＶＣ２ＤがＨＩＧＨからＬＯＷに切り換わるまでの（ｔ８３−ｔ８２）＝ＴＳ２Ｄ期間中、スイッチＳ２のオン期間が長すぎるという判定結果を信号ＶＣａ１とＶＣａ２として出力し続けても良い。

スイッチＳ２のオン期間が短すぎる場合には、図１２（ｂ）に示すように、インダクタ電流ＩＬが０Ａに達する時点ｔ９４までインダクタ電圧ＶＬは負の値を示す（スイッチＳ２にこの方向のインダクタ電流ＩＬを流すダイオードが並列に接続されていることを前提としている。スイッチＳ２がＭＯＳトランジスタである場合は、このダイオードとして当該ＭＯＳトランジスタのボディダイオードを用いてもよい）。ロジック７３は、信号ＶＣ２ＤがＨＩＧＨからＬＯＷに切り換わった瞬間（ｔ９３）に信号ＶＬが負電圧である場合には、スイッチＳ２のオン期間が短すぎると判定し、その結果を信号ＶＣａ１とＶＣａ２に出力する。あるいは、信号ＶＣ２ＤがＨＩＧＨからＬＯＷに切り換わってから信号ＶＬが０Ｖになるまでの（ｔ９４−ｔ９３）＝Ｔ２期間中、スイッチＳ２がオンの期間が短すぎるという判定結果を信号ＶＣａ１、ＶＣａ２に出力し続けても良い。

定常時では、図１２（ｃ）に示すように、インダクタ電流ＩＬが０Ａに至る前にスイッチＳ２がオフとなる（ｔ１０２）が、このスイッチＳ２がオフになってからインダクタ電流ＩＬが０Ａになるまでの期間はＶＣ２遅延回路７１による遅延時間（ＴＳ２Ｄ）に相当するため、この遅延時間（ＴＳ２Ｄ）を調節することにより、容易にスイッチＳ２がオフになってからインダクタ電流ＩＬが０Ａになるまでの時間差を小さく設定できる。

なお図１２の各論理信号は論理整合を取ることにより、ＨＩＧＨとＬＯＷを反転することができることは明白である。
また、ここではインダクタ電圧ＶＬを用いてインダクタ電流ＩＬの極性の判定を行っているが、信号ＶＬは回路方式によって動作の基準となる電位が異なり、必ずしもグランド基準で用いることはできない。そこで、信号ＶＬの動作と同様の動作をするグランド基準の電圧信号を用いることにより、複雑な回路を使用することなくＳ２オン時間判定回路３４を簡単に構成することができる。例えば降圧型コンバータの場合にはスイッチＳ２の両端電圧、昇圧型コンバータの場合にはスイッチＳ１の両端電圧、フライバック型コンバータにおいては、図２３の回路のトランス１６の２次側コイル１４ｄ−２とスイッチ１３ｄ（Ｓ２）の配置を入れ替えた場合のスイッチ１３ｄ（Ｓ２）の両端電圧を用いることで可能となる。この場合、図１１の回路のロジック７２の信号ＶＬ入力端子に、降圧型コンバータの場合にはスイッチＳ２の両端電圧、昇圧型コンバータの場合にはスイッチＳ１の両端電圧、フライバック型コンバータにおいては、図２３の回路のトランス１６の２次側コイル１４ｄ−２とスイッチ１３ｄ（Ｓ２）の配置を入れ替えた場合のスイッチ１３ｄ（Ｓ２）の両端電圧を入力すると良い。

さらに、図１１のロジック７２の入力端子の閥値電圧ＶＴＨを、降圧型コンバータの場合には０＜ＶＴＨ＜ＶＯＵＴに、昇圧型コンバータの場合にはＶＩＮ＜ＶＴＨ＜ＶＯＵＴに、フライバック型コンバータにおいて、図２３の回路のトランス１６の２次側コイル１４ｄ−２とスイッチ１３ｄ（Ｓ２）の配置を入れ替えた場合には０＜ＶＴＨ＜ＶＯＵＴに設定することで図１２に示した動作が可能となる。

このように入力端子の閾値を設定することで、ロジック７２は図１３に示すような簡単なインバータ回路で構成することができる。
図１３（ａ）は非反転型であり、信号Ｖ１に非反転信号を用いる場合である。図１３（ａ）の回路は２つのインバータを直列に接続して構成されている。

また図１３（ｂ）は反転型であり、信号Ｖ１に反転信号を用いる場合である。図１３（ｂ）の回路は、１つのインバータより構成されている。
また一般に、スイッチＳ１、Ｓ２の２つのスイッチが共にオフの期間では、図１４（ａ）に示すようにロジック７２の入力信号は振動波形を示す。

同図（ａ）では、入力信号が振動波形になっているため、出力Ｖ１も振動波形となってしまっている。
この場合、図１３の回路では、ロジック７２の出力信号Ｖ１も振動してしまう。この振動は、ＶＣ２遅延回路７１による遅延時間ＴＳ２Ｄによって吸収することが出来るが、このためには遅延時間ＴＳ２Ｄを大きくとらなければならない。

この振動波形はロジック７２の入力端子に、図１５に示すようにラッチ回路８４を用いることによって回避することが出来る。
図１５ではロジック７２をＳＲフリップフロップ８４で構成している。なおＳＲフリップフロップ８４のリセット信号は、信号ＶＣ１ａ、信号ＶＣ２ａあるいは信号ＶＣ１の論理を調節することで生成することができる。

図１４（ｂ）にラッチ回路を用いた場合の動作を示す。
同図（ｂ）に示すように、入力の閥値を上記の値にしたラッチを用いることで、出力信号Ｖ１の出力の振動を回避することができる。

次に、Ｓ２オン時間調整回路３５の別構成について説明する。
図１６は、別構成のＳ２オン時間調整回路３５及びＳ２遅延回路３６の具体的な構成例を示す図である。

Ｓ２オン時間調整回路３５はロジック９１がＳ２オン時間判定回路３４の出力信号ＶＣａから生成する信号ＩＣＯＮＴにより電流源９２（Ｉ４）の出力電流を変化させ、抵抗９３（Ｒ２）の両端電圧ＶＣｂを変化させる。Ｓ２遅延回路３６では、信号ＶＣ２ａに基づいてロジック９４が、スイッチＳ２がオフまたはスイッチＳ１がオンの期間にスイッチ９７（Ｓ７）をオフにすると共にスイッチ９５（Ｓ８）をオンにし、コンデンサ９８（Ｃ３）を放電させその両端電圧を０Ｖにしている。

信号ＶＣ２ａあるいはＶＣ２がスイッチＳ２をオンに切り換える状態に遷移すると、ロジック９４は、スイッチ９７（Ｓ７）をオンにすると共にスイッチ９５（Ｓ８）をオフにし、コンデンサ９８（Ｃ３）を電流源９６（Ｉ５）の出力電流により充電する。

コンデンサ９８（Ｃ３）の両端電圧は、コンデンサ９８（Ｃ３）が電流源９６（Ｉ５）により充電されることにより上昇し、信号ＶＣｂのレベルに達すると比較器９９の出力信号がＬＯＷからＨＩＧＨに遷移し、ロジック１００はこれを受けて信号ＶＣｃを出力する。信号ＶＣｃを入力したＳ２駆動回路３８はスイッチＳ２をオフにする。

このコンデンサ９８（Ｃ３）の充電によって生じる遅延時間（スイッチＳ２をオフからオンに切り換える信号が発生してから信号ＶＣｃが発生するまでの遅延時間）が、スイッチＳ２がオンしている期間となる。この遅延時間は、信号ＶＣｂの値により変化し、信号ＶＣｂは電流源９２（Ｉ４）の出力電流が信号ＩＣＯＮＴで制御されることにより調整される。

例えばスイッチＳ２のオン期間が長すぎる場合には、電流源９２（Ｉ４）の出力電流を小さくすることにより、信号ＶＣｂが低下する。これにより、比較器９９の出力信号がＬＯＷからＨＩＧＨに遷移するためのコンデンサ９８（Ｃ３）の電圧（＝ＶＣｂ）が低下し、遅延時間が短くなる。そしてこれにより次の周期のスイッチＳ２のオン期間が短縮される。

またスイッチＳ２のオン期間が短すぎる場合には、電流源９２（Ｉ４）の出力電流を大きくすることにより、信号ＶＣｂの電圧レベルが上昇する。これにより、比較器９９の出力信号が遷移するためのコンデンサ９８（Ｃ３）の電圧（＝ＶＣｂ）が上昇し、遅延時間が長くなる。これにより次の周期のスイッチＳ２のオン期間が延長される。

図１６のＳ２オン時間調整回路３５は、ロジック９１から出力される信号ＩＣＯＮＴに多段あるいは連続の電圧信号を用い、また電流源９２（Ｉ４）を電圧制御電流源とする構成とすることができる。

図１７にその場合の構成例を示す。
同図の構成例では、図１６のロジック９１を双方向カウンタまたは双方向シフトレジスタ１１１及びデジタル・アナログ変換器１１２から構成している。

この構成では信号ＶＣａがインダクタ電流が正であることを表す信号であると、双方向カウンタまたは双方向シフトレジスタ１１１が値を所定量カウントアップ（左シフト、すなわち双方向シフトレジスタ１１１中のデータが大きくなる動作）していき、逆に負を表す信号であると双方向カウンタまたは双方向シフトレジスタ１１１が値を所定量カウントダウン（右シフト、すなわち双方向シフトレジスタ１１１中のデータが小さくなる動作）してゆく。そしてこの双方向カウンタまたは双方向シフトレジスタ１１１からの出力をデジタル・アナログ変換器１１２に変換して電圧制御電流源１１３（Ｉ４）に入力して、その出力電流値を制御している。

図１７の電圧制御電流源１１３（Ｉ４）の具体的な構成としては、図９や図１０に示す構成で実現できる。
この場合、図９、図１０ではＭＯＳトランジスタを用いているが、パイポーラトランジスタを用いる構成としてもよい。

また、電圧制御電流源１１３（Ｉ４）を図９、図１０の回路とした場合には、出力インピーダンスを大きくしたい場合にはトランジスタをカスコード接続しても良い。
なおここで信号ＩＣＯＮＴの高低関係と電圧制御電流源１１３（Ｉ４）の出力電流の大小関係は他の部分との整合をとることにより、逆転させても良い。

また図１６のＳ２オン時間調整回路３５は、電流源９２（Ｉ４）を作動／停止スイッチを有する複数の電流源を並列接続した構成とし、また信号ＩＣＯＮＴを複数ビットの論理信号で構成し、信号ＩＣＯＮＴで複数の電流源のうち作動させる電流源の個数を制御することにより、出力電流を調節する構成としてもよい。

図１８にその場合の構成例を示す。
同図の構成では、並列接続された複数の電流源１２１−１〜１２１−ｎ、各電流源１２１−１〜１２１−ｎをスイッチングするスイッチ１２２−１〜１２２−ｎ、信号ＶＣａがインダクタ電流が正を表す信号であると、値を所定量カウントアップ（左シフト）してゆき、逆に負を表す信号であると、値を所定量カウントダウン（右シフト）する双方向カウンタまたは双方向シフトレジスタ１２４及び双方向カウンタまたは双方向シフトレジスタ１２４の出力値に基づいてスイッチ１２２−１〜１２２−ｎのオン／オフを切り換えるロジック１２３より構成されている。

同図の構成において、信号ＶＣａに基づいて双方向カウンタまたは双方向シフトレジスタ１２４が出力値を変化させると、その値に基づいた数の電流源１２１−１〜１２１−ｎがスイッチ１２２−１〜１２２−ｎによって接続されて電流Ｉ４が変化し、電流Ｉ４に基づいた抵抗Ｒ２の両端電圧ＶＣｂがＳ２遅延回路３６に出力される。

この図１７、図１８の構成のように、Ｓ２オン時間調整回路３５の構成を一部デジタル化すると、アナログ回路に必要な動作点やバイアスの調整等種々の調整が不要となるので、回路設計や回路構成が容易になる。ただアナログのみの構成のほうが回路が小さくすみ、また速度も速いので、使用する環境等により両者を使い分けることで、適切なＤＣ−ＤＣコンバータを実現することが出来る。

本実施形態におけるＤＣ−ＤＣコンバータ概略構成を示す図である。 （ａ）はスイッチＳ２のオン周期が長すぎる場合、（ｂ）はスイッチＳ２のオン周期が短い場合のＤＣ−ＤＣコンバータの動作波形の概略を示す図である。 Ｓ２オン時間判定回路の概念図である。 比較器の入力に信号ＩＬ以外の信号を用いた場合の構成例を示す図である。 （ａ）はスイッチＳ２のオン時間が長すぎる場合、（ｂ）はスイッチＳ２のオン時間が短すぎる場合のタイマー回路の構成の一例を示す図である。 （ａ）はスイッチＳ２のオン時間が長すぎる場合、（ｂ）はスイッチＳ２のオン時間が短すぎる場合のタイマー回路の動作波形の概略を示す図である。 Ｓ２オン時間調整回路の具体的な構成例を示す図である。 Ｓ２遅延回路の具体的構成例を示す図である。 電圧制御電流源の相互コンダクタンスが負の場合の電圧制御電流源の構成例を示す図である。 電圧制御電流源の相互コンダクタンスが正の場合の電圧制御電流源の構成例を示す図である。 Ｓ２オン時間判定回路の別構成例を示す図である。 図１１のＳ２オン時間判定回路を用いた場合のＤＣ−ＤＣコンバータの動作波形の概略を示す図である。 （ａ）は非反転型の場合の、（ｂ）は反転型の場合のロジック７２の構成例を示す図である。 （ａ）はスイッチＳ１，Ｓ２がオフのときに振動する場合、（ｂ）はロジック７２のラッチ回路にした場合の波形を示す図である。 ラッチ回路によるロジック７２の構成例を示す図である。 別構成のＳ２オン時間調整回路３５及びＳ２遅延回路３６の具体的な構成例を示す図である。 デジタル化したＳ２オン時間調整回路の例（その１）を示す図である。 デジタル化したＳ２オン時間調整回路の例（その２）を示す図である。 一般的なＤＣ−ＤＣコンバータの構成を示すブロック図である。 ＤＣ−ＤＣコンバータを降圧型コンバータとした場合の構成例を示す図である。 ＤＣ−ＤＣコンバータを昇圧型コンバータとした場合の構成例を示す図である。 ＤＣ−ＤＣコンバータを昇降圧型コンバータとした場合の構成例を示す図である。 ＤＣ−ＤＣコンバータをフライバック型コンバータとした場合の構成例を示す図である。 一般的なＤＣ−ＤＣコンバータの動作波形の概略を示す図である。 インダクタの負電流を遮断した場合のＤＣ−ＤＣコンバータの動作波形の概略を示す図である。 インダクタの負電流遮断回路を設けたＤＣ−ＤＣコンバータの一般的な構成を示すブロック図である。 負電流検出回路の一例を示す図である。 インダクタの負電流遮断回路を設けたＤＣ−ＤＣコンバータの動作波形の概略を示す図である。

符号の説明

１、３０ ＤＣ−ＤＣコンバータ
２、３１ 変換部
３、３２ 制御回路
４ 検出回路
５ 誤差増幅回路
６ 基準電圧回路
７ 比較回路
８ 発振回路
１１ａ、１１ｂ、１１ｃ、１１ｄ 駆動回路
１２ａ、１２ｂ、１２ｃ、１２ｄ メインスイッチ
１３ａ、１３ｂ、１３ｃ、１３ｄ 同期整流用スイッチ
１４ａ、１４ｂ、１４ｃ、１４ｄ インダクタ（コイル）
１５ａ、１５ｂ、１５ｃ、１５ｄ コンデンサ
３３ 負電流遮断回路
３４ Ｓ２オン判定回路
３５ Ｓ２オン時間調整回路
３６ Ｓ２遅延回路

Claims (26)

1. インダクタまたはトランスを有する同期整流方式のＤＣ−ＤＣコンバータに用いられる制御回路であって
   前記ＤＣ−ＤＣコンバータの同期整流用のスイッチのオン時間が長すぎるか若しくは短すぎるかを判定するＳ２オン時間判定部と、
   前記Ｓ２オン時間判定部の判定結果に基づいて、前記同期整流用のスイッチをオンにする期間を調整するための調整信号を生成するＳ２オン時間調整部と、
   前記調整信号に基づいて、前記同期整流用スイッチのオン／オフを切り換える信号が前記同期整流用スイッチをオンとするものになってから前記同期整流用スイッチを強制的にオフさせるまでの遅延量を調整するＳ２遅延部と
   を備えることを特徴とする制御回路。
2. 前記Ｓ２オン時間判定部は、前記同期整流用のスイッチがオフに切り換わったとき、前記インダクタまたはトランスに流れるインダクタ電流が負のとき前記同期整流用のスイッチのオン時間が長すぎると判定することを特徴とする請求項１に記載の制御回路。
3. 前記Ｓ２オン時間判定部は、前記同期整流用のスイッチがオフに切り換わったとき、前記インダクタまたはトランスに流れるインダクタ電流が正のとき前記同期整流用のスイッチのオン時間が短すぎると判定することを特徴とする請求項１又は２に記載の制御回路。
4. 前記Ｓ２オン時間判定部は、前記インダクタまたはトランスに流れるインダクタ電流と基準値とを比較する比較器と、該比較器からの出力と前記同期整流用スイッチのオン／オフを切り換える信号から前記同期整流用のスイッチのオン時間が長すぎるか若しくは短すぎるかを示す信号を生成する第１のロジック部とを有することを特徴とする請求項１乃至３のいずれか１つに記載の制御回路。
5. 前記Ｓ２オン時間判定部は、前記インダクタまたはトランスの出力側コイルに直列に設けた抵抗の両端の電圧値を比較する比較器と、該比較器からの出力と前記同期整流用スイッチのオン／オフを切り換える信号から前記同期整流用のスイッチのオン時間が長すぎるか若しくは短すぎるかを示す信号を生成する第１のロジック部とを有することを特徴とする請求項１乃至３のいずれか１つに記載の制御回路。
6. 前記Ｓ２オン時間判定部は、前記同期整流用のスイッチに直列に設けた抵抗の両端の電圧値を比較する比較器と、該比較器からの出力と前記同期整流用スイッチのオン／オフを切り換える信号から前記同期整流用のスイッチのオン時間が長すぎるか若しくは短すぎるかを示す信号を生成する第１のロジック部とを有することを特徴とする請求項１乃至３のいずれか１つに記載の制御回路。
7. 前記Ｓ２オン時間判定部は、前記インダクタのインダクタ電流が負になってから前記同期整流用スイッチがオフになるまでの期間若しくは前記同期整流用スイッチがオフになってから前記インダクタのインダクタ電流がゼロになるまでの期間を検出するタイマー回路を有することを特徴とする請求項４乃至６のいずれか１つに記載の制御回路。
8. 前記タイマー回路は、前記比較器の出力及び前記同期整流用スイッチのオン／オフを切り換える信号を入力とするＡＮＤ回路と、前記比較器の出力及び前記同期整流用スイッチのオン／オフを切り換える信号を入力とするＮＯＲ回路であることを特徴とする請求項７に記載の制御回路。
9. 前記Ｓ２オン時間判定部は、前記同期整流用スイッチのオン／オフを切り換える信号が前記同期整流用スイッチをオフに切り換えるタイミングを特定時間遅延させた信号を出力するＶＣ２遅延部と、インダクタ電圧の大きさを示す信号からインダクタ電圧が負電圧から０Ｖになると変化する信号を出力する第２のロジック部と、前記ＶＣ２遅延部及び前記第１のロジック部の出力から前記Ｓ２オン時間調整回路への出力信号を生成する第３のロジック部とを有することを特徴とする請求項１に記載の制御回路。
10. 前記第２のロジック部は、インバータにより構成されることを特徴とする請求項９に記載の制御回路。
11. 前記第２のロジック部は、ラッチにより構成されることを特徴とする請求項９に記載の制御回路。
12. 前記ラッチは、ＳＲフリップフロップであることを特徴とする請求項１１に記載の制御回路。
13. 前記Ｓ２オン時間調整部は、第１の電流源と、前記Ｓ２オン時間判定部からの出力に基づいて前記第１の電流源のオン／オフを切り換える第１のスイッチと、前記第１の電流源とグランドの間に直列に接続する第２の電流源と、前記Ｓ２オン時間判定部からの出力に基づいて前記第２の電流源のオン／オフを切り換える第２のスイッチと、前記第１のスイッチと前記第２のスイッチとの接続点とグランドとの間に設けられた第１のコンデンサと、前記第１のコンデンサの両端電圧を出力とする第１の出力部とを有することを特徴とする請求項１乃至１２のいずれか１つに記載の制御回路。
14. 前記Ｓ２遅延部は、前記調整信号に基づいて出力値を変化させる第３の電流源と、第１の切換信号に基づいて前記第３の電流源のオン／オフを切り換える第３のスイッチと、前記第３のスイッチとグランドとの間に設けられる第２のコンデンサと、第２の切換信号に基づいて前記第３のスイッチと前記第２のコンデンサとの接続点をグランドに接地する第４のスイッチと、前記同期整流用のスイッチの駆動回路への入力信号を入力として前記第３のスイッチ及び前記第４のスイッチのオン／オフを切り換える前記第１の切換信号及び第２の切換信号を生成する第４のロジック部と、前記第２のコンデンサの両端電圧に基づいて前記同期整流用スイッチを強制的にオフさせる出力信号を生成する第５のロジック部とを有することを特徴とする請求項１乃至１３のいずれか１つに記載の制御回路。
15. 前記第３の電流源は、前記調整信号をゲート入力とするＰチャネルＦＥＴを有することを特徴とする請求項１４に記載の制御回路。
16. 前記第３の電流源は、前記調整信号をゲート入力とし、ソース側にカレントミラー回路を接続したＮチャネルＦＥＴを有することを特徴とする請求項１４に記載の制御回路。
17. 前記Ｓ２オン時間調整部は、電流制御信号に基づいて出力電流を変化させる第４の電流源と、前記Ｓ２オン時間判定部の出力から前記電流制御信号を生成する第６のロジック部と、前記第４電流源の出力電流を電圧値に変換して前記調整信号として出力する第２の出力部とを備えることを特徴とする請求項１乃至１２のいずれか１つに記載の制御回路。
18. 前記第６のロジック部は、前記Ｓ２オン時間判定部の出力を入力とする双方向カウンタまたは双方向レジスタと、当該双方向カウンタまたは双方向レジスタの出力をアナログ信号に変換するデジタル・アナログ変換部とを備えることを特徴とする請求項１７に記載の制御回路。
19. 前記Ｓ２遅延部は、第５の電流源と、第３の切換信号に基づいて前記第５の電流源のオン／オフを切り換える第５のスイッチと、前記第５のスイッチとグランドとの間に設けられる第３のコンデンサと、第４の切換信号に基づいて前記第５のスイッチと前記第３のコンデンサとの接続点をグランドに接地する第６のスイッチと、前記同期整流用のスイッチの駆動回路への入力信号に基づいて前記第３の切換信号及び前記第４の切換信号を生成する第７のロジック部と、前記第３のコンデンサの両端電圧と前記調整信号を比較する第２の比較器と、前記第２の比較器の出力に基づいて前記同期整流用スイッチを強制的にオフさせる出力信号を生成する第８のロジック部とを有することを特徴とする請求項１７または１８に記載の制御回路。
20. 前記Ｓ２オン時間調整部は、並列に設けられた複数の第６の電流源と、第５の切換信号に基づいて前記第６の電流源それぞれのオン／オフを切り換える複数の第７のスイッチと、Ｓ２オン時間判定部の出力を入力とする双方向カウンタまたは双方向シフトレジスタと、前記双方向カウンタまたは双方向シフトレジスタの出力から前記第５の切換信号を生成する第９のロジック部と、前記第６の電流源からの出力電流を電圧値に変換して出力する出力部とを有することを特徴とする請求項１乃至１２のいずれか１つに記載の制御回路。
21. 請求項１の制御回路を有することを特徴とするＤＣ−ＤＣコンバータ。
22. 前記ＤＣ−ＤＣコンバータは降圧型のコンバータであることを特徴とする請求項２１のＤＣ−ＤＣコンバータ。
23. 前記ＤＣ−ＤＣコンバータは昇圧型のコンバータであることを特徴とする請求項２１のＤＣ−ＤＣコンバータ。
24. 前記ＤＣ−ＤＣコンバータは昇降圧型のコンバータであることを特徴とする請求項２１のＤＣ−ＤＣコンバータ。
25. 前記ＤＣ−ＤＣコンバータはフライバック型のコンバータであることを特徴とする請求項２１のＤＣ−ＤＣコンバータ。
26. 同期整流方式のＤＣ−ＤＣコンバータの制御方法であって
    前記ＤＣ−ＤＣコンバータの同期整流用のスイッチのオン時間が長すぎるか若しくは短すぎるかを判定し、
    前記判定の結果に基づいて前記同期整流用のスイッチをオンにする期間を決定し、
    前記同期整流用のスイッチをオンにする期間に基づいて、前記同期整流用スイッチのオン／オフを切り換える信号が前記同期整流用スイッチをオンとするものになってから前記同期整流用スイッチを強制的にオフさせるまでの遅延量を調整することを特徴とする制御方法。

Images