JP5304281B2 - Ｄｃ−ｄｃコンバータおよびスイッチング制御回路 - Google Patents

Ｄｃ−ｄｃコンバータおよびスイッチング制御回路 Download PDF

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Description

本発明は、直流電圧を変換するスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータおよびそのスイッチング制御回路に関し、特に同期整流型のＤＣ−ＤＣコンバータにおけるスイッチング動作に伴うスパイクノイズの低減に適用して有効な技術に関する。
入力直流電圧を変換して異なる電位の直流電圧を出力する回路としてスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータがある。かかるＤＣ−ＤＣコンバータには、図３に示すように、電池などの直流電源から供給される直流電源電圧Ｖｉｎをインダクタ（コイル）Ｌ１に印加して電流を流しコイルにエネルギーを蓄積させる駆動用スイッチング素子Ｍ１と、該駆動用スイッチング素子がオフされているエネルギー放出期間にコイルの電流を整流する整流用スイッチング素子Ｍ２を備え、駆動用スイッチング素子と整流用スイッチング素子を相補的にオン、オフさせることで、ダイオード整流型のＤＣ−ＤＣコンバータに比べて電力効率を高めた同期整流型のＤＣ−ＤＣコンバータがある。
従来、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータにおいては、スイッチング素子のオン、オフ動作に伴いスパイクノイズが発生することが知られている。このスパイクノイズは、コモンモードノイズ発生の原因となって周囲の回路に悪影響を及ぼす。また、スイッチング素子のオン、オフ制御信号を生成する制御回路を構成するトランジスタなどの素子に必要以上の耐圧が要求されることにもなる。そのため、スパイクノイズを低減する技術が幾つか提案されている（例えば特許文献１）。
特開２００４−１１２９５８号公報
本発明者らは、図３に示すようなスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータにおいて、スパイクノイズが発生する原因を詳細に検討した。電圧入力端子ＶＩＮとコイルＬの一方の端子との間に接続された駆動用のＰチャネルトランジスタＭ１と、コイルＬの一方の端子と接地点との間に接続された整流用ＮチャネルトランジスタＭ２は、同相のゲート駆動パルスＧＰ１，ＧＰ２によって相補的にオン、オフ駆動される。しかも、Ｍ１とＭ２が同時にオン状態になって貫通電流が流れるのを防止するため、図４に示すようにデッドタイムΔｔを有するように、立ち下がり時間ｔｆ１，ｔｆ２および立ち上がり時間ｔｒ１，ｔｒ２が重ならないようにパルスＧＰ１，ＧＰ２が形成されていた。
上記のようなパルスＧＰ１，ＧＰ２でトランジスタＭ１とＭ２をオン、オフ駆動する場合、従来は、トランジスタＭ１，Ｍ２のオン抵抗によるロスを小さくして効率を高めるために、Ｍ１，Ｍ２を短時間にオン、オフさせるのが望ましいと考えられており、図５に拡大して示すように、ゲート駆動パルスＧＰ１，ＧＰ２の立ち上がり、立ち下がりが急峻にされ、かつ立ち下がり時間ｔｆ１，ｔｆ２および立ち上がり時間ｔｒ１，ｔｒ２が重ならないようにされていた。しかし、上記のようにパルスを急峻にするとスパイクノイズが発生し易くなる。しかも、このスパイクノイズは高周波であるため、コイルＬと平滑コンデンサＣとからなるフィルタ回路で除去することができず、入力電圧Ｖｉｎにノイズとして侵入し、電源電圧を共通にする他の回路に悪影響を与える原因となるという課題があることが分かった。
なお、前述の特許文献１に記載されている技術は、スパイクノイズ検出回路を設けるとともに、コイルに電流を流す駆動用スイッチング素子（ドライバトランジスタ）と並列にオン抵抗の大きな付加トランジスタを設けてスパイクノイズを検出した際に付加トランジスタをオンさせることでノイズを低減するというものであり、回路規模が大きくなりチップサイズの増大を招くという不具合がある。
本発明は上記のような課題に着目してなされたもので、その目的とするところは、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータにおいて、スパイクノイズを低減させることができる技術を提供することにある。
また、本発明の目的は、スイッチングに伴うスパイクノイズを低減させることができるＤＣ−ＤＣコンバータおよびそれを構成するスイッチング制御回路を提供することにある。
本発明は、上記目的を達成するため、電圧変換用のインダクタに電流を流す駆動用スイッチング素子をオン、オフ駆動する駆動信号を生成する第１の駆動回路を備えたスイッチング制御回路であって、前記第１の駆動回路は、前記駆動用スイッチング素子をオン状態からオフ状態へ移行させる際の駆動信号の遷移時間よりも、前記駆動用スイッチング素子をオフ状態からオン状態へ移行させる際の駆動信号の遷移時間の方が長くなるように駆動信号を生成するように構成した。
上記のような手段によれば、駆動用スイッチング素子がオンされた際に瞬間的に流れる電流のピーク値を抑えることができるため、スイッチング・レギュレータ方式のＤＣ-ＤＣコンバータにおいて、駆動用スイッチングに伴うスパイクノイズを低減することができる。
また、前記スイッチング制御回路は、前記駆動用スイッチング素子がオフされている期間にコイルの電流を整流する整流用スイッチング素子の駆動信号を生成する第２の駆動回路をさらに備え、前記第２の駆動回路は、前記整流用スイッチング素子をオン状態からオフ状態へ移行させる際の駆動信号の遷移時間よりも、前記整流用スイッチング素子をオフ状態からオン状態へ移行させる際の駆動信号の遷移時間の方が長くなるように駆動信号を生成するように構成する。これにより、同期整流型のＤＣ-ＤＣコンバータにおいて、整流用スイッチング素子がオンされた際に瞬間的に流れる電流のピーク値も抑えることができるため、スイッチングに伴うスパイクノイズをさらに低減することができる。
ここで、望ましくは、前記駆動用スイッチング素子はＰチャネル型電界効果トランジスタで構成され、前記整流用スイッチング素子はＮチャネル型電界効果トランジスタで構成されており、前記第１の駆動回路は該駆動回路より出力される駆動信号のロウレベルからハイレベルへの遷移時間よりも、ハイレベルからロウレベルへの遷移時間の方が長く、前記第２の駆動回路は該駆動回路より出力される駆動信号のハイレベルからロウレベルへの遷移時間よりも、ロウレベルからハイレベルへの遷移時間の方が長くなるように構成する。これにより、駆動用スイッチング素子はＰチャネル型電界効果トランジスタで構成され、前記整流用スイッチング素子はＮチャネル型電界効果トランジスタで構成されているスイッチング・レギュレータ方式のＤＣ-ＤＣコンバータにおいて、スイッチング素子がオンされた際に瞬間的に流れる電流のピーク値を抑えることができる。
さらに、望ましくは、前記第１および第２の駆動回路はＣＭＯＳインバータにより構成し、第１の駆動回路としてのＣＭＯＳインバータはＰチャネル型電界効果トランジスタの電流駆動力の方がＮチャネル型電界効果トランジスタの電流駆動力よりも大きく、第２の駆動回路としてのＣＭＯＳインバータはＮチャネル型電界効果トランジスタの電流駆動力の方がＰチャネル型電界効果トランジスタの電流駆動力よりも大きくなるように、それぞれ形成する。
これにより、複雑な構成の駆動回路を使用せずに、しかも簡単な設計変更で容易にスイッチング素子がオンされた際に瞬間的に流れる電流のピーク値を抑えることができる。
さらに、望ましくは、前記第１の駆動回路より出力される駆動信号のハイレベルからロウレベルへの遷移時間および前記第２の駆動回路より出力される駆動信号のロウレベルからハイレベルへの遷移時間は、前記駆動信号の周期の５％以下となるように構成する。
これにより、ＰＷＭ制御方式を適用したＤＣ−ＤＣコンバータにおいて、ＰＷＭ制御による電圧制御範囲をそれほど狭めること無くスイッチング素子がオンされた際に瞬間的に流れる電流のピーク値を抑えることができる。
本発明に従うと、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータにおいて、スパイクノイズを低減することができるという効果がある。
本発明を適用した同期整流型ＤＣ−ＤＣコンバータの一実施形態を示す回路構成図である。 実施形態のＤＣ−ＤＣコンバータにおける駆動用スイッチトランジスタＭ１と整流用スイッチトランジスタＭ２をオン、オフ駆動するゲート駆動信号ＧＰ１とＧＰ２の変化の様子を示す波形図である。 一般的な同期整流型ＤＣ−ＤＣコンバータの概略構成を示すブロック構成図である。 従来のＤＣ−ＤＣコンバータにおける駆動用スイッチトランジスタＭ１と整流用スイッチトランジスタＭ２をオン、オフ駆動するゲート駆動信号ＧＰ１とＧＰ２の変化のタイミングを示すタイミングチャートである。 従来のＤＣ−ＤＣコンバータにおけるゲート駆動信号ＧＰ１とＧＰ２を拡大して示す波形図である。
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明を適用したスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの一実施形態を示す。
この実施形態のＤＣ−ＤＣコンバータは、インダクタとしてのコイルＬ１、直流入力電圧Ｖｉｎが印加される電圧入力端子ＩＮと上記コイルＬ１の一方の端子との間に接続されコイルＬ１に向かって駆動電流を流し込むＰチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）からなる駆動用スイッチトランジスタＭ１、コイルＬ１の一方の端子と接地点の間に接続されたＮチャネルＭＯＳＦＥＴからなる整流用スイッチトランジスタＭ２を備える。
また、ＤＣ−ＤＣコンバータは、上記スイッチトランジスタＭ１，Ｍ２をオン、オフ駆動するするスイッチング制御回路２０、上記コイルＬ１の他方の端子（出力端子ＯＵＴ）と接地点との間に接続された平滑用コンデンサＣ１を備える。
特に限定されるものではないが、本実施形態では、ＤＣ−ＤＣコンバータを構成する素子のうち、スイッチング制御回路２０は半導体チップ上に形成されて半導体集積回路（電源制御用ＩＣ）として構成され、コイルＬ１とコンデンサＣ１およびスイッチング素子としてのトランジスタＭ１，Ｍ２はこのＩＣに設けられている外部端子に外付け素子として接続されるようになっている。
この実施形態のＤＣ−ＤＣコンバータにおいては、トランジスタＭ１とＭ２を相補的にオン、オフさせるような駆動パルスＧＰ１，ＧＰ２がスイッチング制御回路２０により生成されるようになっており、定常状態では、駆動用トランジスタＭ１がオンされるとコイルＬ１に直流入力電圧Ｖｉｎが印加されて出力端子ＯＵＴへ向かう電流が流されて平滑用コンデンサＣ１が充電される。
また、駆動用トランジスタＭ１がオフされると代わって整流用トランジスタＭ２がオンされ、このオンされた整流用トランジスタＭ２を通してコイルＬ１に電流が流される。そして、例えばスイッチング周期を一定にしてＭ１，Ｍ２の制御端子（ゲート端子）に入力される駆動パルスＧＰ１，ＧＰ２のパルス幅が出力電圧に応じて制御されることで、直流入力電圧Ｖｉｎを降圧した直流出力電圧Ｖoutが発生される。
スイッチング制御回路２０は、出力端子ＯＵＴからの電圧がフィードバックされる端子ＦＢと接地点との間に直列に接続され抵抗比で出力電圧Ｖoutを分圧する抵抗Ｒ１，Ｒ２と、該抵抗によって分圧された電圧ＶFBと参照電圧Ｖref1とを比較して電位差に応じた電圧を出力する誤差アンプ２１と、該誤差アンプ２１の出力が一方の入力端子に入力されるＰＷＭコンパレータ２２とを有する。
さらに、スイッチング制御回路２０は、上記ＰＷＭコンパレータ２２の出力パルスに基づいて、スイッチトランジスタＭ１，Ｍ２を互いのオン期間が重ならないようにオン、オフさせるための制御パルスＣ１とＣ２を生成する出力制御ロジック２３と、制御パルスＣ１とＣ２を受けてスイッチトランジスタＭ１，Ｍ２のゲート駆動信号ＧＰ１，ＧＰ２を生成して出力するＣＭＯＳインバータからなる出力ドライバＤＲＶ１，ＤＲＶ２を有する。
上記ＰＷＭコンパレータ２２の他方の入力端子には、発振器を内蔵し所定の周波数の三角波もしくは鋸波のような波形信号を生成する波形生成回路２４からの波形信号が入力され、フィードバック電圧ＶFBに応じて出力電圧が高いときは出力駆動パルスのパルス幅を狭くしフィードバック電圧ＶFBが低いときはパルス幅を広くするような制御を行なう。
この実施形態のＤＣ−ＤＣコンバータにおいては、出力ドライバＤＲＶ１，ＤＲＶ２が、図２に示すように、それぞれ所望の立ち上がり時間と立ち下がり時間（遷移時間）を有するゲート駆動信号ＧＰ１，ＧＰ２を生成するように構成されている。具体的には、ゲート駆動信号ＧＰ１の立ち下がり時間をｔｆ１、立ち上がり時間をｔｒ１、ゲート駆動信号ＧＰ２の立ち下がり時間をｔｆ２、立ち上がり時間をｔｒ２とおくと、ゲート駆動信号ＧＰ１はｔｆ１＞ｔｒ１すなわち立ち下がり時間の方が立ち上がり時間よりも長く、ゲート駆動信号ＧＰ２はｔｆ２＜ｔｒ２すなわち立ち上がり時間の方が立ち下がり時間よりも長くなるように設計されている。ここで、ｔｆ１とｔｒ１との関係では、ｔｆ１はｔｒ１の１．５〜２倍、ｔｒ２とｔｆ２との関係では、ｔｒ２はｔｆ２の１．５〜２倍とするのが望ましい。
なお、ｔｒ１とｔｒ２、ｔｆ１とｔｆ２の関係は、ｔｒ１≒ｔｒ２、ｔｆ１≒ｔｆ２でよい。また、ｔｆ１とｔｒ２が大きすぎるとオン抵抗成分による電力損失が多くなるので、ｔｆ１とｔｒ２は、望ましくは１ＭＨｚに換算した場合に、スイッチング周期（駆動パルスの周期）の５％以下の範囲、さらに望ましくは２％以下の範囲で、適宜設定するのが良い。
ゲート駆動信号ＧＰ１，ＧＰ２の遷移時間としての立ち下がり時間、立ち上がり時間を上記のように設定することにより、本実施形態のＤＣ−ＤＣコンバータにおいては、スイッチトランジスタＭ１，Ｍ２がそれぞれオンされるときに瞬間的に流れる電流のピーク値を小さくすることができ、それによってスパイクノイズを減らすことができるという利点がある。また、ｔｆ１とｔｒ２をスイッチング周期の５％以下に設定することによって、ＰＷＭ制御による電圧制御範囲をそれほど狭めること無く、Ｍ１，Ｍ２がオンされた際に瞬間的に流れる電流のピーク値を抑えることができる。
次に、上記出力ドライバＤＲＶ１，ＤＲＶ２において生成するゲート駆動信号ＧＰ１，ＧＰ２の立ち下がり時間と立ち上がり時間に差異をつけるための具体的な手法について説明する。
本実施形態においては、出力ドライバＤＲＶ１，ＤＲＶ２は、電源電圧端子ＶＤＤと接地点ＧＮＤとの間に、ＰチャネルＭＯＳＦＥＴとＮチャネルトランジスタとが直列に接続されてなるＣＭＯＳインバータで構成されている。一般に、現在のＣＭＯＳ製造プロセスで形成されたＰチャネルＭＯＳＦＥＴとＮチャネルトランジスタを比較すると、同一サイズの場合にはＰチャネルＭＯＳＦＥＴよりもＮチャネルトランジスタの方が、電流駆動力が約３倍大きいことが知られている。
そこで、論理回路などを構成する通常のＣＭＯＳインバータにおいては、ＰチャネルＭＯＳＦＥＴの電流駆動力とＮチャネルトランジスタの電流駆動力が同一になるように、ＰチャネルＭＯＳＦＥＴのサイズがＮチャネルトランジスタのサイズの約３倍になるように設計が行われる。図５に示すゲート駆動信号ＧＰ１，ＧＰ２の波形は、出力ドライバＤＲＶ１，ＤＲＶ２を構成するＰチャネルＭＯＳＦＥＴとＮチャネルトランジスタのサイズ比が３：１になるように設計された場合のものと考えてよい。
これに対し、本実施形態においては、出力ドライバＤＲＶ１を構成するＰチャネルＭＯＳＦＥＴとＮチャネルトランジスタのサイズ比を３：１よりも大きな例えば５：１のような比になるように設定している。これにより、ＮチャネルＭＯＳＦＥＴの電流駆動力の方がＰチャネルトランジスタの電流駆動力よりも小さくなるようにされている。
図１のＤＣ−ＤＣコンバータにおいては、駆動用スイッチトランジスタＭ１がＰチャネルＭＯＳＦＥＴで構成されているため、出力ドライバＤＲＶ１から出力されるゲート駆動信号ＧＰ１のロウレベルの期間にＭ１がオンされるので、ＤＲＶ１を構成するＮチャネルＭＯＳＦＥＴの電流駆動力が小さいと、ＮチャネルトランジスタがオンされてＧＰ１がハイレベルからロウレベルへ変化する時間ｔｒ１よりも、ＤＲＶ１を構成するＰチャネルトランジスタがオンされてＧＰ１がロウレベルからハイレベルへ変化する時間ｔｆ１の方が長くなるように動作する。これにより、駆動用スイッチトランジスタＭ１がオフからオンに切り替わる際に瞬間的に流れる電流のピーク値が小さくされる。
一方、出力ドライバＤＲＶ２を構成するＰチャネルＭＯＳＦＥＴとＮチャネルトランジスタのサイズ比は、従来の３：１よりも小さな例えば３：４のような比になるように設定している。これにより、出力ドライバＤＲＶ２はＰチャネルＭＯＳＦＥＴの電流駆動力の方がＮチャネルトランジスタの電流駆動力よりも小さくなるようにされている。
図１のＤＣ−ＤＣコンバータにおいては、整流用スイッチトランジスタＭ２がＮチャネルＭＯＳＦＥＴで構成されているため、出力ドライバＤＲＶ２から出力されるゲート駆動信号ＧＰ２のハイレベルの期間にＭ２がオンされるので、ＤＲＶ２を構成するＰチャネルＭＯＳＦＥＴの電流駆動力が小さいと、ＤＲＶ２のＮチャネルトランジスタがオンされてＧＰ２がハイレベルからロウレベルへ変化する時間ｔｆ２よりも、ＤＲＶ２のＰチャネルトランジスタがオンされてＧＰ２がロウレベルからハイレベルへ変化する時間ｔｒ２の方が長くなるように動作する。これにより、整流用スイッチトランジスタＭ２がオフからオンに切り替わる際に瞬間的に流れる電流のピーク値が小さくされる。
さらに、駆動用スイッチトランジスタＭ１と整流用スイッチトランジスタＭ２を比較すると、駆動用スイッチトランジスタＭ１はＰチャネルＭＯＳＦＥＴであって同一サイズの場合にはＮチャネルＭＯＳＦＥＴからなる整流用スイッチトランジスタＭ２よりも電流駆動力が小さくなるので、Ｍ１はＭ２よりも大きなサイズ（約３倍）に設計される。そのため、出力ドライバＤＲＶ１を構成するトランジスタと出力ドライバＤＲＶ２を構成するトランジスタのサイズは、駆動用スイッチトランジスタＭ１と整流用スイッチトランジスタＭ２のサイズ比を考慮して設計される。駆動用スイッチトランジスタＭ１と整流用スイッチトランジスタＭ２は、出力ドライバＤＲＶ１，ＤＲＶ２から見ると容量性負荷として作用するためである。
本実施形態のＤＣ-ＤＣコンバータにおいては、以上のように、出力ドライバＤＲＶ１を構成する各トランジスタと出力ドライバＤＲＶ２を構成する各トランジスタのサイズを設計することによって、駆動用スイッチトランジスタＭ１と整流用スイッチトランジスタＭ２がそれぞれオフからオンに切り替わる際に瞬間的に流れる電流のピークを抑えて、スパイクノイズを低減することができるという利点がある。
なお、本発明はその動作原理から、図１における整流用トランジスタＭ２の代わりにダイオードを使用したダイオード整流型のＤＣ-ＤＣコンバータに適用してもある程度効果が得られるが、スパイクノイズは駆動用スイッチトランジスタＭ１がオンする時と整流用スイッチトランジスタＭ２がオンする時の両方で発生するので、特に同期整流方式のＤＣ−ＤＣコンバータに適用すると効果が大きい。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、スイッチング素子Ｍ１，Ｍ２に貫通電流が流れないようにするには、ゲート駆動信号ＧＰ１とＧＰ２の変化の期間（ｔｆ１とｔｆ２およびｔｒ１とｔｒ２）が重ならないように、ＧＰ１とＧＰ２を生成してやるのがよいので、出力ドライバＤＲＶ１とＤＲＶ２の出力（もしくは入力）を出力制御ロジック２３へフィードバックして、ＧＰ２が立ち下がったのを確認してＧＰ１の立ち下げを開始し、ＧＰ１が立ち上がったのを確認してＧＰ２の立ち上げを開始するように回路を構成するのが望ましい。
さらに、スイッチング素子Ｍ１，Ｍ２が同時にオフしている時間が長いと、Ｍ２に寄生するボディダイオードに電流が流れ損失が増加するので、同時にオフ状態にされる時間をできるだけ短くするのがよく、そのためには、ＧＰ２が立ち下がったら直ぐにＧＰ１の立ち下げを開始するとともに、ＧＰ１が立ち上がったら直ぐにＧＰ２の立ち上げを開始するように回路を構成するのが望ましい。
また、上記実施形態では、スイッチング素子Ｍ１，Ｍ２として電源制御用ＩＣと別個に形成された外付け素子を使用するとしたが、電源制御用ＩＣと同一の半導体チップ上に形成されたオンチップの素子を使用して電源駆動用ＩＣとして構成するようにしても良い。さらに、前記実施形態では、フィードバック端子ＦＢに印加される出力電圧を分圧する抵抗Ｒ１，Ｒ２をチップ上に形成したものを示したが、分圧抵抗Ｒ１，Ｒ２は外付け素子とし、外部で分圧された電圧をフィードバック端子に印加するように構成しても良い。
また、前記実施形態では、ＰＷＭコンパレータ２２に入力される波形信号（三角波）を生成する回路をチップに内蔵したスイッチング制御回路を示したが、波形信号もしくはその元になる発振信号はチップ外部から与えるように構成することができる。さらに、ＰＷＭコンパレータの他にＰＦＭコンパレータを備え、軽負荷時にはＰＦＭ制御で電圧変換動作を行なうＤＣ−ＤＣコンバータのスイッチング制御回路にも適用することができる。
以上の説明では、本発明を降圧型のＤＣ−ＤＣコンバータに適用した例を説明したが、本発明はそれに限定されるものではなく、昇圧型あるいは負電圧を発生する反転型のＤＣ−ＤＣコンバータなどにも適用することができる。
２０ スイッチング制御回路
２１ 誤差アンプ
２２ ＰＷＭコンパレータ
２３ 出力制御ロジック
ＦＢ フィードバック端子
Ｒ１，Ｒ２ 分圧抵抗
Ｌ１ コイル（インダクタ）
Ｃ１ 平滑用コンデンサ
ＤＲＶ１，ＤＲＶ２ 出力ドライバ
Ｍ１ 駆動用スイッチトランジスタ（駆動用スイッチング素子）
Ｍ２ 同期整流用スイッチトランジスタ（整流用スイッチング素子）

Claims (3)

  1. 電圧変換用のインダクタに電流を流す駆動用スイッチング素子をオン、オフ駆動する駆動信号を生成する第１の駆動回路と、前記駆動用スイッチング素子がオフされている期間にコイルの電流を整流する整流用スイッチング素子の駆動信号を生成する第２の駆動回路と、を備えたスイッチング制御回路であって、
    前記駆動用スイッチング素子はＰチャネル型電界効果トランジスタで構成され、前記整流用スイッチング素子はＮチャネル型電界効果トランジスタで構成されており、
    前記第１の駆動回路は、該駆動回路より出力される駆動信号のロウレベルからハイレベルへの遷移時間よりも、ハイレベルからロウレベルへの遷移時間の方が長くなるように構成されることで、前記駆動用スイッチング素子をオン状態からオフ状態へ移行させる際の駆動信号の遷移時間よりも、前記駆動用スイッチング素子をオフ状態からオン状態へ移行させる際の駆動信号の遷移時間の方が長くなるように駆動信号を生成し、
    前記第２の駆動回路は、該駆動回路より出力される駆動信号のハイレベルからロウレベルへの遷移時間よりも、ロウレベルからハイレベルへの遷移時間の方が長くなるように構成されることで、前記整流用スイッチング素子をオン状態からオフ状態へ移行させる際の駆動信号の遷移時間よりも、前記整流用スイッチング素子をオフ状態からオン状態へ移行させる際の駆動信号の遷移時間の方が長くなるように駆動信号を生成し、
    前記第１および第２の駆動回路はＣＭＯＳインバータにより構成され、第１の駆動回路としてのＣＭＯＳインバータはＰチャネル型電界効果トランジスタの電流駆動力の方がＮチャネル型電界効果トランジスタの電流駆動力よりも大きく、第２の駆動回路としてのＣＭＯＳインバータはＮチャネル型電界効果トランジスタの電流駆動力の方がＰチャネル型電界効果トランジスタの電流駆動力よりも大きくなるように、それぞれ形成されていることを特徴とするスイッチング制御回路。
  2. 前記第１の駆動回路における駆動信号のハイレベルからロウレベルへの遷移時間および前記第２の駆動回路より出力される駆動信号のロウレベルからハイレベルへの遷移時間は、前記駆動信号の周期の５％以下であることを特徴とする請求項１に記載のスイッチング制御回路。
  3. 電圧変換用のインダクタと、該インダクタに電流を流す駆動用スイッチング素子と、該駆動用スイッチング素子がオフされている期間にコイルの電流を整流する整流用スイッチング素子と、出力端子に接続された平滑用コンデンサと、前記駆動用スイッチング素子と前記整流用スイッチング素子の駆動信号を生成する請求項１または２に記載のスイッチング制御回路とを備えたことを特徴とするＤＣ−ＤＣコンバータ。
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