JP2000125546A - Ｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータInfo
- Publication number
- JP2000125546A JP2000125546A JP10287654A JP28765498A JP2000125546A JP 2000125546 A JP2000125546 A JP 2000125546A JP 10287654 A JP10287654 A JP 10287654A JP 28765498 A JP28765498 A JP 28765498A JP 2000125546 A JP2000125546 A JP 2000125546A
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Abstract
(57)【要約】
【課題】 スイッチング素子の出力電圧の時間的変化ｄ
Ｖ／ｄｔを下げてノイズを低減させてもスイッチング素
子の電力損失が小さく、発熱も小さいＤＣ―ＤＣコンバ
ータを提供することを目的とする。 【解決手段】 スイッチング素子１の制御電極に接続し
たターンオン速度抑制手段４とスイッチング素子１に並
列接続されたターンオフ速度抑制手段９により、スイッ
チング素子１のターンオン時はターンオン速度抑制手段
４によりｄＶ／ｄｔを制限し、ターンオフ時はターンオ
フ速度抑制手段９によりｄＶ／ｄｔを制限するように構
成した。
Ｖ／ｄｔを下げてノイズを低減させてもスイッチング素
子の電力損失が小さく、発熱も小さいＤＣ―ＤＣコンバ
ータを提供することを目的とする。 【解決手段】 スイッチング素子１の制御電極に接続し
たターンオン速度抑制手段４とスイッチング素子１に並
列接続されたターンオフ速度抑制手段９により、スイッ
チング素子１のターンオン時はターンオン速度抑制手段
４によりｄＶ／ｄｔを制限し、ターンオフ時はターンオ
フ速度抑制手段９によりｄＶ／ｄｔを制限するように構
成した。
Description
【０００１】
【発明の属する技術分野】本発明は電圧、電流を所望の
値に変換するＤＣ−ＤＣコンバータに関するものであ
る。
値に変換するＤＣ−ＤＣコンバータに関するものであ
る。
【０００２】
【従来の技術】従来、ＤＣ−ＤＣコンバータでは図５に
示すように、スイッチング素子として例えば、ＭＯＳＦ
ＥＴ１（以下、ＦＥＴと記載する）のドレイン１０２を
トランス２の一次巻線に接続し、発振制御回路３の出力
で抵抗器１１を通して、制御電極であるゲート１０１を
ハイ，ローレベルに変化させることにより、ＦＥＴ１を
オン，オフさせ、ＦＥＴ１がオンの時トランス２に蓄え
られたエネルギーをＦＥＴ１がオフになったとき二次巻
線２０２に放出させ、ダイオード６とコンデンサ７で平
滑し、負荷１０に供給するという動作を繰り返すことに
より電力変換を行う。
示すように、スイッチング素子として例えば、ＭＯＳＦ
ＥＴ１（以下、ＦＥＴと記載する）のドレイン１０２を
トランス２の一次巻線に接続し、発振制御回路３の出力
で抵抗器１１を通して、制御電極であるゲート１０１を
ハイ，ローレベルに変化させることにより、ＦＥＴ１を
オン，オフさせ、ＦＥＴ１がオンの時トランス２に蓄え
られたエネルギーをＦＥＴ１がオフになったとき二次巻
線２０２に放出させ、ダイオード６とコンデンサ７で平
滑し、負荷１０に供給するという動作を繰り返すことに
より電力変換を行う。
【０００３】そして出力電圧は電圧検出回路８で所定の
値より高いか低いかが検出され、その結果を発振制御回
路３にフィードバックすることにより、出力電圧が所定
の値より低いときは発振制御回路３はＦＥＴ１に対しオ
ンの期間を増加させ、逆に出力電圧が所定の値より高い
ときは発振制御回路３はＦＥＴ１のオン期間を短くする
ように出力のパルス幅を変化させることで出力電圧を所
定の値に制御する。
値より高いか低いかが検出され、その結果を発振制御回
路３にフィードバックすることにより、出力電圧が所定
の値より低いときは発振制御回路３はＦＥＴ１に対しオ
ンの期間を増加させ、逆に出力電圧が所定の値より高い
ときは発振制御回路３はＦＥＴ１のオン期間を短くする
ように出力のパルス幅を変化させることで出力電圧を所
定の値に制御する。
【０００４】そしてＦＥＴ１のゲート１０１と発振制御
回路３との間に直列接続された抵抗器１１によりドレイ
ン電圧の時間的変化ｄＶ／ｄｔを抑制することによりノ
イズを低減していた。
回路３との間に直列接続された抵抗器１１によりドレイ
ン電圧の時間的変化ｄＶ／ｄｔを抑制することによりノ
イズを低減していた。
【０００５】
【発明が解決しようとする課題】しかしながら、図５に
示す従来のＤＣ−ＤＣコンバータ回路では、図６に示す
要部波形図でわかるようにゲート部の抵抗値を大きくし
て、ｄＶ／ｄｔを小さくし、ノイズを下げようとするほ
ど図６（ｅ）に示すようにターンオフ時にドレイン電圧
×ドレイン電流で生じる電力損失の持続する時間が長く
なるため、スイッチング素子であるＦＥＴの発熱が大き
くなり、そのままでは信頼性が低下するため、ＦＥＴに
大型の放熱器を使用しなければならず、結果としてＤＣ
−ＤＣコンバータが大型になったり、コストが高くなる
などした。
示す従来のＤＣ−ＤＣコンバータ回路では、図６に示す
要部波形図でわかるようにゲート部の抵抗値を大きくし
て、ｄＶ／ｄｔを小さくし、ノイズを下げようとするほ
ど図６（ｅ）に示すようにターンオフ時にドレイン電圧
×ドレイン電流で生じる電力損失の持続する時間が長く
なるため、スイッチング素子であるＦＥＴの発熱が大き
くなり、そのままでは信頼性が低下するため、ＦＥＴに
大型の放熱器を使用しなければならず、結果としてＤＣ
−ＤＣコンバータが大型になったり、コストが高くなる
などした。
【０００６】本発明は、このような従来の課題を解決す
るものであり、スイッチング素子の出力電圧の時間的変
化ｄＶ／ｄｔを下げてノイズを低減させてもスイッチン
グ素子の電力損失が小さく、発熱も小さいＤＣ−ＤＣコ
ンバータを提供することを目的とする。
るものであり、スイッチング素子の出力電圧の時間的変
化ｄＶ／ｄｔを下げてノイズを低減させてもスイッチン
グ素子の電力損失が小さく、発熱も小さいＤＣ−ＤＣコ
ンバータを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の課題を解決するた
めに本発明は、スイッチング素子のターンオン時は制御
電極に直列接続されたターンオン速度抑制手段でｄＶ／
ｄｔを制限し、ターンオフ時はスイッチング素子または
トランスに並列に接続されたターンオフ速度抑制手段に
よりｄＶ／ｄｔを抑制するようにしたものである。
めに本発明は、スイッチング素子のターンオン時は制御
電極に直列接続されたターンオン速度抑制手段でｄＶ／
ｄｔを制限し、ターンオフ時はスイッチング素子または
トランスに並列に接続されたターンオフ速度抑制手段に
よりｄＶ／ｄｔを抑制するようにしたものである。
【０００８】
【発明の実施の形態】上記の課題を解決するために本発
明は、一次巻線および二次巻線を有するトランスと、前
記トランスの一次巻線に直列接続されたスイッチング素
子と、前記スイッチング素子に並列接続されたターンオ
フ速度抑制手段と、前記スイッチング素子のスイッチン
グを制御する発振制御回路と前記スイッチング素子の制
御電極と前記発振制御回路との間に接続されたターンオ
ン速度抑制手段を具備することを特徴とするＤＣ−ＤＣ
コンバータである。
明は、一次巻線および二次巻線を有するトランスと、前
記トランスの一次巻線に直列接続されたスイッチング素
子と、前記スイッチング素子に並列接続されたターンオ
フ速度抑制手段と、前記スイッチング素子のスイッチン
グを制御する発振制御回路と前記スイッチング素子の制
御電極と前記発振制御回路との間に接続されたターンオ
ン速度抑制手段を具備することを特徴とするＤＣ−ＤＣ
コンバータである。
【０００９】また、一次巻線および二次巻線を有するト
ランスと、前記トランスの一次巻線に直列接続されたス
イッチング素子と、前記トランスの一次巻線に並列接続
されたターンオフ速度抑制手段と、前記スイッチング素
子のスイッチングを制御する発振制御回路と前記スイッ
チング素子の制御電極と前記発振制御回路との間に接続
されたターンオン速度抑制手段を具備することを特徴と
するＤＣ−ＤＣコンバータである。
ランスと、前記トランスの一次巻線に直列接続されたス
イッチング素子と、前記トランスの一次巻線に並列接続
されたターンオフ速度抑制手段と、前記スイッチング素
子のスイッチングを制御する発振制御回路と前記スイッ
チング素子の制御電極と前記発振制御回路との間に接続
されたターンオン速度抑制手段を具備することを特徴と
するＤＣ−ＤＣコンバータである。
【００１０】このように、スイッチング素子が導通して
いる間にトランスにエネルギーが蓄えられ、スイッチン
グ素子が遮断すると蓄えられたエネルギーを出力側に放
出するという動作を繰り返すことで電力変換を行う。従
って、スイッチング素子であるＦＥＴの導通開始時、つ
まりターンオン時はトランスに蓄積されたエネルギーが
ほとんど放出されてしまっている状態であるため、ゲー
トに直列に接続されたターンオン速度抑制手段でゲート
電流を制限し、ドレインのｄＶ／ｄｔを小さくして遷移
時間を長くしてもドレイン電流がほとんど流れていない
ため電力損失はごくわずかで済む。逆にＦＥＴの遮断開
始時、つまりターンオフ時はトランスにエネルギーが最
大限に蓄えられた状態であるからドレイン電流がかなり
大きくなっており、ここでゲート抵抗を大きくしてドレ
インのｄＶ／ｄｔを小さくして遷移時間を長くすると、
ＦＥＴに多大な電力損失が発生してしまう。そこでター
ンオフ時はゲート部のターンオン速度制御手段はゲート
電流を大きくしてゲートに蓄積された電荷を素早く引き
出すとともにドレインに接続されたターンオフ速度抑制
手段の内部のコンデンサによってｄＶ／ｄｔを抑制する
ことにより、ターンオフ期間中、ターンオフ速度抑制手
段の内部のコンデンサにトランスの電流が流れ、ＦＥＴ
にはほとんどドレイン電流が流れないようになるため、
ＦＥＴの電力損失はわずかで済むことになる。
いる間にトランスにエネルギーが蓄えられ、スイッチン
グ素子が遮断すると蓄えられたエネルギーを出力側に放
出するという動作を繰り返すことで電力変換を行う。従
って、スイッチング素子であるＦＥＴの導通開始時、つ
まりターンオン時はトランスに蓄積されたエネルギーが
ほとんど放出されてしまっている状態であるため、ゲー
トに直列に接続されたターンオン速度抑制手段でゲート
電流を制限し、ドレインのｄＶ／ｄｔを小さくして遷移
時間を長くしてもドレイン電流がほとんど流れていない
ため電力損失はごくわずかで済む。逆にＦＥＴの遮断開
始時、つまりターンオフ時はトランスにエネルギーが最
大限に蓄えられた状態であるからドレイン電流がかなり
大きくなっており、ここでゲート抵抗を大きくしてドレ
インのｄＶ／ｄｔを小さくして遷移時間を長くすると、
ＦＥＴに多大な電力損失が発生してしまう。そこでター
ンオフ時はゲート部のターンオン速度制御手段はゲート
電流を大きくしてゲートに蓄積された電荷を素早く引き
出すとともにドレインに接続されたターンオフ速度抑制
手段の内部のコンデンサによってｄＶ／ｄｔを抑制する
ことにより、ターンオフ期間中、ターンオフ速度抑制手
段の内部のコンデンサにトランスの電流が流れ、ＦＥＴ
にはほとんどドレイン電流が流れないようになるため、
ＦＥＴの電力損失はわずかで済むことになる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】（実施例１）図１において、１はスイッチ
ング素子であるＦＥＴ、２はトランスである。制御電極
であるＦＥＴのゲート１０１にはターンオン速度抑制手
段４の出力４０２が接続されている。ターンオン速度抑
制手段４は、ダイオード４１と抵抗器４２，４３で構成
されている。ＦＥＴのドレイン１０２とソース１０３間
にはコンデンサ９２とダイオード９１と抵抗器９３で構
成されるターンオフ速度抑制手段９が並列に接続されて
いる。
ング素子であるＦＥＴ、２はトランスである。制御電極
であるＦＥＴのゲート１０１にはターンオン速度抑制手
段４の出力４０２が接続されている。ターンオン速度抑
制手段４は、ダイオード４１と抵抗器４２，４３で構成
されている。ＦＥＴのドレイン１０２とソース１０３間
にはコンデンサ９２とダイオード９１と抵抗器９３で構
成されるターンオフ速度抑制手段９が並列に接続されて
いる。
【００１３】図２は実施例１の要部波形を示しており、
（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｆ）はそ
れぞれ発振制御手段出力、ＦＥＴゲート電圧、ＦＥＴド
レイン電圧、ＦＥＴドレイン電流、ターンオフ速度抑制
手段電流、ＦＥＴドレイン電力損失を表している。
（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｆ）はそ
れぞれ発振制御手段出力、ＦＥＴゲート電圧、ＦＥＴド
レイン電圧、ＦＥＴドレイン電流、ターンオフ速度抑制
手段電流、ＦＥＴドレイン電力損失を表している。
【００１４】ここで動作について説明すると、ＦＥＴの
ゲート１０１は発振制御回路３より出力されたパルスに
よりターンオン速度抑制手段４を通して駆動される。タ
ーンオン時はダイオード４１が遮断状態になるため、タ
ーンオフ時に比べゲートに流れる電流が制限され、ドレ
イン電圧の時間的変化ｄＶ／ｄｔは図２（ｃ）のように
所定の値以下に制限される。ターンオフ時はダイオード
４１が導通状態になるため、ターンオン速度抑制手段４
は抵抗器４２，４３を通して比較的速くゲート電荷を引
き出し、ＦＥＴを速く遮断しようとするが、ＦＥＴと並
列に接続されたターンオフ速度抑制手段９のダイオード
９１が導通し、このダイオードを通してコンデンサ９２
に充電電流が流れ、図２（ｃ）のようにドレイン電圧の
ｄＶ／ｄｔはターンオン時と同様に所定の値に制限され
る。
ゲート１０１は発振制御回路３より出力されたパルスに
よりターンオン速度抑制手段４を通して駆動される。タ
ーンオン時はダイオード４１が遮断状態になるため、タ
ーンオフ時に比べゲートに流れる電流が制限され、ドレ
イン電圧の時間的変化ｄＶ／ｄｔは図２（ｃ）のように
所定の値以下に制限される。ターンオフ時はダイオード
４１が導通状態になるため、ターンオン速度抑制手段４
は抵抗器４２，４３を通して比較的速くゲート電荷を引
き出し、ＦＥＴを速く遮断しようとするが、ＦＥＴと並
列に接続されたターンオフ速度抑制手段９のダイオード
９１が導通し、このダイオードを通してコンデンサ９２
に充電電流が流れ、図２（ｃ）のようにドレイン電圧の
ｄＶ／ｄｔはターンオン時と同様に所定の値に制限され
る。
【００１５】このようにターンオフ速度抑制手段９によ
りターンオフ時のｄＶ／ｄｔを制限するようにしたこと
でターンオフの遷移期間中、ドレイン電流をごくわずか
な値に抑えることができるため、ＦＥＴの電力損失自体
もわずかで済み、結果としてＦＥＴの電力損失、つまり
発熱を最小限に抑えながらターンオン時とターンオフ時
両方のドレイン電圧の時間的変化ｄＶ／ｄｔを抑制して
ノイズの発生を低減したＤＣ−ＤＣコンバータが実現可
能となる。
りターンオフ時のｄＶ／ｄｔを制限するようにしたこと
でターンオフの遷移期間中、ドレイン電流をごくわずか
な値に抑えることができるため、ＦＥＴの電力損失自体
もわずかで済み、結果としてＦＥＴの電力損失、つまり
発熱を最小限に抑えながらターンオン時とターンオフ時
両方のドレイン電圧の時間的変化ｄＶ／ｄｔを抑制して
ノイズの発生を低減したＤＣ−ＤＣコンバータが実現可
能となる。
【００１６】（実施例２）図３は、実施例１の構成にお
けるターンオフ速度抑制手段の接続されるポイントが異
なるもので、実施例１ではスイッチング素子１であるＦ
ＥＴのドレインとソース間に並列接続したターンオフ速
度抑制手段９を、本実施例２では、トランス２の一次巻
線に並列に接続したものであり、実施例１と同等の効果
を得ることができる。
けるターンオフ速度抑制手段の接続されるポイントが異
なるもので、実施例１ではスイッチング素子１であるＦ
ＥＴのドレインとソース間に並列接続したターンオフ速
度抑制手段９を、本実施例２では、トランス２の一次巻
線に並列に接続したものであり、実施例１と同等の効果
を得ることができる。
【００１７】（実施例３）図４は、他の実施例としてス
イッチング素子１にＩＧＢＴを用いたもので、制御電極
であるＩＧＢＴのゲートにはダイオード４１と抵抗器４
２，４３で構成されるターンオン速度抑制手段４が接続
されている。ＩＧＢＴと並列にコンデンサ９２とダイオ
ード９１と抵抗器９３で構成されるターンオフ速度抑制
手段９が接続されている。
イッチング素子１にＩＧＢＴを用いたもので、制御電極
であるＩＧＢＴのゲートにはダイオード４１と抵抗器４
２，４３で構成されるターンオン速度抑制手段４が接続
されている。ＩＧＢＴと並列にコンデンサ９２とダイオ
ード９１と抵抗器９３で構成されるターンオフ速度抑制
手段９が接続されている。
【００１８】ＩＧＢＴのターンオン時はターンオン速度
抑制手段４では抵抗器４２，４３を通して比較的ゆっく
りゲートを通電し、ターンオフ時は抵抗器４３、ダイオ
ード４１を通してゲート電荷を取り出し、ＩＧＢＴをす
ばやく遮断しようとする。
抑制手段４では抵抗器４２，４３を通して比較的ゆっく
りゲートを通電し、ターンオフ時は抵抗器４３、ダイオ
ード４１を通してゲート電荷を取り出し、ＩＧＢＴをす
ばやく遮断しようとする。
【００１９】一方、ターンオフ速度抑制手段９ではＩＧ
ＢＴのターンオン時はダイオード９１が遮断状態になる
ため抵抗器９３を通してゆっくりコンデンサ９２は放電
されるが、ＩＧＢＴがターンオフする場合にはダイオー
ド９１は導通状態になり、ＩＧＢＴがすばやく遮断しよ
うとするがコンデンサ９２には大きな充電電流が流れ、
コレクタ電圧の時間的変化ｄＶ／ｄｔを制限する。結果
としてＩＧＢＴの電力損失、つまり発熱を最小限に抑え
ながらターンオン時とターンオフ時両方のドレイン電圧
の時間的変化ｄＶ／ｄｔを抑制してノイズの発生を低減
したＤＣ−ＤＣコンバータが実現可能となる。
ＢＴのターンオン時はダイオード９１が遮断状態になる
ため抵抗器９３を通してゆっくりコンデンサ９２は放電
されるが、ＩＧＢＴがターンオフする場合にはダイオー
ド９１は導通状態になり、ＩＧＢＴがすばやく遮断しよ
うとするがコンデンサ９２には大きな充電電流が流れ、
コレクタ電圧の時間的変化ｄＶ／ｄｔを制限する。結果
としてＩＧＢＴの電力損失、つまり発熱を最小限に抑え
ながらターンオン時とターンオフ時両方のドレイン電圧
の時間的変化ｄＶ／ｄｔを抑制してノイズの発生を低減
したＤＣ−ＤＣコンバータが実現可能となる。
【００２０】
【発明の効果】上記の実施例から明らかなように本発明
によれば、スイッチング素子に電流がほとんど流れてい
ないターンオン時は制御電極に接続されたターンオン速
度抑制手段でスイッチング素子のｄＶ／ｄｔを抑制し、
トランスにかなり電流が流れているターンオフ時にはス
イッチング素子に流れる電流をターンオフ速度抑制手段
にバイパスさせてｄＶ／ｄｔを抑制することにより、ス
イッチング素子に流れる電流を小さくできるため、結果
としてスイッチング素子の発熱を最小限に抑えながらｄ
Ｖ／ｄｔを低下させてノイズを低減することができ、実
用上極めて有用である。
によれば、スイッチング素子に電流がほとんど流れてい
ないターンオン時は制御電極に接続されたターンオン速
度抑制手段でスイッチング素子のｄＶ／ｄｔを抑制し、
トランスにかなり電流が流れているターンオフ時にはス
イッチング素子に流れる電流をターンオフ速度抑制手段
にバイパスさせてｄＶ／ｄｔを抑制することにより、ス
イッチング素子に流れる電流を小さくできるため、結果
としてスイッチング素子の発熱を最小限に抑えながらｄ
Ｖ／ｄｔを低下させてノイズを低減することができ、実
用上極めて有用である。
【図１】本発明の実施例１のＤＣ−ＤＣコンバータの構
成図
成図
【図２】実施例１のＤＣ−ＤＣコンバータの要部波形図
【図３】本発明の実施例２のＤＣ−ＤＣコンバータの構
成図
成図
【図４】本発明の実施例３のＤＣ−ＤＣコンバータの構
成図
成図
【図５】従来のＤＣ−ＤＣコンバータの構成図
【図６】従来のＤＣ−ＤＣコンバータの要部波形図
１ スイッチング素子 ２ トランス ３ 発振制御回路 ４ ターンオン速度抑制手段 ４１ ダイオード ４２，４３ 抵抗器 ９ ターンオフ速度抑制手段 ９１ ダイオード ９２ コンデンサ ９３ 抵抗器
Claims (6)
- 【請求項１】 一次巻線および二次巻線を有するトラン
スと、前記トランスの一次巻線に直列接続されたスイッ
チング素子と、前記スイッチング素子に並列接続された
ターンオフ速度抑制手段と、前記スイッチング素子のス
イッチングを制御する発振制御回路と前記スイッチング
素子の制御電極と前記発振制御回路との間に接続された
ターンオン速度抑制手段を具備することを特徴とするＤ
Ｃ−ＤＣコンバータ。 - 【請求項２】 ターンオフ速度抑制手段はコンデンサと
抵抗器とダイオードにより構成される請求項１記載のＤ
Ｃ−ＤＣコンバータ。 - 【請求項３】 ターンオン速度抑制手段は抵抗器とダイ
オードより構成される請求項１記載のＤＣ−ＤＣコンバ
ータ。 - 【請求項４】 一次巻線および二次巻線を有するトラン
スと、前記トランスの一次巻線に直列接続されたスイッ
チング素子と、前記トランスの一次巻線に並列接続され
たターンオフ速度抑制手段と、前記スイッチング素子の
スイッチングを制御する発振制御回路と前記スイッチン
グ素子の制御電極と前記発振制御回路との間に接続され
たターンオン速度抑制手段を具備することを特徴とする
ＤＣ−ＤＣコンバータ。 - 【請求項５】 ターンオフ速度抑制手段はコンデンサと
抵抗器とダイオードにより構成される請求項４記載のＤ
Ｃ−ＤＣコンバータ。 - 【請求項６】 ターンオン速度抑制手段は抵抗器とダイ
オードより構成される請求項４記載のＤＣ−ＤＣコンバ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10287654A JP2000125546A (ja) | 1998-10-09 | 1998-10-09 | Ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10287654A JP2000125546A (ja) | 1998-10-09 | 1998-10-09 | Ｄｃ−ｄｃコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000125546A true JP2000125546A (ja) | 2000-04-28 |
Family
ID=17720012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10287654A Pending JP2000125546A (ja) | 1998-10-09 | 1998-10-09 | Ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000125546A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010178555A (ja) * | 2009-01-30 | 2010-08-12 | Mitsumi Electric Co Ltd | Ｄｃ−ｄｃコンバータおよびスイッチング制御回路 |
-
1998
- 1998-10-09 JP JP10287654A patent/JP2000125546A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010178555A (ja) * | 2009-01-30 | 2010-08-12 | Mitsumi Electric Co Ltd | Ｄｃ−ｄｃコンバータおよびスイッチング制御回路 |
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