JPH10108477A - インバータ回路 - Google Patents
インバータ回路Info
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- JPH10108477A JPH10108477A JP8259457A JP25945796A JPH10108477A JP H10108477 A JPH10108477 A JP H10108477A JP 8259457 A JP8259457 A JP 8259457A JP 25945796 A JP25945796 A JP 25945796A JP H10108477 A JPH10108477 A JP H10108477A
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- gate
- voltage
- drive waveform
- gate terminal
- circuit
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Abstract
(57)【要約】
【課題】 電力損失や波形歪を増大させることなく、短
絡電流を抑制したインバータ回路を提供する。 【解決手段】 ＭＯＳ型トランジスタを正負電源と負荷
の間にブリッジ接続して構成され、所定の繰り返し周期
で各ＭＯＳ型トランジスタをオンオフ駆動して直流電圧
を交流電圧に変換するインバータ回路において、各ＭＯ
Ｓ型トランジスタのゲート端子とこのゲート端子への駆
動信号入力端子の間にゲート端子の電荷制御を行うゲー
ト電荷制御回路が介挿される。ゲート電荷制御回路は、
ＭＯＳ型トランジスタのオフからオンへの遷移時に複数
ステップで切り替わるゲート駆動波形を生成してゲート
端子に供給する駆動波形生成回路１１と、ゲート端子の
電圧を検出する電圧検出回路１２と、この電圧検出回路
１２の検出出力に応じて駆動波形生成回路１１のステッ
プ切替えを制御する切替制御回路１３とから構成され
る。
絡電流を抑制したインバータ回路を提供する。 【解決手段】 ＭＯＳ型トランジスタを正負電源と負荷
の間にブリッジ接続して構成され、所定の繰り返し周期
で各ＭＯＳ型トランジスタをオンオフ駆動して直流電圧
を交流電圧に変換するインバータ回路において、各ＭＯ
Ｓ型トランジスタのゲート端子とこのゲート端子への駆
動信号入力端子の間にゲート端子の電荷制御を行うゲー
ト電荷制御回路が介挿される。ゲート電荷制御回路は、
ＭＯＳ型トランジスタのオフからオンへの遷移時に複数
ステップで切り替わるゲート駆動波形を生成してゲート
端子に供給する駆動波形生成回路１１と、ゲート端子の
電圧を検出する電圧検出回路１２と、この電圧検出回路
１２の検出出力に応じて駆動波形生成回路１１のステッ
プ切替えを制御する切替制御回路１３とから構成され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ型トラン
ジスタを正負電源と負荷の間にブリッジ接続して構成さ
れ、所定の繰り返し周期で各ＭＯＳ型トランジスタをオ
ンオフ駆動して直流電圧を交流電圧に変換するインバー
タ回路に関する。
ジスタを正負電源と負荷の間にブリッジ接続して構成さ
れ、所定の繰り返し周期で各ＭＯＳ型トランジスタをオ
ンオフ駆動して直流電圧を交流電圧に変換するインバー
タ回路に関する。
【０００２】
【従来の技術】従来より、電力用スイッチ素子を電源と
負荷の間にブリッジ接続した、フルブリッジ形式あるい
はハーフブリッジ形式のインバータ回路が知られてい
る。このインバータ回路のスイッチ素子として、近年
は、自己消弧能力を持つＭＯＳ型トランジスタを用いた
ものが実用化されている。ＭＯＳ型トランジスタは、自
己消弧能力を有するために転流回路が不要であり、例え
ばサイリスタを用いた場合に比べて制御回路が簡単にな
るという利点を有する。
負荷の間にブリッジ接続した、フルブリッジ形式あるい
はハーフブリッジ形式のインバータ回路が知られてい
る。このインバータ回路のスイッチ素子として、近年
は、自己消弧能力を持つＭＯＳ型トランジスタを用いた
ものが実用化されている。ＭＯＳ型トランジスタは、自
己消弧能力を有するために転流回路が不要であり、例え
ばサイリスタを用いた場合に比べて制御回路が簡単にな
るという利点を有する。
【０００３】インバータ回路に基本的に要求されること
は、変換される交流電圧の波形歪が小さいことである。
交流電圧の波形歪を小さくするには、ブリッジを構成す
るＭＯＳ型トランジスタのオンオフを指令する駆動信号
波形の時間比率とこれにより駆動されるＭＯＳ型トラン
ジスタのオンオフの時間比率を一致させることが重要で
ある。この要求を満たすためには例えば、ＭＯＳ型トラ
ンジスタのゲート抵抗をできる限り小さくして高速スイ
ッチングを可能とすることが行われる。
は、変換される交流電圧の波形歪が小さいことである。
交流電圧の波形歪を小さくするには、ブリッジを構成す
るＭＯＳ型トランジスタのオンオフを指令する駆動信号
波形の時間比率とこれにより駆動されるＭＯＳ型トラン
ジスタのオンオフの時間比率を一致させることが重要で
ある。この要求を満たすためには例えば、ＭＯＳ型トラ
ンジスタのゲート抵抗をできる限り小さくして高速スイ
ッチングを可能とすることが行われる。
【０００４】しかしながら、ゲート抵抗を小さくするだ
けでは解決できない問題がある。即ち電力用ＭＯＳ型ト
ランジスタは大電流を扱うために、特にオンからオフへ
の切替時に、過剰な残留キャリアの排出に時間がかか
り、内部に形成される逆ダイオードの回復に時間がかか
って大きな遅れを生じる。このため、正負電源間に直列
接続されて交互にオンオフする二つのＭＯＳ型トランジ
スタに着目すると、一方がオンしたときに他方がオフに
なりきらない過渡期に、二つのＭＯＳ型トランジスタを
貫通して正負電源間に短絡電流（リカバリー電流）が流
れる。これがＭＯＳ型トランジスタの破壊を招く。
けでは解決できない問題がある。即ち電力用ＭＯＳ型ト
ランジスタは大電流を扱うために、特にオンからオフへ
の切替時に、過剰な残留キャリアの排出に時間がかか
り、内部に形成される逆ダイオードの回復に時間がかか
って大きな遅れを生じる。このため、正負電源間に直列
接続されて交互にオンオフする二つのＭＯＳ型トランジ
スタに着目すると、一方がオンしたときに他方がオフに
なりきらない過渡期に、二つのＭＯＳ型トランジスタを
貫通して正負電源間に短絡電流（リカバリー電流）が流
れる。これがＭＯＳ型トランジスタの破壊を招く。
【０００５】この問題に対して、従来考えられている対
策は、次のようなものである。 ＭＯＳ型トランジスタのオンからオフへの切替速度
と、オフからオンへの切替速度とを別個に設定できる制
御回路を用いて、オフからオンへの切替速度を遅くする
ことにより、短絡電流を抑制する。 直流電源母線に短絡電流抑制のためのインダクタンス
を挿入する。 ＭＯＳ型トランジスタ内部に高速性に優れた逆回復ダ
イオードを内蔵させる。
策は、次のようなものである。 ＭＯＳ型トランジスタのオンからオフへの切替速度
と、オフからオンへの切替速度とを別個に設定できる制
御回路を用いて、オフからオンへの切替速度を遅くする
ことにより、短絡電流を抑制する。 直流電源母線に短絡電流抑制のためのインダクタンス
を挿入する。 ＭＯＳ型トランジスタ内部に高速性に優れた逆回復ダ
イオードを内蔵させる。
【０００６】
【発明が解決しようとする課題】の方法は、短絡電流
をある程度抑制できるものの、スイッチングの過渡時間
が長くなるために、各ＭＯＳ型トランジスタでの消費電
力、従って発熱が大きくなるという難点がある。また、
オフからオンへの切替速度を遅くすることにより、波形
歪も大きくなる。の方法は、インダクタンスによる電
力損失と発熱、及び全体の形状の大型化という問題が残
る。の方法は、内蔵する逆回復ダイオードの高速性能
には限界があり、また高速性能のダイオードを内蔵させ
るとそれだけＭＯＳ型トランジスタのオン抵抗が増加し
て、電力損失が増大するという問題がある。
をある程度抑制できるものの、スイッチングの過渡時間
が長くなるために、各ＭＯＳ型トランジスタでの消費電
力、従って発熱が大きくなるという難点がある。また、
オフからオンへの切替速度を遅くすることにより、波形
歪も大きくなる。の方法は、インダクタンスによる電
力損失と発熱、及び全体の形状の大型化という問題が残
る。の方法は、内蔵する逆回復ダイオードの高速性能
には限界があり、また高速性能のダイオードを内蔵させ
るとそれだけＭＯＳ型トランジスタのオン抵抗が増加し
て、電力損失が増大するという問題がある。
【０００７】この発明は、上記事情を考慮してなされた
もので、電力損失や波形歪を増大させることなく、短絡
電流を抑制したインバータ回路を提供することを目的と
している。
もので、電力損失や波形歪を増大させることなく、短絡
電流を抑制したインバータ回路を提供することを目的と
している。
【０００８】
【課題を解決するための手段】この発明は、ＭＯＳ型ト
ランジスタを正負電源と負荷の間にブリッジ接続して構
成され、所定の繰り返し周期で各ＭＯＳ型トランジスタ
をオンオフ駆動して直流電圧を交流電圧に変換するイン
バータ回路であって、各ＭＯＳ型トランジスタのゲート
端子とこのゲート端子への駆動信号入力端子の間に前記
ゲート端子の電荷制御を行うゲート電荷制御手段が介挿
されたインバータ回路において、前記各ゲート電荷制御
手段は、前記ＭＯＳ型トランジスタのオフからオンへの
遷移時に複数ステップで切り替わるゲート駆動波形を生
成して前記ゲート端子に供給する駆動波形生成手段と、
前記ゲート端子の電圧を検出する電圧検出手段と、この
電圧検出手段の検出出力に応じて前記駆動波形生成手段
のステップ切替えを制御する切替制御手段とを有するこ
とを特徴とする。
ランジスタを正負電源と負荷の間にブリッジ接続して構
成され、所定の繰り返し周期で各ＭＯＳ型トランジスタ
をオンオフ駆動して直流電圧を交流電圧に変換するイン
バータ回路であって、各ＭＯＳ型トランジスタのゲート
端子とこのゲート端子への駆動信号入力端子の間に前記
ゲート端子の電荷制御を行うゲート電荷制御手段が介挿
されたインバータ回路において、前記各ゲート電荷制御
手段は、前記ＭＯＳ型トランジスタのオフからオンへの
遷移時に複数ステップで切り替わるゲート駆動波形を生
成して前記ゲート端子に供給する駆動波形生成手段と、
前記ゲート端子の電圧を検出する電圧検出手段と、この
電圧検出手段の検出出力に応じて前記駆動波形生成手段
のステップ切替えを制御する切替制御手段とを有するこ
とを特徴とする。
【０００９】この発明において、好ましくは、前記駆動
波形生成手段は、前記ＭＯＳ型トランジスタのオフから
オンへの遷移時に、前記ゲート端子の電圧がゲートしき
い値電圧近傍になるまでの遷移初期に低抵抗による高速
充電を行う第１ステップ、その後の遷移中期に高抵抗に
よる低速充電を行う第２ステップ、その後の遷移終期に
低抵抗による高速充電を行う第３ステップを持つゲート
駆動波形を生成するものであることを特徴とする。この
発明において、前記駆動波形生成手段は、具体的には、
一端が共通に前記ゲート端子に接続された互いに抵抗値
の異なる複数個の抵抗と、これらの抵抗の他端を前記駆
動信号入力端子の入力信号と前記切替制御手段の出力信
号の組み合わせに応じて選択的に充電または放電電源に
接続するスイッチ手段とから構成される。
波形生成手段は、前記ＭＯＳ型トランジスタのオフから
オンへの遷移時に、前記ゲート端子の電圧がゲートしき
い値電圧近傍になるまでの遷移初期に低抵抗による高速
充電を行う第１ステップ、その後の遷移中期に高抵抗に
よる低速充電を行う第２ステップ、その後の遷移終期に
低抵抗による高速充電を行う第３ステップを持つゲート
駆動波形を生成するものであることを特徴とする。この
発明において、前記駆動波形生成手段は、具体的には、
一端が共通に前記ゲート端子に接続された互いに抵抗値
の異なる複数個の抵抗と、これらの抵抗の他端を前記駆
動信号入力端子の入力信号と前記切替制御手段の出力信
号の組み合わせに応じて選択的に充電または放電電源に
接続するスイッチ手段とから構成される。
【００１０】この発明においてはまた、前記電圧検出手
段は、前記ゲート端子の電圧の立上り及び立下がりを所
定のしきい値で検出するしきい値回路により構成され、
前記切替制御手段は、前記しきい値回路の出力のエッジ
検出を行って所定時間幅のエッジ検出パルスを得るエッ
ジ検出手段と、このエッジ検出手段の出力と前記駆動信
号入力端子の入力信号との論理により前記駆動波形発生
手段に対して前記第１〜第３ステップのゲート駆動波形
を発生させる論理ゲート手段とを備えたことを特徴とす
る。この発明において更に、前記切替制御手段は、前記
駆動波形生成手段のステップ切替を行うための参照テー
ブルが記憶されたメモリと、前記電圧検出手段の検出出
力をディジタルデータに変換して前記メモリの番地選択
を行うＡ／Ｄコンバータとから構成される。
段は、前記ゲート端子の電圧の立上り及び立下がりを所
定のしきい値で検出するしきい値回路により構成され、
前記切替制御手段は、前記しきい値回路の出力のエッジ
検出を行って所定時間幅のエッジ検出パルスを得るエッ
ジ検出手段と、このエッジ検出手段の出力と前記駆動信
号入力端子の入力信号との論理により前記駆動波形発生
手段に対して前記第１〜第３ステップのゲート駆動波形
を発生させる論理ゲート手段とを備えたことを特徴とす
る。この発明において更に、前記切替制御手段は、前記
駆動波形生成手段のステップ切替を行うための参照テー
ブルが記憶されたメモリと、前記電圧検出手段の検出出
力をディジタルデータに変換して前記メモリの番地選択
を行うＡ／Ｄコンバータとから構成される。
【００１１】この発明においては、ブリッジ回路を構成
する各ＭＯＳ型トランジスタのゲート電荷制御手段とし
て、ＭＯＳ型トランジスタのオフからオンへの遷移時に
ゲート電圧の検出結果に応じて複数ステップで切り替わ
るゲート駆動波形を生成するようにしている。具体的に
は、例えばＭＯＳ型トランジスタのしきい値電圧程度ま
では高速のゲート充電を行い（第１ステップ）、その後
緩いカーブの駆動波形に切替え（第２ステップ）、更に
所定のゲート電圧からは高速充電の駆動波形に切替える
（第３ステップ）といったゲート駆動を行う。この様な
複数ステップのゲート駆動を行うと、正負電源間に直列
接続された二つのＭＯＳ型トランジスタの短絡電流を効
果的に抑制できる。しかも、単純な充電カーブでオフか
らオンへの切替え時間を長くする場合に比べて、過渡時
の電力損失を小さくすることができ、また無駄に切替え
時間を長くすることによる波形歪の増大を抑えることが
できる。
する各ＭＯＳ型トランジスタのゲート電荷制御手段とし
て、ＭＯＳ型トランジスタのオフからオンへの遷移時に
ゲート電圧の検出結果に応じて複数ステップで切り替わ
るゲート駆動波形を生成するようにしている。具体的に
は、例えばＭＯＳ型トランジスタのしきい値電圧程度ま
では高速のゲート充電を行い（第１ステップ）、その後
緩いカーブの駆動波形に切替え（第２ステップ）、更に
所定のゲート電圧からは高速充電の駆動波形に切替える
（第３ステップ）といったゲート駆動を行う。この様な
複数ステップのゲート駆動を行うと、正負電源間に直列
接続された二つのＭＯＳ型トランジスタの短絡電流を効
果的に抑制できる。しかも、単純な充電カーブでオフか
らオンへの切替え時間を長くする場合に比べて、過渡時
の電力損失を小さくすることができ、また無駄に切替え
時間を長くすることによる波形歪の増大を抑えることが
できる。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
るインバータ回路を示している。図示のように、正電源
Ｖ（＋），負電源Ｖ（−）と負荷Ｒの間に、自己消弧能
力を有するｎチャネルのＭＯＳ型トランジスタＱ１〜Ｑ
４を用いたブリッジ回路が構成されている。ＭＯＳ型ト
ランジスタＱ１〜Ｑ４は通常の縦型ＭＯＳトランジスタ
の他、内部でバイポーラ動作による導電変調を起こさせ
るＭＯＳ型トランジスタ（ＩＧＢＴ）を用いることもで
きる。各ＭＯＳ型トランジスタＱ１〜Ｑ４には、等価的
に内部に形成される逆ダイオードＤ１〜Ｄ４が並列に入
ることを示している。
の実施例を説明する。図１は、この発明の一実施例によ
るインバータ回路を示している。図示のように、正電源
Ｖ（＋），負電源Ｖ（−）と負荷Ｒの間に、自己消弧能
力を有するｎチャネルのＭＯＳ型トランジスタＱ１〜Ｑ
４を用いたブリッジ回路が構成されている。ＭＯＳ型ト
ランジスタＱ１〜Ｑ４は通常の縦型ＭＯＳトランジスタ
の他、内部でバイポーラ動作による導電変調を起こさせ
るＭＯＳ型トランジスタ（ＩＧＢＴ）を用いることもで
きる。各ＭＯＳ型トランジスタＱ１〜Ｑ４には、等価的
に内部に形成される逆ダイオードＤ１〜Ｄ４が並列に入
ることを示している。
【００１３】図２は、各ＭＯＳ型トランジスタＱ１〜Ｑ
４への駆動信号入力端子Ｓ１〜Ｓ４に入る基本的な駆動
信号波形を示している。これにより、周期的にＭＯＳ型
トランジスタＱ１，Ｑ４がオン、ＭＯＳ型トランジスタ
Ｑ２，Ｑ３がオンという動作を繰り返して、交流電圧Ｅ
R が得られることになる。但しこの実施例においては、
上述の駆動信号が直接ＭＯＳ型トランジスタには与えら
れない。即ち、各ＭＯＳ型トランジスタＱ１〜Ｑ４のゲ
ート端子Ｇ１〜Ｇ４とこのゲート端子Ｇ１〜Ｇ４への駆
動信号入力端子Ｓ１〜Ｓ４の間にそれぞれ駆動信号が入
力されてゲート端子Ｇ１〜Ｇ４の電荷制御を行うゲート
電荷制御回路１〜４が介挿されている。
４への駆動信号入力端子Ｓ１〜Ｓ４に入る基本的な駆動
信号波形を示している。これにより、周期的にＭＯＳ型
トランジスタＱ１，Ｑ４がオン、ＭＯＳ型トランジスタ
Ｑ２，Ｑ３がオンという動作を繰り返して、交流電圧Ｅ
R が得られることになる。但しこの実施例においては、
上述の駆動信号が直接ＭＯＳ型トランジスタには与えら
れない。即ち、各ＭＯＳ型トランジスタＱ１〜Ｑ４のゲ
ート端子Ｇ１〜Ｇ４とこのゲート端子Ｇ１〜Ｇ４への駆
動信号入力端子Ｓ１〜Ｓ４の間にそれぞれ駆動信号が入
力されてゲート端子Ｇ１〜Ｇ４の電荷制御を行うゲート
電荷制御回路１〜４が介挿されている。
【００１４】図３は、ＭＯＳ型トランジスタＱ１のゲー
ト電荷制御回路１に着目して、その具体的な構成例を示
している。この実施例では、ゲート端子Ｇへの駆動信号
入力手段としてフォトカプラーＰＣを用いており、この
フォトカプラーＰＣの入力信号が“Ｌ”の期間がＭＯＳ
型トランジスタＱ１をオン駆動する期間、即ちゲート端
子Ｇの充電期間であり、“Ｈ”の期間が放電期間であ
る。そしてゲート電荷制御回路１は、フォトカプラーＰ
Ｃの出力信号ＤＲＶ２が“Ｈ”であるＭＯＳ型トランジ
スタＱ１のオフからオンへの遷移時に、複数ステップで
切り替わるゲート駆動波形を生成してゲート端子Ｇ１に
供給するための駆動波形生成回路１１を有する。またこ
の駆動波形生成回路１１を制御して複数ステップのゲー
ト駆動波形を生成するために、ゲート端子Ｇ１の電圧を
検出するしきい値回路１２と、このしきい値回路１２の
検出出力に応じて駆動波形生成回路１１のステップ切替
えを制御する切替制御回路１３を有する。
ト電荷制御回路１に着目して、その具体的な構成例を示
している。この実施例では、ゲート端子Ｇへの駆動信号
入力手段としてフォトカプラーＰＣを用いており、この
フォトカプラーＰＣの入力信号が“Ｌ”の期間がＭＯＳ
型トランジスタＱ１をオン駆動する期間、即ちゲート端
子Ｇの充電期間であり、“Ｈ”の期間が放電期間であ
る。そしてゲート電荷制御回路１は、フォトカプラーＰ
Ｃの出力信号ＤＲＶ２が“Ｈ”であるＭＯＳ型トランジ
スタＱ１のオフからオンへの遷移時に、複数ステップで
切り替わるゲート駆動波形を生成してゲート端子Ｇ１に
供給するための駆動波形生成回路１１を有する。またこ
の駆動波形生成回路１１を制御して複数ステップのゲー
ト駆動波形を生成するために、ゲート端子Ｇ１の電圧を
検出するしきい値回路１２と、このしきい値回路１２の
検出出力に応じて駆動波形生成回路１１のステップ切替
えを制御する切替制御回路１３を有する。
【００１５】駆動波形生成回路１１はこの実施例の場
合、一端がゲート端子Ｇ１に共通接続された互いに抵抗
値の異なる３個の抵抗Ｒ１〜Ｒ３と、これらの抵抗Ｒ１
〜Ｒ３の他端を選択的に充電用電源ＶH （＝１０〜１５
Ｖ），放電用電源ＶL （＝−５Ｖ）に接続するための高
速スイッチング素子ＳＷ１〜ＳＷ３とから構成されてい
る。具体的にこの実施例の場合、Ｒ１＝１００Ω，Ｒ２
＝２００Ω，Ｒ３＝３０Ωに設定される。これらの抵抗
Ｒ１〜Ｒ３を選択的にゲート端子Ｇ１と充電用電源ＶH
，放電用電源ＶL の間に挿入することにより、ＭＯＳ
型トランジスタＱ１の内部ゲート抵抗及び容量との関係
で決まる駆動波形が得られることになる。
合、一端がゲート端子Ｇ１に共通接続された互いに抵抗
値の異なる３個の抵抗Ｒ１〜Ｒ３と、これらの抵抗Ｒ１
〜Ｒ３の他端を選択的に充電用電源ＶH （＝１０〜１５
Ｖ），放電用電源ＶL （＝−５Ｖ）に接続するための高
速スイッチング素子ＳＷ１〜ＳＷ３とから構成されてい
る。具体的にこの実施例の場合、Ｒ１＝１００Ω，Ｒ２
＝２００Ω，Ｒ３＝３０Ωに設定される。これらの抵抗
Ｒ１〜Ｒ３を選択的にゲート端子Ｇ１と充電用電源ＶH
，放電用電源ＶL の間に挿入することにより、ＭＯＳ
型トランジスタＱ１の内部ゲート抵抗及び容量との関係
で決まる駆動波形が得られることになる。
【００１６】しきい値回路１２は、ＭＯＳ型トランジス
タＱ１のゲート端子Ｇ１の電圧の立上り，立下がりを検
出するもので、具体的にはゲートしきい値電圧Ｖthを越
えると“Ｌ”出力を出すものとする。駆動波形生成回路
１１のスイッチ選択を行う切替制御回路１３は、しきい
値回路１２の出力Ａのエッジで所定時間幅のエッジ検出
パルスを出力するエッジ検出回路として、出力Ａを遅延
する遅延素子τと、この遅延出力Ｂと出力Ａを入力とす
るＥＸＮＯＲゲートＧ11を有する。
タＱ１のゲート端子Ｇ１の電圧の立上り，立下がりを検
出するもので、具体的にはゲートしきい値電圧Ｖthを越
えると“Ｌ”出力を出すものとする。駆動波形生成回路
１１のスイッチ選択を行う切替制御回路１３は、しきい
値回路１２の出力Ａのエッジで所定時間幅のエッジ検出
パルスを出力するエッジ検出回路として、出力Ａを遅延
する遅延素子τと、この遅延出力Ｂと出力Ａを入力とす
るＥＸＮＯＲゲートＧ11を有する。
【００１７】更に、ＥＸＮＯＲゲートＧ11の出力とフォ
トカプラーＰＣの出力ＤＲＶ２との組み合わせでスイッ
チ素子ＳＷ１〜ＳＷ３をオンオフ制御する論理ゲート回
路として、ＥＸＮＯＲゲートＧ11の出力とフォトカプラ
ーＰＣの出力ＤＲＶ２の一致検出を行うＡＮＤゲートＧ
12、このＡＮＤゲートＧ12の出力ＤＲＶ１とフォトカプ
ラーＰＣの出力ＤＲＶ２が入るＮＡＮＤゲートＧ13を有
する。ＮＡＮＤゲートＧ13の出力はインバータゲートＧ
14を介してスイッチＳＷ１を制御する。また、フォトカ
プラーＰＣの出力ＤＲＶ２はそのままスイッチＳＷ２の
制御信号となり、インバータゲートＧ15によるその反転
信号がスイッチＳＷ３の制御信号となる。
トカプラーＰＣの出力ＤＲＶ２との組み合わせでスイッ
チ素子ＳＷ１〜ＳＷ３をオンオフ制御する論理ゲート回
路として、ＥＸＮＯＲゲートＧ11の出力とフォトカプラ
ーＰＣの出力ＤＲＶ２の一致検出を行うＡＮＤゲートＧ
12、このＡＮＤゲートＧ12の出力ＤＲＶ１とフォトカプ
ラーＰＣの出力ＤＲＶ２が入るＮＡＮＤゲートＧ13を有
する。ＮＡＮＤゲートＧ13の出力はインバータゲートＧ
14を介してスイッチＳＷ１を制御する。また、フォトカ
プラーＰＣの出力ＤＲＶ２はそのままスイッチＳＷ２の
制御信号となり、インバータゲートＧ15によるその反転
信号がスイッチＳＷ３の制御信号となる。
【００１８】次に、この様に構成されたゲート電荷制御
回路での具体的なゲート電荷制御の動作を図４を参照し
て説明する。フォトカプラーＰＣの入力信号が“Ｌ”、
従って出力ＤＲＶ２が“Ｈ”になるとＭＯＳ型トランジ
スタＱ１のオフからオンへの遷移、即ちゲート端子Ｇ１
への充電が開始される。遷移初期は、フォトカプラーＰ
Ｃの出力ＤＲＶ２、ＡＮＤゲートＧ12の出力ＤＲＶ１共
に“Ｈ”であって、スイッチＳＷ１，ＳＷ２がオン、ス
イッチＳＷ３がオフである。従って、期間ｔ１には、抵
抗Ｒ１，Ｒ２の並列接続を介して充電用電源ＶH からゲ
ート端子Ｇ１への充電が行われる（第１ステップ）。こ
のとき、抵抗Ｒ１，Ｒ２の並列抵抗値は約５０〜６０Ω
であり、高速充電となる。
回路での具体的なゲート電荷制御の動作を図４を参照し
て説明する。フォトカプラーＰＣの入力信号が“Ｌ”、
従って出力ＤＲＶ２が“Ｈ”になるとＭＯＳ型トランジ
スタＱ１のオフからオンへの遷移、即ちゲート端子Ｇ１
への充電が開始される。遷移初期は、フォトカプラーＰ
Ｃの出力ＤＲＶ２、ＡＮＤゲートＧ12の出力ＤＲＶ１共
に“Ｈ”であって、スイッチＳＷ１，ＳＷ２がオン、ス
イッチＳＷ３がオフである。従って、期間ｔ１には、抵
抗Ｒ１，Ｒ２の並列接続を介して充電用電源ＶH からゲ
ート端子Ｇ１への充電が行われる（第１ステップ）。こ
のとき、抵抗Ｒ１，Ｒ２の並列抵抗値は約５０〜６０Ω
であり、高速充電となる。
【００１９】しきい値回路１２が、ゲート端子Ｇ１の電
圧がゲートしきい値電圧Ｖthを越えたことを検出する
と、出力Ａが“Ｌ”となり、これと遅延出力Ｂによって
ＥＸＮＯＲゲートＧ12が遅延素子τの遅延時間分（期間
ｔ２）だけ“Ｌ”となるエッジ検出パルスを出す。この
パルス出力によりＡＮＤゲートＧ12の出力ＤＲＶ１は遅
延時間τだけ“Ｌ”となる。これにより、この遷移中期
には、スイッチＳＷ２がオンのままスイッチＳＷ１がオ
フになり、抵抗Ｒ２のみによる充電が行われる（第２ス
テップ）。この時充電抵抗は、Ｒ２＝２００Ωであり、
図４に示すように低速充電となる。
圧がゲートしきい値電圧Ｖthを越えたことを検出する
と、出力Ａが“Ｌ”となり、これと遅延出力Ｂによって
ＥＸＮＯＲゲートＧ12が遅延素子τの遅延時間分（期間
ｔ２）だけ“Ｌ”となるエッジ検出パルスを出す。この
パルス出力によりＡＮＤゲートＧ12の出力ＤＲＶ１は遅
延時間τだけ“Ｌ”となる。これにより、この遷移中期
には、スイッチＳＷ２がオンのままスイッチＳＷ１がオ
フになり、抵抗Ｒ２のみによる充電が行われる（第２ス
テップ）。この時充電抵抗は、Ｒ２＝２００Ωであり、
図４に示すように低速充電となる。
【００２０】時間τが経過すると、ＡＮＤゲートＧ12の
出力ＤＲＶ１は再度“Ｈ”になり、スイッチＳＷ１が再
度オンして、遷移初期と同様に抵抗Ｒ１，Ｒ２の並列接
続による充電が行われる（第３ステップ）。この遷移後
期も高速充電であり、その後フォトカプラーＰＣの入力
が“Ｈ”になるまでの期間ｔ３の間この状態が続く。
出力ＤＲＶ１は再度“Ｈ”になり、スイッチＳＷ１が再
度オンして、遷移初期と同様に抵抗Ｒ１，Ｒ２の並列接
続による充電が行われる（第３ステップ）。この遷移後
期も高速充電であり、その後フォトカプラーＰＣの入力
が“Ｈ”になるまでの期間ｔ３の間この状態が続く。
【００２１】フォトカプラーＰＣの入力が“Ｈ”、従っ
て出力ＤＲＶ２が“Ｌ”になると、スイッチＳＷ１，Ｓ
Ｗ２がオフ、代わってスイッチＳＷ３がオンになる。こ
れにより、抵抗Ｒ１，Ｒ２はオープンとなり、抵抗Ｒ３
が放電用電源ＶL に接続され、小さい抵抗Ｒ３（＝３０
Ω）による高速放電が行われる。ゲート端子Ｇ１は高速
放電されて、しきい値回路１２の出力が“Ｈ”になる
が、ＡＮＤゲートＧ12の出力ＤＲＶ１は、再びフォトカ
プラーＰＣの入力が“Ｌ”になるまでの期間ｔ４の間、
“Ｌ”に保たれる。
て出力ＤＲＶ２が“Ｌ”になると、スイッチＳＷ１，Ｓ
Ｗ２がオフ、代わってスイッチＳＷ３がオンになる。こ
れにより、抵抗Ｒ１，Ｒ２はオープンとなり、抵抗Ｒ３
が放電用電源ＶL に接続され、小さい抵抗Ｒ３（＝３０
Ω）による高速放電が行われる。ゲート端子Ｇ１は高速
放電されて、しきい値回路１２の出力が“Ｈ”になる
が、ＡＮＤゲートＧ12の出力ＤＲＶ１は、再びフォトカ
プラーＰＣの入力が“Ｌ”になるまでの期間ｔ４の間、
“Ｌ”に保たれる。
【００２２】以下、同様の動作が繰り返される。以上の
動作をまとめて表に示すと、下記表１のようになる。
動作をまとめて表に示すと、下記表１のようになる。
【００２３】
【表１】
【００２４】以上のようにこの実施例においては、ゲー
ト電圧ＶG を検出してフィードバックすることによっ
て、ゲート電圧ＶG の立上がり時、即ちＭＯＳ型トラン
ジスタＱ１がオフからオンに切り替わる際に、図４に示
したように、３ステップで駆動電圧波形が切替えられ
る。この様なゲート駆動波形の制御により、短絡電流の
抑制、電力損失の低減が図られる理由を、図５及び図６
を参照して説明する。
ト電圧ＶG を検出してフィードバックすることによっ
て、ゲート電圧ＶG の立上がり時、即ちＭＯＳ型トラン
ジスタＱ１がオフからオンに切り替わる際に、図４に示
したように、３ステップで駆動電圧波形が切替えられ
る。この様なゲート駆動波形の制御により、短絡電流の
抑制、電力損失の低減が図られる理由を、図５及び図６
を参照して説明する。
【００２５】図５は、図１のなかで直列接続された二つ
のＭＯＳ型トランジスタＱ１，Ｑ３に着目して、オンオ
フの切り替わりでのドレイン電圧ＶDSの変化と、これら
のトランジスタＱ１，Ｑ３を貫通する短絡電流を示して
いる。ＭＯＳ型トランジスタＱ１がオンからオフになる
ときに、前述のように大きな遅れが生じ、これに対して
ＭＯＳ型トランジスタＱ３が低抵抗によるゲート充電に
よって一点鎖線で示すように高速でオンになったとする
と、両者が同時に低いオン抵抗となって大きな短絡電流
が流れることになる。一方この実施例の場合、３ステッ
プのゲート充電によりＭＯＳ型トランジスタＱ３のオン
抵抗はゆっくり下がるから、実線で示すように短絡電流
は小さくなる。
のＭＯＳ型トランジスタＱ１，Ｑ３に着目して、オンオ
フの切り替わりでのドレイン電圧ＶDSの変化と、これら
のトランジスタＱ１，Ｑ３を貫通する短絡電流を示して
いる。ＭＯＳ型トランジスタＱ１がオンからオフになる
ときに、前述のように大きな遅れが生じ、これに対して
ＭＯＳ型トランジスタＱ３が低抵抗によるゲート充電に
よって一点鎖線で示すように高速でオンになったとする
と、両者が同時に低いオン抵抗となって大きな短絡電流
が流れることになる。一方この実施例の場合、３ステッ
プのゲート充電によりＭＯＳ型トランジスタＱ３のオン
抵抗はゆっくり下がるから、実線で示すように短絡電流
は小さくなる。
【００２６】図６は、一つのＭＯＳ型トランジスタ、例
えばＱ１に着目して、これがオンするときのゲート電圧
ＶG ，ドレイン電圧ＶDS，ドレイン電流ＩDS及び消費電
力Ｐを示している。実線が実施例の場合であり、一点鎖
線は、ステップ的な切替を行わず高抵抗のみでゲート充
電を行った場合である。図５で説明した短絡電流を抑制
するために、高抵抗のみでゲート充電を行うと、ゲート
電圧の立上がりｔ１１から完全にオンになる時刻ｔ１３
までの過渡時間が長く、この間に大きな消費電力Ｐが発
生する。これに対してこの実施例では、３ステップのゲ
ート駆動によって、早い時刻ｔ１２には完全にオン状態
になるため、過渡状態で生じる消費電力が低減されるこ
とになる。
えばＱ１に着目して、これがオンするときのゲート電圧
ＶG ，ドレイン電圧ＶDS，ドレイン電流ＩDS及び消費電
力Ｐを示している。実線が実施例の場合であり、一点鎖
線は、ステップ的な切替を行わず高抵抗のみでゲート充
電を行った場合である。図５で説明した短絡電流を抑制
するために、高抵抗のみでゲート充電を行うと、ゲート
電圧の立上がりｔ１１から完全にオンになる時刻ｔ１３
までの過渡時間が長く、この間に大きな消費電力Ｐが発
生する。これに対してこの実施例では、３ステップのゲ
ート駆動によって、早い時刻ｔ１２には完全にオン状態
になるため、過渡状態で生じる消費電力が低減されるこ
とになる。
【００２７】図７は、この発明の別の実施例によるゲー
ト電荷制御回路の構成を示す。この実施例では、電圧検
出回路１２ａがアナログ回路である場合に、切替制御回
路１３を、電圧検出回路１２ａの出力をディジタルデー
タに変換するＡ／Ｄコンバータ１３ａと、駆動波形生成
回路１１のステップ切替を行うための参照テーブルが記
憶されてＡ／Ｄコンバータ１３ａの出力により番地選択
がなされるメモリ１３ｂとにより構成している。駆動波
形生成回路１１の具体構成は先の実施例と同じである必
要はないが、先の実施例と同様にゲート駆動波形を複数
ステップで切替え発生できるように構成して、予め定め
られた参照テーブルに従ってステップ切替えを行うこと
により、先の実施例と同様の効果を得ることができる。
ト電荷制御回路の構成を示す。この実施例では、電圧検
出回路１２ａがアナログ回路である場合に、切替制御回
路１３を、電圧検出回路１２ａの出力をディジタルデー
タに変換するＡ／Ｄコンバータ１３ａと、駆動波形生成
回路１１のステップ切替を行うための参照テーブルが記
憶されてＡ／Ｄコンバータ１３ａの出力により番地選択
がなされるメモリ１３ｂとにより構成している。駆動波
形生成回路１１の具体構成は先の実施例と同じである必
要はないが、先の実施例と同様にゲート駆動波形を複数
ステップで切替え発生できるように構成して、予め定め
られた参照テーブルに従ってステップ切替えを行うこと
により、先の実施例と同様の効果を得ることができる。
【００２８】実施例では、フルブリッジ形式のインバー
タ回路を説明したが、ハーフブリッジを用いたインバー
タ回路は勿論、３相交流用インバータ回路にも同様にこ
の発明を適用することが可能である。
タ回路を説明したが、ハーフブリッジを用いたインバー
タ回路は勿論、３相交流用インバータ回路にも同様にこ
の発明を適用することが可能である。
【００２９】
【発明の効果】以上述べたようにこの発明によれば、イ
ンバータ回路のブリッジを構成するＭＯＳ型トランジス
タのゲート電荷制御手段を、ゲート電圧を検出してその
検出結果に応じて複数ステップで切り替わるゲート駆動
波形を生成するように構成することにより、過渡時の電
力損失や波形歪の増大をもたらすことなく、電源間に直
列接続されたＭＯＳ型トランジスタの短絡電流を効果的
に抑制して、発熱による破壊等を確実に防止することが
できる。
ンバータ回路のブリッジを構成するＭＯＳ型トランジス
タのゲート電荷制御手段を、ゲート電圧を検出してその
検出結果に応じて複数ステップで切り替わるゲート駆動
波形を生成するように構成することにより、過渡時の電
力損失や波形歪の増大をもたらすことなく、電源間に直
列接続されたＭＯＳ型トランジスタの短絡電流を効果的
に抑制して、発熱による破壊等を確実に防止することが
できる。
【図１】 この発明の一実施例によるインバータ回路の
構成を示す。
構成を示す。
【図２】 同実施例のインバータ回路の駆動信号波形を
示す。
示す。
【図３】 同実施例のゲート電荷制御回路の具体構成例
を示す。
を示す。
【図４】 同実施例のゲート駆動動作波形を示す。
【図５】 同実施例の短絡電流低減の様子を示す動作波
形である。
形である。
【図６】 同実施例の電力損失低減の様子を示す動作波
形である。
形である。
【図７】 他の実施例によるゲート電荷制御回路の構成
を示す。
を示す。
【符号の説明】 Ｑ１〜Ｑ４…ＭＯＳ型トランジスタ、１〜４…ゲート
電荷制御回路、１１…駆動波形生成回路、１２…しきい
値回路（電圧検出回路）、１３…切替制御回路。
電荷制御回路、１１…駆動波形生成回路、１２…しきい
値回路（電圧検出回路）、１３…切替制御回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 17/16 Ｈ０３Ｋ 17/16 Ｌ
Claims (5)
- 【請求項１】 ＭＯＳ型トランジスタを正負電源と負荷
の間にブリッジ接続して構成され、所定の繰り返し周期
で各ＭＯＳ型トランジスタをオンオフ駆動して直流電圧
を交流電圧に変換するインバータ回路であって、各ＭＯ
Ｓ型トランジスタのゲート端子とこのゲート端子への駆
動信号入力端子の間に前記ゲート端子の電荷制御を行う
ゲート電荷制御手段が介挿されたインバータ回路におい
て、 前記各ゲート電荷制御手段は、 前記ＭＯＳ型トランジスタのオフからオンへの遷移時に
複数ステップで切り替わるゲート駆動波形を生成して前
記ゲート端子に供給する駆動波形生成手段と、 前記ゲート端子の電圧を検出する電圧検出手段と、 この電圧検出手段の検出出力に応じて前記駆動波形生成
手段のステップ切替えを制御する切替制御手段とを有す
ることを特徴とするインバータ回路。 - 【請求項２】 前記駆動波形生成手段は、前記ＭＯＳ型
トランジスタのオフからオンへの遷移時に、前記ゲート
端子の電圧がゲートしきい値電圧近傍になるまでの遷移
初期に低抵抗による高速充電を行う第１ステップ、その
後の遷移中期に高抵抗による低速充電を行う第２ステッ
プ、その後の遷移終期に低抵抗による高速充電を行う第
３ステップを持つゲート駆動波形を生成するものである
ことを特徴とする請求項１記載のインバータ回路。 - 【請求項３】 前記駆動波形生成手段は、一端が共通に
前記ゲート端子に接続された互いに抵抗値の異なる複数
個の抵抗と、これらの抵抗の他端を前記駆動信号入力端
子の入力信号と前記切替制御手段の出力信号の組み合わ
せに応じて選択的に充電または放電電源に接続するスイ
ッチ手段とから構成されていることを特徴とする請求項
１または２に記載のインバータ回路。 - 【請求項４】 前記電圧検出手段は、前記ゲート端子の
電圧の立上り及び立下がりを所定のしきい値で検出する
しきい値回路により構成され、 前記切替制御手段は、前記しきい値回路の出力のエッジ
検出を行って所定時間幅のエッジ検出パルスを得るエッ
ジ検出手段と、このエッジ検出手段の出力と前記駆動信
号入力端子の入力信号との論理により前記駆動波形発生
手段に対して前記第１〜第３ステップのゲート駆動波形
を発生させる論理ゲート手段とを備えたことを特徴とす
る請求項２記載のインバータ回路。 - 【請求項５】 前記切替制御手段は、前記駆動波形生成
手段のステップ切替を行うための参照テーブルが記憶さ
れたメモリと、前記電圧検出手段の検出出力をディジタ
ルデータに変換して前記メモリの番地選択を行うＡ／Ｄ
コンバータとから構成されていることを特徴とする請求
項１記載のインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8259457A JPH10108477A (ja) | 1996-09-30 | 1996-09-30 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8259457A JPH10108477A (ja) | 1996-09-30 | 1996-09-30 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10108477A true JPH10108477A (ja) | 1998-04-24 |
Family
ID=17334339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8259457A Pending JPH10108477A (ja) | 1996-09-30 | 1996-09-30 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10108477A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000228868A (ja) * | 1998-12-03 | 2000-08-15 | Hitachi Ltd | 電圧駆動形スイッチング素子のゲート駆動回路 |
| JP2001221068A (ja) * | 2000-02-04 | 2001-08-17 | Hitachi Ltd | スロットルバルブ制御装置 |
| JP2006148971A (ja) * | 2000-03-10 | 2006-06-08 | Ricoh Co Ltd | スイッチング素子駆動回路装置およびそれを用いた電子機器 |
| JP2006324963A (ja) * | 2005-05-19 | 2006-11-30 | Toyota Motor Corp | 電圧駆動型スイッチング素子の駆動装置 |
| JP2007306166A (ja) * | 2006-05-10 | 2007-11-22 | Toyota Motor Corp | 絶縁ゲート型半導体素子の駆動装置およびその方法 |
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| JP2009189173A (ja) * | 2008-02-07 | 2009-08-20 | Denso Corp | 回転機の制御装置及び回転機の制御システム |
| JP2009201110A (ja) * | 2008-02-19 | 2009-09-03 | Alstom Transport Sa | パワーエレクトロニクスコンポーネントを制御するためのデバイス及び回路、関連する駆動方法、並びに関連する点弧子 |
| JP2010034701A (ja) * | 2008-07-25 | 2010-02-12 | Denso Corp | 電力変換回路の駆動回路 |
| JPWO2008155917A1 (ja) * | 2007-06-19 | 2010-08-26 | パナソニック株式会社 | スイッチング素子駆動回路 |
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| CN105116181A (zh) * | 2015-07-16 | 2015-12-02 | 中煤科工集团重庆研究院有限公司 | 电压阶跃装置及矿用直流电源检测装置 |
| CN107991543A (zh) * | 2017-12-18 | 2018-05-04 | 深圳芯能半导体技术有限公司 | 绝缘栅双极型晶体管的栅极电荷量测量电路及其测量方法 |
| JP2018182899A (ja) * | 2017-04-12 | 2018-11-15 | 株式会社東芝 | ゲート駆動回路および電力変換装置 |
-
1996
- 1996-09-30 JP JP8259457A patent/JPH10108477A/ja active Pending
Cited By (23)
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