JP2018182899A - ゲート駆動回路および電力変換装置 - Google Patents

Abstract

【課題】並列接続された複数のスイッチング素子を同時駆動する時に電流アンバランスを抑制することが可能なゲート駆動回路を提供する。【解決手段】一実施形態によれば、ゲート駆動回路は、並列接続された複数のスイッチング素子のゲート端子に接続された複数の電流バランス制御回路と、複数のスイッチング素子の駆動信号を生成して複数の電流バランス制御回路へ同時に出力するパルス発生器とを備える。各電流バランス制御回路は、第１伝送路に設けられた第１抵抗器と、第２伝送路に設けられ、第１抵抗器の抵抗値よりも大きな抵抗値を有する第２抵抗器と、各スイッチング素子に入力される入力電圧または各スイッチング素子から出力される出力電圧と、基準電圧との比較結果を出力するコンパレータと、比較結果に基づいて、パルス発生器を第１伝送路または第２伝送路に接続するスイッチと、を含む。【選択図】図１

Description

本発明の実施形態は、ゲート駆動回路および電力変換装置に関する。

電力変換装置では、複数のスイッチング素子を並列に接続して同時に駆動する場合がある。この場合、各スイッチング素子の特性ばらつきや、各スイッチング素子に接続された配線のインダクタ成分によって、電流アンバランスが発生する可能性がある。電流アンバランスが発生すると、いずれかのスイッチング素子に電流が集中して流れて、当該スイッチング素子の寿命低下や突発的な破壊が懸念される。

特開２０１４−２３０３０７号公報 特開２０１１−２３４２７５号公報

本発明の実施形態は、並列接続された複数のスイッチング素子を同時駆動する時に電流アンバランスを抑制することが可能なゲート駆動回路、および電力変換装置を提供することを目的とする。

一実施形態によれば、ゲート駆動回路は、並列接続された複数のスイッチング素子のゲート端子に接続された複数の電流バランス制御回路と、複数のスイッチング素子の駆動信号を生成して複数の電流バランス制御回路へ同時に出力するパルス発生器と、を備える。各電流バランス制御回路は、駆動信号をゲート端子へ伝送する第１伝送路に設けられた第１抵抗器と、第１伝送路と異なる経路で駆動信号をゲート端子へ伝送する第２伝送路に設けられ、第１抵抗器の抵抗値よりも大きな抵抗値を有する第２抵抗器と、各スイッチング素子に入力される入力電圧または各スイッチング素子から出力される出力電圧と、基準電圧との比較結果を出力するコンパレータと、比較結果に基づいて、パルス発生器を第１伝送路または第２伝送路に接続するスイッチと、を含む。

本実施形態によれば、並列接続された複数のスイッチング素子を同時に駆動する時に電流アンバランスを抑制することが可能となる。

第１実施形態に係る電力変換装置の一構成例を概略的に示す図である。 （ａ）は、第１実施形態に係る電力変換装置の動作を示す波形図であり、（ｂ）は、抵抗器の切り替え動作が無かった場合の波形図である。 第２実施形態に係る電力変換装置の一構成例を概略的に示す図である。 第３実施形態に係る電力変換装置の一構成例を概略的に示す図である。 （ａ）は、第３実施形態に係る電力変換装置の動作を示す波形図であり、（ｂ）は、抵抗器の切り替え動作が無かった場合の波形図である。 第４実施形態に係る電力変換装置の一構成例を概略的に示す図である。

以下、本発明の実施形態を図面を参照して説明する。本実施形態は、本発明を限定するものではない。

図１は、第１実施形態に係る電力変換装置の一構成例を概略的に示す図である。本実施形態に係る電力変換装置１は、複数のスイッチング素子Ｑ１〜Ｑｎと、スイッチング素子Ｑ１〜Ｑｎを同時に駆動するゲート駆動回路１０を備える。スイッチング素子Ｑ１〜Ｑｎは、ＭＯＳＦＥＴ（Metal Oxide SemＩｄonductor Field Effect Transistor）であるが、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）のような他の種類のスイッチング素子であってもよい。

スイッチング素子Ｑ１〜Ｑｎは、ゲート端子Ｔｇ、ドレイン端子Ｔｄ、ソース端子Ｔｓを有するパッケージ内に個別に収容されている。各パッケージ内では、還流ダイオードＤ１〜Ｄｎが、スイッチング素子Ｑ１〜Ｑｎに逆並列に接続されている。すなわち、還流ダイオードＤ１〜Ｄｎは、ソース端子Ｔｓからドレイン端子Ｔｄに向かう順方向に接続されている。なお、図１には示されていないが、電力変換装置１が、三相の電力変換装置である場合には、一組のスイッチング素子Ｑ１〜Ｑｎが直列に接続されて各相アームを構成する。スイッチング素子Ｑ１〜Ｑｎは、ドレイン端子Ｔｄに接続された配線Ｗ１およびソース端子Ｔｓに接続された配線Ｗ２によって、並列に接続されている。

ゲート駆動回路１０は、ゲート電源２０と、パルス発生器３０と、複数の電流バランス制御回路４０と、を備えている。ゲート電源２０は、パルス発生器３０へ電圧を供給する。パルス発生器３０は、ゲート電源２０から供給された電圧を用いてスイッチング素子Ｑ１〜Ｑｎの駆動信号を生成し、生成した駆動信号を各電流バランス制御回路４０へ同時に出力する。電流バランス制御回路４０は、第１抵抗器Ｒ１と、第２抵抗器Ｒ２と、第３抵抗器Ｒ３と、ＭＯＳＦＥＴ５１〜５３と、信号変換器６１〜６３と、スイッチ７１と、コンパレータ８１と、を備える。

電流バランス制御回路４０内において、駆動信号の伝送路は、スイッチ７１によって切り替えられる。スイッチ７１は、コンパレータ８１の出力状態に基づいて、パルス発生器３０の接続先を第１伝送路Ｓ１または第２伝送路Ｓ２に切り替える。第１伝送路Ｓ１および第２伝送路Ｓ２は、駆動信号をゲート端子Ｔｇへ伝送する。

第１伝送路Ｓ１には、信号変換器６１と、ＭＯＳＦＥＴ５１と、第１抵抗器Ｒ１とが設けられている。信号変換器６１は、例えば、入力と出力とが絶縁された電源トランスまたはフォトカプラなどで構成されている。信号変換器６１は、駆動信号を、Ｐチャネル型のＭＯＳＦＥＴ５１を制御可能な電圧信号に変換して出力する。ＭＯＳＦＥＴ５１は、この電圧信号に基づいてオン状態およびオフ状態に切り替わる。第１抵抗器Ｒ１は、ＭＯＳＦＥＴ５１のドレインとゲート端子Ｔｇとの間に設けられている。

一方、第２伝送路Ｓ２には、信号変換器６２と、ＭＯＳＦＥＴ５２と、第２抵抗器Ｒ２とが設けられている。信号変換器６２は、信号変換器６１と同様に、電源トランスまたはフォトカプラなどで構成されている。信号変換器６２は、駆動信号を、Ｐチャネル型のＭＯＳＦＥＴ５２を制御可能な電圧信号に変換して出力する。ＭＯＳＦＥＴ５２は、この電圧信号に基づいてオン状態およびオフ状態に切り替わる。第２抵抗器Ｒ２は、ＭＯＳＦＥＴ５２のドレインとゲート端子Ｔｇとの間に設けられている。第２抵抗器Ｒ２の抵抗値は、第１抵抗器Ｒ１の抵抗値よりも大きい。

パルス発生器３０で生成された駆動信号は、信号変換器６３にも入力される。信号変換器６３も、信号変換器６１と同様に、電源トランスまたはフォトカプラなどで構成されている。信号変換器６３は、パルス発生器３０から入力された駆動信号を、Ｎチャネル型のＭＯＳＦＥＴ５３を制御可能な電圧信号に変換して出力する。第３抵抗器Ｒ３は、ＭＯＳＦＥＴ５３のドレインとゲート端子Ｔｇとの間に設けられている。ＭＯＳＦＥＴ５３が、信号変換器６３からの電圧信号に基づいてオンすると、ゲート端子Ｔｇの電圧が低下する。その結果、スイッチング素子Ｑ１〜Ｑｎはオフする。各スイッチング素子のオフ時間は、第３抵抗器Ｒ３によって調整される。

コンパレータ８１の正側の入力端子には、基準電圧Ｖｒｅｆが、予め設定されたしきい値として入力される。また、負側の入力端子には、ソース端子Ｔｓから出力された電圧が入力される。

スイッチング素子Ｑ１〜Ｑｎがオンすると、ドレイン電流がドレイン端子Ｔｄからソース端子Ｔｓへ向かって流れ始める。このとき、ドレイン電流が配線Ｗ２を流れると、インダクタ成分Ｌ１１〜Ｌ１ｎの両端に電圧が発生する。コンパレータ８１は、このインダクタ成分Ｌ１１〜Ｌ１ｎの電圧が加わったソース端子の電圧と、基準電圧Ｖｒｅｆとを比較し、比較結果を示す信号を出力する。本実施形態では、ソース端子の電圧値が、基準電圧Ｖｒｅｆの値以上の場合にコンパレータ８１はハイレベルの信号を出力する。反対に、ソース端子の電圧値が、基準電圧Ｖｒｅｆの値未満の場合には、コンパレータ８１はローレベルの信号を出力する。

コンパレータ８１の出力信号がローレベルのとき、スイッチ７１は、パルス発生器３０と、第１抵抗器Ｒ１を有する第１伝送路Ｓ１とを接続する。また、当該出力信号がハイレベルのとき、スイッチ７１は、パルス発生器３０と、第２抵抗器Ｒ２を有する第２伝送路Ｓ２とを接続する。

次に、図２（ａ）を参照して本実施形態に係る電力変換装置１の動作について説明する。図２（ａ）は、スイッチング素子Ｑ１、Ｑ２のゲート‐ソース間電圧Ｖｇｓ、ドレイン電流Ｉｄ、およびドレイン電流Ｉｄの時間変化率ｄｉ／ｄｔの波形図を示す。さらに、図２（ａ）は、コンパレータ８１の負側の入力端子に入力される入力電圧Ｖｉ、およびコンパレータ８１の出力電圧Ｖｏの波形図も示す。

電圧Ｖｇｓがローレベルのとき、スイッチング素子Ｑ１〜Ｑｎはオフ状態となる。そのため、ドレイン電流Ｉｄは流れない。このとき、入力電圧Ｖｉは、基準電圧Ｖｒｅｆよりも低いので、コンパレータ８１の出力電圧Ｖｏはローレベルである。また、各電流バランス制御回路４０のスイッチ７１は、第１伝送路Ｓ１をパルス発生器３０に接続している。これにより、第１抵抗器Ｒ１が、スイッチング素子Ｑ１〜Ｑｎのゲート抵抗として機能する。

電圧Ｖｇｓの上昇によってスイッチング素子Ｑ１〜Ｑｎが同時にオンすると、ドレイン電流Ｉｄが流れ始める。これにより、配線Ｗ２のインダクタ成分Ｌ１１〜Ｌ１ｎの両端に電圧（Ｖ＝Ｌ×ｄｉ／ｄｔ）が発生し、その電圧がコンパレータ８１に入力される。このとき、インダクタ成分Ｌ１１〜Ｌ１ｎまたは素子特性のばらつきによって、例えば、ドレイン電流Ｉｄがスイッチング素子Ｑ２に集中的に流れると、図２（ａ）に示すように、スイッチング素子Ｑ２のドレイン電流Ｉｄの時間変化率ｄｉ／ｄｔは、急激に高くなる。その結果、入力電圧Ｖｉが時刻ｔ１で基準電圧Ｖｒｅｆに達する。

入力電圧Ｖｉが基準電圧Ｖｒｅｆに達すると、図２（ａ）に示すように、コンパレータ８１の出力電圧Ｖｏがローレベルからハイレベルに変化する。この出力電圧Ｖｏの変化によって、スイッチ７１は、パルス発生器３０の接続先を、第１伝送路Ｓ１から第２伝送路Ｓ２に切り替える。これにより、第１抵抗器Ｒ１よりも大きな第２抵抗器が、ゲート抵抗として機能する。これにより、スイッチング素子Ｑ２のドレイン電流Ｉｄの時間変化率ｄｉ／ｄｔ、換言するとスイッチング速度が遅くなり、電流アンバランスが抑制される。

その後、スイッチング素子Ｑ２のスイッチング速度の低下によって、入力電圧Ｖｉは、時刻ｔ２で基準電圧Ｖｒｅｆよりも小さくなる。これにより、コンパレータ８１の出力電圧Ｖｏは、ハイレベルからローレベルに変化する。この出力電圧Ｖｏの変化によって、スイッチ７１は、パルス発生器３０の接続先を、第２伝送路Ｓ２から第１伝送路Ｓ１に戻す。このようにして、スイッチング素子Ｑ１〜Ｑｎ間でドレイン電流Ｉｄのバランスが確保される。

図２（ｂ）は、第１抵抗器Ｒ１から第２抵抗器Ｒ２への切り替え動作を行わない場合の波形図である。図２（ｂ）は、スイッチング素子Ｑ１、Ｑ２のゲート‐ソース間電圧Ｖｇｓおよびドレイン電流Ｉｄを示す。スイッチング素子Ｑ１とスイッチング素子Ｑ２との間でドレイン電流Ｉｄのアンバランスが発生したとき、第１抵抗器Ｒ１から第２抵抗器Ｒ２の切り替え動作が行われないと、図２（ｂ）に示すように、ドレイン電流Ｉｄの差が拡大してしまう。

一方、本実施形態に係るゲート駆動回路１０によれば、スイッチング素子Ｑ１〜Ｑｎ内でドレイン電流Ｉｄのアンバランスが発生したとき、その電流アンバランスはコンパレータ８１で検出される。また、スイッチ７１が、コンパレータ８１の検出に基づいて、抵抗値の大きな第２抵抗器Ｒ２をゲート端子Ｔｇに接続させる。その結果、スイッチング素子Ｑ１〜Ｑｎ内でスイッチング速度のばらつきが抑制されるので、ドレイン電流のアンバランスを抑制できる。なお、ドレイン電流を分流したセンス電流を検出するためのセンス端子が、スイッチング素子Ｑ１〜Ｑｎをここに収容したパッケージ内に設けられている場合には、当該センス端子の電圧を、ソース端子Ｔｓの電圧の代わりにコンパレータ８１の負側の入力端子に入力してもよい。この場合も、センス端子の電圧には、インダクタ成分Ｌ１１〜Ｌ１ｎの電圧が含まれるので、コンパレータ８１は、ドレイン電流Ｉｄの電流アンバランスを検出することができる。

また、本実施形態に係るゲート駆動回路１０では、１つのパルス発生器３０で生成された駆動信号が、一括してスイッチング素子Ｑ１〜Ｑｎに入力される。そのため、スイッチング素子Ｑ１〜Ｑｎ内でスイッチングのタイミングを同期させて電流アンバランスをより起こりにくくすることが可能となる。さらに、駆動信号の信号源を１つに集約することによって、部品点数および製造コストを削減することが可能となる。

（第２実施形態）
図３は、第２実施形態に係る電力変換装置の一構成例を概略的に示す図である。なお、以下の説明において、上述の電力変換装置１と同様の構成要素については、同一の符号を付して説明を省略する。上述の電力変換装置１では、スイッチング素子Ｑ１〜Ｑｎは、１つの半導体チップで構成されている。

一方、本実施形態に係る電力変換装置２では、スイッチング素子Ｑ１〜Ｑｎは、複数の半導体チップで構成されている。例えば、スイッチング素子Ｑ１は、複数のスイッチング素子Ｑ１１〜Ｑ１ｎを有する。スイッチング素子Ｑ１１〜Ｑ１ｎは、互いに並列接続され、パルス発生器３０で生成された駆動信号で同時に駆動する。スイッチング素子Ｑ１１〜Ｑ１ｎには、還流ダイオードＤ１１〜Ｄ１ｎが逆並列に接続されている。また、これらのスイッチング素子Ｑ１１〜Ｑ１ｎのゲート、ドレイン、およびソースは、ゲート端子Ｔｇ、ドレイン端子Ｔｄ、ソース端子Ｔｓに共通に接続されている。

ゲート端子Ｔｇは、第１実施形態と同様に、電流バランス制御回路４０の第１抵抗器Ｒ１および第２抵抗器Ｒ２に接続されている。また、ソース端子も、第１実施形態と同様に、電流バランス制御回路４０のコンパレータ８１の負側の入力端子に接続されている。そのため、本実施形態でも、インダクタ成分Ｌ１１〜Ｌ１ｎのばらつきによって、ドレイン電流Ｉｄのアンバランスが発生すると、コンパレータ８１の入力電圧Ｖｉが上昇する。

その後、入力電圧Ｖｉが基準電圧Ｖｒｅｆに達すると、第１実施形態と同様に、コンパレータ８１の出力電圧Ｖｏのレベルが変化する。出力電圧Ｖｏの変化に伴うスイッチ７１の切り替え動作によって、駆動信号は、第２抵抗器Ｒ２を有する第２伝送路Ｓ２を通じてゲート端子Ｔｇに入力される。その結果、ドレイン電流Ｉｄのアンバランスの原因となったスイッチング速度が抑制されるので、電流アンバランスは抑制される。

以上説明した本実施形態においても、第１実施形態と同様に、コンパレータ８１がスイッチング素子Ｑ１〜Ｑｎ間におけるドレイン電流Ｉｄのアンバランスを検出し、スイッチ７１が、コンパレータ８１の検出に基づいて、駆動信号の伝送路を切り替える。よって、スイッチング素子Ｑ１〜Ｑｎ内でスイッチング速度のばらつきが抑制されるので、電流アンバランスを抑制できる。

また、本実施形態でも、１つのパルス発生器３０で生成された駆動信号で複数のスイッチング素子群を一括して駆動することによって、スイッチングのタイミングを同期させつつ、部品点数および製造コストを低減することが可能となる。

（第３実施形態）
図４は、第３実施形態に係る電力変換装置の一構成例を概略的に示す図である。なお、以下の説明において、上述の電力変換装置１と同様の構成要素については、同一の符号を付して説明を省略する。上述の電力変換装置１では、各電流バランス制御回路４０に設けられたコンパレータ８１の負側の入力端子には、ソース端子Ｔｓの電圧が入力される。

一方、本実施形態では、各コンパレータ８１の負側の入力端子には、ゲート端子Ｔｇの電圧が入力される。この入力端子に入力された入力電圧には、ゲート配線Ｗ３のインダクタ成分Ｌ２１〜Ｌ２ｎが含まれている。コンパレータ８１は、この入力電圧と、予め設定された基準電圧Ｖｒｅｆとを比較し、その比較結果を示す信号をスイッチ７１へ出力する。スイッチ７１は、第１実施形態と同様に、コンパレータ８１の出力信号に基づいて、パルス発生器３０の接続先を、第１伝送路Ｓ１または第２伝送路Ｓ２に切り替える。

次に、図５（ａ）を参照して本実施形態に係る電力変換装置３の動作について説明する。図５（ａ）は、スイッチング素子Ｑ１、Ｑ２のゲート‐ソース間電圧をＶｇｓ、ドレイン電流Ｉｄ、ゲート電流Ｉｇ、ゲート電流Ｉｇの時間変化率ｄｉｇ／ｄｔの波形図を示す。さらに、図５（ａ）は、コンパレータ８１の負側の入力端子に入力される入力電圧Ｖｉ、およびコンパレータ８１の出力電圧Ｖｏの波形図も示す。

初期状態では、パルス発生器３０は第１伝送路Ｓ１へ接続されている。パルス発生器３０の駆動信号がスイッチング素子Ｑ１、Ｑ２のターンオフを示すとき、ＭＯＳＦＥＴ５１はオフする。そのため、ゲート電流Ｉｇは流れない。

反対に、駆動信号がスイッチング素子Ｑ１、Ｑ２のターンオンを示すとき、ＭＯＳＦＥＴ５１がオンしてゲート電流Ｉｇが流れ始める。これにより、ゲート配線Ｗ３のインダクタ成分Ｌ２１〜Ｌ２ｎの両端に電圧が発生し、その電圧がコンパレータ８１に入力される。このとき、インダクタ成分Ｌ２１〜Ｌ２ｎまたは素子特性のばらつきによって、例えば、スイッチング素子Ｑ２のゲート電流Ｉｇが他のスイッチング素子のゲート電流Ｉｇよりも大きいと、図５（ａ）に示すように、スイッチング素子Ｑ２のゲート電流の時間変化率ｄｉｇ／ｄｔは、急激に高くなる。その結果、入力電圧Ｖｉが時刻ｔ１で基準電圧Ｖｒｅｆに達して、出力電圧Ｖｏがローレベルからハイレベルに変化する。

出力電圧Ｖｏの変化に伴って、スイッチ７１は、パルス発生器３０の接続先を、第１伝送路Ｓ１から第２伝送路Ｓ２に切り替える。これにより、第２抵抗器Ｒ２が、ゲート端子Ｔｇに接続される。これにより、スイッチング素子Ｑ２のゲート抵抗が大きくなり、ゲート電流Ｉｇは小さくなる。したがって、ドレイン電流のアンバランスを抑制することができる。

その後、スイッチング素子Ｑ２のゲート電流Ｉｇの時間変化率ｄＩｇ／ｄｔが低下するにつれて、コンパレータ８１の入力電圧Ｖｉは小さくなる。その結果、入力電圧Ｖｉが時刻ｔ２で基準電圧Ｖｒｅｆよりも小さくなると、コンパレータ８１の出力電圧Ｖｏはハイレベルからローレベルに変化する。この出力電圧Ｖｏの変化によって、スイッチ７１は、パルス発生器３０の接続先を、第２伝送路Ｓ２から第１伝送路Ｓ１に戻す。このようにして、スイッチング素子Ｑ１〜Ｑｎ間でゲート電流Ｉｇのバランスが維持される。

図５（ｂ）は、第１抵抗器Ｒ１から第２抵抗器Ｒ２への切り替え動作を行わない場合の波形図である。図５（ｂ）は、スイッチング素子Ｑ１、Ｑ２のゲート‐ソース間電圧Ｖｇｓ、ドレイン電流Ｉｄ、およびゲート電流Ｉｇを示す。

スイッチング素子Ｑ１とスイッチング素子Ｑ２との間でゲート電流Ｉｇのアンバランスが発生したときに第１抵抗器Ｒ１から第２抵抗器Ｒ２への切り替え動作が行われないと、図５（ｂ）に示すように、ゲート電流Ｉｇの差が拡大してしまう。

一方、本実施形態に係るゲート駆動回路１０によれば、ゲート電流Ｉｇのアンバランスが発生したとき、その電流アンバランスは、コンパレータ８１で検出される。また、スイッチ７１が、コンパレータ８１の検出に基づいて、抵抗値の大きな第２抵抗器Ｒ２をゲート端子Ｔｇに接続させる。その結果、ゲート電流のアンバランスが抑制され、これによりドレイン電流のアンバランスも抑制される。

また、本実施形態も第１実施形態と同様に、１つのパルス発生器３０で生成された駆動信号で複数のスイッチング素子群を一括して駆動することによって、スイッチングのタイミングを同期させつつ、部品点数および製造コストを低減することが可能となる。

（第４実施形態）
図６は、第４実施形態に係る電力変換装置の一構成例を概略的に示す図である。なお、以下の説明において、上述の電力変換装置３と同様の構成要素については、同一の符号を付して説明を省略する。上述の電力変換装置３では、スイッチング素子Ｑ１〜Ｑｎは、１つの半導体チップで構成されている。

一方、本実施形態に係る電力変換装置４では、スイッチング素子Ｑ１〜Ｑｎは、第２実施形態と同様に、複数の半導体チップで構成されている。例えば、スイッチング素子Ｑ１は、複数のスイッチング素子Ｑ１１〜Ｑ１ｎを有する。スイッチング素子Ｑ１１〜Ｑ１ｎは、互いに並列接続され、パルス発生器３０で生成された駆動信号で同時に駆動する。スイッチング素子Ｑ１１〜Ｑ１ｎには、還流ダイオードＤ１１〜Ｄ１ｎが逆並列に接続されている。また、これらのスイッチング素子Ｑ１１〜Ｑ１ｎのゲート、ドレイン、およびソースは、ゲート端子Ｔｇ、ドレイン端子Ｔｄ、ソース端子Ｔｓに共通に接続されている。

ゲート端子Ｔｇは、第３実施形態と同様に、電流バランス制御回路４０のコンパレータ８１の負側の入力端子に接続されている。そのため、本実施形態でも、インダクタ成分Ｌ２１〜Ｌ２ｎのばらつきによって、ゲート電流Ｉｇのアンバランスが発生すると、コンパレータ８１の入力電圧Ｖｉが上昇する。

その後、入力電圧Ｖｉが基準電圧Ｖｒｅｆに達すると、第３実施形態と同様に、コンパレータ８１の出力電圧Ｖｏのレベルが変化する。出力電圧Ｖｏの変化に伴うスイッチ７１の切り替え動作によって、駆動信号は、第２抵抗器Ｒ２を有する第２伝送路Ｓ２を通じてゲート端子Ｔｇに入力される。その結果、ゲート電流Ｉｇの時間変化率ｄｉｇ／ｄｔが抑制されるので、電流アンバランスは抑制される。

以上説明した本実施形態においても、第３実施形態と同様に、コンパレータ８１がスイッチング素子Ｑ１〜Ｑｎ間におけるゲート電流Ｉｇのアンバランスを検出し、スイッチ７１が、コンパレータ８１の検出に基づいて、駆動信号の伝送路を切り替える。よって、ゲート電流Ｉｇのアンバランスが抑制されるので、ドレイン電流Ｉｄのアンバランスも抑制することができる。

また、本実施形態においても、１つのパルス発生器３０で生成された駆動信号で複数のスイッチング素子群を一括して駆動することによって、スイッチングのタイミングを同期させつつ、部品点数および製造コストを低減することが可能となる。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規なシステムは、その他の様々な形態で実施することができる。また、本明細書で説明したシステムの形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

３０ パルス発生器、４０ 電流バランス制御回路、７１ スイッチ、８１ コンパレータ、Ｑ１〜Ｑｎ スイッチング素子、Ｒ１ 第１抵抗器、Ｒ２ 第２抵抗器、Ｓ１ 第１伝送路、Ｓ２ 第２伝送路、Ｔｇ ゲート端子、Ｔｓ ソース端子

Claims (5)

1. 並列接続された複数のスイッチング素子のゲート端子に接続された複数の電流バランス制御回路と、
   前記複数のスイッチング素子の駆動信号を生成して前記複数の電流バランス制御回路へ同時に出力するパルス発生器と、を備え、
   各電流バランス制御回路は、
   前記駆動信号を前記ゲート端子へ伝送する第１伝送路に設けられた第１抵抗器と、
   前記第１伝送路と異なる経路で前記駆動信号を前記ゲート端子へ伝送する第２伝送路に設けられ、前記第１抵抗器の抵抗値よりも大きな抵抗値を有する第２抵抗器と、
   各スイッチング素子に入力される入力電圧または各スイッチング素子から出力される出力電圧と、基準電圧との比較結果を出力するコンパレータと、
   前記比較結果に基づいて、前記パルス発生器を前記第１伝送路または前記第２伝送路に接続するスイッチと、を含むゲート駆動回路。
2. 前記入力電圧または前記出力電圧が、前記基準電圧よりも高い場合、前記コンパレータは、前記パルス発生器を前記第１伝送路から前記第２伝送路に切り替える、請求項１に記載のゲート駆動回路。
3. 前記複数のスイッチング素子の各々のソース端子の電圧が、前記出力電圧として前記コンパレータに入力される、請求項１または２に記載のゲート駆動回路。
4. 前記ゲート端子の電圧が、前記入力電圧として前記コンパレータに入力される、請求項１または２に記載のゲート駆動回路。
5. 並列接続された複数のスイッチング素子と、
   前記複数のスイッチング素子のゲート端子に接続された複数の電流バランス制御回路と、
   前記複数のスイッチング素子の駆動信号を生成して前記複数の電流バランス制御回路へ同時に出力するパルス発生器と、を備え、
   各電流バランス制御回路は、
   前記駆動信号を前記ゲート端子へ伝送する第１伝送路に設けられた第１抵抗器と、
   前記第１伝送路と異なる経路で前記駆動信号を前記ゲート端子へ伝送する第２伝送路に設けられ、前記第１抵抗器の抵抗値よりも大きな抵抗値を有する第２抵抗器と、
   前記複数のスイッチング素子の各々の入力電圧または出力電圧と、基準電圧との比較結果を出力するコンパレータと、
   前記比較結果に基づいて、前記パルス発生器を前記第１伝送路または前記第２伝送路に接続するスイッチと、を含む電力変換装置。

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