JP2007228650A - パワースイッチング素子の駆動回路 - Google Patents

Abstract

【課題】トランスの出力パルスの立ち上がり及び立ち下がりに伴いパワースイッチング素子１６，１８のゲートに正の電荷を充電する充電経路を導通状態とするＰチャネルトランジスタＴｐｕ，Ｔｐｄとゲートを放電する放電経路を導通状態とするＮチャネルトランジスタＴｎｕ，Ｔｎｄとを備えるものにあって、これらの信頼性を好適に維持することのできるパワースイッチング素子の駆動回路を提供する。
【解決手段】ＰチャネルトランジスタＴｐｕ，ＴｐｄとＮチャネルトランジスタＴｎｕ，Ｔｎｄとの双方が同時にオン状態となるときの貫通電流を抑制すべく、抵抗体５０ｕ，５０ｄ，５２ｕ，５２ｄを備える。
【選択図】 図１

Description

本発明は、導通制御端子への電圧の印加によりオン状態及びオフ状態の切替制御がなされる電圧駆動形のパワースイッチング素子をトランスの出力パルスに基づき駆動するものであって且つ、前記出力パルスの立ち上がりに伴い前記パワースイッチング素子の導通制御端子に正及び負のいずれかの電荷を充電する充電経路を導通状態とする第１のスイッチング素子と、前記出力パルスの立ち下がりに伴い前記充電された電荷を放電する放電経路を導通状態とする第２のスイッチング素子とを備えるパワースイッチング素子の駆動回路に関する。

この種の駆動回路としては、例えば下記特許文献１に見られるように、トランスの出力パルスの立ち上がり及び立ち下がりに同期させて主スイッチング素子を駆動するものも提案されている。すなわち、出力パルスの立ち上がりに同期してＰチャネルトランジスタをオンさせることで上記スイッチング素子のゲートに正の電荷を充電し、出力パルスの立ち下がりに同期してＮチャネルトランジスタをオンさせることで上記スイッチング素子のゲートの電荷を放電させる。これにより、ゲートに正、負の電圧を印加することができ、主スイッチング素子を安定して駆動することができる。

ただし、上記駆動回路では、Ｐチャネルトランジスタ及びＮチャネルトランジスタの双方がオン状態となるオーバーラップ期間が存在するため、これらを貫通して大きな電流が流れ、これらトランジスタの信頼性の低下を招く懸念がある。

なお、上記駆動回路に限らず、出力パルスの立ち上がりに伴いパワースイッチング素子の導通制御端子に正及び負のいずれかの電荷を充電する充電経路を導通状態とする第１のスイッチング素子と、出力パルスの立ち下がりに伴い充電された電荷を放電する放電経路を導通状態とする第２のスイッチング素子とを備えるものにあっては、スイッチング素子の信頼性の低下を招く懸念があるこうした実情も概ね共通したものとなっている。
特開２００５−１５１７００号公報

本発明は、上記課題を解決するためになされたものであり、その目的は、トランスの出力パルスの立ち上がり及び立ち下がりに伴いパワースイッチング素子の導通制御端子に正及び負のいずれかの電荷を充電する充電経路及び導通制御端子を放電する放電経路のそれぞれを導通状態とするスイッチング素子を備えるものにあって、これらの信頼性を好適に維持することのできるパワースイッチング素子の駆動回路を提供することにある。

以下、上記課題を解決するための手段、及びその作用効果について記載する。

請求項１記載の発明は、前記立ち上がり及び前記立ち下がりの少なくとも一方に伴って前記第１のスイッチング素子及び前記第２のスイッチング素子間を流れる貫通電流を抑制する抑制手段を備えることを特徴とする。

上記構成では、抑制手段を備えることで、第１のスイッチング素子及び第２のスイッチング素子の双方のオン状態がオーバーラップする期間における貫通電流量を低減することができ、ひいてはこれらスイッチング素子の発熱量を低減することができる。このため、上記構成では、これらスイッチング素子の信頼性を好適に維持することができる。

請求項２記載の発明は、請求項１記載の発明において、前記抑制手段が、前記充電経路及び前記放電経路の接続点に対して前記第１のスイッチング素子側と前記第２のスイッチング素子側との少なくとも一方に設けられた抵抗体であることを特徴とする。

上記構成では、接続点に対して第１のスイッチング素子側と第２のスイッチング素子側との少なくとも一方に抵抗体を備えることで、第１のスイッチング素子及び第２のスイッチング素子間の貫通電流を抑制することができる。しかも、上記抵抗体によって導通制御端子の充電速度や放電速度を調整することもできるため、パワースイッチング素子のオン・オフのタイミング調整をも併せて行うことができる。

請求項３記載の発明は、請求項２記載の発明において、前記充電経路及び前記放電経路を導通状態とする一対のスイッチング素子が、Ｎチャネル及びＰチャネルの一対のトランジスタであって且つ、これらの各ゲートが前記トランスの２次側コイルの一方の端子に接続されて且つ各出力端子及び各入力端子が前記２次側コイルの他方の端子及び前記導通制御端子と接続されてなることを特徴とする。

上記構成では、トランスの出力パルスの立ち上がりに同期していずれか一方のトランジスタがオンして且つ、出力パルスの立ち下がりに同期していずれか他方のトランジスタがオンする構成を簡易に実現することができる。しかも、２次側コイルの他方の端子の電位は、出力パルスの立ち上がり及び立ち下がりで反転するため、導通制御端子に印加される電位を反転させることもできる。したがって上記構成によれば、簡易な構成にて、パワースイッチング素子を駆動することができる。

請求項４記載の発明は、請求項３記載の発明において、前記Ｐチャネルトランジスタ及び前記導通制御端子の間には、該Ｐチャネルトランジスタから前記導通制御端子側へ向かう方向を順方向とする正電圧印加用の整流手段が接続されてなることを特徴とする。

上記構成において、Ｐチャネルトランジスタに寄生ダイオードが生成される場合、このダイオードは、導通制御端子側から２次側コイルの一方の端子側へ向かう方向を順方向とするものとなり得る。このため、Ｐチャネルトランジスタのオフ時に寄生ダイオードを介して電流が逆流するおそれがある。この場合、Ｐチャネルトランジスタがオフ状態であって且つＮチャネルトランジスタがオン状態であるときであっても、導通制御端子からの正の電荷の流出経路は、Ｎチャネルトランジスタを介するものに限らず、寄生ダイオードを介する経路が含まれることとなり、導通制御端子の放電速度を調整する際にこの経路からの放電をも考慮することが要求される。

この点、上記構成では、整流手段を備えることで、正の電荷の充電速度をＰチャネルトランジスタを介する経路の抵抗値によって、また、正の電荷の放電速度をＮチャネルトランジスタを介する経路の抵抗値によってそれぞれ独立に調整することができる。

請求項５記載の発明は、請求項２〜４のいずれかに記載の発明において、前記Ｎチャネルトランジスタは、前記導通制御端子に負電圧を印加する負電圧印加用コンデンサを介して前記２次側コイルの他方の端子と接続されており、前記Ｐチャネルトランジスタは、前記導通制御端子に正電圧を印加する正電圧印加用コンデンサを介して前記２次側コイルの他方の端子と接続されてなることを特徴とする。

上記構成では、パワースイッチング素子をより安定して駆動することができる。

請求項６記載の発明は、請求項５記載の発明において、前記Ｐチャネルトランジスタ及び前記正電圧印加用コンデンサの接続点と前記２次側コイルの一方の端子との間には、該一方の端子から前記接続点へと向かう方向を順方向とする整流手段が設けられており、前記Ｎチャネルトランジスタ及び前記負電圧印加用コンデンサの接続点と前記一方の端子との間には、前記接続点から前記一方の端子へと向かう方向を順方向とする整流手段が設けられてなることを特徴とする。

上記Ｐチャネルトランジスタ及び前記正電圧印加用コンデンサの接続点と一方の端子との間の整流手段によって、Ｐチャネルトランジスタがオフ状態のときに正電圧印加用コンデンサの充電に用いられる経路を介して、Ｐチャネルトランジスタがオン状態であるときに電流が逆流することを回避することができる。また、上記Ｎチャネルトランジスタ及び前記負電圧印加用コンデンサの接続点と一方の端子との間の整流手段によって、Ｎチャネルトランジスタがオフ状態のときに負電圧印加用コンデンサの充電に用いられる経路を介して、Ｎチャネルトランジスタがオン状態であるときに電流が逆流することを回避することができる。

請求項７記載の発明は、請求項６記載の発明において、前記正電圧印加用の整流手段と前記導通制御端子との接続点と前記２次側コイルの一方の端子との間には、該導通制御端子から前記一方の端子へと向かう方向を順方向とする整流手段を介して放電スイッチが接続されており、前記Ｐチャネルトランジスタと前記正電圧印加用コンデンサとの接続点と前記放電スイッチとの間には、該接続点から前記放電スイッチへ向かう方向を順方向とする整流手段が接続されてなることを特徴とする。

上記構成では、トランスの出力パルスが停止したときに正電圧印加用コンデンサや導通制御端子に電荷が残留する可能性がある。そして、この場合、パワースイッチング素子が意図せずしてオン状態となる可能性がある。この点、上記構成では、放電スイッチを備えることで、出力パルスが停止するときに電荷を放電することが可能となる。特にこの放電経路に整流手段を備えることで、出力パルスの停止前において、放電経路を介して電流が逆流することを回避することもできる。

請求項８記載の発明は、請求項１〜８のいずれかに記載の発明において、当該駆動回路は、直列接続された２つのパワースイッチング素子を駆動するものであって且つ、これら２つのパワースイッチング素子に対応した一対の回路を備えて構成され、前記一対の回路のそれぞれの前記一対のスイッチング素子及び前記トランスの２次側コイルの接続態様をこれら一対の回路同士で互いに相違させることで、前記トランスの立ち上がり及び立ち下がりに同期した前記導通制御端子への電荷の充放電動作が前記一対の回路同士で互いに逆となるように設定されてなることを特徴とする。

上記構成では、２つのパワースイッチング素子を、それらのオン状態とオフ状態とが互いに逆となるように駆動することができる。

なお、特にこの構成においては、出力パルスの停止時に２つのパワースイッチング素子の導通制御端子に電荷が残存すると双方がオン状態となって貫通電流が流れ、ひいてはパワースイッチング素子の信頼性の低下を招くおそれがある。このため、上記構成にあっては、上記請求項７記載の発明の構成を有することが特に望ましい。

請求項９記載の発明は、当該駆動回路は、直列接続された２つのパワースイッチング素子を駆動するものであって且つ、これら２つのパワースイッチング素子に対応した一対の回路を備えて構成され、前記一対の回路のそれぞれの前記一対のスイッチング素子及び前記トランスの２次側コイルの接続態様をこれら一対の回路同士で互いに相違させることで、前記トランスの立ち上がり及び立ち下がりに同期した前記導通制御端子への電荷の充放電動作が前記一対の回路同士で互いに逆となるように設定されてなって且つ、前記一対の回路のうちのいずれか一方において、前記正電圧印加用の整流手段と前記導通制御端子との接続点と前記２次側コイルの一方の端子との間には、該導通制御端子から前記一方の端子へと向かう方向を順方向とする整流手段を介して放電スイッチが接続されており、前記Ｐチャネルトランジスタと前記正電圧印加用コンデンサとの接続点と前記放電スイッチとの間には、該接続点から前記放電スイッチへ向かう方向を順方向とする整流手段が接続されてなることを特徴とする。

上記構成では、トランスの出力パルスが停止したときに正電圧印加用コンデンサや導通制御端子に電荷が残留する可能性がある。そして、この場合、パワースイッチング素子が意図せずしてオン状態となる可能性がある。特に、出力パルスの停止時に２つのパワースイッチング素子の導通制御端子に電荷が残存すると、双方がオン状態となって貫通電流が流れ、ひいてはパワースイッチング素子の信頼性の低下を招くおそれがある。この点、上記構成では、放電スイッチを備えることで、出力パルスが停止するときに電荷を放電することが可能となり、２つのパワースイッチング素子間を貫通電流が流れることを好適に回避することができる。また、この放電経路に整流手段を備えることで、出力パルスの停止前において、放電経路を介して電流が逆流することを回避することもできる。

（第１の実施形態）
以下、本発明にかかるパワースイッチング素子の駆動回路を、ハイブリッド車に搭載されるＤＣ−ＤＣコンバータの１次側のパワースイッチング素子の駆動回路に適用した第１の実施形態について、図面を参照しつつ説明する。

図１に、上記ＤＣ−ＤＣコンバータ及びその駆動回路を示す。

図示されるように、ＤＣ−ＤＣコンバータ１０は、車載発電機によって発電される高圧の電力を蓄える高圧バッテリ１２の高圧電力を、トランス１４によって低圧に変換して出力するものである。詳しくは、トランス１４の１次側コイル１４ａと接続される２つのパワースイッチング素子１６，１８のスイッチング制御により１次側コイル１４ａに生じる電圧を１次側コイル１４ａと２次側コイル１４ｂとの巻数比に応じた電圧に変換して２次側コイル１４ｂから取り出すものである。

一方、上記パワースイッチング素子１６，１８を駆動する駆動回路２０は、パワースイッチング素子１６，１８を駆動するためのパルスを出力するパルストランス３０を備えている。パルストランス３０は、その１次側コイル３０ａに与えられる入力パルスを、１次側コイル３０ａと２次側コイル３０ｂｕ，３０ｂｄとの巻数比に応じた電圧の出力パルスに変換して２次側コイル３０ｂｕ，３０ｂｄから出力するものである。

駆動回路２０は、２次側コイル３０ｂｕ，３０ｂｄのそれぞれと対応する一対の回路である上側回路２０ｕと下側回路２０ｄとを備えている。そして、これら上側回路２０ｕと下側回路２０ｄとは、出力パルスの位相を互いに反転させるべく、２次側コイル３０ｂｕと２次側コイル３０ｂｄとでその接続が逆とされている。ちなみに、図中、「・」印にて、コイルの巻始め側を示している。

上側回路２０ｕと下側回路２０ｄとでは、２次側コイル３０ｂｕ，３０ｂｄとの接続態様が互いに逆となっていることを除けばその構成は同一であるため、以下では上側回路２０ｕについて説明する。なお、上側回路２０ｕの構成の説明において、部材番号に付した「ｕ」を「ｄ」とすることで、下側回路２０ｄの構成の説明となる。

２次側コイル３０ｂｕの一方の端子は、パワースイッチング素子１６のソースと接続されている。一方、２次側コイル３０ｂｕの他方の端子は、コンデンサ３２ｕ及びＮチャネルトランジスタＴｎｕを介してパワースイッチング素子１６のゲートと接続されている。また、２次側コイル３０ｂｕの他方の端子は、コンデンサ３４ｕ及びＰチャネルトランジスタＴｐｕを介してパワースイッチング素子１６のゲートと接続されている。

上記ＮチャネルトランジスタＴｎｕとコンデンサ３２ｕとを接続するノードＮ１と上記２次側コイル３０ｂｕの一方の端子との間には、ノードＮ１から一方の端子側へ向かう方向を順方向とするダイオード３６ｕが接続されている。また、ＰチャネルトランジスタＴｐｕとコンデンサ３４ｕとを接続するノードＮ２と上記２次側コイル３０ｂｕの一方の端子との間には、一方の端子からノードＮ２へと向かう方向を順方向とするダイオード３８ｕが接続されている。

上記パワースイッチング素子１６のソースとパワースイッチング素子１８のドレインとは接続されており、パワースイッチング素子１６のドレインとパワースイッチング素子１８のソースとはコンデンサ４４を介して高圧バッテリ１２の両端と接続されている。なお、高圧バッテリ１２の両端には、１次側コイル１４ａよりもパワースイッチング素子１６，１８側にコンデンサ４０が、また、１次側コイル１４ａよりも高圧バッテリ１２側にコンデンサ４２がそれぞれ接続されている。

次に、駆動回路２０によるパワースイッチング素子１６，１８の駆動について説明する。なお、上側回路２０ｕによるパワースイッチング素子１６の駆動手法と、下側回路２０ｄによるパワースイッチング素子１８の駆動手法とは互いに同一であるため、以下では特に上側回路２０ｕによるパワースイッチング素子１６の駆動手法を例に挙げて説明する。

図２（ａ）に、パルストランス３０の出力パルスの推移を示し、図２（ｂ）に、ＰチャネルトランジスタＴｐｕのオン・オフ状態を示し、図２（ｃ）に、ＮチャネルトランジスタＴｎｕのオン・オフ状態を示す。

図示されるように、出力パルスが立ち上がると、ＰチャネルトランジスタＴｐｕがオンとなるとともに、ＮチャネルトランジスタＴｎｕがオフとなる。すなわち、出力パルスの立ち上がりにより、ノードＮ２の電位が上昇し、Ｐチャネルトランジスタは、そのソース電位がゲート電位よりも高くなるため、オンする。一方、ＮチャネルトランジスタＴｎｕは、そのゲート電位が低下するため、オフとなる。

これにより、図３（ａ）に示すように、２次側コイル３０ｂｕの他方の電位と、コンデンサ３４ｕの電位との和が、パワースイッチング素子１６のゲートに印加される。これにより、パワースイッチング素子１６のゲートに正の電荷が充電され、パワースイッチング素子１６のゲート電位がソース電位よりも所定以上高くなることで、パワースイッチング素子１６がオンとなる。また、２次側コイル３０ｂｕ、コンデンサ３２ｕ及びダイオード３６ｕを電流が流れることで、コンデンサ３２ｕが、２次側コイル３０ｂｕ側を正とする態様にて充電される。

なお、上記ダイオード３８ｕは、ＰチャネルトランジスタＴｐｕのソース電位を高電位に維持する機能を有する。

これに対し、先の図２に示されるように、出力パルスが立ち下がると、ＰチャネルトランジスタＴｐｕがオフとなるとともに、ＮチャネルトランジスタＴｎｕがオンとなる。すなわち、出力パルスの立ち下がりによりノードＮ２の電位が低下することで、Ｐチャネルトランジスタは、そのゲート電位に対してソース電位が低下するため、オフする。一方、ＮチャネルトランジスタＴｎｕは、そのゲート電位がソース電位に対して上昇するため、オンする。

これにより、図３（ｂ）に示すように、パワースイッチング素子１６のゲートに充電された電荷がＮチャネルトランジスタＴｎｕを介してコンデンサ３２ｕへと放電される。そして、パワースイッチング素子１６は、そのソース電位に対してゲート電位が低下することで、オフとなる。また、ダイオード３８ｕを介してコンデンサ３４ｕが、２次側コイル３０ｂｕ側を負とする態様にて充電される。

なお、上記ダイオード３６ｕは、ＮチャネルトランジスタＴｎｕのソース電位をゲート電位に対して低電位に維持する機能を有する。

上記態様にて、パワースイッチング素子１６のゲートに対して、交互に正電圧及び負電圧を印加することで、パワースイッチング素子１６を安定して駆動することができる。すなわち、パワースイッチング素子１６のオフ時に、ソース電位に対してマイナスの電圧をゲートに印加することで、ＤＣ−ＤＣコンバータ１０へのノイズの混入によるパワースイッチング素子１６の誤作動を回避することができる。

ところで、出力パルスの立ち上がり時及び立ち下がり時には、ＰチャネルトランジスタＴｐｕとＮチャネルトランジスタＴｐｎとが同時にオン状態となるオーバーラップ期間が存在し得る。先の図２には、オン状態への切り替り（ターンオン）のタイミングに対して、オフ状態への切り替り（ターンオフ）のタイミングが遅れる例を示している。すなわち、図２では、ＰチャネルトランジスタＴｐｕのターンオンのタイミングに対するＮチャネルトランジスタＴｎｕのターンオフのタイミングが遅延量Δ１だけ遅延して且つ、ＮチャネルトランジスタＴｎｕのターンオンのタイミングに対してＰチャネルトランジスタＴｐｕのターンオフのタイミングが遅延量Δ２だけ遅延する例を示している。このように、ターンオンに対してターンオフが遅延する要因としては、例えばゲートの見かけ上の容量であるいわゆるミラー容量が変化することが挙げられる。

図４に、ＮチャネルトランジスタＴｎｕのゲート電圧Ｖｇとゲートに蓄えられた電荷量Ｑｇとの関係を示す。図示されるように、ゲートに充電された電荷量Ｑｇの変化に対するゲート電圧の変化であるミラー容量（図の傾き）は、ゲート電圧Ｖｇが閾値電圧Ｖｔｈとなることで大きく変化する。すなわち、閾値電圧Ｖｔｈを超えることでミラー容量が増大する。このため、ターンオフからターンオンまでの電圧の変化に要する電荷量よりもターンオンからターンオフまでの電圧の変化に要する電荷量の方が多くなる傾向にある。これが、ターンオンよりもターンオフのタイミングを遅延させる要因となり得る。

そして、オーバーラップ期間が存在すると、先の図１に破線にて示すように、ＰチャネルトランジスタＴｐｕ及びＮチャネルトランジスタＴｎｕ間を貫通電流が流れるおそれがある。そして、貫通電流が流れる場合には、ＰチャネルトランジスタＴｐｕとＮチャネルトランジスタＴｎｕとの発熱量が増大するため、その信頼性の低下が懸念される。このため、パワースイッチング素子１６，１８のスイッチング周波数を高周波にするうえで制約が生じることとなる。

これに対し、例えば、先の図１に示したＰチャネルトランジスタＴｐｕのゲートと接続される配線の抵抗値を増加させることで、ＰチャネルトランジスタＴｐｕのターンオンのタイミングを遅らせ、ＰチャネルトランジスタＴｐｕのターンオン時のオーバーラップを回避することも考えられる。しかしこの場合には、ＰチャネルトランジスタＴｐｕのターンオフのタイミングが、ＮチャネルトランジスタＴｎｕのターンオンのタイミングに対して更に遅延することとなる。

そこで本実施形態では、貫通電流が流れる経路上に抵抗体を設けることで、貫通電流を抑制する。すなわち、図１に示すように、ＰチャネルトランジスタＴｐｕ、Ｔｐｄ及びパワースイッチング素子１６、１８のゲート間とＮチャネルトランジスタＴｎｕ、Ｔｎｄ及びパワースイッチング素子１６、１８のゲート間とを接続するノードＮ３よりも、ＰチャネルトランジスタＴｐｕ、Ｔｐｄ側及びＮチャネルトランジスタＴｎｕ，Ｔｎｄ側にそれぞれ抵抗体５０ｕ，５０ｄと抵抗体５２ｕ，５２ｄとを設ける。これにより、貫通電流を抑制することができる。以下、上側回路２０ｕを用いてこれについて更に詳述する。

ここで、ノードＮ３よりも、ＰチャネルトランジスタＴｐｕ側及びＮチャネルトランジスタＴｎｕ側の双方に抵抗体５０ｕ，５２ｕを設けるのは、これら抵抗体５０ｕ，５２ｕによって、貫通電流の抑制のみならず、パワースイッチング素子１６の動作タイミングの調整を行うことを１つの理由とする。すなわち、抵抗体５０ｕは、ＰチャネルトランジスタＴｐｕを介したパワースイッチング素子１６への正の電荷の充電速度を調整し、抵抗体５２ｕは、ＮチャネルトランジスタＴｎｕを介したパワースイッチング素子１６からの正の電荷の放電速度を調整する。なお、ここでは、出力パルスに対するパワースイッチング素子１６、１８の動作の応答性を極力高めることが望ましい。ただし、パワースイッチング素子１６，１８のターンオンやターンオフが過度に早くなるとスイッチングに伴うノイズが過度に大きくなることや、パワースイッチング素子１６，１８の双方がオンとなるオーバーラップ期間が存在することでこれらを貫通する電流が流れることを考慮する。すなわち、ノイズが過度に大きくならず且つ、パワースイッチング素子１６，１８間の貫通電流を抑制するようにしつつ、応答性を極力向上させるように、抵抗体５０ｕ，５２ｕの抵抗値を調整する。

このように本実施形態では、抵抗体５０ｕ，５２ｕを備えることで、ＰチャネルトランジスタＴｐｕ及びＮチャネルトランジスタＴｎｕを貫通する電流を抑制することによってパワースイッチング素子１６，１８を高周波でスイッチング制御することが可能となり、しかも、パワースイッチング素子１６，１８の動作を調整することもできる。

以上詳述した本実施形態によれば、以下の効果が得られるようになる。

（１）ノードＮ３に対してＰチャネルトランジスタＴｐｕ、Ｔｐｄ側とＮチャネルトランジスタＴｎｕ、Ｔｎｄ側とに抵抗体５０ｕ，５０ｄ，５２ｕ，５２ｄを備えることで、ＰチャネルトランジスタＴｐｕ、Ｔｐｄ及びＮチャネルトランジスタＴｎｕ、Ｔｎｄ間の貫通電流を抑制することができる。しかも、抵抗体５０ｕ，５０ｄ，５２ｕ，５２ｄによって導通制御端子の充電速度や放電速度を調整することもできるため、パワースイッチング素子１６，１８のオン・オフのタイミング調整をも併せて行うことができる。

（２）ＮチャネルトランジスタＴｎｕ，Ｔｎｄ及びＰチャネルトランジスタＴｐｕ，Ｔｐｄの各ゲートをパルストランス３０の２次側コイル３０ｂｕ，３０ｂｄの一方の端子に接続して且つ、各ソース及び各ドレインを２次側コイル３０ｂｕ，３０ｂｄの他方の端子及びパワースイッチング素子１６，１８のゲートと接続した。これにより、出力パルスの立ち上がりに同期していずれか一方のトランジスタがオンして且つ、出力パルスの立ち下がりに同期していずれか他方のトランジスタがオンする構成を簡易に実現することができる。しかも、２次側コイル３０ｂｕ，３０ｂｄの他方の端子の電位は、出力パルスの立ち上がり及び立ち下がりで反転するため、パワースイッチング素子１６，１８に印加される電位を出力パルスに同期して反転させることもできる。

（３）ＮチャネルトランジスタＴｎｕ，Ｔｎｄを、パワースイッチング素子１６，１８のゲートに負電圧を印加するコンデンサ３２ｕ，３２ｄを介して２次側コイル３０ｂｕ，３０ｂｄの他方の端子と接続し、ＰチャネルトランジスタＴｐｕ，Ｔｐｄを、パワースイッチング素子１６，１８のゲートに正電圧を印加するコンデンサ３４ｕ，３４ｄを介して２次側コイル３０ｂｕ，３０ｂｄの他方の端子と接続した。これにより、パワースイッチング素子１６，１８をより安定して駆動することができる。

（４）ダイオード３８ｕ，３８ｄを備えることで、ＰチャネルトランジスタＴｐｕ，Ｔｐｄがオン状態であるときにコンデンサ３４ｕ，３４ｄの電荷の放電を回避することができる。また、ダイオード３６ｕ，３６ｄを備えることで、ＮチャネルトランジスタＴｎｕ，Ｔｎｄがオン状態であるときにコンデンサ３２ｕ，３２ｄの電荷の放電を回避することができる。

（５）上側回路２０ｕ及び下側回路２０ｄを備えて駆動回路２０を構成することで、２つのパワースイッチング素子１６，１８を、それらのオン状態とオフ状態とが互いに逆となるように駆動することができる。

（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

図５に、本実施形態にかかる駆動回路２０の構成を示す。なお、図５において、先の図１に示した部材と同一の部材には、便宜上同一の符号を付している。

図示されるように、本実施形態では、ＰチャネルトランジスタＴｐｕ及びノードＮ３間に、ダイオード６０ｕ，６０ｄを備えている。このダイオード６０ｕ，６０ｄは、ＰチャネルトランジスタＴｐｕ，Ｔｐｄのオフ時に、ＰチャネルトランジスタＴｐｕ，Ｔｐｄの寄生ダイオードｄｕを介してパワースイッチング素子１６，１８のゲートからノードＮ２側へと電流が逆流することを回避するためのものである。

図中、破線にて示すように寄生ダイオードｄｕ，ｄｄを介して電流が逆流する場合、抵抗体５０ｕ，５０ｄと抵抗体５２ｕ，５２ｄとによって、パワースイッチング素子１６，１８のゲートの充電及び放電をそれぞれ独立に調整することが困難になることがある。このため、例えばパワースイッチング素子１６，１８のターンオンのスピードを極力速くすべく抵抗体５０ｕ，５０ｄの抵抗値を極力小さくする場合には、ゲートの放電電流も大きくなることでターンオフのスピードが過度に速くなり、パワースイッチング素子１６，１８のスイッチングノイズが増大する可能性がある。

これに対し、ダイオード６０ｕ，６０ｄによって逆流電流を防止することで、抵抗体５０ｕ，５０ｄによってパワースイッチング素子１６，１８のターンオンのタイミングを、また、抵抗体５２ｕ，５２ｄによってパワースイッチング素子１６，１８のターンオフのタイミングをそれぞれ独立に調整することができる。ここで、例えば先の図４に示した特性に起因してパワースイッチング素子１６，１８のターンオンよりもターンオフの方が遅延する傾向にあり、このためにパワースイッチング素子１６，１８に貫通電流が流れることが懸念される場合には、抵抗体５０ｕ，５０ｄの抵抗値Ｒ１を抵抗体５２ｕ，５２ｄの抵抗値Ｒ２よりも大きくすることが望ましい。なお、この際、抵抗値Ｒ１及び抵抗値Ｒ２は、ターンオン及びターンオフのスピードが過度に速くなることでスイッチングに伴うノイズが過度に大きくなることのない値であって、且つ要求されるスイッチング制御において許容されるレベルにまで貫通電流を抑制することのできる値に設定する。

以上説明した本実施形態によれば、先の第１の実施形態の上記（１）〜（５）の効果に加えて、更に以下の効果が得られるようになる。

（６）ダイオード６０ｕ、６０ｄを備えることで、抵抗体５０ｕ，５０ｄによってパワースイッチング素子１６，１８のターンオンのタイミングを、また、抵抗体５２ｕ，５２ｄによってパワースイッチング素子１６，１８のターンオフのタイミングをそれぞれ独立に調整することができる。

（第３の実施形態）
以下、第３の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。

図６に、本実施形態にかかる駆動回路２０の構成を示す。なお、図６において、先の図５に示した部材と同一の部材には、便宜上同一の符号を付している。

図示されるように、本実施形態では、パワースイッチング素子１６，１８をオン状態とすべく正の電荷を充電するコンデンサ３４ｕ，３４ｄの電荷や、パワースイッチング素子１６，１８のゲートに蓄えられた正の電荷を放電するための放電スイッチ６２ｕ，６２ｄを備える。これら放電スイッチ６２ｕ，６２ｄは、例えばフォトカプラからなり、パルストランス３０による出力パルスの印加が停止され、パワースイッチング素子１６，１８の停止が所望されるときに、図示しない制御装置によって導通状態とされる。

放電スイッチ６２ｕ，６２ｄは、出力パルスが停止された後であっても、パワースイッチング素子１６，１８のゲートやコンデンサ３４ｕ，３４ｄに電荷が残存するおそれがあることに鑑みて設けられる。すなわち、電荷が残存すると、出力パルスが停止されパワースイッチング素子１６，１８の動作の停止が所望されるときであっても、パワースイッチング素子１６，１８がオン状態となるおそれがある。そして、パワースイッチング素子１６，１８の双方がオン状態となると、これらを貫通する電流が流れ、パワースイッチング素子１６，１８の信頼性の低下を招くおそれがある。このため、出力パルスの停止時に放電スイッチ６２ｕ，６２ｄを介して電荷を放電することで、こうした事態を回避する。

具体的には、図示されるように、コンデンサ３４ｕ，３４ｄの電荷を放電すべく、コンデンサ３４ｕ，３４ｄ及びＰチャネルトランジスタＴｐｕ，Ｔｐｄ間のノードＮ４をダイオード６４ｕ，６４ｄを介して放電スイッチ６４ｕ，６４ｄと接続する。また、パワースイッチング素子１６，１８のゲートの電荷を放電すべく、同ゲート及びダイオード６０ｕ，６０ｄ間のノードＮ５をダイオード６６ｕ，６６ｄを介して放電スイッチ６２ｕ，６２ｄと接続する。

上記ダイオード６４ｕ、６４ｄは、ノードＮ４から放電スイッチ６２ｕ，６２ｄへ向かう方向を順方向とするものであり、ノードＮ５からノードＮ４への逆流を防止するために設けられている。また、上記ダイオード６６ｕ，６６ｄは、ノードＮ５から放電スイッチ６２ｕ，６２ｄへ向かう方向を順方向とするものであり、ノードＮ４からノードＮ５への逆流を防止するために設けられている。

以上説明した本実施形態によれば、先の第１の実施形態の上記（１）〜（５）の効果、及び先の第２の実施形態の上記（６）の効果に加えて、更に以下の効果が得られるようになる。

（７）ダイオード６４ｕ，６４ｄを介してノードＮ４と放電スイッチ６２ｕ，６２ｄを接続し、ダイオード６６ｕ，６６ｄを介してノードＮ５と放電スイッチ６２ｕ，６２ｄを接続した。これにより、出力パルスの停止前において放電経路を介して電流が逆流することを回避しつつ、出力パルスが停止するときに電荷を放電することが可能となる。

（第４の実施形態）
以下、第４の実施形態について、先の第３の実施形態との相違点を中心に図面を参照しつつ説明する。

図７に、本実施形態にかかる駆動回路２０の構成を示す。なお、図７において、先の図６に示した部材と同一の部材には、便宜上同一の符号を付している。

本実施形態では、下側回路２０ｄにのみ、放電スイッチ６２ｄを設ける。この場合、コンデンサ３４ｕやパワースイッチング素子１６のゲートに電荷が残存するなら、パワースイッチング素子１６がオン状態となることはあるが、この場合であってもパワースイッチング素子１６，１８の双方を貫通する電流は流れず、先の図１に示したコンデンサ４４の電荷が放電されるのみである。

以上説明した本実施形態によれば、先の第１の実施形態の上記（１）〜（５）の効果、先の第２の実施形態の上記（６）の効果、及び先の第３の実施形態の上記（７）に準じた効果に加えて、更に以下の効果が得られるようになる。

（８）上側回路２０ｕ及び下側回路２０ｄの一方にのみ放電スイッチを設けることで、出力パルスの停止時にパワースイッチング素子１６，１８を貫通電流が流れることを回避しつつも、部品点数を低減することができる。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

・ＰチャネルトランジスタＴｐｕ，Ｔｐｄ及びＮチャネルトランジスタＴｎｕ，Ｔｎｄ間を貫通する電流を抑制するための抵抗体５０ｕ，５０ｄの配置態様としては、上記各実施形態で例示されるものに限らない。例えば、抵抗体５０ｕ，５０ｄをノードＮ２及びＰチャネルトランジスタＴｐｕ，Ｔｐｄ間に設けて且つ、抵抗体５２ｕ，５２ｄをノードＮ１及びＮチャネルトランジスタＴｎｕ，Ｔｎｄ間に設けてもよい。また、ノードＮ３に対してＰチャネルトランジスタＴｐｕ，Ｔｐｄ及びＮチャネルトランジスタＴｎｕ，Ｔｎｄのいずれか一方にのみ抵抗体を備えてもよい。すなわち、例えば抵抗体５２ｕ、５２ｄを省くことでパワースイッチング素子１６，１８のターンオフを極力速くするとともに、抵抗体５０ｕ，５０ｄによってターンオンに対するターンオフの遅延量を補償して（オーバーラップを回避して）且つ、所望されるスイッチング周波数によるスイッチング制御を行うことが可能となるレベルまで貫通電流を抑制してもよい。

・駆動回路２０の駆動するパワースイッチング素子１６，１８としては、ＮチャネルＭＯＳトランジスタに限らず、例えばＰチャネルＭＯＳトランジスタであってもよい。この構成を先の第３及び第４の実施形態に適用する場合には、ＰチャネルＭＯＳトランジスタをオンさせるための電荷を放電することが可能なように、放電スイッチを接続すればよい。

更に、パワースイッチング素子１６，１８としては、ＭＯＳトランジスタに限らず、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等でもよく、要は、導通制御端子への電圧の印加によりオン状態及びオフ状態の切替制御がなされる電圧駆動型のパワースイッチング素子であればよい。

・上記各実施形態では、先の図４に示した特性に起因してターンオンに対してターンオフが遅れるためにＰチャネルトランジスタＴｐｕ，Ｔｐｄ及びＮチャネルトランジスタＴｎｕ，Ｔｎｄの双方がオン状態となるオーバーラップが生じる場合を例示したがこれに限らない。例えばオーバーラップが生じないようにチューニングがなされた駆動回路２０であっても、温度変化や経時変化等によってオーバーラップが生じ得るなら、予め貫通電流を抑制する手段を備えることは有効である。

・駆動回路２０としては、上記実施形態で例示したものに限らない。例えば上側回路２０ｕのみからなるものであってもよい。また、出力パルスの立ち上がりに伴いパワースイッチング素子の導通制御端子に正及び負のいずれかの電荷を充電する充電経路を導通状態とする第１のスイッチング素子と、出力パルスの立ち下がりに伴い充電された電荷を放電する放電経路を導通状態とする第２のスイッチング素子とをＩＧＢＴによって構成してもよい。この場合であっても、通常、先の図４に示した特性があるため、ターンオンに対してターンオフが遅延することで第１及び第２のスイッチング素子間に貫通電流が流れることがあるため、貫通電流を抑制する手段を備えることは有効である。

・駆動回路２０の駆動するパワースイッチング素子１６，１８としては、ＤＣ−ＤＣコンバータ１０の１次側コイル１４ａ側に備えられるものに限らない。例えば電動機に３相交流電力を供給するインバータを構成するものであってもよい。

・上記各実施形態では、駆動回路２０をハイブリッド車に搭載されるものとしたが、これに限らず、例えば電気自動車に搭載されるものとしてもよい。

第１の実施形態のＤＣ―ＤＣコンバータ及びそのパワースイッチング素子の駆動回路の全体構成を示す回路図。 同実施形態における駆動回路の動作を示すタイムチャート。 同実施形態における駆動回路の動作を示す回路図。 同実施形態におけるトランジスタの特性を示す図。 第２の実施形態におけるパワースイッチング素子の駆動回路の全体構成を示す回路図。 第３の実施形態におけるパワースイッチング素子の駆動回路の全体構成を示す回路図。 第４の実施形態におけるパワースイッチング素子の駆動回路の全体構成を示す回路図。

符号の説明

１０…ＤＣ−ＤＣコンバータ、１６，１８…パワースイッチング素子、３０…パルストランス、５０ｕ，５０ｄ，５２ｕ，５２ｄ…抵抗体、６０ｕ，６０ｄ…ダイオード、Ｔｐｕ，Ｔｐｄ…Ｐチャネルトランジスタ、Ｔｎｕ，Ｔｎｄ…Ｎチャネルトランジスタ。

Claims (9)

1. 導通制御端子への電圧の印加によりオン状態及びオフ状態の切替制御がなされる電圧駆動形のパワースイッチング素子をトランスの出力パルスに基づき駆動するものであって且つ、前記出力パルスの立ち上がりに伴い前記パワースイッチング素子の導通制御端子に正及び負のいずれかの電荷を充電する充電経路を導通状態とする第１のスイッチング素子と、前記出力パルスの立ち下がりに伴い前記充電された電荷を放電する放電経路を導通状態とする第２のスイッチング素子とを備えるパワースイッチング素子の駆動回路において、
   前記立ち上がり及び前記立ち下がりの少なくとも一方に伴って前記第１のスイッチング素子及び前記第２のスイッチング素子間を流れる貫通電流を抑制する抑制手段を備えることを特徴とするパワースイッチング素子の駆動回路。
2. 前記抑制手段が、前記充電経路及び前記放電経路の接続点に対して前記第１のスイッチング素子側と前記第２のスイッチング素子側との少なくとも一方に設けられた抵抗体であることを特徴とする請求項１記載のパワースイッチング素子の駆動回路。
3. 前記充電経路及び前記放電経路を導通状態とする一対のスイッチング素子が、Ｎチャネル及びＰチャネルの一対のトランジスタであって且つ、これらの各ゲートが前記トランスの２次側コイルの一方の端子に接続されて且つ各出力端子及び各入力端子が前記２次側コイルの他方の端子及び前記導通制御端子と接続されてなることを特徴とする請求項２記載のパワースイッチング素子の駆動回路。
4. 前記Ｐチャネルトランジスタ及び前記導通制御端子の間には、該Ｐチャネルトランジスタから前記導通制御端子側へ向かう方向を順方向とする正電圧印加用の整流手段が接続されてなることを特徴とする請求項３記載のパワースイッチング素子の駆動回路。
5. 前記Ｎチャネルトランジスタは、前記導通制御端子に負電圧を印加する負電圧印加用コンデンサを介して前記２次側コイルの他方の端子と接続されており、
   前記Ｐチャネルトランジスタは、前記導通制御端子に正電圧を印加する正電圧印加用コンデンサを介して前記２次側コイルの他方の端子と接続されてなることを特徴とする請求項４記載のパワースイッチング素子の駆動回路。
6. 前記Ｐチャネルトランジスタ及び前記正電圧印加用コンデンサの接続点と前記２次側コイルの一方の端子との間には、該一方の端子から前記接続点へと向かう方向を順方向とする整流手段が設けられており、
   前記Ｎチャネルトランジスタ及び前記負電圧印加用コンデンサの接続点と前記一方の端子との間には、前記接続点から前記一方の端子へと向かう方向を順方向とする整流手段が設けられてなることを特徴とする請求項５記載のパワースイッチング素子の駆動回路。
7. 前記正電圧印加用の整流手段と前記導通制御端子との接続点と前記２次側コイルの一方の端子との間には、該導通制御端子から前記一方の端子へと向かう方向を順方向とする整流手段を介して放電スイッチが接続されており、前記Ｐチャネルトランジスタと前記正電圧印加用コンデンサとの接続点と前記放電スイッチとの間には、該接続点から前記放電スイッチへ向かう方向を順方向とする整流手段が接続されてなることを特徴とする請求項６記載のパワースイッチング素子の駆動回路。
8. 当該駆動回路は、直列接続された２つのパワースイッチング素子を駆動するものであって且つ、これら２つのパワースイッチング素子に対応した一対の回路を備えて構成され、
   前記一対の回路のそれぞれの前記一対のスイッチング素子及び前記トランスの２次側コイルの接続態様をこれら一対の回路同士で互いに相違させることで、前記トランスの立ち上がり及び立ち下がりに同期した前記導通制御端子への電荷の充放電動作が前記一対の回路同士で互いに逆となるように設定されてなることを特徴とする請求項１〜８のいずれかに記載のパワースイッチング素子の駆動回路。
9. 当該駆動回路は、直列接続された２つのパワースイッチング素子を駆動するものであって且つ、これら２つのパワースイッチング素子に対応した一対の回路を備えて構成され、
   前記一対の回路のそれぞれの前記一対のスイッチング素子及び前記トランスの２次側コイルの接続態様をこれら一対の回路同士で互いに相違させることで、前記トランスの立ち上がり及び立ち下がりに同期した前記導通制御端子への電荷の充放電動作が前記一対の回路同士で互いに逆となるように設定されてなって且つ、
   前記一対の回路のうちのいずれか一方において、前記正電圧印加用の整流手段と前記導通制御端子との接続点と前記２次側コイルの一方の端子との間には、該導通制御端子から前記一方の端子へと向かう方向を順方向とする整流手段を介して放電スイッチが接続されており、前記Ｐチャネルトランジスタと前記正電圧印加用コンデンサとの接続点と前記放電スイッチとの間には、該接続点から前記放電スイッチへ向かう方向を順方向とする整流手段が接続されてなることを特徴とする請求項６記載のパワースイッチング素子の駆動回路。

Images