WO2022180924A1 - スイッチング制御回路およびゲート駆動回路 - Google Patents

スイッチング制御回路およびゲート駆動回路 Download PDF

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WO2022180924A1
WO2022180924A1 PCT/JP2021/038443 JP2021038443W WO2022180924A1 WO 2022180924 A1 WO2022180924 A1 WO 2022180924A1 JP 2021038443 W JP2021038443 W JP 2021038443W WO 2022180924 A1 WO2022180924 A1 WO 2022180924A1
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control circuit
switching control
negative voltage
circuit
secondary winding
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PCT/JP2021/038443
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English (en)
French (fr)
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善久 南
学 柳原
武志 東
昇 根来
諭史 大津
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パナソニックＩｐマネジメント株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters

Definitions

  • the present disclosure relates to switching control circuits and gate drive circuits.
  • Such power converters include, for example, switching power supplies and AC adapters.
  • large motors, solar power controllers, power transmission, etc. are handling a large amount of power, and in order to reduce the size, switching frequencies are often designed to be high.
  • the voltage to be handled is becoming higher, and the noise generated is also becoming larger.
  • Such switching elements for power conversion are becoming increasingly high-frequency.
  • the switching frequency is on the order of MHz, matching deteriorates due to load fluctuations, noise is generated at the gate of the switching element due to reflected waves, and erroneous ignition is likely to occur.
  • Patent Documents 1 and 2 by biasing the gate of the switching element to a negative voltage, false ignition is less likely to occur.
  • Patent Document 1 the magnitude of the negative bias voltage when the switching element is turned off cannot be adjusted. Moreover, in Patent Document 2, it is necessary to add a power supply device that generates a negative voltage and a power supply line for the negative voltage, and the added power supply line may degrade noise immunity. It is desirable that the negative bias voltage be variable, since the magnitude of noise also fluctuates due to load fluctuations.
  • the present disclosure provides a switching control circuit and a gate drive circuit that can generate a variable negative voltage and that suppress the addition of circuits.
  • a switching control circuit is a switching control circuit that controls switching of a power transistor, and includes a pulse transformer for inputting a drive pulse signal that indicates an ON period and an OFF period of the power transistor; a negative voltage circuit that applies a negative voltage to the gate of the power transistor during an OFF period of the power transistor using a pulse signal output from the transformer.
  • the pulse signal output from the pulse transformer is proportional to the amplitude of the driving pulse signal. Therefore, the negative voltage applied to the gate of the power transistor is variable depending on the amplitude of the drive pulse signal. Moreover, since an external power source is not required, the addition of circuits can be suppressed.
  • a driver for outputting a gate control signal based on the drive pulse signal, a resistor inserted in a control signal line connecting the driver and the gate of the power transistor, and a resistor connected in parallel to the resistor and a first capacitor.
  • the resistive element regulates the magnitude of the current flowing through the gate.
  • the first capacitor is charged/discharged to speed up when it is on and bias the gate voltage when it is off to a negative bias.
  • the negative voltage circuit ensures more negative biasing of the gate when off. As a result, even at a higher switching frequency and at a higher slew rate, it is possible to prevent false ignition.
  • the pulse transformer has a primary winding to which the driving pulse signal is input and a secondary winding to which the pulse signal is output, and the negative voltage circuit includes the pulse transformer and the two windings.
  • a rectifying element may be provided that shares the secondary winding and is connected in series with the secondary winding.
  • the pulse signal induced in the secondary winding is used as the negative voltage, there is no need to provide a special power supply device for generating the negative voltage, and the circuit configuration can be simplified and the cost can be reduced. can.
  • the pulse transformer has a primary winding to which the driving pulse signal is input and a secondary winding to which the pulse signal is output, and the negative voltage circuit includes the pulse transformer and the two windings.
  • a diode shared in a secondary winding and connected in series with the secondary winding; a second capacitor connected in parallel with the series circuit of the secondary winding and the diode; a switch transistor connected in series with the parallel circuit of capacitors.
  • the pulse signal induced in the secondary winding is used as a negative voltage
  • the second capacitor and secondary winding are used as a DC power source. That is, the circuit portion including the secondary winding, the diode and the second capacitor functions as a negative voltage DC power source. Therefore, the negative voltage can be stabilized more.
  • the pulse transformer has a primary winding for inputting the driving pulse signal, a first secondary winding, and a second secondary winding, and the first secondary winding A line is connected to the driver, the negative voltage circuit shares the second secondary winding with the pulse transformer, and prevents backflow from the second secondary winding to the gate. It may have a rectifying element connected in series with the second secondary winding.
  • the pulse signal supplied from the first secondary winding through the driver 4 to the gate of the power transistor has a constant amplitude, thereby stabilizing the switching operation. Also, since the negative voltage supplied to the gate from the second secondary winding through the negative voltage circuit has a variable amplitude proportional to the amplitude of the primary winding, an appropriate negative voltage value is adjusted during the off period. be able to.
  • the pulse transformer has a primary winding for inputting the driving pulse signal, a first secondary winding, and a second secondary winding, and the first secondary winding a line connected to the driver, the negative voltage circuit sharing the second secondary winding with the pulse transformer, a diode connected in series with the second secondary winding; a second capacitor connected in parallel with two secondary windings and the series circuit of the diode; and a switch transistor connected in series with the series circuit and the parallel circuit of the second capacitor.
  • the pulse signal supplied to the gate of the power transistor from the first secondary winding through the driver 4 has a constant amplitude, thereby stabilizing the switching operation. Also, since the negative voltage supplied to the gate from the second secondary winding through the negative voltage circuit has a variable amplitude proportional to the amplitude of the primary winding, an appropriate negative voltage value is adjusted during the off period. be able to.
  • first secondary winding and the second secondary winding may have a compound winding structure.
  • first secondary winding and the second secondary winding may have a single winding structure.
  • the pulse transformer can be miniaturized.
  • the pulse transformer includes a first transformer and a second transformer, and the first transformer is connected to a first primary winding for inputting the driving pulse signal and the driver. a first secondary winding, wherein the second transformer includes a second primary winding for inputting a pulse signal corresponding to the driving pulse signal; and a second primary winding shared with the negative voltage circuit. 2 secondary windings.
  • the negative voltage circuit may be connected between the gate of the power transistor and the source of the power transistor.
  • the negative voltage circuit 10 can apply a negative voltage directly to the gate.
  • the negative voltage circuit may be connected in parallel to at least one of the resistive element and the first capacitor.
  • the driver has a high level output terminal for outputting a signal indicating a high level section of the gate control signal and a low level output terminal for outputting a signal indicating a low level section of the gate control signal
  • the resistive element is inserted into a control signal line connecting the high level output terminal and the gate, the negative voltage circuit connects the low level output terminal and the control signal line, and connects the low level output terminal. may be connected to the control signal line through the negative voltage circuit.
  • the negative voltage can be applied to the path from the connection point between the negative voltage circuit and the control signal line to the gate of the power transistor during the OFF period of the power transistor.
  • the negative voltage circuit is connected between a ground-side power supply terminal of the driver and a ground line, and the ground-side power supply terminal of the driver is not directly connected to the ground line, and the negative voltage circuit is connected to the ground line. It may be connected to the ground line through a circuit.
  • the rectifying element may be a diode.
  • the diode passively performs the rectification function, so the control circuit is unnecessary and the circuit can be simplified.
  • the rectifying element may be a switch transistor.
  • the switch transistor compared to a diode, the switch transistor has no forward voltage drop Vf and has a small on-resistance when conducting, so it is possible to improve the performance of setting the gate of the power transistor Q to a negative voltage.
  • a control circuit may be provided which turns off the switch transistor during an on period of the power transistor and turns on the switch transistor during an off period of the power transistor.
  • the timing of setting the gate of the power transistor to a negative voltage can be accurately and easily controlled.
  • the switch transistor may be any one of a bipolar transistor, a field effect transistor, a junction transistor, and a GaN transistor.
  • the switch transistor compared to a diode, the switch transistor has no forward voltage drop Vf and has a small on-resistance when conducting, so it is possible to improve the performance of setting the gate of the power transistor Q to a negative voltage.
  • control circuit may adjust the pulse width for turning on the switch transistor to be shorter than the off period of the power transistor.
  • the timing of setting the gate of the power transistor Q to a negative voltage can be optimized.
  • control circuit may disable the operation of the negative voltage circuit by turning off the switch transistor according to an external signal.
  • an edge determination circuit for determining whether or not a slew rate of a rising edge or a falling edge in a voltage waveform of the drain or gate of the power transistor is equal to or less than a threshold value, wherein the control circuit comprises an edge determination circuit. may temporarily turn off the switch transistor when the slew rate is determined to be equal to or lower than the threshold value.
  • the operation of the negative voltage circuit 10 is temporarily stopped, so that the negative voltage circuit can be dynamically controlled according to the state of the load.
  • the control width of the gate voltage (difference voltage between the gate voltage during on-control and the gate voltage during off-control) becomes larger. There is a possibility that the switching frequency will be suppressed due to the high voltage.
  • the power consumption of the negative bias circuit itself can be suppressed, the power loss during normal operation can be reduced, and the reduction in efficiency can be prevented.
  • an input auxiliary circuit may be provided which is inserted between the first secondary winding and the input of the driver and shapes the waveform of the pulse signal output from the first secondary winding.
  • noise for example, can be removed by waveform shaping of the pulse signal output from the first secondary winding, and timing deviation can be suppressed. Therefore, the pulse signal can be stabilized and the control accuracy of the power transistor Q can be improved.
  • an input auxiliary circuit that delays the drive pulse signal may be provided, and the control circuit may control on and off of the switch transistor according to the delayed pulse signal.
  • noise for example, can be removed by waveform shaping of the pulse signal output from the first secondary winding, and timing deviation can be suppressed. Therefore, the pulse signal can be stabilized and the control accuracy of the power transistor Q can be improved.
  • an amplitude control circuit may be provided for controlling the amplitude of the driving pulse signal input to the pulse transformer.
  • the amplitude of the negative voltage can be adjusted by controlling the amplitude of the driving pulse signal.
  • a gate drive circuit includes one or more of the switching control circuits.
  • the pulse signal output from the pulse transformer is proportional to the amplitude of the driving pulse signal. Therefore, the negative voltage applied to the gate of the power transistor is variable depending on the amplitude of the drive pulse signal. Moreover, since an external power source is not required, the addition of circuits can be suppressed.
  • a switching control circuit 1 is a switching control circuit that controls switching of a power transistor, and includes a pulse transformer for inputting a drive pulse signal that indicates an ON period and an OFF period of the power transistor; a positive voltage circuit that uses a pulse signal output from a pulse transformer to superimpose a positive voltage on the gate of the power transistor during an ON period of the power transistor.
  • the pulse signal output from the pulse transformer is proportional to the amplitude of the driving pulse signal. Therefore, the positive voltage superimposed on the gate of the power transistor is variable depending on the amplitude of the drive pulse signal.
  • the switching control circuit and the gate drive circuit of the present disclosure it is possible to generate a variable negative voltage and suppress the addition of circuits.
  • GaN devices are capable of high-speed switching and can handle high breakdown voltages, so they are more susceptible to the effects of noise when switching is performed at a high rate and with a large amplitude when using GaN devices.
  • this technology can particularly contribute to improving switching performance.
  • FIG. 1A is a diagram showing a configuration example of a switching control circuit according to Embodiment 1.
  • FIG. 1B is a diagram showing a first modification of the switching control circuit according to Embodiment 1.
  • FIG. 1C is a diagram showing a second modification of the switching control circuit according to Embodiment 1.
  • FIG. 1D is a diagram showing a third modification of the switching control circuit according to Embodiment 1.
  • FIG. 2 is a diagram showing an example of signal waveforms in each part of the switching control circuit according to the first embodiment.
  • 3A is a diagram showing a fourth modification of the switching control circuit according to Embodiment 1.
  • FIG. 3B is a diagram showing a fifth modification of the switching control circuit according to Embodiment 1.
  • FIG. 4A is a diagram showing a sixth modification of the switching control circuit according to Embodiment 1.
  • FIG. 4B is a diagram showing a seventh modification of the switching control circuit according to Embodiment 1.
  • FIG. 5A is a diagram showing an eighth modification of the switching control circuit according to Embodiment 1.
  • FIG. 5B is a diagram showing a ninth modification of the switching control circuit according to Embodiment 1.
  • FIG. 6 is a diagram showing a tenth modification of the switching control circuit according to the first embodiment.
  • FIG. 7 is a diagram showing an eleventh modification of the switching control circuit according to the first embodiment.
  • FIG. 8 is a diagram showing a twelfth modification of the switching control circuit according to the first embodiment.
  • FIG. 9 is a diagram showing a thirteenth modification of the switching control circuit according to the first embodiment.
  • FIG. 10 is a diagram showing a fourteenth modification of the switching control circuit according to the first embodiment.
  • FIG. 11 is a diagram showing a fifteenth modification of the switching control circuit according to the first embodiment.
  • FIG. 12 is a diagram showing a configuration example of a switching control circuit according to the second embodiment.
  • FIG. 13 is a diagram showing a configuration example of an amplitude control circuit according to the second embodiment.
  • FIG. 14 is a diagram showing a first modification of the amplitude control circuit according to the second embodiment.
  • FIG. 15 is a diagram showing a second modification of the amplitude control circuit according to the second embodiment.
  • FIG. 16 is a diagram illustrating a configuration example of a switching control circuit according to a third embodiment
  • FIG. 17 is a diagram showing a first modification of the switching control circuit according to the third embodiment.
  • FIG. 18 is a diagram showing a second modification of the switching control circuit according to the third embodiment.
  • FIG. 19 is a diagram showing a third modification of the switching control circuit according to the third embodiment.
  • FIG. 20 is a diagram showing a fourth modification of the switching control circuit according to the third embodiment.
  • FIG. 21 is a diagram showing a configuration example of a switching control circuit according to the fourth embodiment.
  • FIG. 22 is a diagram showing a first modification of the switching control circuit according to the fourth embodiment.
  • FIG. 23 is a diagram showing a second modification of the switching control circuit according to the fourth embodiment.
  • FIG. 24 is a diagram showing a third modification of the switching control circuit according to the fourth embodiment.
  • 25 is a diagram illustrating a configuration example of a switching control circuit according to a fifth embodiment;
  • FIG. FIG. 26 is a diagram showing a first modification of the switching control circuit according to the fifth embodiment.
  • 27 is a diagram illustrating a configuration example of a switching control circuit according to a sixth embodiment;
  • FIG. 28 is a diagram showing a first modification of the switching control circuit according to the sixth embodiment.
  • FIG. 29 is a diagram showing a second modification of the switching control circuit according to the sixth embodiment.
  • FIG. 30 is a diagram showing a third modification of the switching control circuit according to the sixth embodiment.
  • 31 is a diagram illustrating a configuration example of a switching control circuit according to Embodiment 7.
  • FIG. 32 is a diagram showing a first modification of the switching control circuit according to the seventh embodiment.
  • 33 is a diagram illustrating an operation example of the switching control circuit according to the seventh embodiment;
  • FIG. 34 is a diagram showing a second modification of the switching control circuit according to the seventh embodiment.
  • FIG. 35 is a diagram showing a third modification of the switching control circuit according to the seventh embodiment.
  • FIG. 36 is a diagram showing a fourth modification of the switching control circuit according to the seventh embodiment.
  • FIG. 37 is a diagram showing a fourth modification of the gate drive circuit according to the seventh embodiment.
  • FIG. 38 is a diagram showing another modification of the switching control circuit according to each embodiment.
  • FIG. 39 is a diagram showing a modification of the adjustment circuit according to each embodiment.
  • FIG. 1A is a diagram showing a configuration example of a switching control circuit 1 according to Embodiment 1.
  • the switching control circuit 1 controls switching of a switching element used in a switching power supply for power conversion or a high frequency power supply.
  • a power transistor Q is also shown as a switching element to be controlled by the switching control circuit 1 .
  • the power transistor Q is, for example, a GaN power transistor, but may be a power MOSFET, IGBT, bipolar transistor, or junction FET.
  • the switching control circuit 1 in the figure includes a pulse transformer 2, an inverter 3, a driver 4, an adjustment circuit 5, a negative voltage circuit 10, and a resistance element R2.
  • the pulse transformer 2 has a primary winding n1, a first secondary winding n2, a second secondary winding n3 and a core.
  • the turns ratio of the primary winding n1, the first secondary winding n2 and the second secondary winding n3 is N1 to N2 to N3.
  • N1:N2:N3 may be, for example, 1:1:1, or other ratios.
  • a driving pulse signal that indicates the ON period and OFF period of the power transistor Q is input to the primary winding n1.
  • the first secondary winding n2 outputs to the inverter 3 a pulse signal having an amplitude proportional to the amplitude of the drive pulse signal and having the same phase as the drive pulse signal.
  • the second secondary winding n3 has an amplitude proportional to the amplitude of the driving pulse signal and outputs a pulse signal in phase with the driving pulse signal.
  • the second secondary winding n3 is shared by the pulse transformer 2 and the negative voltage circuit 10. FIG. That is, the second secondary winding n3 is also a component of the negative voltage circuit 10.
  • the inverter 3 inverts the pulse signal output from the first secondary winding n2 and outputs the inverted pulse signal to the driver 4.
  • inverter 3 The presence or absence of the inverter 3 and the number of stages are optional as long as the configuration is such that the control polarities described below match without problems.
  • the driver 4 is also called a buffer, a signal buffer, or a signal driver, and outputs the pulse signal output from the inverter 3 with increased driving capability.
  • Driver 4 of FIG. 1A is a two-output driver, having a high-side transistor, a low-side transistor, a high-level output terminal, and a low-level output terminal.
  • the high-side transistor is a PMOS transistor and is turned on when the pulse signal input from the inverter 3 is at low level. At this time, the high level output terminal outputs a high level corresponding to the power supply voltage VDD. Also, the high-side transistor is off when the pulse signal input from the inverter 3 is at high level. At this time, the high level output terminal is in high impedance.
  • the low-side transistor is an NMOS transistor and is off when the pulse signal input from the inverter 3 is at low level. At this time, the low level output terminal is in high impedance. Also, the low-side transistor is on when the pulse signal input from the inverter 3 is at high level. At this time, the low level output terminal outputs a low level corresponding to the GND level.
  • the amplitude of the pulse signal input to the driver 3 is proportional to the amplitude of the drive pulse signal and is variable.
  • the output of the driver 3 is converted into a binary logic signal of high level and low level, and the amplitude of the signal input to the driver 4 is constant. Further, the amplitude of the pulse signal output from the driver 4 is not variable but constant.
  • the high level of the pulse signal output from the driver 4 is substantially equal to the power supply voltage VDD, and the low level is substantially equal to the GND level.
  • a pulse signal output from the driver 4 is called a gate control signal.
  • the adjustment circuit 5 includes a resistive element R1 and a capacitor C1.
  • the resistance element R1 is inserted in the control signal line that connects the driver 4 and the gate of the power transistor Q. Resistor element R1 regulates the magnitude of current flowing into or out of the gate, and also reduces vibration noise generated in the gate.
  • the resistor R1 also serves to hold the DC level of the gate voltage in a steady state in order to keep the transistor on after the speed-up of the gate by the capacitor C1 is completed.
  • Capacitor C1 functions as a speed-up capacitor that charges the gate capacitance at high speed when power transistor Q is turned on, thereby speeding up turn-on.
  • the capacitor C1 biases the gate to a negative voltage by the charges charged when the power transistor Q is turned on. Negative voltage bias suppresses erroneous firing due to noise.
  • the negative voltage circuit 10 is connected between the gate of the power transistor Q and the source of the power transistor Q.
  • This negative voltage circuit 10 uses the pulse signal output from the pulse transformer 2 to increase the negative voltage of the gate of the power transistor Q while the power transistor Q is off.
  • the negative voltage circuit 10 includes a second secondary winding n3 shared with the pulse transformer 2, and a diode D1 connected in series with the second secondary winding.
  • Diode D1 is an example of a rectifying element.
  • a switch transistor may be provided instead of the diode D1.
  • the connection order of the second secondary winding and the diode D1 in the negative voltage circuit 10 may be reversed from that in FIG. 1A.
  • the negative voltage circuit 10 ensures that the gate of the power transistor Q is negatively biased during the OFF period. As a result, even at a higher switching frequency and at a higher slew rate, it is possible to prevent false ignition.
  • the resistance element R2 is connected to the gate of the power transistor Q, and the other end is connected to the source of the power transistor Q.
  • the resistance element R2 is inserted to prevent malfunction due to an increase in gate voltage due to leakage current or the like when the switching control circuit 1 is stopped.
  • the resistance element R2 may not be provided when the possibility of malfunction is small.
  • the output rate of the power transistor Q may be dared to be increased, but if the output load is lightened, the time constant will be decreased, the slew rate will be increased, and the noise to the gate will be increased.
  • FIG. 2 is a diagram showing an example of signal waveforms in each part of the switching control circuit according to the first embodiment.
  • a signal S1 is a drive pulse signal input to the primary winding n1 of the pulse transformer 2 .
  • the amplitude of the signal S1 is A1 during the period T1 and A2, which is larger than A1, during the period T2.
  • the signal S2 is a pulse signal output from the inverter 3 to the driver 4.
  • the amplitude of signal S2 is constant.
  • a signal S3 is a gate control signal output from the driver 4 .
  • the amplitude of signal S2 is also constant.
  • the signal S4 is a signal indicating the voltage across the second secondary winding n3, that is, a signal output from the negative voltage circuit 10, and generates a negative voltage while the power transistor Q is off.
  • the amplitude of signal S4 is proportional to the amplitude of signal S1 and is variable. When the amplitude of the signal S2 is A1 in the period T1, the amplitude of the signal S4 is B1. When the amplitude of the signal S2 is A2 in the period T2, the amplitude of the signal S4 is B2.
  • the signal S5 is the gate voltage of the power transistor Q, and is a signal obtained by superimposing the signal S4 on the gate control signal supplied from the adjustment circuit 5 to the gate.
  • the negative voltage of signal S5 is variable dependent on signal S1.
  • the resistance element R1 regulates the magnitude of the current flowing through the gate and suppresses noise.
  • Capacitor C1 is charged and discharged to speed up when ON and to negatively bias the gate voltage when OFF.
  • the resistance element R1 limits the current, it also has a function to suppress the oscillating current noise (ringing) that flows through the gate of the power transistor during switching, and has a so-called Q-dump effect.
  • the negative voltage circuit 10 more reliably negatively biases the gate during the OFF period. As a result, even at a higher switching frequency and at a higher slew rate, it is possible to prevent false ignition.
  • each waveform shown in FIG. 2 is close to an ideal one.
  • the rectangular wave includes distortion
  • the signal S5 varies with the value of the element connected to the gate
  • the first pulse transformer of the pulse transformer the coupling of the second secondary coil also influences the first secondary coil side and changes.
  • the switching control circuit 1 since it is not necessary to provide a power supply for generating a negative voltage externally and to provide a power supply wiring for a negative voltage, it is possible to suppress the addition of circuits.
  • FIG. 1B is a diagram showing a first modification of the switching control circuit according to Embodiment 1.
  • FIG. 1B differs from that of FIG. 1A in that it includes a driver 4a instead of the driver 4.
  • FIG. 1B The different points will be mainly described below.
  • the frame line indicating the range of the switching control circuit 1 is the portion other than the power transistor Q as in FIG. 1A, and is omitted.
  • the driver 4a is a one-output driver with one output terminal.
  • the driver 4a includes a high side transistor and a low side transistor.
  • the high-side transistor and the low-side transistor are connected in series, and this connection point serves as an output terminal.
  • the driver 4a When the pulse signal input from the inverter 3 is low level, the driver 4a outputs a high level corresponding to the power supply voltage VDD from the output terminal. Further, when the pulse signal input from the inverter 3 is at high level, the driver 4a outputs a low level corresponding to GND level from the output terminal.
  • FIG. 1C is a diagram showing a second modification of the switching control circuit according to Embodiment 1.
  • FIG. 1C differs from that of FIG. 1A in that it includes a pulse transformer 2a instead of the pulse transformer 2.
  • FIG. 1A The different points will be mainly described below.
  • the pulse transformer 2a is different from the pulse transformer 2 of FIG. 1A in that the first secondary winding n2 and the second secondary winding n3 are composed of one common winding. there is According to this, the size of the pulse transformer 2a can be reduced by reducing the number of terminals, and the number of selectable types increases.
  • transformers have a single-winding structure and a multiple-winding structure.
  • the following transformer may be provided instead of the pulse transformer 2a.
  • Some terminals of multiple windings that is, a plurality of secondary coils configured with a single core may be shorted.
  • the two secondary coils may have four terminals in their internal structure, and one terminal of the two coils may be short-circuited to form three terminals. In this way, in various pulse transformers, the polarity can be selected and used according to circumstances.
  • FIG. 1D is a diagram showing a third modification of the switching control circuit according to Embodiment 1.
  • FIG. 1D differs from that of FIG. 1A in that the pulse transformer 2 is replaced with a first transformer 2b and a second transformer 2c. The different points will be mainly described below.
  • the first transformer 2b has a first primary winding n1 for inputting a drive pulse signal and a first secondary winding n2 connected to the driver 4.
  • the second transformer 2c has a second primary winding n0 for inputting a pulse signal corresponding to the driving pulse signal, and a second secondary winding n3 shared with the negative voltage circuit 10.
  • the same signal may be input to the first primary winding n1 and the second primary winding n0. Further, in the switching control circuit 1 of FIG. 1D, the configuration may be such that the drive pulse signal is directly input to the inverter 3 without providing the pulse transformer 2b.
  • the input transformer (first transformer 2b) of the switching system (after the inverter 3) that performs ON/OFF control and the input transformer (second transformer 2c) of the negative bias system are separated, thereby separating the switching system and the negative bias system.
  • the mutual influence of the bias system is eliminated, and the switching accuracy and the accuracy of negative bias application can be improved.
  • Degradation of accuracy when there is mutual influence includes variations in the pulse duty of the switching system and increased distortion of the negative bias voltage waveform.
  • one-output driver 4a of FIG. 1B may also be applied to FIGS. 1A, 1C, and 1D.
  • FIG. 3A is a diagram showing a fourth modification of the switching control circuit according to Embodiment 1.
  • FIG. The switching control circuit 1 of FIG. 3A differs from that of FIG. 1A in that one end of the negative voltage side of the negative voltage circuit 10 is connected not to the source but to the low level output terminal. The different points will be mainly described below.
  • the negative voltage circuit 10 can make the path of the control signal line from the high level output terminal to the gate and the path of the control signal line from the low level output terminal to the gate to negative voltage during the OFF period of the power transistor Q.
  • FIG. 3B is a diagram showing a fifth modification of the switching control circuit according to Embodiment 1.
  • FIG. 3B differs from that of FIG. 3A in that it includes a driver 4a instead of the driver 4.
  • FIG. 3A The different points will be mainly described below.
  • the negative voltage circuit 10 can set the path of the control signal line from the output terminal to the gate to a negative voltage during the OFF period of the power transistor Q.
  • FIG. 4A is a diagram showing a sixth modification of the switching control circuit according to Embodiment 1.
  • FIG. 4A differs from that of FIG. 1A in that the internal configuration of the adjustment circuit 5, that one end of the negative voltage side of the negative voltage circuit 10 is connected to the inside of the adjustment circuit 5 instead of the source, and that the resistor The difference is that an element Rb is added.
  • the different points will be mainly described below.
  • the adjustment circuit 5 includes a resistive element Ra, a capacitor C1 and a resistive element R1. Resistive element Ra and capacitor C1 are connected in series. A series circuit of resistive element Ra and capacitor C1 is connected in parallel to resistive element R1.
  • the resistance element Ra is a resistor interposed between the high-level output terminal and the capacitor C1 for regulating the charging/discharging current to the capacitor C1.
  • the resistance element Rb is a resistor interposed between the low-level output terminal and the capacitor C1 for regulating the discharge current of the capacitor C1.
  • the resistance element Rb when the negative voltage is large in the configuration in which the negative voltage circuit is directly connected to the output terminal of the driver 4, it is clamped by the negative voltage protection diode of the terminal if the driver 4 is a semiconductor integrated circuit. Therefore, it also plays a secondary role of preventing negative voltage from being applied to the gate as intended.
  • the path of the control signal line from the connection point of the resistance element Ra and the capacitor C1 inside the adjustment circuit 5 to the gate and the path of the control signal line to the gate of the low level output terminal are switched off. It can be a negative voltage during the period.
  • FIG. 4B is a diagram showing a seventh modification of the switching control circuit according to Embodiment 1.
  • FIG. 4B differs from that of FIG. 4A in that a driver 4a is provided instead of the driver 4 and the resistance element Rb is eliminated. The same effect as in FIG. 4A can also be obtained from FIG. 4B.
  • FIG. 5A is a diagram showing an eighth modification of the switching control circuit according to Embodiment 1.
  • FIG. The switching control circuit 1 of FIG. 5A is different from that of FIG. 4A in that one end of the negative voltage side of the negative voltage circuit 10 is connected to the low level output terminal instead of the inside of the adjustment circuit 5 .
  • One end of the negative voltage circuit 10 on the negative voltage side is connected to a portion of the control signal line that connects the low level output terminal and the resistance element Rb.
  • the same effect as in FIG. 4A can also be obtained from FIG. 5A.
  • FIG. 5B is a diagram showing a ninth modification of the switching control circuit according to Embodiment 1.
  • FIG. The switching control circuit 1 of FIG. 5B differs from that of FIG. 4B in that one end of the negative voltage side of the negative voltage circuit 10 is connected to the output terminal instead of inside the adjustment circuit 5 .
  • the same effect as in FIG. 4B can also be obtained from FIG. 5B.
  • FIG. 6 is a diagram showing a tenth modification of the switching control circuit according to the first embodiment.
  • the switching control circuit 1 of FIG. 6 differs from that of FIG. 5A in that one end of the negative voltage side of the negative voltage circuit 10 is connected to the ground side power supply terminal of the driver 4 instead of the inside of the adjustment circuit 5. there is The same effect as in FIG. 5A can be obtained from FIG. 6 as well.
  • the diode D1 of the negative voltage circuit can be omitted.
  • the driver 4 directly rectifies the current in the second secondary coil n3.
  • One end of the negative voltage circuit 10 on the negative voltage side is connected to the power supply terminal on the ground side of the driver 4 .
  • the ground-side power supply terminal of the driver 4 is not directly connected to the ground line, but is connected to the ground line via the negative voltage circuit 10 . Therefore, the negative voltage of the negative voltage circuit 10 is superimposed on the low level of the low level output terminal of the driver 4 .
  • the path from the low level output terminal to the gate of the transistor Q among the control signal lines can be set to a negative voltage.
  • FIG. 7 is a diagram showing an eleventh modification of the switching control circuit according to the first embodiment.
  • the switching control circuit 1 of FIG. 7 differs from that of FIG. 6 in the internal configuration of the adjustment circuit 5 .
  • This adjustment circuit 5 has the same configuration as the adjustment circuit 5 in FIG. 4A, and has the same effects.
  • FIG. 8 is a diagram showing a twelfth modification of the switching control circuit according to the first embodiment.
  • the switching control circuit 1 of FIG. 8 differs from that of FIG. 1A in the connection point of the negative voltage circuit 10 .
  • the negative voltage circuit 10 is not connected between the gate and source of the power transistor Q, but connected in parallel with the adjustment circuit 5 . That is, the negative voltage circuit 10 is connected in parallel with the resistance element R1 and in parallel with the first capacitor C1. In other words, the negative voltage circuit 10 is connected between the low level output terminal and the gate. One end of the negative voltage side of the negative voltage circuit 10 is connected to the gate.
  • the negative voltage circuit 10 speeds up according to the configuration of FIG.
  • a capacitor capacitor C1 is connected in parallel, and the capacitor C1 and the negative voltage circuit 10 constitute a negative voltage power supply. It is possible to adjust the on-control voltage to be suitable for Vth.
  • the gate voltage can be adjusted without adjusting the power supply voltage VDD, and it is possible to obtain a negative gate voltage when off.
  • resistance adjustment for voltage division is required for the resistance element R1 or resistance element R2, and it is forced to return from the optimum design value for the original switching operation.
  • the portion of the control signal line that connects the adjustment circuit 5 and the gate can be set to a negative voltage.
  • this driver 4 is substantially the same as the one-output driver 4a.
  • negative voltage circuit 10 may be connected in parallel to at least one of the resistance element R1 and the first capacitor C1.
  • FIG. 9 is a diagram showing a thirteenth modification of the switching control circuit according to the first embodiment.
  • the switching control circuit 1 of FIG. 9 differs from that of FIG. 8 in that a connection point of the negative voltage circuit 10 and a resistance element Rb are added.
  • the negative voltage circuit 10 and the resistive element Rb are inserted in series in the portion from the low level output terminal of the control signal line to the connection point between the high level output terminal and the adjustment circuit 5 in this order.
  • One end of the negative voltage circuit 10 on the negative voltage side is connected to the resistance element Rb.
  • the path from the high-level output terminal to the gate of the control signal line can be set to a negative voltage.
  • the adjustment circuit (negative voltage of the speed-up capacitor) at OFF time and the negative voltage of the negative voltage circuit 10 are added together to form the negative voltage at OFF time, the negative voltage can be increased and erroneous ignition is suppressed. can be strengthened.
  • the resistance element Rb is used for adjustment when the negative voltage is strengthened too much, and optimizes the negative voltage.
  • the negative voltage circuit 10 Since the negative voltage circuit 10 is inserted in series with the low-level output terminal of the driver 4, the output of the low-level terminal functions as an enable function for the application of the negative voltage, and the application of the negative voltage is synchronized with the turn-off timing of the power transistor Q. and more stable switching control of the power transistor Q becomes possible.
  • FIG. 10 is a diagram showing a fourteenth modification of the switching control circuit according to the first embodiment.
  • the switching control circuit 1 of FIG. 10 differs from that of FIG. 9 in the connection point of one end of the resistance element Rb on the gate side.
  • One end of the resistance element Rb on the gate side is connected to the gate of the power transistor Q instead of being connected to the connection point between the high-level output terminal and the adjustment circuit 5 .
  • the portion of the control signal line that connects the adjustment circuit 5 and the gate can be set to a negative voltage.
  • the adjustment circuit is not affected by the negative voltage circuit, so charging and discharging are not affected, and a negative voltage design independent of speedup is possible.
  • the low-level output terminal works as an enable function for negative voltage application.
  • FIG. 11 is a diagram showing a fifteenth modification of the switching control circuit according to the first embodiment.
  • the switching control circuit 1 of FIG. 11 differs from that of FIG. 10 in the internal configuration of the adjustment circuit 5 and the connection point of one end of the resistance element Rb on the gate side.
  • the internal configuration of the adjustment circuit 5 is the same as that of the adjustment circuit 5 in FIG. 4A.
  • One end of the resistance element Rb on the gate side is connected to a connection point between the resistance element Ra inside the adjustment circuit 5 and the capacitor C1.
  • the path from the connection point between the resistance element Ra and the capacitor C1 in the control signal line to the gate can be set to a negative voltage.
  • the switching control circuit 1 of FIG. 11 enables optimization of the switching control of the power transistor Q.
  • FIG. 12 is a diagram showing a configuration example of a switching control circuit according to the second embodiment.
  • the switching control circuit 1 of FIG. 12 differs from that of FIG. 1A in that an amplitude control circuit 11 is added.
  • the different points will be mainly described below.
  • the amplitude control circuit 11 variably controls the amplitude of the drive pulse signal input to the pulse transformer 2 .
  • FIG. 13 is a diagram showing a configuration example of the amplitude control circuit 11 according to the second embodiment.
  • the primary winding n1 of the pulse transformer 2 is also shown.
  • the amplitude control circuit 11 of FIG. 11 includes a variable power supply 16a and a switch element 13.
  • the signal S0 is the original signal of the drive pulse signal.
  • the variable power supply 16a is a power supply that outputs a DC voltage to one end of the primary winding n1.
  • the voltage value VA of the variable power supply 16a is variable. This voltage value VA shall be changeable continuously or stepwise.
  • the switch element 13 is a switch transistor that connects the other end of the primary winding and the ground wiring.
  • a drive pulse signal S0 is input to the control terminal of the switch element 13, that is, the gate of the switch transistor.
  • the amplitude control circuit 11 outputs the drive pulse signal S1 having the amplitude of the voltage value VA of the variable power supply 16a between the two terminals of the primary winding n1.
  • FIG. 14 is a diagram showing a first modification of the amplitude control circuit 11 according to the second embodiment.
  • the amplitude control circuit 11 of FIG. 1 includes an inverter 14 and a switch circuit 15 .
  • a driving pulse signal S0 is input to one end of the primary winding n1 of the pulse transformer 2.
  • the inverter 14 inverts the drive pulse signal S0.
  • the switch circuit 15 is a selector with two inputs and one output, and selectively outputs one of the two inputs to the other end of the primary winding according to the selection signal Sel1.
  • the two inputs are the ground level and the inverted drive pulse signal from inverter 14 .
  • the amplitude control circuit 11 when the switch circuit 15 selects the ground level, the amplitude control circuit 11 outputs the drive pulse signal S1 having the same amplitude as the drive pulse signal S0 to the primary winding.
  • the amplitude control circuit 11 when the switch circuit 15 selects the inverted drive pulse signal, the amplitude control circuit 11 outputs to the primary winding the drive pulse signal S1 whose amplitude is about twice the amplitude of the drive pulse signal S0.
  • the amplitude control circuit 11 of FIG. 14 makes the amplitude of the driving pulse signal S1 variable in two steps.
  • FIG. 15 is a diagram showing a second modification of the amplitude control circuit 11 according to the second embodiment.
  • the primary winding n1 of the pulse transformer 2 has a partial winding n1a and a partial winding n1b having the same polarity, and three first to third taps.
  • the partial winding n1a corresponds between the first tap and the second tap
  • the partial winding n1b corresponds between the second tap and the third tap. It is assumed that the winding ratio of the partial winding n1a and the partial winding n1b is a:b. a:b may for example be 1:1.
  • the power supply 16b is a constant voltage power supply and outputs a voltage value VB to the first tap.
  • the switch circuit 17 is a one-input, two-output demultiplexer, and connects one input to one of two outputs according to the selection signal Sel1. 1 input corresponds to the driving pulse signal S0. The two outputs are connected to the gates of switch element 18 and switch element 19 .
  • the switch element 18 is a switch transistor that connects between the second tap and the ground.
  • the switch element 19 is a switch transistor that connects between the third tap and the ground.
  • the amplitude of the pulse signal generated in the secondary winding in case A is twice the amplitude of the pulse signal generated in the secondary winding in case B.
  • the amplitude control circuit 11 of FIG. 15 makes the amplitude of the drive pulse signal S1 variable in two stages.
  • FIGS. 13 to 15 show the minimum necessary for explaining the operation, and other elements may be added as necessary.
  • FIG. 16 is a diagram illustrating a configuration example of a switching control circuit according to a third embodiment; FIG. 16 differs from FIG. 1A in that a switch transistor SW1 is provided in place of the diode D1 as the rectifying element in the negative voltage circuit 10 and that a control circuit 12 is added. The different points will be mainly described below.
  • the switch transistor SW1 may be, for example, a bipolar transistor, a field effect transistor, a junction transistor, or a GaN transistor. Since the switch transistor SW1 has no forward voltage drop Vf and has a small on-resistance when conducting compared to a diode, the performance of setting the gate of the power transistor Q to a negative voltage can be improved.
  • the control circuit 12 turns off the switch transistor SW1 during the ON period of the power transistor Q, and turns ON the switch transistor SW1 during the OFF period of the power transistor Q, in synchronization with the driving pulse signal S1.
  • a signal Con1 in the figure corresponds to at least one of the driving pulse signal S1, the pulse signal S2, and the pulse signal (gate control signal) S3 shown in FIG. Control may be performed based on at least one of the drive pulse signal S1, pulse signal S2, and pulse signal (gate control signal) S3.
  • Con2 is a signal that controls on and off of the switch transistor SW1.
  • Any controllable signal may be selected as the signal Con1, and the negative voltage application period can be adjusted and optimized.
  • FIG. 17 is a diagram showing a first modification of the switching control circuit according to the third embodiment.
  • the switching control circuit 1 of FIG. 17 differs from that of FIG. 16 in the internal configuration within the negative voltage circuit 10 .
  • the different points will be mainly described below.
  • the negative voltage circuit 10 shares the secondary winding n3 with the pulse transformer 2. Further, the negative voltage circuit 10 includes a diode D1 connected in series with the secondary winding n3, a second capacitor C2 connected in parallel with the series circuit of the secondary winding n3 and the diode D1, and a secondary winding and a switch transistor SW1 connected in series with a series circuit of n3 and a diode D1 and a parallel circuit of a second capacitor C2.
  • the pulse signal induced in the secondary winding n3 is used as a negative voltage
  • the second capacitor C2 and the secondary winding n3 are used as a DC power supply. That is, the circuit portion including the secondary winding n3, the diode D1 and the second capacitor C2 functions as a negative voltage DC power supply.
  • the negative voltage circuit 10 can stabilize the negative voltage more.
  • the negative voltage to be applied can be converted to DC instead of a transient response waveform, so it is possible to suppress erroneous ignition throughout the voltage application period of the off period, and noise that causes erroneous ignition is generated. Even if the position changes, it can be handled.
  • a signal for controlling the negative voltage application may be drawn from the outside as the signal Con1 or Con2 of the control circuit 12.
  • FIG. 18 is a diagram showing a second modification of the switching control circuit according to the third embodiment.
  • the switching control circuit 1 of FIG. 18 differs from that of FIG. 17 in that one end of the negative voltage side of the negative voltage circuit 10 is connected not to the gate but to the connection line between the low level output terminal and the adjustment circuit 5. there is The different points will be mainly described below.
  • the negative voltage circuit 10 can make the path of the control signal line from the high level output terminal to the gate and the path of the control signal line from the low level output terminal gate to negative voltage during the OFF period of the power transistor Q.
  • FIG. 19 is a diagram showing a third modification of the switching control circuit according to the third embodiment.
  • the switching control circuit 1 of FIG. 19 differs from that of FIG. 17 in that the internal configuration of the adjustment circuit 5, that one end of the negative voltage side of the negative voltage circuit 10 is connected to the inside of the adjustment circuit 5 instead of the source, and that the resistor The difference is that an element Rb is added.
  • the different points will be mainly described below.
  • the adjustment circuit 5 is the same as the adjustment circuit 5 shown in FIG. 4A.
  • the resistance element Rb is a resistor interposed between the low-level output terminal and the capacitor C1 for regulating the charge/discharge current of the capacitor C1.
  • the path of the control signal line from the connection point of the resistance element Ra and the capacitor C1 inside the adjustment circuit 5 to the gate and the path of the control signal line to the gate of the low level output terminal are switched off. It can be a negative voltage during the period.
  • FIG. 20 is a diagram showing a fourth modification of the switching control circuit according to the third embodiment.
  • the switching control circuit 1 of FIG. 20 differs from that of FIG. 19 in that one end of the negative voltage side of the negative voltage circuit 10 is connected to one end of the low-side output terminal side instead of one end of the gate of the resistance element Rb. .
  • the path from the connection point between the resistance element Ra and the capacitor C1 in the control signal line to the gate, and the low-level output terminal to the resistance element Ra and the capacitor A negative voltage can be applied to the path to the connection point with C1.
  • 18 to 20 also include the control circuit 12 that controls the switch transistor SW1.
  • an external control signal may be used as the signal Con1 or Con2.
  • FIG. 21 is a diagram showing a configuration example of a switching control circuit according to the fourth embodiment.
  • the switching control circuit 1 of FIG. 21 differs from that of FIG. 20 in the connection point of the negative voltage circuit 10 .
  • the negative voltage circuit 10 and the resistive element Rb are inserted in series in the portion from the low level output terminal of the control signal line to the connection point between the high level output terminal and the adjustment circuit 5 in this order.
  • One end of the negative voltage circuit 10 on the negative voltage side is connected to the resistance element Rb.
  • the path from the high-level output terminal to the gate of the control signal line can be set to a negative voltage.
  • FIG. 22 is a diagram showing a first modification of the switching control circuit according to the fourth embodiment.
  • the switching control circuit 1 of FIG. 22 differs from that of FIG. 21 in the connection point of one end of the resistance element Rb on the gate side.
  • One end of the resistance element Rb on the gate side is connected to the gate of the power transistor Q instead of being connected to the connection point between the high-level output terminal and the adjustment circuit 5 .
  • the portion of the control signal line that connects the adjustment circuit 5 and the gate can be set to a negative voltage.
  • FIG. 23 is a diagram showing a second modification of the switching control circuit according to the fourth embodiment.
  • the switching control circuit 1 shown in FIG. 23 differs from that shown in FIG. 22 in the internal configuration of the adjustment circuit 5 and the connection point at one end of the resistance element Rb on the gate side.
  • the internal configuration of the adjustment circuit 5 is the same as that of the adjustment circuit 5 in FIG. 4A.
  • One end of the resistance element Rb on the gate side is connected to a connection point between the resistance element Ra inside the adjustment circuit 5 and the capacitor C1.
  • the path from the connection point between the resistance element Ra and the capacitor C1 in the control signal line to the gate can be set to a negative voltage.
  • FIG. 24 is a diagram showing a third modification of the switching control circuit according to the fourth embodiment.
  • the switching control circuit 1 of FIG. 24 differs from that of FIG. 22 in that the high level output terminal and the low level output terminal are connected.
  • the two-output driver 4 in the figure is substantially the same as the one-output driver 4.
  • the switching control circuit 1 of FIG. 24 can set the portion of the control signal line that connects the adjustment circuit 5 and the gate to a negative voltage during the OFF period of the transistor Q, as in FIG.
  • 21 to 24 also include the control circuit 12 that controls the switch transistor SW1.
  • FIG. 25 is a diagram illustrating a configuration example of a switching control circuit according to a fifth embodiment; FIG. The switching control circuit 1 of FIG. 25 differs from that of FIG. 6 in the internal configuration of the negative voltage circuit 10 .
  • the negative voltage circuit 10 has the same configuration as the negative voltage DC power supply shown in FIG.
  • the power terminal on the ground side of the driver 4 is not directly connected to the ground line, but is connected to the ground line via the negative voltage circuit 10 . Therefore, the negative voltage of the negative voltage circuit 10 is superimposed on the low level of the low level output terminal of the driver 4 . As a result, the path from the low-level output terminal to the gate of the transistor Q among the control signal lines can be set to a negative voltage during the OFF period of the transistor Q.
  • the switch transistor SW1 can be omitted if the power supply terminal on the ground side is a dedicated power ground and the application of a negative voltage to the terminal is allowed, and the application of a negative voltage is possible.
  • the control is directly performed by the low-side transistor of the driver 4 .
  • driver 4 it may be possible to omit the driver 4 when it is composed of discrete elements.
  • FIG. 26 is a diagram showing a first modification of the switching control circuit according to the fifth embodiment.
  • the switching control circuit 1 of FIG. 26 differs from that of FIG. 25 in the internal configuration of the adjustment circuit 5 and the connection point of one end of the resistance element Rb on the gate side.
  • the adjustment circuit 5 has the same configuration as the adjustment circuit 5 in FIG. 4A, and has the same effects. Further, the negative period may be finely adjusted by the switch transistor SW1, or the switch transistor SW1 may be omitted if negative voltage application is permitted.
  • One end of the resistance element Rb on the gate side is connected to a connection point between the resistance element Ra inside the adjustment circuit 5 and the capacitor C1.
  • the path of the control signal line from the connection point of the resistance element Ra and the capacitor C1 inside the adjustment circuit 5 to the gate and the path of the control signal line to the gate of the low level output terminal are switched off. It can be a negative voltage during the period.
  • control circuit 12 for controlling the switch transistor SW1 is provided.
  • the adjustment circuit 5 may be replaced with the adjustment circuit 5 in FIG. 25, and the gate side terminal of the resistance element Rb may be connected to the high level output terminal.
  • FIG. 27 is a diagram illustrating a configuration example of a switching control circuit according to a sixth embodiment; FIG. The switching control circuit 1 of FIG. 27 differs from that of FIG. 1A in that a time adjusting circuit 8 is added.
  • the time adjustment circuit 8 is inserted between the first secondary winding n2 and the input of the driver 4, and performs time adjustment and waveform shaping of the pulse signal output from the first secondary winding n2.
  • the time adjustment referred to here means matching the timing of the off period of the power transistor Q with the on timing of the switch transistor SW1 of the negative voltage circuit 10 .
  • an appropriate delay time is generated in the pulse signal from the first secondary winding n2.
  • waveform shaping refers to reducing the distortion of the pulse signal from the first secondary winding n2.
  • the negative voltage circuit 10 improves the accuracy of the timing at which the gate is brought to a negative voltage, enabling faster switching.
  • time adjustment circuit 8 in FIG. 27 is inserted between the first secondary winding n2 and the inverter 3, it may be inserted between the inverter 3 and the driver 4.
  • the negative voltage generated by the second secondary coil n3, as shown by the signal S5 in FIG. 2, is less likely to become a rectangular wave due to the impedance of the connection point, the load connected to the first secondary coil, etc., and most of the voltage is downwardly convex. becomes a valley shape.
  • the negative voltage peak of the signal S5 tends to be delayed compared to the driving pulse (signal S1) input to the primary coil n1.
  • the driving pulse signal S1
  • control of the power transistor Q should be delayed to optimize suppression of erroneous ignition.
  • control time difference between the plurality of switching control circuits 1 may be corrected.
  • FIG. 28 is a diagram showing a first modification of the switching control circuit according to the sixth embodiment.
  • the switching control circuit 1 of FIG. 28 differs from that of FIG. 17 in that a time adjustment circuit 8 is added.
  • This switching control circuit 1 also has the same effect as that of FIG. 27, and more reliably suppresses erroneous ignition by using a DC power supply.
  • FIG. 29 is a diagram showing a second modification of the switching control circuit according to the sixth embodiment.
  • the switching control circuit 1 of FIG. 29 differs from that of FIG. 27 in that the control circuit 12 is clearly shown.
  • the control circuit 12 acquires information on the delay and information on the waveform from the time adjustment circuit 8, and adjusts the ON timing and ON period of the switch transistor SW1 according to the acquired information.
  • the accuracy of the timing at which the negative voltage circuit 10 sets the gate to a negative voltage is further improved, and erroneous ignition can be suppressed in high-speed switching.
  • the switching control circuit 1 in FIGS. 27 and 28 also includes the control circuit 12.
  • FIG. 1 is a diagrammatic representation of The switching control circuit 1 in FIGS. 27 and 28.
  • FIG. 30 is a diagram showing a third modification of the switching control circuit according to the sixth embodiment.
  • the switching control circuit 1 of FIG. 30 differs from that of FIG. 28 in that the control circuit 12 is clearly shown.
  • This control circuit 12 is the same as in FIG.
  • This switching control circuit 1 also has the same effect as that of FIG. 29, and it becomes possible to apply a stable negative voltage by using a DC power supply.
  • FIG. 31 is a diagram illustrating a configuration example of a switching control circuit according to Embodiment 7.
  • FIG. The switching control circuit 1 of FIG. 31 differs from that of FIG. 29 in that an edge determination circuit 9 is added.
  • the edge determination circuit 9 determines whether or not the slew rate of the rising edge or falling edge in the voltage waveform of the drain or gate of the power transistor Q is equal to or less than the threshold.
  • the slew rate referred to here is the time change rate represented by dV/dt. If the slew rate is high, it is presumed that much noise is generated.
  • the control circuit 12 temporarily turns off the switch transistor (SW1). In this case, the operation of the negative voltage circuit 10 is temporarily stopped because it is estimated that the noise is less generated.
  • Temporary may be the time until the slew rate exceeds the threshold value, or may be a fixed time.
  • FIG. 32 is a diagram showing a first modification of the switching control circuit according to the seventh embodiment.
  • the switching control circuit 1 of FIG. 32 differs from that of FIG. 30 in that an edge determination circuit 9 is added.
  • the edge determination circuit 9 is the same as in FIG.
  • This switching control circuit 1 also has the same effect as that of FIG. 31, and it is possible to apply a stable negative voltage by using a DC power supply.
  • FIG. 33 is a diagram illustrating an operation example of the switching control circuit according to the seventh embodiment.
  • signal S2 in the figure is a pulse signal input to the driver 4;
  • the high level of the pulse signal corresponds to the ON period of the power transistor Q, and the low level corresponds to the OFF period.
  • (2a) to (2c) show examples of control signals for the switch transistor SW output from the control circuit 12, respectively.
  • (2a) to (2c) are exclusive signals.
  • control circuit 12 adjusts the pulse width for turning on the switch transistor SW1 to the same time as the power transistor Q's off period.
  • control circuit 12 adjusts the pulse width for turning on the switch transistor SW1 to a time shorter than the off period of the power transistor Q.
  • the control circuit 12 outputs a pulse that turns on the switch transistor SW1 only during the period when the control signal Ct is at the high level (3).
  • the control circuit 12 may acquire the control signal Ct from the time adjustment circuit 8 .
  • the control signal Ct may be, for example, a signal indicating that the waveform distortion is large.
  • the control signal Ct may be an information signal indicating that there is a high probability that noise is generated from the outside.
  • control circuit 12 may acquire the control signal Ct from the edge determination circuit 9 .
  • control signal Ct may be a signal indicating that the slew rate is equal to or higher than the threshold.
  • the timing of setting the gate of the power transistor Q to a negative voltage can be optimized.
  • FIG. 34 is a diagram showing a second modification of the switching control circuit according to the seventh embodiment.
  • the switching control circuit 1 of FIG. 34 differs from that of FIG. 32 in that the control circuit 12 acquires information from both the time adjustment circuit 8 and the edge determination circuit 9 .
  • control circuit 12 obtains information indicating the magnitude of waveform distortion from the time adjustment circuit 8, obtains a signal indicating the magnitude of the slew rate from the edge determination circuit 9, and responds to these pieces of information as shown in FIG. (2a), (2b), and (2c) are selectively switched.
  • the timing of setting the gate of the power transistor Q to a negative voltage can be dynamically optimized.
  • the information indicating the "magnitude of waveform distortion" means that the drive pulse input from the first secondary coil to the driver 4 is detected to be high/low at the input threshold level of the driver 4, and is a substantially rectangular wave or It contains information on the delay time and duty ratio of the output signal that fluctuates due to waveform distortion after being converted into a high-level or low-level output signal that controls on and off.
  • FIG. 35 is a diagram showing a third modification of the switching control circuit according to the seventh embodiment.
  • the switching control circuit 1 of FIG. 35 differs from that of FIG. 32 in that the negative voltage circuit 10 is connected to the second source terminal of the power transistor Q.
  • the power transistor Q has a first source terminal for main current and a second source terminal for sensing.
  • the negative voltage circuit 10 can utilize the second source terminal.
  • the negative voltage circuit 10 serves as the second source terminal. can be connected to the terminal.
  • FIG. 36 is a diagram showing a fourth modification of the switching control circuit according to the seventh embodiment.
  • the switching control circuit 1 of FIG. 36 differs from that of FIG. 32 mainly in that an input auxiliary circuit 8a is provided instead of the time adjustment circuit 8.
  • an input auxiliary circuit 8a is provided instead of the time adjustment circuit 8.
  • the input auxiliary circuit 8a is inserted between the first secondary winding and the input of the driver (4), shapes the waveform of the pulse signal output from the first secondary winding, Delay the signal.
  • the input auxiliary circuit 8a may be the same as the time adjustment circuit 8. FIG.
  • the control circuit 12 controls on and off of the switch transistor (SW1) according to the delayed pulse signal.
  • the switching control circuits 1 of Embodiments 1 to 6 may have a waveform shaping function like the time adjustment circuit 8 .
  • the switching control circuit 1 can eliminate, for example, noise by shaping the waveform of the pulse signal output from the first secondary winding, thereby suppressing the timing deviation. Stabilization of the pulse signal and control accuracy of the power transistor Q can be improved. Therefore, the pulse signal can be stabilized and the control accuracy of the power transistor Q can be improved.
  • the timing of turning on the switch transistor SW1 of the negative voltage circuit 10 can also be optimally matched.
  • the waveform formation circuit and time adjustment circuit may be composed of resistors, capacitors, coils, diodes, transistors, transformers, microcomputers, DSPs, etc. as specific elements, and threshold adjustment using a reference bias or an operational amplifier. It may also have functions.
  • a DC-AC conversion circuit using a half-bridge configuration in which power transistors Q1 and Q2 are stacked in two stages as shown in FIG. 37 may be configured as a power conversion circuit.
  • This configuration is similar to a configuration called a class D drive or a class D amplifier.
  • FIG. 37 is a diagram showing a fourth modification of the gate drive circuit according to the embodiment.
  • the gate drive circuit of FIG. 37 shows a configuration example including two switching control circuits 1 according to any one of the first to seventh embodiments.
  • This gate drive circuit controls the exclusive conduction of the high-side power transistor Q1 and the low-side power transistor Q2.
  • the switching control circuit 1 of each embodiment may be modified as follows. That is, the diode D1 in the negative voltage circuit 10 may be reversely connected, and a positive voltage rather than a negative voltage may be superimposed on the gate during the ON period of the power transistor Q instead of the OFF period. By doing so, it is possible to enhance the noise resistance that causes a malfunction in which the gate voltage of the power transistor Q is erroneously turned off during the ON period.
  • FIG. 38 shows a switching control circuit in which this modification is applied to FIG. 1A. Also, this modification can be applied to other than FIG. 1A.
  • the negative voltage circuit 10 more accurately functions as a positive voltage circuit that uses the pulse signal output from the pulse transformer 2 to superimpose a positive voltage on the gate of the power transistor Q during the ON period of the power transistor Q. do.
  • the pulse signal output from the pulse transformer 2 is proportional to the amplitude of the driving pulse signal. Therefore, the positive voltage applied to the gate of the power transistor is variable depending on the amplitude of the drive pulse signal.
  • the switching frequency is low, the slew rate of the output AC1 is low, etc., and speedup is not required, and current limiting is not required by using an insulated element for the power transistor Q, the capacitor C1 and resistor element R1 are omitted.
  • the output of the driver 4 can be directly connected to the gate of the power transistor Q, and it is also possible to apply this configuration available at this connection point.
  • the negative voltage of the present invention is applied. It should be configured so that the function to operate.
  • the adjustment circuit 5 may be replaced with the adjustment circuit 5 shown in FIG.
  • the switching control circuit is the switching control circuit 1 that controls switching of the power transistor Q, and the driving pulse signal that instructs the ON period and the OFF period of the power transistor Q A pulse transformer 2 for inputting S1, and a negative voltage circuit 10 for setting the gate of the power transistor Q to a negative voltage during the OFF period of the power transistor Q using the pulse signal S4 output from the pulse transformer 2.
  • the pulse signal output from the pulse transformer is proportional to the amplitude of the drive pulse signal. Therefore, the negative voltage applied to the gate of the power transistor is variable depending on the amplitude of the drive pulse signal. Moreover, since an external power source is not required, the addition of circuits can be suppressed.
  • a driver 4 that outputs a gate control signal S3 based on a driving pulse signal, a resistance element R1 inserted in a control signal line connecting the driver 4 and the gate of the power transistor Q, and a resistance element R1 connected in parallel to the resistance element R1. and a first capacitor C1.
  • the resistive element R1 regulates the magnitude of the current flowing through the gate.
  • the first capacitor C1 is charged/discharged to speed up when it is on and bias the gate voltage when it is off to a negative bias.
  • the negative voltage circuit ensures more negative biasing of the gate when off. As a result, even at a higher switching frequency and at a higher slew rate, it is possible to prevent false ignition.
  • the pulse transformer 2 has a primary winding to which a driving pulse signal is input and a secondary winding to output the pulse signal, and the negative voltage circuit 10 connects the pulse transformer 2 and the secondary winding.
  • a rectifying element eg, diode D1
  • diode D1 may be provided that is shared and connected in series with the secondary winding.
  • the pulse signal induced in the secondary winding is used as the negative voltage, there is no need to provide a special power supply device for generating the negative voltage, and the circuit configuration can be simplified and the cost can be reduced. can.
  • the pulse transformer 2 has a primary winding to which a driving pulse signal is input and a secondary winding to output the pulse signal, and the negative voltage circuit 10 connects the pulse transformer 2 and the secondary winding.
  • a diode D1 that is shared and connected in series with the secondary winding, a second capacitor C2 that is connected in parallel with the series circuit of the secondary winding and the diode D1, and a parallel circuit of the series circuit and the second capacitor C2: and a switch transistor SW1 connected in series.
  • the pulse signal induced in the secondary winding is used as a negative voltage
  • the second capacitor and secondary winding are used as a DC power supply. That is, the circuit portion including the secondary winding, the diode D1 and the second capacitor C2 functions as a negative voltage DC power source. Therefore, the negative voltage can be stabilized more.
  • the pulse transformer 2 has a primary winding for inputting a driving pulse signal, a first secondary winding, and a second secondary winding, the first secondary winding Connected to the driver 4, a negative voltage circuit 10 shares the second secondary winding with the pulse transformer 2 and is in series with the second secondary winding to prevent reverse current flow from the secondary winding to the gate. It may have a connected rectifying element.
  • the pulse signal S3 supplied to the gate of the power transistor Q from the first secondary winding through the driver 4 has a constant amplitude, so that the switching operation is stabilized. Also, since the negative voltage supplied to the gate from the second secondary winding through the negative voltage circuit has a variable amplitude proportional to the amplitude of the primary winding, an appropriate negative voltage value is adjusted during the off period. be able to.
  • the pulse transformer 2 has a primary winding for inputting a driving pulse signal, a first secondary winding, and a second secondary winding, the first secondary winding
  • a negative voltage circuit 10 connected to the driver 4 shares a second secondary winding with the pulse transformer 2 and includes a diode D1 connected in series with the second secondary winding and a
  • the pulse signal S3 supplied to the gate of the power transistor Q from the first secondary winding through the driver 4 has a constant amplitude, so that the switching operation is stabilized. Also, since the negative voltage supplied to the gate from the second secondary winding through the negative voltage circuit has a variable amplitude proportional to the amplitude of the primary winding, an appropriate negative voltage value is adjusted during the off period. be able to.
  • the first secondary winding and the second secondary winding may have a compound winding structure. That is, the windings may be independent of each other.
  • the first secondary winding and the second secondary winding may have a single turn structure. That is, it may consist of one shared winding.
  • the pulse transformer can be miniaturized.
  • the pulse transformer 2 includes a first transformer 2b and a second transformer 2c, and the first transformer 2b is connected to a first primary winding for inputting a driving pulse signal and the driver 4.
  • the second transformer 2 c has a second primary winding for inputting a pulse signal corresponding to the driving pulse signal, and a second primary winding shared with the negative voltage circuit 10 . and a secondary winding of
  • the negative voltage circuit 10 may be connected between the gate of the power transistor and the source of the power transistor.
  • the negative voltage circuit 10 can apply a negative voltage directly to the gate.
  • the negative voltage circuit 10 may be connected in parallel to at least one of the resistive element R1 and the first capacitor C1.
  • the gate can be set to a negative voltage while the transistor Q is off.
  • the driver 4 has a high level output terminal for outputting a signal indicating a high level section of the gate control signal S3 and a low level output terminal for outputting a signal indicating a low level section of the gate control signal S3.
  • the element R1 is inserted in the control signal line connecting the high level output terminal and the gate, the negative voltage circuit 10 connects the low level output terminal and the control signal line, and the low level output terminal is connected to the negative voltage circuit 10. may be connected to the control signal line via the .
  • the path from the connection point between the negative voltage circuit 10 and the control signal line to the gate of the transistor Q can be set to a negative voltage while the transistor Q is off.
  • the connection point between the negative voltage circuit 10 and the control signal line may be between the resistance element R1 and the gate of the transistor Q, or between the high level output terminal of the driver 4 and the resistance element R1. good.
  • the negative voltage circuit 10 is connected between the ground-side power supply terminal of the driver 4 and the ground line, and the ground-side power supply terminal of the driver 4 is not directly connected to the ground line. It may be connected to the ground line through
  • the rectifying element may be a diode D1.
  • the diode passively performs the rectification function, so the control circuit is unnecessary and the circuit can be simplified.
  • the rectifying element may be the switch transistor SW1.
  • the switch transistor compared to a diode, the switch transistor has no forward voltage drop Vf and has a small on-resistance when conducting, so it is possible to improve the performance of setting the gate of the power transistor Q to a negative voltage.
  • a control circuit may be provided that turns off the switch transistor SW1 during the ON period of the power transistor Q and turns ON the switch transistor SW1 during the OFF period of the power transistor Q based on the driving pulse signal S1.
  • the timing of setting the gate of the power transistor Q to a negative voltage can be accurately and easily controlled.
  • the switch transistor SW1 may be any one of a bipolar transistor, a field effect transistor, a junction transistor, and a GaN transistor.
  • the switch transistor compared to a diode, the switch transistor has no forward voltage drop Vf and has a small on-resistance when conducting, so it is possible to improve the performance of setting the gate of the power transistor Q to a negative voltage.
  • control circuit may adjust the pulse width for turning on the switch transistor SW1 to a time shorter than the off period of the power transistor Q.
  • the timing of setting the gate of the power transistor Q to a negative voltage can be optimized.
  • control circuit may disable the operation of the negative voltage circuit 10 by turning off the switch transistor SW1 according to an external signal.
  • an edge determination circuit for determining whether or not the slew rate of a rising edge or a falling edge in the voltage waveform of the drain or gate of the power transistor Q is equal to or less than a threshold.
  • the switch transistor SW1 may be temporarily turned off when the rate is determined to be equal to or less than the threshold.
  • the operation of the negative voltage circuit 10 is temporarily stopped when it is estimated that the noise generation is small, so that the negative voltage circuit 10 can be dynamically controlled according to the state of the load. .
  • an input auxiliary circuit that is inserted between the first secondary winding and the input of the driver 4 and shapes the waveform of the pulse signal output from the first secondary winding may be provided.
  • noise can be removed by shaping the waveform of the pulse signal output from the first secondary winding, and timing deviation can be suppressed. Therefore, the pulse signal can be stabilized and the control accuracy of the power transistor Q can be improved.
  • an input auxiliary circuit that delays the drive pulse signal may be provided, and the control circuit may control on and off of the switch transistor SW1 according to the delayed pulse signal.
  • noise can be removed by shaping the waveform of the pulse signal output from the first secondary winding, and timing deviation can be suppressed. Therefore, the pulse signal can be stabilized and the control accuracy of the power transistor Q can be improved.
  • an amplitude control circuit 11 that controls the amplitude of the driving pulse signal input to the pulse transformer 2 may be provided.
  • a gate drive circuit includes one or more of the switching control circuits described above.
  • the switching control circuit 1 is a switching control circuit 1 that controls switching of the power transistor Q, and is a pulse for inputting the drive pulse signal S1 that indicates the ON period and the OFF period of the power transistor Q. and a positive voltage circuit that uses a pulse signal S4 output from the pulse transformer 2 to superimpose a positive voltage on the gate of the power transistor Q while the power transistor Q is on.
  • the pulse signal output from the pulse transformer is proportional to the amplitude of the driving pulse signal. Therefore, the positive voltage applied to the gate of the power transistor is variable depending on the amplitude of the drive pulse signal.
  • the switching control circuit and gate drive circuit of the present disclosure can be used, for example, in high-frequency power supplies, uninterruptible power supplies, motor inverters, DC-DC converters, and the like.
  • switching control circuit 2 2a pulse transformer 2b first transformer 2c second transformer 3 inverter 4, 4a driver 5 adjustment circuit 8 time adjustment circuit 8a input auxiliary circuit 9 edge determination circuit 10 negative voltage circuit 11 amplitude control circuit 12 control Circuit 13 Switch element 14 Inverter 15 Switch circuit 16a Variable power supply 16b Power supply 17 Switch circuits 18, 19 Switch element C1 First capacitor C2 Second capacitor D1 Diode Q Power transistor R1, R2, Ra, Rb Resistance element SW1 Switch transistor

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Abstract

スイッチング制御回路（１）は、パワートランジスタ（Ｑ）のスイッチングを制御するスイッチング制御回路であって、パワートランジスタ（Ｑ）のオン期間およびオフ期間を指示する駆動パルス信号（Ｓ１）を入力するパルストランス（２）と、パルストランス（２）から出力されるパルス信号（Ｓ４）を用いて、パワートランジスタ（Ｑ）のオフ期間にパワートランジスタ（Ｑ）のゲートを負電圧にする負電圧回路（１０）と、を備える。

Description

スイッチング制御回路およびゲート駆動回路
　本開示は、スイッチング制御回路およびゲート駆動回路に関する。
　近年、パワートランジスタのスイッチングで電力変換を行う装置が増えている。このような電力変換装置は、例えば、スイッチング電源、ＡＣアダプターなどがある。さらに、大型モータ、太陽光パワコントローラー、電力伝送など扱う電力が大きくなってきており、小型化のためにスイッチング周波数も高く設計されることが多い。また、扱う電圧も高くなってきており発生するノイズも大きくなってきている。
　扱う電圧が高くなり、処理する電流値も大きくなると、回路に発生するノイズが非常に大きくなる。また、回路基板はコンパクトに作られるようになり、素子間距離が短くなりノイズの影響も大きくなっている。
　スイッチング制御回路においては、多様なノイズの影響で誤動作を起こさない様に、複雑な駆動回路が必要となり、多様な環境での使用で扱う電圧、電力、周波数の幅も広がってきている。
　このような、電力変換用のスイッチング素子は、高周波化が進んでいる。スイッチング周波数がＭＨｚオーダーになると、負荷変動により整合性が劣化し、反射波によってスイッチング素子のゲートにノイズが発生し、誤点弧が生じやすくなる。
　特許文献１および２では、スイッチング素子のゲートを負電圧にバイアスすることによって、誤点弧を生じにくくしている。
国際公開第２０１７／０８１８５６号 特開２００５－１０２４１１号公報
　しかしながら、特許文献１では、スイッチング素子のオフ時の負バイアス電圧の大きさを調整できない。また、特許文献２では、負電圧を生成する電源装置と、負電圧の電源線と増設する必要があり、増設した電源線によりノイズ耐性が劣化する可能性がある。負荷変動によりノイズの大きさも変動するため、負バイアス電圧は可変であることが望まれる。
　そこで、本開示は、可変の負電圧を生成可能で、かつ、回路の増設を抑制するスイッチング制御回路およびゲート駆動回路を提供する。
　本開示の一態様に係るスイッチング制御回路は、パワートランジスタのスイッチングを制御するスイッチング制御回路であって、前記パワートランジスタのオン期間およびオフ期間を指示する駆動パルス信号を入力するパルストランスと、前記パルストランスから出力されるパルス信号を用いて、前記パワートランジスタのオフ期間に前記パワートランジスタのゲートを負電圧にする負電圧回路と、を備える。
　これによれば、可変の負電圧を生成可能で、かつ、回路の増設を抑制することができる。パルストランスから出力されるパルス信号は、駆動パルス信号の振幅に比例する。したがって、前記パワートランジスタのゲートに印加される負電圧は、駆動パルス信号の振幅に依存して可変である。しかも、外部電源を必要としないので回路の増設を抑制することができる。
　ここで、前記駆動パルス信号に基づいてゲート制御信号を出力するドライバと、前記ドライバと前記パワートランジスタのゲートとを接続する制御信号線に挿入された抵抗素子と、前記抵抗素子に並列接続された第１キャパシタと、を備えてもよい。
　これによれば、抵抗素子はゲートに流れる電流の大きさを規制する。第１キャパシタは、充放電によりオン時のスピードアップとオフ時のゲート電圧を負バイアスにする。負電圧回路は、オフ時のゲートの負バイアス化をより確実にする。その結果、より高いスイッチング周波数にであっても、また、より高いスルーレートであっても、誤点弧を生じにくくすることができる。
　ここで、前記パルストランスは、前記駆動パルス信号が入力される１次巻き線と、前記パルス信号を出力する２次巻き線と、を有し、前記負電圧回路は、前記パルストランスと前記２次巻き線を共有し、前記２次巻き線に直列に接続された整流素子を備えてもよい。
　これによれば、２次巻き線に誘導されるパルス信号を負電圧として利用するので、負電圧を生成する特別な電源装置を備える必要がなく、回路構成を単純化し、低コスト化することができる。
　ここで、前記パルストランスは、前記駆動パルス信号が入力される１次巻き線と、前記パルス信号を出力する２次巻き線と、を有し、前記負電圧回路は、前記パルストランスと前記２次巻き線を共有し、前記２次巻き線に直列に接続されたダイオードと、前記２次巻き線および前記ダイオードの直列回路に並列に接続された第２キャパシタと、前記直列回路および前記第２キャパシタの並列回路に直列に接続されたスイッチトランジスタと、を備えてもよい。
　これによれば、２次巻き線に誘導されるパルス信号を負電圧として利用し、かつ、第２キャパシタおよび２次巻き線をＤＣ電源とし利用する。つまり、前記２次巻き線、前記ダイオードおよび第２キャパシタを含む回路部分は、負電圧のＤＣ電源として機能する。よって、負電圧をより安定させることができる。
　ここで、前記パルストランスは、前記駆動パルス信号を入力する１次巻き線と、第１の２次巻き線と、第２の２次巻き線と、を有し、前記第１の２次巻き線は、前記ドライバに接続され、前記負電圧回路は、前記第２の２次巻き線を前記パルストランスと共有し、前記第２の２次巻き線から前記ゲートへの逆流を防止するため前記第２の２次巻き線に直列に接続された整流素子を有していてもよい。
　これによれば、第１の２次巻き線からドライバ４を介してパワートランジスタのゲートに供給されるパルス信号は、一定振幅を有するのでスイッチング動作を安定させる。また、第２の２次巻き線から負電圧回路を介してゲートに供給される負電圧は、１次巻き線の振幅に比例する可変振幅を有するのでオフ期間において適切な負電圧値を調整することができる。
　ここで、前記パルストランスは、前記駆動パルス信号を入力する１次巻き線と、第１の２次巻き線と、第２の２次巻き線と、を有し、前記第１の２次巻き線は、前記ドライバに接続され、前記負電圧回路は、前記パルストランスと前記第２の２次巻き線を共有し、前記第２の２次巻き線に直列に接続されたダイオードと、前記第２の２次巻き線および前記ダイオードの直列回路に並列に接続された第２キャパシタと、前記直列回路および前記第２キャパシタの並列回路に直列に接続されたスイッチトランジスタと、を備えてもよい。
　これによれば、第１の２次巻き線からドライバ４を介してパワートランジスタのゲート供給されるパルス信号は、一定振幅を有するのでスイッチング動作を安定させる。また、第２の２次巻き線から負電圧回路を介してゲートに供給される負電圧は、１次巻き線の振幅に比例する可変振幅を有するのでオフ期間において適切な負電圧値を調整することができる。
　ここで、前記第１の２次巻き線と前記第２の２次巻き線とは、複巻構造を有していてもよい。
　これによれば、第２の２次巻き線と、第１の２次巻き線とは巻き線比等を容易に設定することができる。
　ここで、前記第１の２次巻き線と前記第２の２次巻き線とは、単巻構造を有していてもよい。
　これによれば、パルストランスを小型化することができる。
　ここで、前記パルストランスは、第１のトランスと第２のトランスとを含み、前記第１のトランスは、前記駆動パルス信号を入力する第１の１次巻き線と、前記ドライバに接続される第１の２次巻き線と、を有し、前記第２のトランスは、前記駆動パルス信号に相当するパルス信号を入力する第２の１次巻き線と、前記負電圧回路と共有される第２の２次巻き線と、を有していてもよい。
　これによれば、第１のトランスおよび第２のトランスのそれぞれの巻き線比および回路配置等の設計の自由度を向上させることができる。
　ここで、前記負電圧回路は、前記パワートランジスタのゲートと、前記パワートランジスタのソースとの間に接続されてもよい。
　これによれば、負電圧回路１０は、ゲートに直接負電圧を印加することができる。
　ここで、前記負電圧回路は、前記抵抗素子および前記第１キャパシタの少なくとも一方に並列接続されてもよい。
　ここで、前記ドライバは、前記ゲート制御信号のハイレベル区間を示す信号を出力するハイレベル出力端子と、前記ゲート制御信号のローレベル区間を示す信号を出力するローレベル出力端子とを有し、前記抵抗素子は、前記ハイレベル出力端子と前記ゲートとを接続する制御信号線に挿入され、前記負電圧回路は、前記ローレベル出力端子と前記制御信号線とを接続し、前記ローレベル出力端子は、前記負電圧回路を介して前記制御信号線に接続されてもよい。
　これによれば、パワートランジスタのオフ期間において負電圧回路と制御信号線との接続点からパワートランジスタのゲートまでの経路を負電圧にすることができる。
　ここで、前記負電圧回路は、前記ドライバのグランド側の電源端子と、グランド線との間に接続され、前記ドライバのグランド側の電源端子は、前記グランド線に直接接続されず、前記負電圧回路を介して前記グランド線に接続されてもよい。
　これによれば、ゲート調整回路の配線パターンの修正を必要とせず、パターンへの寄生容量の付加も無く、施した最適設計を維持できる。
　ここで、前記整流素子は、ダイオードであってもよい。
　これによれば、ダイオードは受動的に整流機能を果たすので、制御回路が不要で回路を簡素化することができる。
　ここで、前記整流素子は、スイッチトランジスタであってもよい。
　これによれば、スイッチトランジスタは、ダイオードと比べて、順方向電圧降下Ｖｆがなく、導通時のオン抵抗が小さいので、パワートランジスタＱのゲートを負電圧にする性能を向上させることができる。
　ここで、前記駆動パルス信号に基づいて、前記パワートランジスタのオン期間に前記スイッチトランジスタをオフに制御し、前記パワートランジスタのオフ期間に前記スイッチトランジスタをオンに制御する制御回路を備えてもよい。
　これによれば、前記パワートランジスタのゲートを負電圧にするタイミングを正確にかつ容易に制御することができる。
　ここで、前記スイッチトランジスタは、バイポーラトランジスタ、電界効果トランジスタ、ジャンクショントランジスタ、および、ＧａＮトランジスタのいずれかであってもよい。
　これによれば、スイッチトランジスタは、ダイオードと比べて、順方向電圧降下Ｖｆがなく、導通時のオン抵抗が小さいので、パワートランジスタＱのゲートを負電圧にする性能を向上させることができる。
　ここで、前記制御回路は、前記スイッチトランジスタをオンにするパルス幅を前記パワートランジスタのオフ期間よりも短い時間に調整してもよい。
　これによれば、パワートランジスタＱのゲートを負電圧にするタイミングを最適化することができる。
　ここで、前記制御回路は、外部信号に従って前記スイッチトランジスタをオフにすることによって、前記負電圧回路の動作をディスエーブルにしてもよい。
　これによれば、ノイズが少ないときはディスエーブルにし、ノイズが多いときはイネーブルにすることができる。パワートランジスタＱの負荷の状態に応じて変化するノイズの大きさに対応して制御することができる。
　ここで、前記パワートランジスタのドレインまたはゲートの電圧波形における立ち上がりエッジまたは立ち下がりエッジのスルーレートがしきい値以下であるか否かを判定するエッジ判定回路を備え、前記制御回路は、エッジ判定回路により前記スルーレートがしきい値以下であると判定されたとき、前記スイッチトランジスタを一時的にオフにしてもよい。
　これによれば、ノイズの発生が少ないと推定される場合は、負電圧回路１０の動作を一時的に停止するので、負荷の状態に応じて負電圧回路を動的に制御することができる。
　なお、ゲート負バイアスが深く（負電圧が大きくなると）なるとゲート電圧の制御幅（オン制御時のゲート電圧とオフ制御時のゲート電圧との差電圧）が大きくなることでゲート電圧のスイングに時間がかかりスイッチング周波数を抑制してしまう可能性がある。一方で、ノイズが生じない状況では負バイアス回路の負電圧印加を停止させることで、スイッチング周波数への影響を無くし高速スイッチングを維持できる。さらに、負バイアス回路自体の消費電力を抑制し、通常動作時の電力損失を低減でき、効率低下を防ぐこともできる。
　ここで、前記第１の２次巻き線と前記ドライバの入力との間に挿入され、前記第１の２次巻き線から出力されるパルス信号の波形を整形する入力補助回路を備えてもよい。
　これによれば、前記第１の２次巻き線から出力されるパルス信号の波形整形により例えばノイズを除去し、タイミングのズレを抑制することができる。よって、パルス信号の安定化と、パワートランジスタＱの制御精度を向上させることができる。
　ここで、前記駆動パルス信号を遅延させる入力補助回路を備え、前記制御回路は、遅延された前記パルス信号に従って前記スイッチトランジスタをオンおよびオフを制御してもよい。
　これによれば、前記第１の２次巻き線から出力されるパルス信号の波形整形により例えばノイズを除去し、タイミングのズレを抑制することができる。よって、パルス信号の安定化と、パワートランジスタＱの制御精度を向上させることができる。
　ここで、前記パルストランスに入力される前記駆動パルス信号の振幅を制御する振幅制御回路を備えてもよい。
　これによれば、駆動パルス信号の振幅を制御することによって負電圧の振幅を調整することができる。
　本開示の一態様に係るゲート駆動回路は、前記スイッチング制御回路を１つ以上備える。
　これによれば、可変の負電圧を生成可能で、かつ、回路の増設を抑制することができる。パルストランスから出力されるパルス信号は、駆動パルス信号の振幅に比例する。したがって、前記パワートランジスタのゲートに印加される負電圧は、駆動パルス信号の振幅に依存して可変である。しかも、外部電源を必要としないので回路の増設を抑制することができる。
　本開示の一態様に係るスイッチング制御回路１は、パワートランジスタのスイッチングを制御するスイッチング制御回路であって、前記パワートランジスタのオン期間およびオフ期間を指示する駆動パルス信号を入力するパルストランスと、前記パルストランスから出力されるパルス信号を用いて、前記パワートランジスタのオン期間に前記パワートランジスタのゲートに正電圧を重畳する正電圧回路と、を備える。
　これによれば、パルストランスから出力されるパルス信号は、駆動パルス信号の振幅に比例する。したがって、前記パワートランジスタのゲートに重畳される正電圧は、駆動パルス信号の振幅に依存して可変である。
　これにより、負荷の変動、種類により、パワートランジスタをオン制御する場合の誤動作を引き起こすような、ゲート電圧を負方向に変動させるノイズでの誤オフを防ぐことが可能となる。
　なお、これらの包括的または具体的な態様は、システム、方法、集積回路やモジュールで実現されてもよく、システム、方法、集積回路やモジュールでの任意な組み合わせで実現されてもよい。
　本開示のスイッチング制御回路およびゲート駆動回路によれば、可変の負電圧を生成可能で、かつ、回路の増設を抑制することができる。
　さらに、ＧａＮデバイスでは高速スイッチングが可能で、さらに、高耐圧に対応できるので、ＧａＮデバイスを利用したたち上がり、下がりが高レートで振幅の大きいスイッチングが行われるノイズの影響を今までよりも大きく受ける回路で、本技術は特にスイッチング性能の向上に貢献できる。
図１Ａは、実施の形態１に係るスイッチング制御回路の構成例を示す図である。 図１Ｂは、実施の形態１に係るスイッチング制御回路の第１変形例を示す図である。 図１Ｃは、実施の形態１に係るスイッチング制御回路の第２変形例を示す図である。 図１Ｄは、実施の形態１に係るスイッチング制御回路の第３変形例を示す図である。 図２は、実施の形態１に係るスイッチング制御回路の各部における信号波形例を示す図である。 図３Ａは、実施の形態１に係るスイッチング制御回路の第４変形例を示す図である。 図３Ｂは、実施の形態１に係るスイッチング制御回路の第５変形例を示す図である。 図４Ａは、実施の形態１に係るスイッチング制御回路の第６変形例を示す図である。 図４Ｂは、実施の形態１に係るスイッチング制御回路の第７変形例を示す図である。 図５Ａは、実施の形態１に係るスイッチング制御回路の第８変形例を示す図である。 図５Ｂは、実施の形態１に係るスイッチング制御回路の第９変形例を示す図である。 図６は、実施の形態１に係るスイッチング制御回路の第１０変形例を示す図である。 図７は、実施の形態１に係るスイッチング制御回路の第１１変形例を示す図である。 図８は、実施の形態１に係るスイッチング制御回路の第１２変形例を示す図である。 図９は、実施の形態１に係るスイッチング制御回路の第１３変形例を示す図である。 図１０は、実施の形態１に係るスイッチング制御回路の第１４変形例を示す図である。 図１１は、実施の形態１に係るスイッチング制御回路の第１５変形例を示す図である。 図１２は、実施の形態２に係るスイッチング制御回路の構成例を示す図である。 図１３は、実施の形態２に係る振幅制御回路の構成例を示す図である。 図１４は、実施の形態２に係る振幅制御回路の第１変形例を示す図である。 図１５は、実施の形態２に係る振幅制御回路の第２変形例を示す図である。 図１６は、実施の形態３に係るスイッチング制御回路の構成例を示す図である。 図１７は、実施の形態３に係るスイッチング制御回路の第１変形例を示す図である。 図１８は、実施の形態３に係るスイッチング制御回路の第２変形例を示す図である。 図１９は、実施の形態３に係るスイッチング制御回路の第３変形例を示す図である。 図２０は、実施の形態３に係るスイッチング制御回路の第４変形例を示す図である。 図２１は、実施の形態４に係るスイッチング制御回路の構成例を示す図である。 図２２は、実施の形態４に係るスイッチング制御回路の第１変形例を示す図である。 図２３は、実施の形態４に係るスイッチング制御回路の第２変形例を示す図である。 図２４は、実施の形態４に係るスイッチング制御回路の第３変形例を示す図である。 図２５は、実施の形態５に係るスイッチング制御回路の構成例を示す図である。 図２６は、実施の形態５に係るスイッチング制御回路の第１変形例を示す図である。 図２７は、実施の形態６に係るスイッチング制御回路の構成例を示す図である。 図２８は、実施の形態６に係るスイッチング制御回路の第１変形例を示す図である。 図２９は、実施の形態６に係るスイッチング制御回路の第２変形例を示す図である。 図３０は、実施の形態６に係るスイッチング制御回路の第３変形例を示す図である。 図３１は、実施の形態７に係るスイッチング制御回路の構成例を示す図である。 図３２は、実施の形態７に係るスイッチング制御回路の第１変形例を示す図である。 図３３は、実施の形態７に係るスイッチング制御回路の動作例を示す図である。 図３４は、実施の形態７に係るスイッチング制御回路の第２変形例を示す図である。 図３５は、実施の形態７に係るスイッチング制御回路の第３変形例を示す図である。 図３６は、実施の形態７に係るスイッチング制御回路の第４変形例を示す図である。 図３７は、実施の形態７に係るゲート駆動回路の第４変形例を示す図である。 図３８は、各実施の形態に係るスイッチング制御回路の他の変形例を示す図である。 図３９は、各実施の形態に係る調整回路の変形例を示す図である。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本開示を限定する主旨ではない。
　（実施の形態１）
　［１．１　スイッチング制御回路の構成例］
　図１Ａは、実施の形態１に係るスイッチング制御回路１の構成例を示す図である。スイッチング制御回路１は、電力変換用のスイッチング電源装置や高周波電源装置に用いられるスイッチング素子のスイッチングを制御する。同図では、スイッチング制御回路１の制御対象であるスイッチング素子としてパワートランジスタＱも図示してある。パワートランジスタＱは、例えば、ＧａＮパワートランジスタであるが、パワーＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタやジャンクションＦＥＴであってもよい。
　同図のスイッチング制御回路１は、パルストランス２、インバータ３、ドライバ４、調整回路５、負電圧回路１０、および、抵抗素子Ｒ２を備える。
　パルストランス２は、１次巻き線ｎ１、第１の２次巻き線ｎ２、第２の２次巻き線ｎ３およびコアを有する。１次巻き線ｎ１、第１の２次巻き線ｎ２および第２の２次巻き線ｎ３の巻き線比は、Ｎ１対Ｎ２対Ｎ３である。Ｎ１対Ｎ２対Ｎ３は、例えば１対１対１でよいし、これ以外の比でもよい。
　１次巻き線ｎ１は、パワートランジスタＱのオン期間およびオフ期間を指示する駆動パルス信号が入力される。
　第１の２次巻き線ｎ２は、駆動パルス信号の振幅に比例する振幅を有し、駆動パルス信号と同位相のパルス信号をインバータ３に出力する。
　第２の２次巻き線ｎ３は、駆動パルス信号の振幅に比例する振幅を有し、駆動パルス信号と同位相のパルス信号を出力する。第２の２次巻き線ｎ３は、パルストランス２と負電圧回路１０とで共有される。つまり、第２の２次巻き線ｎ３は、負電圧回路１０の構成要素でもある。
　インバータ３は、第１の２次巻き線ｎ２から出力されるパルス信号を反転し、反転したパルス信号をドライバ４に出力する。
　以降説明する制御極性が問題なく整合するよう構成すればインバータ３の有無、段数は任意である。
　ドライバ４は、バッファ、シグナルバッファ、シグナルドライバとも呼ばれ、インバータ３から出力されるパルス信号を、駆動能力を高めて出力する。図１Ａのドライバ４は、２出力ドライバであり、ハイサイドトランジスタと、ローサイドトランジスタと、ハイレベル出力端子と、ローレベル出力端子とを有する。
　ハイサイドトランジスタは、ＰＭＯＳトランジスタであり、インバータ３から入力されるパルス信号がローレベルのときにオンである。このときハイレベル出力端子は、電源電圧ＶＤＤ相当のハイレベルを出力する。また、ハイサイドトランジスタは、インバータ３から入力されるパルス信号がハイレベルのときにオフである。このとき、ハイレベル出力端子は、ハイ・インピーダンスである。
　ローサイドトランジスタは、ＮＭＯＳトランジスタであり、インバータ３から入力されるパルス信号がローレベルのときにオフである。このときローレベル出力端子は、ハイ・インピーダンスである。また、ローサイドトランジスタは、インバータ３から入力されるパルス信号がハイレベルのときにオンである。このときローレベル出力端子は、ＧＮＤレベルに相当するローレベルを出力する。
　ドライバ３に入力されるパルス信号の振幅は、駆動パルス信号の振幅に比例する振幅であり、可変である。これに対して、ドライバ３の出力はハイレベルとローレベルの二値のロジック信号に変換され、ドライバ４に入力される信号の振幅は一定である。また、ドライバ４から出力されるパルス信号の振幅は可変ではなく一定である。ドライバ４から出力されるパルス信号のハイレベルは、電源電圧ＶＤＤとほぼ等しく、ローレベルはＧＮＤレベルとほぼ等しい。なお、ドライバ４から出力されるパルス信号をゲート制御信号と呼ぶものとする。
　調整回路５は、抵抗素子Ｒ１とキャパシタＣ１とを含む。
　また、インバータ３を使用せず、ドライバ４に直接パルストランス２の第１の２次コイルを接続する場合でも、ドライバ４の入力にスレッシュレベルが存在し、これをまたぐようにドライバ４に信号が入力されれば、ドライバ４に入力される信号の振幅が可変であっても、ドライバ４の出力は同様に動作するので、極性を考慮しさえすればよい。
　抵抗素子Ｒ１は、ドライバ４とパワートランジスタＱのゲートとを接続する制御信号線に挿入される。抵抗素子Ｒ１はゲートに流入または流出する電流の大きさを規定し、また、ゲートに生じる振動ノイズを低減する。
　さらに抵抗Ｒ１は、キャパシタＣ１によるゲートのスピードアップ完了後のトランジスタのオン状態を維持するために定常状態でのゲート電圧のＤＣレベルを保持する役目もある。
　キャパシタＣ１は、抵抗素子Ｒ１と並列に接続される。キャパシタＣ１は、パワートランジスタＱのオン時はゲート容量を高速充電してターンオンを高速化するスピードアップコンデンサとして働く。また、キャパシタＣ１は、パワートランジスタＱのオフ時は、オン時に充電された電荷によりゲートを負電圧にバイアスする。負電圧のバイアスによりノイズによる誤点弧を抑制する。
　負電圧回路１０は、パワートランジスタＱのゲートと、パワートランジスタＱのソースとの間に接続される。この負電圧回路１０は、パルストランス２から出力されるパルス信号を用いて、パワートランジスタＱのオフ期間にパワートランジスタＱのゲートの負電圧を増強する。具体的には、負電圧回路１０は、パルストランス２と共有の第２の２次巻き線ｎ３と、第２の２次巻き線に直列に接続されたダイオードＤ１とを含む。ダイオードＤ１は、整流素子の一例である。ダイオードＤ１の代わりにスイッチトランジスタを備えてもよい。なお、負電圧回路１０における第２の２次巻き線とダイオードＤ１の接続順は、図１Ａと逆の順でもよい。
　負電圧回路１０は、パワートランジスタＱのオフ期間のゲートの負バイアス化をより確実にする。その結果、より高いスイッチング周波数にであっても、また、より高いスルーレートであっても、誤点弧を生じにくくすることができる。
　抵抗素子Ｒ２は、パワートランジスタＱのゲートに接続され、他端がパワートランジスタＱのソースに接続される。抵抗素子Ｒ２は、スイッチング制御回路１の停止時にリーク電流等でゲート電圧が上昇することによる誤動作を防止するために挿入されているものである。抵抗素子Ｒ２は、上記誤動作の可能性が小さい場合には備えなくてもよい。
　スイッチング周波数を高くする場合は、あえて、パワートランジスタＱの出力のレートを高くする場合もあるが、出力負荷が軽くなれば時定数が小さくなりスルーレートが高くなりゲートへのノイズが大きくなる。
　［１．２　スイッチング制御回路の動作例］
　図２は、実施の形態１に係るスイッチング制御回路の各部における信号波形例を示す図である。信号Ｓ１は、パルストランス２の１次巻き線ｎ１に入力される駆動パルス信号である。信号Ｓ１の振幅は、期間Ｔ１ではＡ１であり、期間Ｔ２ではＡ１より大きいＡ２であるものとする。
　信号Ｓ２は、インバータ３からドライバ４に出力されるパルス信号である。信号Ｓ２の振幅は一定である。
　信号Ｓ３は、ドライバ４から出力されるゲート制御信号である。信号Ｓ２の振幅も一定である。
　信号Ｓ４は、第２の２次巻き線ｎ３の両端の電圧を示す信号、つまり負電圧回路１０から出力される信号であり、パワートランジスタＱのオフ期間において負電圧を発生する。信号Ｓ４の振幅は、信号Ｓ１の振幅に比例し、可変である。期間Ｔ１において信号Ｓ２の振幅がＡ１のとき、信号Ｓ４の振幅はＢ１になっている。期間Ｔ２において信号Ｓ２の振幅がＡ２のとき、信号Ｓ４の振幅はＢ２になっている。
　信号Ｓ５は、パワートランジスタＱのゲート電圧であり、調整回路５からゲートに供給するゲート制御信号に、信号Ｓ４が重畳された信号である。よって、信号Ｓ５の負電圧は、信号Ｓ１に依存する可変である。
　このように、抵抗素子Ｒ１はゲートに流れる電流の大きさを規制し、ノイズを抑制する。キャパシタＣ１は、充放電によりオン時のスピードアップとオフ時のゲート電圧を負バイアスにする。
　抵抗素子Ｒ１は電流を制限するが、スイッチング時のパワートランジスタのゲートを通して流れる振動電流ノイズ（リンギング）を抑制する機能も備え、いわゆるＱダンプの効果もある。
　さらに、負電圧回路１０は、オフ期間においてゲートの負バイアス化をより確実にする。その結果、より高いスイッチング周波数にであっても、また、より高いスルーレートであっても、誤点弧を生じにくくすることができる。
　ここで、図２に示した各波形は、理想に近いものであって、実際には矩形波は歪みを含み、信号Ｓ５はゲートに接続された素子の値で変化し、パルストランスの第１、第２の２次コイルの結合により第１の２次コイル側の影響も受け変化する。
　また、スイッチング制御回路１によれば、負電圧を生成する電源を外部に備え、負電圧用の電源配線を備えることも必要ないので、回路の増設を抑制することができる。
　［１．３　スイッチング制御回路の第１変形例］
　図１Ｂは、実施の形態１に係るスイッチング制御回路の第１変形例を示す図である。図１Ｂのスイッチング制御回路１は、図１Ａと比べて、ドライバ４の代わりにドライバ４ａを備える点が異なる。以下異なる点を中心に説明する。なお、図１Ｂにおいて、スイッチング制御回路１の範囲を示す枠線は、図１Ａと同様にパワートランジスタＱ以外の部分であり、省略する。
　ドライバ４ａは、出力端子が１つの１出力ドライバである。ドライバ４ａは、ハイサイドトランジスタとローサイドトランジスタとを備える。ハイサイドトランジスタとローサイドトランジスタとは直列に接続され、この接続点を出力端子としている。ドライバ４ａは、インバータ３から入力されるパルス信号がローレベルのとき、出力端子から電源電圧ＶＤＤ相当のハイレベルを出力する。また、ドライバ４ａは、インバータ３から入力されるパルス信号がハイレベルのとき、出力端子からＧＮＤレベル相当のローレベルを出力する。
　なお、２出力のドライバ４のハイレベル出力端子とローレベル出力端子とをショートすることで、１出力のドライバ４ａと同様の効果を得ることができる。
　［１．４　スイッチング制御回路の第２変形例］
　図１Ｃは、実施の形態１に係るスイッチング制御回路の第２変形例を示す図である。図１Ｃのスイッチング制御回路１は、図１Ａと比べて、パルストランス２の代わりにパルストランス２ａを備える点が異なる。以下異なる点を中心に説明する。
　パルストランス２ａは、図１Ａのパルストランス２と比べて、第１の２次巻き線ｎ２と第２の２次巻き線ｎ３とが、共有された１つの巻き線で構成される点が異なっている。これによれば、パルストランス２ａを端子数削減になどによる小型化を図ることができ、選択種も増える。
　なお、トランスには、単巻構造と、複巻構造のものが存在する。パルストランス２ａの代わりに次のトランスを備えてもよい。単一コアで構成された、複巻、つまり複数の２次コイルの、一部端子をショートしてもよい。例えば、２つの２次コイルには内部構造的に４端子が存在し、２つのコイルの１端子どうしをショートし、３端子化しよもよい。このように、種々のパルストランスにおいて、極性を選び臨機応変に使用すればよい。
　［１．５　スイッチング制御回路の第３変形例］
　図１Ｄは、実施の形態１に係るスイッチング制御回路の第３変形例を示す図である。図１Ｄのスイッチング制御回路１は、図１Ａと比べて、パルストランス２の代わりに第１のトランス２ｂ、第２のトランス２ｃを備える点が異なる。以下異なる点を中心に説明する。
　第１のトランス２ｂは、駆動パルス信号を入力する第１の１次巻き線ｎ１と、ドライバ４に接続される第１の２次巻き線ｎ２とを有する。
　第２のトランス２ｃは、駆動パルス信号に相当するパルス信号を入力する第２の１次巻き線ｎ０と、負電圧回路１０と共有される第２の２次巻き線ｎ３とを有する。
　なお、第１の１次巻き線ｎ１と第２の１次巻き線ｎ０とは、同じ信号が入力されてもよい。また、図１Ｄのスイッチング制御回路１において、パルストランス２ｂを備えないで、駆動パルス信号をインバータ３に直接入力する構成としてもよい。
　これにより、オンおよびオフ制御を行うスイッチング系（インバータ３以降）の入力トランス（第１のトランス２ｂ）と、負バイアス系の入力トランス（第２のトランス２ｃ）とを分けることでスイッチング系と負バイアス系の相互影響がなくなり、スイッチング精度、負バイアス印加の精度を向上させることができる。
　相互影響が存在する場合の精度悪化には、スイッチング系のパルスデューティの変動や、負バイアス電圧波形のひずみ増加などがある。
　なお、図１Ａ、図１Ｃ、図１Ｄにおいても図１Ｂの１出力のドライバ４ａを適用してもよい。
　［１．６　スイッチング制御回路の第４変形例］
　図３Ａは、実施の形態１に係るスイッチング制御回路の第４変形例を示す図である。図３Ａのスイッチング制御回路１は、図１Ａと比べて、負電圧回路１０の負電圧側の一端がソースではなくローレベル出力端子に接続されている点が異なっている。以下異なる点を中心に説明する。
　負電圧回路１０は、ハイレベル出力端子からゲートまでの制御信号線の経路およびローレベル出力端子からゲートまでの制御信号線の経路を、パワートランジスタＱのオフ期間において負電圧にすることができる。
　これにより、ゲートへ直接接続する場合と異なり、負バイアス印加時のゲートへ過渡特性を調整することが可能になる効果がある。
　以降、ゲートに直接負バイアス回路を接続しない構成に同様な効果が得られる。
　［１．７　スイッチング制御回路の第５変形例］
　図３Ｂは、実施の形態１に係るスイッチング制御回路の第５変形例を示す図である。図３Ｂのスイッチング制御回路１は、図３Ａと比べて、ドライバ４の代わりにドライバ４ａを備える点が異なっている。以下異なる点を中心に説明する。
　これによれば、負電圧回路１０は、出力端子からゲートまでの制御信号線の経路を、パワートランジスタＱのオフ期間において負電圧にすることができる。
　［１．８　スイッチング制御回路の第６変形例］
　図４Ａは、実施の形態１に係るスイッチング制御回路の第６変形例を示す図である。図４Ａのスイッチング制御回路１は、図１Ａと比べて、調整回路５の内部構成と、負電圧回路１０の負電圧側の一端がソースではなく調整回路５内部に接続されている点と、抵抗素子Ｒｂが追加された点とが異なっている。以下異なる点を中心に説明する。
　調整回路５は、抵抗素子Ｒａ、キャパシタＣ１および抵抗素子Ｒ１を含む。抵抗素子ＲａとキャパシタＣ１は直列に接続される。抵抗素子ＲａとキャパシタＣ１との直列回路は、抵抗素子Ｒ１に並列に接続される。
　抵抗素子Ｒａは、ハイレベル出力端子とキャパシタＣ１との間に介在し、キャパシタＣ１への充放電電流を規制するための抵抗である。これにより、キャパシタＣ１の充放電による波形歪を適度に調整することができ、当該波形歪による誤点弧の可能性を低減することができる。
　抵抗素子Ｒｂは、ローレベル出力端子とキャパシタＣ１との間に介在し、キャパシタＣ１の放電電流を規制するための抵抗である。これにより、キャパシタＣ１の充放電による波形歪を適度に調整することができ、当該波形歪による誤点弧の可能性を低減することができる。
　さらに、抵抗素子Ｒｂの効果として、負電圧回路が直接ドライバ４の出力端子に接続する構成において負電圧が大きい場合ドライバ４が半導体集積回路化されていると端子の負電圧保護ダイオードでクランプされる場合があるため、負電圧が目的通りにゲートに印加されない事を防ぐ役目も２次的に担っている。
　負電圧回路１０は、調整回路５内部の抵抗素子ＲａとキャパシタＣ１との接続点からゲートまでの制御信号線の経路およびローレベル出力端子ゲートまでの制御信号線の経路を、パワートランジスタＱのオフ期間において負電圧にすることができる。
　［１．９　スイッチング制御回路の第７変形例］
　図４Ｂは、実施の形態１に係るスイッチング制御回路の第７変形例を示す図である。図４Ｂのスイッチング制御回路１は、図４Ａと比べて、ドライバ４の代わりにドライバ４ａを備える点と、抵抗素子Ｒｂが削除された点が異なっている。図４Ｂによっても、図４Ａと同じ効果を得ることができる。
　［１．１０　スイッチング制御回路の第８変形例］
　図５Ａは、実施の形態１に係るスイッチング制御回路の第８変形例を示す図である。図５Ａのスイッチング制御回路１は、図４Ａと比べて、負電圧回路１０の負電圧側の一端が調整回路５内部ではなくローレベル出力端子に接続されている点が異なっている。
　負電圧回路１０の負電圧側の一端は、制御信号線のうちローレベル出力端子と抵抗素子Ｒｂとを接続する部分に接続される。図５Ａによっても、図４Ａと同じ効果を得ることができる。
　また、通常設計で電源電圧ＶＤＤが高い場合など、オン時のゲート電圧が高く駆動されるときに、オフ時に急激にゲート電圧を下げるために負電圧を大きく設定しておき、抵抗素子Ｒｂによりゲートへの負電圧の印加レベルを調整するといった使い方も可能となる。
　［１．１１　スイッチング制御回路の第９変形例］
　図５Ｂは、実施の形態１に係るスイッチング制御回路の第９変形例を示す図である。図５Ｂのスイッチング制御回路１は、図４Ｂと比べて、負電圧回路１０の負電圧側の一端が調整回路５内部ではなく出力端子に接続されている点が異なっている。図５Ｂによっても、図４Ｂと同じ効果を得ることができる。
　［１．１２　スイッチング制御回路の第１０変形例］
　図６は、実施の形態１に係るスイッチング制御回路の第１０変形例を示す図である。図６のスイッチング制御回路１は、図５Ａと比べて、負電圧回路１０の負電圧側の一端が調整回路５内部ではなく、ドライバ４のグランド側の電源端子に接続されている点が異なっている。図６によっても、図５Ａと同じ効果を得ることができる。
　なお、ドライバ４の内部ローサイドトランジスタに逆流防止ダイオードが直列に挿入され、ＧＮＤ端子の負電位が許容される場合は負電圧回路のダイオードＤ１を省くことが可能である。この場合はドライバ４が直接第２の２次コイルｎ３の電流の整流を行う。
　負電圧回路１０の負電圧側の一端は、ドライバ４のグランド側の電源端子に接続される。ドライバ４のグランド側の電源端子は、グランド線に直接接続されず、負電圧回路１０を介してグランド線に接続される。よって、ドライバ４のローレベル出力端子のローレベルには、負電圧回路１０の負電圧が重畳される。その結果、パワートランジスタＱのオフ期間において、制御信号線のうちローレベル出力端子からトランジスタＱのゲートまでの経路を負電圧にすることができる。　
　［１．１３　スイッチング制御回路の第１１変形例］
　図７は、実施の形態１に係るスイッチング制御回路の第１１変形例を示す図である。図７のスイッチング制御回路１は、図６と比べて、調整回路５の内部構成が異なっている。
　この調整回路５は、図４Ａ内の調整回路５と同じ構成であり、同じ作用効果がある。
　［１．１４　スイッチング制御回路の第１２変形例］
　図８は、実施の形態１に係るスイッチング制御回路の第１２変形例を示す図である。図８のスイッチング制御回路１は、図１Ａと比べて、負電圧回路１０の接続箇所が異なっている。
　負電圧回路１０は、パワートランジスタＱのゲートとソースとの間に接続されるのではなく、調整回路５に並列接続される。つまり、負電圧回路１０は、抵抗素子Ｒ１に並列接続され、かつ、第１キャパシタＣ１に並列接続される。言い換えれば、負電圧回路１０は、ローレベル出力端子とゲートとの間に接続される。負電圧回路１０の負電圧側の一端は、ゲートに接続される。
　例えば、電源電圧ＶＤＤがパワートランジスタＱのしきい値電圧Ｖｔｈに比べ非常に大きく、オン時のゲート電圧を過度に上昇させてしまう場合、図８の構成によれば、負電圧回路１０がスピードアップコンデンサ（キャパシタＣ１）と並列接続され、キャパシタＣ１は負電圧回路１０とで負電圧電源の構成となり、電源電圧ＶＤＤから一定の電圧を降下させた電圧がゲートに印加されるようになり、閾値電圧Ｖｔｈに対し適度なオン制御電圧に調整することが可能となる。
　これにより、電源電圧ＶＤＤを調整する事なくゲート電圧を調整でき、オフ時ゲート負電圧も得ることが可能である。
　抵抗分圧を利用すると、分圧のための抵抗調整が、抵抗素子Ｒ１または抵抗素子Ｒ２に必要となり、本来のスイッチング動作に最適な設計値から帰る事を余儀なくされてしまう。
　図８のスイッチング制御回路１によれば、トランジスタＱのオフ期間において、制御信号線のうち調整回路５とゲートとを接続する部分を負電圧にすることができる。
　また、図８の２出力のドライバ４のハイレベル出力端子とローレベル出力端子とが接続されているので、このドライバ４は、１出力のドライバ４ａと実質同じである。
　なお、負電圧回路１０は、抵抗素子Ｒ１および第１キャパシタＣ１の少なくとも一方に並列接続されてもよい。
　［１．１５　スイッチング制御回路の第１３変形例］
　図９は、実施の形態１に係るスイッチング制御回路の第１３変形例を示す図である。図９のスイッチング制御回路１は、図８と比べて、負電圧回路１０の接続箇所と、抵抗素子Ｒｂが追加された点とが異なっている。
　負電圧回路１０および抵抗素子Ｒｂは、制御信号線のうちローレベル出力端子から、ハイレベル出力端子と調整回路５との接続点までの部分にこの順で直列に挿入される。負電圧回路１０の負電圧側の一端は抵抗素子Ｒｂに接続される。
　図９のスイッチング制御回路１によれば、トランジスタＱのオフ期間において、制御信号線のうちハイレベル出力端子からゲートまでの経路を負電圧にすることができる。
　ＯＦＦ時の調整回路（スピードアップコンデンサの負電圧）と負電圧回路１０の負電圧とが合算されてオフ時の負電圧となるので、負電圧を大きくする事が可能で、誤点弧の抑制を強化できる。抵抗素子Ｒｂは負電圧を強化しすぎた時などの調整に使用し、負電圧の最適化を行う。
　負電圧回路１０がドライバ４のローレベル出力端子に直列に挿入されているので、ローレベル端子の出力が負電圧印加のイネーブル機能として働き、負電圧の印加をパワートランジスタＱのオフタイミングに合わせる事ができ、より安定したパワートランジスタＱのスイッチング制御か可能となる。
　［１．１６　スイッチング制御回路の第１４変形例］
　図１０は、実施の形態１に係るスイッチング制御回路の第１４変形例を示す図である。図１０のスイッチング制御回路１は、図９と比べて、抵抗素子Ｒｂのゲート側の一端の接続箇所が異なっている。
　抵抗素子Ｒｂのゲート側の一端は、ハイレベル出力端子と調整回路５との接続点に接続されるのではなく、パワートランジスタＱのゲートに接続される。
　図１０のスイッチング制御回路１によれば、トランジスタＱのオフ期間において、制御信号線のうち調整回路５とゲートとを接続する部分を負電圧にすることができる。
　この構成では、図９の構成と比べ調整回路に負電圧回路の影響がないので、充放電に影響せず、スピードアップとは独立した負電圧設計ができる。
　同様に、ローレベル出力端子は負電圧印加のイネーブル機能として働く。
　［１．１７　スイッチング制御回路の第１５変形例］
　図１１は、実施の形態１に係るスイッチング制御回路の第１５変形例を示す図である。図１１のスイッチング制御回路１は、図１０と比べて、調整回路５の内部構成と、抵抗素子Ｒｂのゲート側の一端の接続箇所とが異なっている。
　調整回路５の内部構成は、図４Ａの調整回路５と同じである。
　抵抗素子Ｒｂのゲート側の一端は、調整回路５の内部の抵抗素子ＲａとキャパシタＣ１との接続点に接続される。
　図１１のスイッチング制御回路１によれば、トランジスタＱのオフ期間において、制御信号線のうち抵抗素子ＲａとキャパシタＣ１との接続点からゲートまでの経路を負電圧にすることができる。
　同様にスピードアップコンデンサとしてのキャパシタＣ１の負電圧と負電圧回路１０の負電圧とが加算され、調整回路５の抵抗Ｒａはスピードアップの効果とキャパシタＣ１の放電電流も制限するので、キャパシタＣ１による負電圧の減衰速度の調整も可能である。このように図１１のスイッチング制御回路１は、パワートランジスタＱのスイッチング制御の最適化を可能にする。
　（実施の形態２）
　本実施の形態では、パルストランス２に入力される駆動パルス信号の振幅を可変に制御する具体例について説明する。
　［２．１　スイッチング制御回路の構成例］
　図１２は、実施の形態２に係るスイッチング制御回路の構成例を示す図である。図１２のスイッチング制御回路１は、図１Ａと比べて、振幅制御回路１１が追加された点が異なっている。以下異なる点を中心に説明する。
　振幅制御回路１１は、パルストランス２に入力される駆動パルス信号の振幅を可変に制御する。
　図１３は、実施の形態２に係る振幅制御回路１１の構成例を示す図である。同図では、パルストランス２の１次巻き線ｎ１も示している。図１１の振幅制御回路１１は、可変電源１６ａおよびスイッチ素子１３を備える。信号Ｓ０は、駆動パルス信号の元信号である。
　可変電源１６ａは、直流電圧を１次巻き線ｎ１の一端に出力する電源である。可変電源１６ａの電圧値ＶＡは可変である。この電圧値ＶＡは、連続的または段階的に変更可能であるものとする。
　スイッチ素子１３は、１次巻き線の他端とグランド配線とを接続するスイッチトランジスタである。スイッチ素子１３の制御端子、つまりスイッチトランジスタのゲートには駆動パルス信号Ｓ０が入力される。
　この構成により、振幅制御回路１１は、可変電源１６ａの電圧値ＶＡを振幅とする駆動パルス信号Ｓ１を、１次巻き線ｎ１の２端子間に、出力する。
　［２．２　スイッチング制御回路の第１変形例］
　図１４は、実施の形態２に係る振幅制御回路１１の第１変形例を示す図である。同図の振幅制御回路１１は、インバータ１４とスイッチ回路１５を備える。
　パルストランス２の１次巻き線ｎ１の一端には、駆動パルス信号Ｓ０が入力される。
　インバータ１４は、駆動パルス信号Ｓ０を反転する。
　スイッチ回路１５は、２入力１出力のセレクタであり、選択信号Ｓｅｌ１に従って２入力の一方を選択的に、１次巻き線の他端に出力する。２入力は、グランドレベルと、インバータ１４からの反転された駆動パルス信号とである。
　この構成により、スイッチ回路１５がグランドレベルを選択する場合、振幅制御回路１１は、駆動パルス信号Ｓ０と同じ振幅の駆動パルス信号Ｓ１を１次巻き線に出力する。一方、スイッチ回路１５が反転された駆動パルス信号を選択する場合、振幅制御回路１１は、駆動パルス信号Ｓ０の振幅の約２倍の振幅の駆動パルス信号Ｓ１を１次巻き線に出力する。このように、図１４の振幅制御回路１１は、２段階で駆動パルス信号Ｓ１の振幅を可変にする。
　［２．３　スイッチング制御回路の第２変形例］
　図１５は、実施の形態２に係る振幅制御回路１１の第２変形例を示す図である。同図の振幅制御回路１１は、電源１６ｂ、スイッチ回路１７、スイッチ素子１８およびスイッチ素子１９を備える。パルストランス２の１次巻き線ｎ１は、ともに同一極性の部分巻き線ｎ１ａと部分巻き線ｎ１ｂと３つの第１タップから第３タップとを有するものとする。部分巻き線ｎ１ａは第１タップ－第２タップ間に対応し、部分巻き線ｎ１ｂは、第２タップ－第３タップ間に対応する。部分巻き線ｎ１ａと部分巻き線ｎ１ｂとの巻き線比は、ａ：ｂであるものとする。ａ：ｂは例えば１：１でもよい。
　電源１６ｂは、定電圧電源であり、電圧値ＶＢを第１タップに出力する。
　スイッチ回路１７は、１入力２出力のデマルチプレクサであり、選択信号Ｓｅｌ１に従って、１入力を２出力の一方に接続する。１入力は、駆動パルス信号Ｓ０に相当する。２出力は、スイッチ素子１８のゲートとスイッチ素子１９のゲートに接続される。
　スイッチ素子１８は、第２タップとグランド間を接続するスイッチトランジスタである。
　スイッチ素子１９は、第３タップとグランド間を接続するスイッチトランジスタである。
　この構成により、スイッチ回路１７が駆動パルス信号Ｓ０をスイッチ素子１８のゲートに出力する場合、スイッチ素子１８は第２タップの電位をグランドに落とすか否かをスイッチングする。このとき、部分巻き線ｎ１ａには、駆動パルス信号Ｓ０と同位相で、かつ、電圧値ＶＢと同じ振幅の駆動パルス信号が入力される。このときスイッチ素子１９はオフであるものとする。スイッチ素子１８は第２タップの電位をスイッチングするケースをケースＡとする。
　他方、スイッチ回路１７が駆動パルス信号Ｓ０をスイッチ素子１９のゲートに出力する場合、スイッチ素子１９は第３タップの電位をグランドに落とすか否かをスイッチングする。このとき、巻き線ｎ１には、駆動パルス信号Ｓ０と同位相で、かつ、電圧ＶＢと同じ振幅の駆動パルス信号が入力される。このときスイッチ素子１８はオフであるものとする。スイッチ素子１９は第２タップの電位をスイッチングするケースをケースＢとする。
　ａ：ｂが１：１であれば、ケースＡで２次側巻き線に発生するパルス信号の振幅は、ケースＢで２次側巻き線に発生するパルス信号の振幅の２倍になる。
　このように、図１５の振幅制御回路１１は、２段階で駆動パルス信号Ｓ１の振幅を可変にする。
　これら、図１３から図１５に示した回路素子は動作説明に必要な最低限のものを示しており、他の素子も必要に応じて追加してもよい。
　例えば、ＡＤ変換回路又はＤＳＰによるパルスジェネレータなどを用いた、出力振幅制御が可能な回路で駆動パルスを生成して利用する事も可能である。
　（実施の形態３）
　本実施の形態では、負電圧回路１０内の整流素子としてのダイオードＤ１をスイッチトランジスタＳＷ１に置き換えた構成例、および、負電圧回路１０にスイッチトランジスタＳＷ１を追加した構成例について説明する。
　［３．１　スイッチング制御回路の構成例］
　図１６は、実施の形態３に係るスイッチング制御回路の構成例を示す図である。図１６のスイッチング制御回路１は、図１Ａと比べて、負電圧回路１０内の整流素子としてのダイオードＤ１の代わりにスイッチトランジスタＳＷ１を備える点と、制御回路１２が追加された点とが異なる。以下異なる点を中心に説明する。
　スイッチトランジスタＳＷ１は、例えば、バイポーラトランジスタ、電界効果トランジスタ、ジャンクショントランジスタ、および、ＧａＮトランジスタのいずれかであってもよい。スイッチトランジスタＳＷ１は、ダイオードと比べて、順方向電圧降下Ｖｆがなく、導通時のオン抵抗が小さいので、パワートランジスタＱのゲートを負電圧にする性能を向上させることができる。
　制御回路１２は、駆動パルス信号Ｓ１に同期して、パワートランジスタＱのオン期間にスイッチトランジスタＳＷ１をオフに制御し、パワートランジスタＱのオフ期間にスイッチトランジスタＳＷ１をオンに制御する。制御回路１２は、図中の信号Ｃｏｎ１は、図２に示した、駆動パルス信号Ｓ１、パルス信号Ｓ２、パルス信号（ゲート制御信号）Ｓ３のうちの少なくとも１つに相当する。駆動パルス信号Ｓ１、パルス信号Ｓ２、パルス信号（ゲート制御信号）Ｓ３のうちの少なくとも１つに基づいて制御すればよい。Ｃｏｎ２は、スイッチトランジスタＳＷ１のオンおよびオフを制御する信号である。
　また、信号Ｃｏｎ１には制御可能な任意の信号を選べばよく、負電圧印加期間を調整し最適化を可能とする。
　［３．２　スイッチング制御回路の第１変形例］
　図１７は、実施の形態３に係るスイッチング制御回路の第１変形例を示す図である。図１７のスイッチング制御回路１は、図１６と比べて、負電圧回路１０内の内部構成が異なる。以下異なる点を中心に説明する。
　負電圧回路１０は、パルストランス２と２次巻き線ｎ３を共有する。また、負電圧回路１０は、２次巻き線ｎ３に直列に接続されたダイオードＤ１と、２次巻き線ｎ３およびダイオードＤ１の直列回路に並列に接続された第２キャパシタＣ２と、２次巻き線ｎ３およびダイオードＤ１の直列回路および第２キャパシタＣ２の並列回路に直列に接続されたスイッチトランジスタＳＷ１とを備える。
　図１７のスイッチング制御回路１によれば、２次巻き線ｎ３に誘導されるパルス信号を負電圧として利用し、かつ、第２キャパシタＣ２および２次巻き線ｎ３をＤＣ電源とし利用する。つまり、２次巻き線ｎ３、ダイオードＤ１および第２キャパシタＣ２を含む回路部分は、負電圧のＤＣ電源として機能する。これにより、負電圧回路１０は、負電圧をより安定させることができる。
　これにより、印加する負電圧を過渡応答波形ではなくＤＣ化することが出来るのでオフ期間の電圧印加期間全域で誤点弧の抑制が可能となり、誤点弧の原因であるノイズが発生する時間的位置が変動しても対応できる。
　図１６、図１７の構成において、外部からの配線引きこみが許されれば、制御回路１２の信号Ｃｏｎ１またはＣｏｎ２として、外部から負電圧印加を制御するための信号を引き込んでもよい。
　［３．３　スイッチング制御回路の第２変形例］
　図１８は、実施の形態３に係るスイッチング制御回路の第２変形例を示す図である。図１８のスイッチング制御回路１は、図１７と比べて、負電圧回路１０の負電圧側の一端がゲートではなくローレベル出力端子と調整回路５との接続線に接続されている点が異なっている。以下異なる点を中心に説明する。
　負電圧回路１０は、ハイレベル出力端子からゲートまでの制御信号線の経路およびローレベル出力端子ゲートまでの制御信号線の経路を、パワートランジスタＱのオフ期間において負電圧にすることができる。
　［３．４　スイッチング制御回路の第３変形例］
　図１９は、実施の形態３に係るスイッチング制御回路の第３変形例を示す図である。図１９のスイッチング制御回路１は、図１７と比べて、調整回路５の内部構成と、負電圧回路１０の負電圧側の一端がソースではなく調整回路５内部に接続されている点と、抵抗素子Ｒｂが追加された点とが異なっている。以下異なる点を中心に説明する。
　調整回路５は、図４Ａに示した調整回路５と同じである。
　抵抗素子Ｒｂは、ローレベル出力端子とキャパシタＣ１との間に介在し、キャパシタＣ１の充放電電流を規制するための抵抗である。これにより、キャパシタＣ１の充放電による波形の変化を適度に調整することができ、当該波形歪による誤点弧の可能性を低減することができる。
　負電圧回路１０は、調整回路５内部の抵抗素子ＲａとキャパシタＣ１との接続点からゲートまでの制御信号線の経路およびローレベル出力端子ゲートまでの制御信号線の経路を、パワートランジスタＱのオフ期間において負電圧にすることができる。
　負電圧回路をＤＣ電源化する事で図４Ａよりもさらに安定した誤点弧の抑制が可能となる。
　［３．５　スイッチング制御回路の第４変形例］
　図２０は、実施の形態３に係るスイッチング制御回路の第４変形例を示す図である。図２０のスイッチング制御回路１は、図１９と比べて、負電圧回路１０の負電圧側の一端が抵抗素子Ｒｂのゲートの一端ではなく、ローサイド出力端子側の一端に接続されている点が異なる。
　図２０のスイッチング制御回路１によれば、トランジスタＱのオフ期間において、制御信号線のうち抵抗素子ＲａとキャパシタＣ１との接続点からゲートまでの経路と、ローレベル出力端子から抵抗素子ＲａとキャパシタＣ１との接続点までの経路とを負電圧にすることができる。
　ＤＣ電源化により図５Ａに示した回路よりもさらに、安定した誤点弧の抑制が可能となる。
　なお、図１８から図２０においても、スイッチトランジスタＳＷ１を制御する制御回路１２を備える。
　また、許されれば、外部からの制御信号を信号Ｃｏｎ１もしくはＣｏｎ２として使用してもよい。
　（実施の形態４）
　本実施形態では、図１７に示した負電圧回路１０、つまり、負電圧のＤＣ電源化された構成の負電圧回路１０を、制御信号線に挿入する構成例について説明する。
　［４．１　スイッチング制御回路の構成例］
　図２１は、実施の形態４に係るスイッチング制御回路の構成例を示す図である。図２１のスイッチング制御回路１は、図２０と比べて、負電圧回路１０の接続箇所が異なっている。
　負電圧回路１０および抵抗素子Ｒｂは、制御信号線のうちローレベル出力端子から、ハイレベル出力端子と調整回路５との接続点までの部分にこの順で直列に挿入される。負電圧回路１０の負電圧側の一端は抵抗素子Ｒｂに接続される。
　図２１のスイッチング制御回路１によれば、トランジスタＱのオフ期間において、制御信号線のうちハイレベル出力端子からゲートまでの経路を負電圧にすることができる。
　図９と同様にスピードアップコンデンサの負電圧と加算され、さらにＤＣ電源化とともに安定した誤点弧の抑制が強化される。
　［４．２　スイッチング制御回路の第１変形例］
　図２２は、実施の形態４に係るスイッチング制御回路の第１変形例を示す図である。図２２のスイッチング制御回路１は、図２１と比べて、抵抗素子Ｒｂのゲート側の一端の接続箇所が異なっている。
　抵抗素子Ｒｂのゲート側の一端は、ハイレベル出力端子と調整回路５との接続点に接続されるのではなく、パワートランジスタＱのゲートに接続される。
　図２２のスイッチング制御回路１によれば、トランジスタＱのオフ期間において、制御信号線のうち調整回路５とゲートとを接続する部分を負電圧にすることができる。
　図１０と同様にスピードアップコンデンサの負電圧と加算され、さらにＤＣ電源化とともに安定した誤点弧の抑制が強化される。
　［４．３　スイッチング制御回路の第２変形例］
　図２３は、実施の形態４に係るスイッチング制御回路の第２変形例を示す図である。図２３のスイッチング制御回路１は、図２２と比べて、調整回路５の内部構成と、抵抗素子Ｒｂのゲート側の一端の接続箇所とが異なっている。
　調整回路５の内部構成は、図４Ａの調整回路５と同じである。
　抵抗素子Ｒｂのゲート側の一端は、調整回路５の内部の抵抗素子ＲａとキャパシタＣ１との接続点に接続される。
　図２３のスイッチング制御回路１によれば、トランジスタＱのオフ期間において、制御信号線のうち抵抗素子ＲａとキャパシタＣ１との接続点からゲートまでの経路を負電圧にすることができる。
　図１１と同様にスピードアップコンデンサの負電圧と加算され、さらにＤＣ電源化とともに安定した誤点弧の抑制が強化される。
　［４．４　スイッチング制御回路の第３変形例］
　図２４は、実施の形態４に係るスイッチング制御回路の第３変形例を示す図である。図２４のスイッチング制御回路１は、図２２と比べて、ハイレベル出力端子とローレベル出力端子とが接続されている点が異なる。
　同図の２出力のドライバ４は、実質的に１出力のドライバ４と同じである。
　図２４のスイッチング制御回路１は、図２２と同様に、トランジスタＱのオフ期間において、制御信号線のうち調整回路５とゲートとを接続する部分を負電圧にすることができる。
　なお、図２１から図２４においても、スイッチトランジスタＳＷ１を制御する制御回路１２を備える。
　これにより、図８と同様な電圧シフトが可能となり、さらには、スイッチトランジスタＳＷ１のオン期間調整と抵抗素子Ｒｂによりスピードアップコンデンサの負電圧電荷を増加させるなどの応用も可能である。
　（実施の形態５）
　本実施形態では、図１７に示した、負電圧のＤＣ電源化された構成の負電圧回路１０を、ドライバ４のＧＮＤ電源端子とＧＮＤ電源線との間に挿入する構成例について説明する。
　［５．１　スイッチング制御回路の構成例］
　図２５は、実施の形態５に係るスイッチング制御回路の構成例を示す図である。図２５のスイッチング制御回路１は、図６と比べて、負電圧回路１０の内部構成が異なっている。
　負電圧回路１０は、図１７に示した、負電圧のＤＣ電源化された構成と同じである。
　ドライバ４のグランド側の電源端子は、グランド線に直接接続されず、負電圧回路１０を介してグランド線に接続される。よって、ドライバ４のローレベル出力端子のローレベルには、負電圧回路１０の負電圧が重畳される。その結果、トランジスタＱのオフ期間において、制御信号線のうちローレベル出力端子からトランジスタＱのゲートまでの経路を負電圧にすることができる。
　ここで、ドライバ４が半導体集積回路で構成されている場合、グランド側電源端子がパワー専用グランドで端子への負電圧印加が許容されればスイッチトランジスタＳＷ１を省くことも可能で、負電圧の印加制御はドライバ４のローサイドトランジスタが直接行う。
　ドライバ４がディスクリート素子で構成されている場合も省くことが可能な場合がある。
　［５．２　スイッチング制御回路の第１変形例］
　図２６は、実施の形態５に係るスイッチング制御回路の第１変形例を示す図である。図２６のスイッチング制御回路１は、図２５と比べて、調整回路５の内部構成と、抵抗素子Ｒｂのゲート側の一端の接続箇所とが異なっている。
　調整回路５は、図４Ａ内の調整回路５と同じ構成であり、同じ作用効果がある。さらに、スイッチトランジスタＳＷ１で負期間を細かく調整してもよいし、負電圧印加が許されればスイッチトランジスタＳＷ１を省いてもよい。
　抵抗素子Ｒｂのゲート側の一端は、調整回路５の内部の抵抗素子ＲａとキャパシタＣ１との接続点に接続される。
　負電圧回路１０は、調整回路５内部の抵抗素子ＲａとキャパシタＣ１との接続点からゲートまでの制御信号線の経路およびローレベル出力端子ゲートまでの制御信号線の経路を、パワートランジスタＱのオフ期間において負電圧にすることができる。
　なお、図２５、図２６においても、スイッチトランジスタＳＷ１を制御する制御回路１２を備える。
　また、図２６において、調整回路５を図２５の調整回路５に置き換えて、抵抗素子Ｒｂのゲート側端子をハイレベル出力端子に接続する構成としてもよい。
　（実施の形態６）
　本実施の形態では、第１の２次巻き線ｎ２から出力されるパルス信号の時間調整と波形整形をする時間調整回路を備える構成例について説明する。
　［６．１　スイッチング制御回路の構成例］
　図２７は、実施の形態６に係るスイッチング制御回路の構成例を示す図である。図２７のスイッチング制御回路１は、図１Ａと比べて、時間調整回路８が追加された点が異なっている。
　時間調整回路８は、第１の２次巻き線ｎ２とドライバ４の入力との間に挿入され、第１の２次巻き線ｎ２から出力されるパルス信号の時間調整と波形整形をする。ここでいう時間調整は、パワートランジスタＱのオフ期間のタイミングと、負電圧回路１０のスイッチトランジスタＳＷ１のオンタイミングとを合わせるこという。例えば、第１の２次巻き線ｎ２からのパルス信号に適切な遅延時間を発生する。また、波形整形は、第１の２次巻き線ｎ２からのパルス信号の歪みを低減することをいう。
　これにより、第１の２次巻き線から出力されるパルス信号の波形整形により例えばノイズを除去し、タイミングのズレを抑制することができる。よって、パルス信号の安定化と、パワートランジスタＱの制御精度を向上させることができる。負電圧回路１０がゲートを負電圧にするタイミングの精度を向上させ、より高速なスイッチングを可能にする。
　なお、図２７の時間調整回路８は、第１の２次巻き線ｎ２とインバータ３との間に挿入されているが、インバータ３とドライバ４との間に挿入されてもよい。
　第２の２次コイルｎ３による負電圧は図２の信号Ｓ５で示すように接続点のインピーダンスや第１の２次コイルに接続されている負荷などにより矩形波にはなりにくく多くは下に凸の谷型になる。１次コイルｎ１に入力される駆動パルス（信号Ｓ１）と比べ、信号Ｓ５の負電圧ピークは遅れる傾向にる。また、第１の２次コイルｎ２からパワートランジスタＱのゲートのＯＮ／ＯＦＦ制御にも遅れが存在するが、誤点弧の抑制を行いたいポイントから負電圧の負のピーク点の遅れの方が大きい場合がありる。このような場合は、パワートランジスタＱの制御の方を遅らせて、誤点弧の抑制を最適化すればよい。例えば、スイッチング制御回路１を複数並べて使用する場合は、複数のスイッチング制御回路１相互の制御時間差を補正してもよい。
　［６．２　スイッチング制御回路の第１変形例］
　図２８は、実施の形態６に係るスイッチング制御回路の第１変形例を示す図である。図２８のスイッチング制御回路１は、図１７と比べて、時間調整回路８が追加された点が異なっている。
　このスイッチング制御回路１も、図２７と同様の作用効果を奏し、ＤＣ電源化により誤点弧の抑制をより確実にする。
　［６．３　スイッチング制御回路の第２変形例］
　図２９は、実施の形態６に係るスイッチング制御回路の第２変形例を示す図である。図２９のスイッチング制御回路１は、図２７と比べて、制御回路１２を明示している点が異なる。
　制御回路１２は、時間調整回路８からの遅延に関する情報、波形に関する情報を取得し、取得した情報に応じてスイッチトランジスタＳＷ１のオンタイミングおよびオン期間を調整する。
　これにより、負電圧回路１０がゲートを負電圧にするタイミングの精度をより向上させ、さらに、高速なスイッチングでの誤点弧の抑制が可能となる。
　なお、図２７、２８のスイッチング制御回路１も制御回路１２を備える。
　［６．４　スイッチング制御回路の第３変形例］
　図３０は、実施の形態６に係るスイッチング制御回路の第３変形例を示す図である。図３０のスイッチング制御回路１は、図２８と比べて、制御回路１２を明示している点が異なる。
　この制御回路１２は、図２９と同様である。
　このスイッチング制御回路１も、図２９と同様の作用効果を奏し、ＤＣ電源化により安定した負電圧印加を行うことが可能となる。
　（実施の形態７）
　本実施の形態では、パワートランジスタＱのドレインまたはゲートの電圧波形における立ち上がりエッジまたは立ち下がりエッジのスルーレートがしきい値以下であるか否かを判定し、判定結果に応じてスイッチトランジスタ（ＳＷ１）の制御を変更する構成例について説明する。
　［７．１　スイッチング制御回路の構成例］
　図３１は、実施の形態７に係るスイッチング制御回路の構成例を示す図である。図３１のスイッチング制御回路１は、図２９と比べて、エッジ判定回路９が追加された点が異なっている。
　エッジ判定回路９は、パワートランジスタＱのドレインまたはゲートの電圧波形における立ち上がりエッジまたは立ち下がりエッジのスルーレートがしきい値以下であるか否かを判定する。ここでいうスルーレートはｄＶ／ｄｔで表される時間変化率である。スルーレートが高い場合は、ノイズ発生が多いと推定される。
　制御回路１２は、例えば、エッジ判定回路９によりスルーレートがしきい値以下であると判定されたとき、スイッチトランジスタ（ＳＷ１）を一時的にオフにする。この場合、ノイズの発生が少ないと推定されることから、負電圧回路１０の動作を一時的に停止する。一時的というのは、スルーレートがしきい値超えるまでの時間でもよいし、一定時間でもよい。
　［７．２　スイッチング制御回路の第１変形例］
　図３２は、実施の形態７に係るスイッチング制御回路の第１変形例を示す図である。図３２のスイッチング制御回路１は、図３０と比べて、エッジ判定回路９が追加された点が異なっている。
　エッジ判定回路９は、図３１と同じである。
　このスイッチング制御回路１も、図３１と同様の作用効果を奏し、ＤＣ電源化により安定した負電圧印加を行うことが可能となる。
　［７．３　スイッチング制御回路の動作例］
　図３３は、実施の形態７に係るスイッチング制御回路の動作例を示す図である。
　同図の（１）信号Ｓ２は、ドライバ４の入力されるパルス信号である。この例では、パルス信号のハイレベルはパワートランジスタＱのオン期間に対応し、ローレベルはオフ期間に対応する。
　（２ａ）から（２ｃ）は、それぞれ制御回路１２から出力されるスイッチトランジスタＳＷの制御信号の例を示す。（２ａ）から（２ｃ）は排他的な信号である。
　（２ａ）の信号Ｃｏｎ２では、制御回路１２は、スイッチトランジスタＳＷ１をオンにするパルス幅をパワートランジスタＱのオフ期間と同じ時間に調整する。
　（２ｂ）の信号Ｃｏｎ２では、制御回路１２は、スイッチトランジスタＳＷ１をオンにするパルス幅をパワートランジスタＱのオフ期間よりも短い時間に調整する。
　（２ｃ）の信号Ｃｏｎ２に示すように、制御回路１２は、（３）制御信号Ｃｔがハイレベルの期間のみ、スイッチトランジスタＳＷ１をオンにするパルスを出力する。制御回路１２は、制御信号Ｃｔを、時間調整回路８から取得してもよい。この場合、制御信号Ｃｔは、例えば、波形ひずみが大きいことを示す信号でもよい。もしくは、制御信号Ｃｔは、外部から等のノイズ発生の確立が高い事を示す、情報信号であってもよい。
　また、制御回路１２は、制御信号Ｃｔを、エッジ判定回路９から取得してもよい。この場合、制御信号Ｃｔは、スルーレートがしきい値以上であることを示す信号でよい。
　これによれば、パワートランジスタＱのゲートを負電圧にするタイミングを最適化することができる。
　［７．４　スイッチング制御回路の第２変形例］
　図３４は、実施の形態７に係るスイッチング制御回路の第２変形例を示す図である。図３４のスイッチング制御回路１は、図３２と比較して、制御回路１２が時間調整回路８とエッジ判定回路９の両方から情報を取得する点が異なる。
　制御回路１２は、例えば、時間調整回路８から波形ひずみの大きさを示す情報を取得し、エッジ判定回路９からスルーレートの大きさを示す信号を取得し、これらの情報に応じて、図３３の（２ａ）、（２ｂ）、（２ｃ）を選択的に切り替える。
　これによれば、パワートランジスタＱのゲートを負電圧にするタイミングを動的に最適化することができる。
　なお、“波形ひずみの大きさ“を示す情報とは、第１の２次コイルからドライバ４に入力され駆動パルスが、ドライバ４の入力スレッシュレベルでハイ／ローを検出され、ほぼ矩形波もしくは、オンおよびオフを制御するハイレベルもしくはローレベルの出力信号に変換された後に、波形ひずみにより変動する出力信号の遅れ時間やデューティー比の情報を含むものである。
　［７．５　スイッチング制御回路の第３変形例］
　図３５は、実施の形態７に係るスイッチング制御回路の第３変形例を示す図である。図３５のスイッチング制御回路１は、図３２と比較して、負電圧回路１０がパワートランジスタＱの第２ソース端子に接続される点が異なっている。パワートランジスタＱは、主電流用の第１ソース端子と、検出用の第２ソース端子を備える。
　負電圧回路１０は、第２ソース端子を利用することができる。
　なお、図１Ａ等の他のスイッチング制御回路１の構成例においても、パワートランジスタＱが主電流用の第１ソース端子と検出用の第２ソース端子を備える場合、負電圧回路１０は第２ソース端子に接続してもよい。
　なお、図３５においてエッジ判定回路９の図示を省略している。
　［７．６　スイッチング制御回路の第４変形例］
　図３６は、実施の形態７に係るスイッチング制御回路の第４変形例を示す図である。図３６のスイッチング制御回路１は、図３２と比べて、主に、時間調整回路８の代わりに入力補助回路８ａを備える点が異なっている。
　入力補助回路８ａは、第１の２次巻き線とドライバ（４）の入力との間に挿入され、第１の２次巻き線から出力されるパルス信号の波形を整形し、また、駆動パルス信号を遅延させる。なお、入力補助回路８ａは、時間調整回路８と同じでもよい。
　制御回路１２は、遅延されたパルス信号に従ってスイッチトランジスタ（ＳＷ１）をオンおよびオフを制御する。
　また、実施の形態１から６のスイッチング制御回路１においても、時間調整回路８と同様に波形整形機能を持たせてもよい。
　スイッチング制御回路１は、第１の２次巻き線から出力されるパルス信号の波形整形により例えばノイズを除去し、タイミングのズレを抑制することができる。パルス信号の安定化と、パワートランジスタＱの制御精度を向上させることができる。よって、パルス信号の安定化と、パワートランジスタＱの制御精度を向上させることができる。
　負電圧回路１０のスイッチトランジスタＳＷ１をＯＮするタイミングとも、より最適に合わせる事が可能である。
　なお、波形形成回路、時間調整回路は具体的な素子として、抵抗、コンデンサ、コイル、ダイオード、トランジスタ、トランス、マイコン、ＤＳＰなどで構成されてもよく、基準バイアスや演算増幅器を用いたしきい値調整機能も備えてもよい。
　（その他）
　なお、スイッチング制御回路１を用いて、電力変換回路として、図３７のようにパワートランジスタＱ１、Ｑ２を２段積みしたハーフブリッジ構成を用いたＤＣ－ＡＣ変換回路を構成してもよい。この構成は、Ｄ級駆動とか、Ｄ級アンプとか呼ばれる構成と同類のものである。
　図３７は、実施の形態に係るゲート駆動回路の第４変形例を示す図である。図３７のゲート駆動回路は、実施の形態１から７のいずれかのスイッチング制御回路１と２つ備える構成例を示す。
　このゲート駆動回路は、ハイサイドのパワートランジスタＱ１とローサイドのパワートランジスタＱ２を排他的に導通させる制御を行う。
　なお、各実施形態のスイッチング制御回路１は次のような変形をしてもよい。すなわち、負電圧回路１０内のダイオードＤ１を逆向きに接続し、かつ、パワートランジスタＱのオフ期間ではなくオン期間にゲートに負電圧ではなく正電圧を重畳するように変形してもよい。こうすれば、パワートランジスタＱのオン期間におけるゲート電圧を、誤ってオフさせる誤動作を生じさせるノイズ耐性を強めることができる。この変形例を図１Ａに適用したスイッチング制御回路を図３８に示す。また、この変形例は、図１Ａ以外にも適用できる。
　この場合、負電圧回路１０は、より正確には、パルストランス２から出力されるパルス信号を用いて、パワートランジスタＱのオン期間にパワートランジスタＱのゲートに正電圧を重畳する正電圧回路として機能する。こうすれば、パルストランス２から出力されるパルス信号は、駆動パルス信号の振幅に比例する。したがって、パワートランジスタのゲートに印加される正電圧は、駆動パルス信号の振幅に依存して可変である。
　なお、スイッチング周波数が低い、出力のＡＣ１のスルーレートが低いなど、スピードアップが必要ない、パワートランジスタＱに絶縁型素子を用いることで電流制限が必要ない場合は、キャパシタＣ１、抵抗素子Ｒ１を省くこともでき、この場合はドライバ４の出力はパワートランジスタＱのゲートに直接接続し、この接続点において利用可能な本構成を応用使用することも可能である。
　例えば、通常動作では誤ＯＮを起こさないが、負荷の状態、出力経路の異常で出力波形が歪むなどして、ノイズが生じ、誤ＯＮする可能性が有る場合に、本発明の負電圧を印加する機能が作動する様に、構成しておけばよい。
　また、各実施の形態におけるスイッチング制御回路において、調整回路５として図３９に示す調整回路５に置き換えた構成としてもよい。
　（まとめ）
　以上説明してきたように、本開示の一態様に係るスイッチング制御回路は、パワートランジスタＱのスイッチングを制御するスイッチング制御回路１であって、パワートランジスタＱのオン期間およびオフ期間を指示する駆動パルス信号Ｓ１を入力するパルストランス２と、パルストランス２から出力されるパルス信号Ｓ４を用いて、パワートランジスタＱのオフ期間にパワートランジスタＱのゲートを負電圧にする負電圧回路１０と、を備える。
　これによれば、パルストランスから出力されるパルス信号は、駆動パルス信号の振幅に比例する。したがって、パワートランジスタのゲートに印加される負電圧は、駆動パルス信号の振幅に依存して可変である。しかも、外部電源を必要としないので回路の増設を抑制することができる。
　たとえば、駆動パルス信号に基づいてゲート制御信号Ｓ３を出力するドライバ４と、ドライバ４とパワートランジスタＱのゲートとを接続する制御信号線に挿入された抵抗素子Ｒ１と、抵抗素子Ｒ１に並列接続された第１キャパシタＣ１と、を備えてもよい。
　これによれば、抵抗素子Ｒ１はゲートに流れる電流の大きさを規制する。第１キャパシタＣ１は、充放電によりオン時のスピードアップとオフ時のゲート電圧を負バイアスにする。負電圧回路は、オフ時のゲートの負バイアス化をより確実にする。その結果、より高いスイッチング周波数にであっても、また、より高いスルーレートであっても、誤点弧を生じにくくすることができる。
　たとえば、パルストランス２は、駆動パルス信号が入力される１次巻き線と、パルス信号を出力する２次巻き線と、を有し、負電圧回路１０は、パルストランス２と２次巻き線を共有し、２次巻き線に直列に接続された整流素子（例えばダイオードＤ１）を備えてもよい。
　これによれば、２次巻き線に誘導されるパルス信号を負電圧として利用するので、負電圧を生成する特別な電源装置を備える必要がなく、回路構成を単純化し、低コスト化することができる。
　たとえば、パルストランス２は、駆動パルス信号が入力される１次巻き線と、パルス信号を出力する２次巻き線と、を有し、負電圧回路１０は、パルストランス２と２次巻き線を共有し、２次巻き線に直列に接続されたダイオードＤ１と、２次巻き線およびダイオードＤ１の直列回路に並列に接続された第２キャパシタＣ２と、直列回路および第２キャパシタＣ２の並列回路に直列に接続されたスイッチトランジスタＳＷ１と、を備えてもよい。
　これによれば、２次巻き線に誘導されるパルス信号を負電圧として利用し、かつ、第２キャパシタおよび２次巻き線をＤＣ電源とし利用する。つまり、２次巻き線、ダイオードＤ１および第２キャパシタＣ２を含む回路部分は、負電圧のＤＣ電源として機能する。よって、負電圧をより安定させることができる。
　たとえば、パルストランス２は、駆動パルス信号を入力する１次巻き線と、第１の２次巻き線と、第２の２次巻き線と、を有し、第１の２次巻き線は、ドライバ４に接続され、負電圧回路１０は、第２の２次巻き線をパルストランス２と共有し、２次巻き線からゲートへの逆流を防止するため第２の２次巻き線に直列に接続された整流素子を有してもよい。
　これによれば、第１の２次巻き線からドライバ４を介してパワートランジスタＱのゲート供給されるパルス信号Ｓ３は、一定振幅を有するのでスイッチング動作を安定させる。また、第２の２次巻き線から負電圧回路を介してゲートに供給される負電圧は、１次巻き線の振幅に比例する可変振幅を有するのでオフ期間において適切な負電圧値を調整することができる。
　たとえば、パルストランス２は、駆動パルス信号を入力する１次巻き線と、第１の２次巻き線と、第２の２次巻き線と、を有し、第１の２次巻き線は、ドライバ４に接続され、負電圧回路１０は、パルストランス２と第２の２次巻き線を共有し、第２の２次巻き線に直列に接続されたダイオードＤ１と、第２の２次巻き線およびダイオードＤ１の直列回路に並列に接続された第２キャパシタＣ２と、直列回路および第２キャパシタＣ２の並列回路に直列に接続されたスイッチトランジスタＳＷ１と、を備えてもよい。
　これによれば、第１の２次巻き線からドライバ４を介してパワートランジスタＱのゲート供給されるパルス信号Ｓ３は、一定振幅を有するのでスイッチング動作を安定させる。また、第２の２次巻き線から負電圧回路を介してゲートに供給される負電圧は、１次巻き線の振幅に比例する可変振幅を有するのでオフ期間において適切な負電圧値を調整することができる。
　たとえば、第１の２次巻き線と第２の２次巻き線とは、複巻構造を有していてもよい。つまり、互いに独立した巻き線であってもよい。
　これによれば、第２の２次巻き線とは、第１の２次巻き線とは巻き線比等を容易に設定することができる。
　たとえば、第１の２次巻き線と第２の２次巻き線とは、単巻構造を有していてもよい。つまり、共有された１つの巻き線で構成されてもよい。
　これによれば、パルストランスを小型化することができる。
　たとえば、パルストランス２は、第１のトランス２ｂと第２のトランス２ｃとを含み、第１のトランス２ｂは、駆動パルス信号を入力する第１の１次巻き線と、ドライバ４に接続される第１の２次巻き線と、を有し、第２のトランス２ｃは、駆動パルス信号に相当するパルス信号を入力する第２の１次巻き線と、負電圧回路１０と共有される第２の２次巻き線と、を有していてもよい。
　これによれば、第１のトランスおよび第２のトランスのそれぞれの巻き線比および回路配置等の設計の自由度を向上させることができる。
　たとえば、負電圧回路１０は、パワートランジスタのゲートと、パワートランジスタのソースとの間に接続されてもよい。
　これによれば、負電圧回路１０は、ゲートに直接負電圧を印加することができる。
　たとえば、負電圧回路１０は、抵抗素子Ｒ１および第１キャパシタＣ１の少なくとも一方に並列接続されてもよい。
　これによれば、トランジスタＱのオフ期間においてゲートを負電圧にすることができる。
　たとえば、ドライバ４は、ゲート制御信号Ｓ３のハイレベル区間を示す信号を出力するハイレベル出力端子と、ゲート制御信号Ｓ３のローレベル区間を示す信号を出力するローレベル出力端子とを有し、抵抗素子Ｒ１は、ハイレベル出力端子とゲートとを接続する制御信号線に挿入され、負電圧回路１０は、ローレベル出力端子と制御信号線とを接続し、ローレベル出力端子は、負電圧回路１０を介して制御信号線に接続されてもよい。
　これによれば、トランジスタＱのオフ期間において負電圧回路１０と制御信号線との接続点からトランジスタＱのゲートまでの経路を負電圧にすることができる。負電圧回路１０と制御信号線との接続点は、抵抗素子Ｒ１からトランジスタＱのゲートまでの間であってもよいし、ドライバ４のハイレベル出力端子から抵抗素子Ｒ１までの間であってもよい。
　たとえば、負電圧回路１０は、ドライバ４のグランド側の電源端子と、グランド線との間に接続され、ドライバ４のグランド側の電源端子は、グランド線に直接接続されず、負電圧回路１０を介してグランド線に接続されてもよい。
　これによれば、ゲート調整回路の配線パターンの修正を必要とせず、パターンへの寄生容量の付加も無く、施した最適設計を維持できる。
　たとえば、整流素子は、ダイオードＤ１であってもよい。
　これによれば、ダイオードは受動的に整流機能を果たすので、制御回路が不要で回路を簡素化することができる。
　たとえば、整流素子は、スイッチトランジスタＳＷ１であってもよい。
　これによれば、スイッチトランジスタは、ダイオードと比べて、順方向電圧降下Ｖｆがなく、導通時のオン抵抗が小さいので、パワートランジスタＱのゲートを負電圧にする性能を向上させることができる。
　たとえば、駆動パルス信号Ｓ１に基づいて、パワートランジスタＱのオン期間にスイッチトランジスタＳＷ１をオフに制御し、パワートランジスタＱのオフ期間にスイッチトランジスタＳＷ１をオンに制御する制御回路を備えてもよい。
　これによれば、パワートランジスタＱのゲートを負電圧にするタイミングを正確にかつ容易に制御することができる。
　たとえば、スイッチトランジスタＳＷ１は、バイポーラトランジスタ、電界効果トランジスタ、ジャンクショントランジスタ、および、ＧａＮトランジスタのいずれかであってもよい。
　これによれば、スイッチトランジスタは、ダイオードと比べて、順方向電圧降下Ｖｆがなく、導通時のオン抵抗が小さいので、パワートランジスタＱのゲートを負電圧にする性能を向上させることができる。
　たとえば、制御回路は、スイッチトランジスタＳＷ１をオンにするパルス幅をパワートランジスタＱのオフ期間よりも短い時間に調整してもよい。
　これによれば、パワートランジスタＱのゲートを負電圧にするタイミングを最適化することができる。
　たとえば、制御回路は、外部信号に従ってスイッチトランジスタＳＷ１をオフにすることによって、負電圧回路１０の動作をディスエーブルにしてもよい。
　これによれば、ノイズが少ないときはディスエーブルにし、ノイズが多いときはイネーブルにすることができる。パワートランジスタＱの負荷の状態に応じて変化するノイズの大きさに対応して制御することができる。
　たとえば、パワートランジスタＱのドレインまたはゲートの電圧波形における立ち上がりエッジまたは立ち下がりエッジのスルーレートがしきい値以下であるか否かを判定するエッジ判定回路を備え、制御回路は、エッジ判定回路によりスルーレートがしきい値以下であると判定されたとき、スイッチトランジスタＳＷ１を一時的にオフにしてもよい。
　これによれば、ノイズの発生が少ないと推定される場合は、負電圧回路１０の動作を一時的に停止するので、負荷の状態に応じて負電圧回路１０を動的に制御することができる。
　たとえば、第１の２次巻き線とドライバ４の入力との間に挿入され、第１の２次巻き線から出力されるパルス信号の波形を整形する入力補助回路を備えてもよい。
　これによれば、第１の２次巻き線から出力されるパルス信号の波形整形により例えばノイズを除去し、タイミングのズレを抑制することができる。よって、パルス信号の安定化と、パワートランジスタＱの制御精度を向上させることができる。
　たとえば、駆動パルス信号を遅延させる入力補助回路を備え、制御回路は、遅延されたパルス信号に従ってスイッチトランジスタＳＷ１をオンおよびオフを制御してもよい。
　これによれば、第１の２次巻き線から出力されるパルス信号の波形整形により例えばノイズを除去し、タイミングのズレを抑制することができる。よって、パルス信号の安定化と、パワートランジスタＱの制御精度を向上させることができる。
　たとえば、パルストランス２に入力される駆動パルス信号の振幅を制御する振幅制御回路１１を備えてもよい。
　また、本開示の一態様に係るゲート駆動回路は上記のスイッチング制御回路を１つ以上備える。
　また、本開示の一態様に係るスイッチング制御回路１はパワートランジスタＱのスイッチングを制御するスイッチング制御回路１であって、パワートランジスタＱのオン期間およびオフ期間を指示する駆動パルス信号Ｓ１を入力するパルストランス２と、パルストランス２から出力されるパルス信号Ｓ４を用いて、パワートランジスタＱのオン期間にパワートランジスタＱのゲートに正電圧を重畳する正電圧回路と、を備える。
　これによれば、パルストランスから出力されるパルス信号は、駆動パルス信号の振幅に比例する。したがって、パワートランジスタのゲートに印加される正電圧は、駆動パルス信号の振幅に依存して可変である。
　以上、一つまたは複数の態様に係るスイッチング制御回路置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本開示のスイッチング制御回路およびゲート駆動回路は、例えば、高周波電源装置、無停電電源装置、モータ用インバータ、ＤＣ－ＤＣコンバータ等に利用可能である。
１　スイッチング制御回路
２、２ａ　パルストランス
２ｂ　第１のトランス
２ｃ　第２のトランス
３　インバータ
４、４ａ　ドライバ
５　調整回路
８　時間調整回路
８ａ　入力補助回路
９　エッジ判定回路
１０　負電圧回路
１１　振幅制御回路
１２　制御回路
１３　スイッチ素子
１４　インバータ
１５　スイッチ回路
１６ａ　可変電源
１６ｂ　電源
１７　スイッチ回路
１８、１９　スイッチ素子
Ｃ１　第１キャパシタ
Ｃ２　第２キャパシタ
Ｄ１　ダイオード
Ｑ　パワートランジスタ
Ｒ１、Ｒ２、Ｒａ、Ｒｂ　抵抗素子
ＳＷ１　スイッチトランジスタ

Claims (25)

  1. 　パワートランジスタのスイッチングを制御するスイッチング制御回路であって、
    　前記パワートランジスタのオン期間およびオフ期間を指示する駆動パルス信号を入力するパルストランスと、
    　前記パルストランスから出力されるパルス信号を用いて、前記パワートランジスタのオフ期間に前記パワートランジスタのゲートを負電圧にする負電圧回路と、を備える
    スイッチング制御回路。
  2. 　前記駆動パルス信号に基づいてゲート制御信号を出力するドライバと、
    　前記ドライバと前記パワートランジスタのゲートとを接続する制御信号線に挿入された抵抗素子と、
    　前記抵抗素子に並列接続された第１キャパシタと、を備える
    請求項１に記載のスイッチング制御回路。
  3. 　前記パルストランスは、前記駆動パルス信号が入力される１次巻き線と、前記パルス信号を出力する２次巻き線と、を有し、
    　前記負電圧回路は、前記パルストランスと前記２次巻き線を共有し、
    　前記２次巻き線に直列に接続された整流素子を備える
    請求項１または２に記載のスイッチング制御回路。
  4. 　前記パルストランスは、前記駆動パルス信号が入力される１次巻き線と、前記パルス信号を出力する２次巻き線と、を有し、
    　前記負電圧回路は、前記パルストランスと前記２次巻き線を共有し、
    　前記２次巻き線に直列に接続されたダイオードと、
    　前記２次巻き線および前記ダイオードの直列回路に並列に接続された第２キャパシタと、
    　前記直列回路および前記第２キャパシタの並列回路に直列に接続されたスイッチトランジスタと、を備える
    請求項１または２に記載のスイッチング制御回路。
  5. 　前記パルストランスは、前記駆動パルス信号を入力する１次巻き線と、第１の２次巻き線と、第２の２次巻き線と、を有し、
    　前記第１の２次巻き線は、前記ドライバに接続され、
    　前記負電圧回路は、前記第２の２次巻き線を前記パルストランスと共有し、前記２次巻き線から前記ゲートへの逆流を防止するため前記第２の２次巻き線に直列に接続された整流素子を有する
    請求項２に記載のスイッチング制御回路。
  6. 　前記パルストランスは、前記駆動パルス信号を入力する１次巻き線と、第１の２次巻き線と、第２の２次巻き線と、を有し、
    　前記第１の２次巻き線は、前記ドライバに接続され、
    　前記負電圧回路は、前記パルストランスと前記第２の２次巻き線を共有し、
    　前記第２の２次巻き線に直列に接続されたダイオードと、
    　前記第２の２次巻き線および前記ダイオードの直列回路に並列に接続された第２キャパシタと、
    　前記直列回路および前記第２キャパシタの並列回路に直列に接続されたスイッチトランジスタと、を備える
    請求項２に記載のスイッチング制御回路。
  7. 　前記第１の２次巻き線と前記第２の２次巻き線とは、複巻構造を有する
    請求項５または６に記載のスイッチング制御回路。
  8. 　前記第１の２次巻き線と前記第２の２次巻き線とは、単巻構造を有する
    請求項５または６に記載のスイッチング制御回路。
  9. 　前記パルストランスは、第１のトランスと第２のトランスとを含み、
    　前記第１のトランスは、
    　前記駆動パルス信号を入力する第１の１次巻き線と、
    　前記ドライバに接続される第１の２次巻き線と、を有し、
    　前記第２のトランスは、
    　前記駆動パルス信号に相当するパルス信号を入力する第２の１次巻き線と、
    　前記負電圧回路と共有される第２の２次巻き線と、を有する
    請求項２に記載のスイッチング制御回路。
  10. 　前記負電圧回路は、前記パワートランジスタのゲートと、前記パワートランジスタのソースとの間に接続される
    請求項１から９のいずれか１項に記載のスイッチング制御回路。
  11. 　前記負電圧回路は、前記抵抗素子および前記第１キャパシタの少なくとも一方に並列接続される
    請求項２、５から９のいずれか１項に記載のスイッチング制御回路。
  12. 　前記ドライバは、前記ゲート制御信号のハイレベル区間を示す信号を出力するハイレベル出力端子と、前記ゲート制御信号のローレベル区間を示す信号を出力するローレベル出力端子とを有し、
    　前記抵抗素子は、前記ハイレベル出力端子と前記ゲートとを接続する制御信号線に挿入され、
    　前記負電圧回路は、前記ローレベル出力端子と前記制御信号線とを接続し、
    　前記ローレベル出力端子は、前記負電圧回路を介して前記制御信号線に接続される
    請求項２、５から９のいずれか１項に記載のスイッチング制御回路。
  13. 　前記負電圧回路は、前記ドライバのグランド側の電源端子と、グランド線との間に接続され、
    　前記ドライバのグランド側の電源端子は、前記グランド線に直接接続されず、前記負電圧回路を介して前記グランド線に接続される
    請求項２、５から９のいずれか１項に記載のスイッチング制御回路。
  14. 　前記整流素子は、ダイオードである
    請求項３または５に記載のスイッチング制御回路。
  15. 　前記整流素子は、スイッチトランジスタであり、
    請求項３または５に記載のスイッチング制御回路。
  16. 　前記駆動パルス信号に基づいて、前記パワートランジスタのオン期間に前記スイッチトランジスタをオフに制御し、前記パワートランジスタのオフ期間に前記スイッチトランジスタをオンに制御する制御回路を備える
    請求項４、６または１５に記載のスイッチング制御回路。
  17. 　前記スイッチトランジスタは、バイポーラトランジスタ、電界効果トランジスタ、ジャンクショントランジスタ、および、ＧａＮトランジスタのいずれかである
    請求項４、６、１５または１６に記載のスイッチング制御回路。
  18. 　前記制御回路は、前記スイッチトランジスタをオンにするパルス幅を前記パワートランジスタのオフ期間よりも短い期間に調整する
    請求項１６に記載のスイッチング制御回路。
  19. 　前記制御回路は、外部信号に従って前記スイッチトランジスタをオフにすることによって、前記負電圧回路の動作をディスエーブルにする
    請求項１６または１８に記載のスイッチング制御回路。
  20. 　前記パワートランジスタのドレインまたはゲートの電圧波形における立ち上がりエッジまたは立ち下がりエッジのスルーレートがしきい値以下であるか否かを判定するエッジ判定回路を備え、
    　前記制御回路は、エッジ判定回路により前記スルーレートがしきい値以下であると判定されたとき、前記スイッチトランジスタを一時的にオフにする
    請求項１６、１８または１９に記載のスイッチング制御回路。
  21. 　前記第１の２次巻き線と前記ドライバの入力との間に挿入され、前記第１の２次巻き線から出力されるパルス信号の波形を整形する入力補助回路を備える
    請求項５から８のいずれか１項に記載のスイッチング制御回路。
  22. 　前記駆動パルス信号を遅延させる入力補助回路を備え、
    　前記制御回路は、遅延された前記パルス信号に従って前記スイッチトランジスタをオンおよびオフを制御する
    請求項１６、１８、１９または２０に記載のスイッチング制御回路。
  23. 　前記パルストランスに入力される前記駆動パルス信号の振幅を制御する振幅制御回路を備える
    請求項１から２２のいずれか１項に記載のスイッチング制御回路。
  24. 　請求項１から２３のいずれか１項に記載のスイッチング制御回路を１つ以上備える
    ゲート駆動回路。
  25. 　パワートランジスタのスイッチングを制御するスイッチング制御回路であって、
    　前記パワートランジスタのオン期間およびオフ期間を指示する駆動パルス信号を入力するパルストランスと、
    　前記パルストランスから出力されるパルス信号を用いて、前記パワートランジスタのオン期間に前記パワートランジスタのゲートに正電圧を重畳する正電圧回路と、を備える
    スイッチング制御回路。
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